KR20160009220A - 산화물 반도체 박막 트랜지스터 및 이를 구비한 표시장치용 어레이 기판 - Google Patents

산화물 반도체 박막 트랜지스터 및 이를 구비한 표시장치용 어레이 기판 Download PDF

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Abstract

본 발명은 광 신뢰성을 향상시킬 수 있는 산화물 반도체 박막 트랜지스터 및 그를 구비한 표시장치용 어레이 기판에 관한 것으로, 산화물 반도체 박막 트랜지스터는 기판 상에 순차적으로 형성되는 제 1 차광패턴 및 제 2 차광패턴; 상기 제 1 및 제 2 차광패턴들을 커버하는 버퍼패턴 상에 형성되며, 소스 영역과 드레인 영역 사이에 채널영역을 구비하는 산화물 반도체 패턴; 상기 채널영역과 중첩되고 상기 소스영역 및 상기 드레인 영역을 노출시키는게이트 절연막을 사이에 두고 상기 게이트 절연막 상에 형성되는 게이트 전극; 상기 게이트 전극을 커버하는 층간 절연막 상에 형성되며, 상기 층간 절연막을 관통하는 제 1 콘택홀을 통해 상기 소스 영역에 연결되는 소스전극; 및 상기 소스전극과 대향 배치되며, 상기 층간 절연막을 관통하는 제 2 콘택홀을 통해 상기 드레인 영역에 연결되는 드레인 전극을 포함하며, 상기 제 2 차광패턴은 상기 채널영역을 중심으로 비대칭으로 형성되는 것을 특징으로 한다.

Description

산화물 반도체 박막 트랜지스터 및 이를 구비한 표시장치용 어레이 기판{OXIDE SEMlCONDUCTOR THIN FILM TRANSISTOR AND ARRAY SUBSTRATE FOR DISPLAY DEVICE HAVING THE SAME}
본 발명은 박막 트랜지스터에 관한 것으로서 보다 상세하게는 산화물 반도체 박막 트랜지스터 및 이를 구비한 표시장치용 어레이 기판에 관한 것이다.
최근, 멀티미디어의 발달과 함께 이를 적절하게 표시할 수 있는 표시장치의 필요성에 부합하여, 대형화가 가능하고, 가격이 저렴하면서, 높은 표시품질(동영상 표현력, 해상도, 밝기, 명암비, 및 색재현력 등)을 갖는 평면형 디스플레이 장치의 개발이 진행되고 있다. 이에 따라 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계방출 표시장치(Field Emission Display: FED), 유기 발광다이오드 표시장치(Organic Light Emitting Diode Display Device) 등과 같은 다양한 평판 표시장치가 실용화되고 있다.
이들 평판 표시장치 중, 예를 들면, 특히 액정 표시장치는 해상도 및 동영상 구현력이 우수하다는 장점 때문에, 그리고 유기 발광다이오드 표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 크다는 장점 때문에 광범위하게 개발되고 있다.
이들 액정 표시장치 및 유기 발광다이오드 표시장치를 포함하는 평판 표시장치에서는 스위칭을 위한 스위칭 소자와 구동을 위한 구동 소자로서의 박막 트랜지스터들이 광범위하게 이용되고 있다. 따라서, 저가이면서 스위칭 특성과 구동 특성이 우수한 박막 트랜지스터의 개발이 매우 중요하다.
현재, 평판 표시장치의 스위칭 및 구동 소자로서 대표적으로 많이 적용되는 박막 트랜지스터로서는 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor: a-Si TFT), 다결정 실리콘 박막 트랜지스터(Poly Silicon Thin Film Transistor: poly-Si TFT), 산화물 반도체 박막 트랜지스터(Oxide Semiconductor TFT) 등이 있다.
비정질 실리콘 박막 트랜지스터(a-Si TFT) 는 저가의 비용으로 2m가 넘는 대형 기판상에 균일하게 형성될 수 있는 소자로서 현재 널리 쓰이는 소자이다. 그러나, 이와 같은 장점에도 불구하고 비정질 실리콘 박막 트랜지스터는 이동도가 0.5 cm2/Vs 수준으로 표시장치의 대형화 및 높은 표시품질의 요구조건을 충족시키기에는 미흡한 상황이다. 게다가, 비정질 실리콘 박막 트랜지스터는 동작을 계속함에 따라 소자특성이 계속 열화되기 때문에 초기의 성능을 유지할 수 없게 된다. 따라서, 비정질 실리콘 박막 트랜지스터는 지속적으로 전류를 공급받아 동작하는 유기 발광다이오드 표시장치에 응용되기는 부적합하다는 문제점이 있었다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는 수십 내지 수백 cm2/Vs의 이동도를 갖는다는 점에서 고품질의 표시장치를 구현할 수 있고, 동작에 따른 소자특성 열화의 문제점이 없다는 점에서 비정질 실리콘 박막 트랜지스터이 갖는 문제점을 해소할 수 있다. 그러나, 다결정 실리콘 박막 트랜지스터를 제조하기 위해서는 비정질 실리콘 박막 트랜지스터에 비해 많은 수의 공정이 필요하고 그에 따른 추가의 장비가 준비되어야 한다. 특히, 다결정 실리콘 박막 트랜지스터의 경우 제조장비의 한계나 균일도 불량과 같은 기술적인 문제도 존재하여 현재까지는 1m가 넘는 대형 기판을 이용한 제조 공정이 실현되지 못하고 있다. 따라서, 다결정 실리콘 박막 트랜지스터는 유기 발광다이오드 표시와 같이 고품질을 추구하는 표시장치에는 적합하지만 비정질 실리콘 박막 트랜지스터에 비해 고비용이 투입되어야 하므로 그 응용이 제한적 일 수밖에 없다.
산화물 반도체 박막 트랜지스터(Oxide Semiconductor TFT)는 비정질 실리콘 박막 트랜지스터에 비해 이동도(mobility)가 높고, 다결정 실리콘 박막 트랜지스터에 비해서는 제조 공정이 간단하고 제작 비용이 낮다는 장점이 있어, 액정 표시장치 및 유기 발광다이오드 표시장치와 같은 평판 표시장치에 적합한 구조이다.
이하, 종래의 평판 표시장치용 산화물 반도체 박막 트랜지스터 구조에 대해 도 1 및 도 2를 참조하여 설명하기로 한다. 도 1은 종래의 기술에 따른 산화물 반도체 박막 트랜지스터 구조의 개략 단면도이고, 도 2는 도 1에 도시된 산화물 반도체 박막 트랜지스터에서 내부로 입사되는 광이 소스전극 및 드레인 전극으로부터 반사되어 산화물 반도체층으로 유입되는 상태를 개략적으로 도시한 단면도이다.
종래의 기술에 따른 산화물 반도체 박막 트랜지스터(TFT)는 도 1에 도시된 바와 같이 기판(SUB) 상에 형성된 차광패턴(LS)과, 차광패턴(LS)을 커버하도록 기판(SUB) 상에 형성되는 버퍼 절연막(BUF)과, 버퍼 절연막(13) 상에 형성된 산화물 반도체층(OS)과, 산화물 반도체층(OS) 상에 순차적으로 적층된 게이트 절연막(GI) 및 게이트 전극(GE)과, 게이트 전극(GE)과 산화물 반도체층(OS)을 커버하도록 버퍼층(BUF) 상에 형성되고, 산화물 반도체층(OS)의 소스영역(SA)과 드레인 영역(DA)을 각각 노출시키는 콘택홀들(CH)을 구비하는 층간 절연막(Inter Layer Dielectric: ILD)과, 층간 절연막(ILD) 상에 형성되고, 콘택홀들(CH)을 통해 노출되는 소스 영역(SA)과 드레인 영역(DA)에 각각 접속되는 소스 전극(SE) 및 드레인 전극(DE)과, 소스전극(SE) 및 드레인 전극(DE)을 커버하도록 층간 절연막(ILD) 상에 형성된 보호막(PAS)을 포함한다.
이와 같은 구성을 갖는 상부 게이트형(top gate type)의 산화물 반도체 트랜지스터(TFT)에서는 게이트전극(GE)이 산화물 반도체층(OS)의 상부에 있지만, 산화물 반도체층(OS)의 채널영역(CA)의 하부에 금속물질로 된 차광패턴(LS)이 형성되어 있다. 차광패턴(LS)은 금속물질로 되어 있기 때문에 전체 영역에 형성될 수는 없고 산화물 반도체층(OS)의 채널영역(CA) 보다 약간 더 큰 크기로 형성되어 있다. 따라서, 차광패턴(LS)이 외부로부터 직접 입사되는 광을 차단해 주기 때문에 산화물 반도체층(OS)이 하부에서 조사되는 광(light)에 직접 노출되지는 않는다.
그러나, 차광패턴(LS)과 중첩되지 않는 소스 영역(SA)이나 드레인 영역(DA)으로 광이 입사될 경우, 도 2에 도시된 바와 같이, 층간 절연막(ILD)의 콘택홀들(CH)에 채워진 소스 전극(SE) 또는 드레인 전극(DE)에 의해 그 입사광이 반사되어 산화물 반도체층(OS)의 채널영역(CA)으로 유입되게 된다. 따라서, 산화물 반도체층(OS)의 채널영역(CA)으로 유입되는 광량이 증가하게 되므로 광 신뢰성이 저하되게 된다. 즉, 음(-) 의 전압과 광이 들어올 경우 박막 트랜지스터의 문턱 전압이 음(-)의 방향으로 이동하게 되어 박막 트랜지스터의 문턱전압이 변경되므로 광 신뢰성이 저하되게 된다.
따라서, 종래의 산화물 반도체 박막 트랜지스터는 광신뢰성 저하라는 문제점을 내포하고 있었다.
본 발명은 상술한 문제점을 해소하기 위한 것으로, 광 신뢰성을 향상시킬 수 있는 산화물 반도체 박막 트랜지스터 및 그를 구비한 표시장치용 어레이 기판을 제공하는 것을 목적으로 한다.
상기 목적 달성을 위한 산화물 반도체 박막 트랜지스터는 기판 상에 순차적으로 형성되는 제 1 차광패턴 및 제 2 차광패턴; 상기 제 1 및 제 2 차광패턴들을 커버하는 버퍼패턴 상에 형성되며, 소스 영역과 드레인 영역 사이에 채널영역을 구비하는 산화물 반도체 패턴; 상기 채널영역과 중첩되고 상기 소스영역 및 상기 드레인 영역을 노출시키는게이트 절연막을 사이에 두고 상기 게이트 절연막 상에 형성되는 게이트 전극; 상기 게이트 전극을 커버하는 층간 절연막 상에 형성되며, 상기 층간 절연막을 관통하는 제 1 콘택홀을 통해 상기 소스 영역에 연결되는 소스전극; 및 상기 소스전극과 대향 배치되며, 상기 층간 절연막을 관통하는 제 2 콘택홀을 통해 상기 드레인 영역에 연결되는 드레인 전극을 포함하며, 상기 제 2 차광패턴은 상기 채널영역을 중심으로 비대칭으로 형성되는 것을 특징으로 한다.
상기 구성에서, 제 1 차광패턴은 반도체 물질, 또는 탄소를 함유하는 유기물로 형성되고, 상기 제 2 차광패턴은 고전도성 금속물질로 형성되는 것을 특징으로 한다.
또한, 상기 제 1 차광패턴은 상기 산화물 반도체 박막 트랜지스터가 형성될 상기 기판의 전면 상에 형성되고, 상기 제 2 차광패턴은 상기 제 1 차광패턴의 일부분 상에 형성되며, 상기 소스 영역 및 채널영역과 중첩되고, 상기 드레인 영역과는 중첩되지 않도록 형성되는 것을 특징으로 한다.
이와 달리, 상기 제 1 차광패턴은 상기 산화물 반도체 박막 트랜지스터가 형성될 상기 기판의 전면 상에 형성되고, 상기 제 2 차광패턴은 상기 제 1 차광패턴의 일부분 상에 형성되며, 상기 드레인 영역 및 채널영역과 중첩되고, 상기 소스 영역과는 중첩되지 않도록 형성될 수도 있다.
상기 목적 달성을 위한 박막 트랜지스터 어레이 기판은, 기판 상에 서로 교차하도록 형성되는 게이트 라인 및 데이터 라인; 상기 데이터 라인과 나란하게 형성되는 전원 라인; 상기 데이터 라인 및 상기 전원 라인 사이에 접속된 셀 구동부; 및 상기 셀 구동부와 접지 사이에 접속된 유기 발광다이오드를 포함하며, 상기 셀 구동부는 상기 게이트 라인 및 데이터 라인에 접속된 스위칭 박막 트랜지스터와, 상기 스위칭 박막 트랜지스터 및 상기 전원 라인과 상기 유기 발광다이오드의 제 1 전극에 접속된 구동 박막 트랜지스터와, 상기 전원 라인과 상기 스위칭 박막 트랜지스터의 드레인 전극 사이에 접속된 스토리지 캐패시터를 포함하며, 상기 구동 박막 트랜지스터는 제 1 항 내지 제 4 항 중 어느 한 항의 산화물 박막 트랜지스터인 것을 특징으로 한다.
상기 구성에서, 스토리지 캐패시터는, 상기 게이트 절연막 상에 형성되는 제 1 스토리지 전극; 및 층간 절연막을 사이에 두고 상기 제 1 스토리지 전극과 중첩되도록 형성되는 제 2 스토리지 전극을 포함하며, 상기 제 1 차광패턴 상에서 상기 제 2 차광패턴과 분리되어 형성되며, 상기 제 1 스토리지 전극과 중첩되도록 형성되는 제 3 차광패턴을 더 포함하는 것을 특징으로 한다.
또한, 상기 제 1 차광패턴은 반도체 물질, 또는 탄소를 함유하는 유기물로 형성되고, 상기 제 3 차광패턴은 고전도성 금속물질로 형성되는 것을 특징으로 한다.
상기 목적 달성을 위한 다른 박막 트랜지스터 어레이 기판은, 기판 상에 서로 교차하도록 형성되는 게이트 라인 및 데이터 라인; 상기 게이트 라인과 데이터 라인이 교차하는 영역에 형성되는 박막 트랜지스터; 상기 게이트 라인 및 상기 데이터 라인의 교차부에 의해 정의되는 픽셀 영역에 형성되며, 상기 박막 트랜지스터의 드레인 전극에 연결되는 픽셀전극; 및 상기 픽셀전극과 중첩되는 공통전극을 포함하며, 상기 박막 트랜지스터는 제 1 항 내지 제 4 항 중 어느 한 항의 산화물 박막 트랜지스터인 것을 특징으로 한다.
상기 구성에서, 공통전극은 상기 박막 트랜지스터를 커버하는 제 1 보호막에 형성되며, 상기 픽셀전극은 상기 공통전극을 커버하는 제 2 보호막 상에 형성되며, 상기 제 1 보호막을 관통하는 제 3 콘택홀과 상기 제 2 보호막을 관통하는 제 4 콘택홀을 통해 노출되는 상기 드레인 전극에 접속되고, 상기 픽셀전극은 상기 공통전극과 함께 수평전계를 형성하도록 복수의 슬릿을 구비하는 것을 특징으로 한다.
이와 달리, 상기 픽셀전극은 상기 박막 트랜지스터를 커버하는 제 1 보호막에 형성되며, 상기 제 1 보호막을 관통하는 제 3 콘택홀을 통해 노출되는 상기 드레인 전극에 접속되고, 상기 공통전극은 상기 제 2 보호막 상에 형성되며, 상기 공통전극과 함께 수평전계를 형성하도록 복수의 슬릿을 구비할 수도 있다.
본 발명에 따르는 산화물 반도체 박막 트랜지스터에 따르면, 산화물 반도체 박막 트랜지스터가 형성될 기판의 전면 상에 형성되는 제 1 차광패턴은 무기 반도체 물질 또는 유기 물질로 형성되고, 제 2 차광패턴은 제 1 차광 패턴보다 작게 형성되고 고전도성의 금속물질로 형성되기 때문에, 금속물질, 무기 반도체 물질, 또는 유기물질 단독으로 사용하는 경우보다 비교적 작은 두께로 낮은 투과율과 반사율을 얻을 수 효과를 얻을 수 있다.
또한 제 2 차광패턴이 산화물 반도체 패턴의 채널영역과 중첩되도록 형성되지만, 소스 영역 또는 드레인 영역과는 중첩되지 않도록 형성되기 때문에 DIBL 현상을 제거하여 박막 트랜지스터의 신뢰성을 높일 수 있는 효과를 얻을 수 있다.
또한, 산화물 반도체 박막 트랜지스터가 표시장치의 어레이 기판에 적용될 경우, 스토리지 캐패시터 영역에 형성되는 제 3 차광패턴에 의해 제 1 스토리지 전극과 제 1 차광패턴 사이에 기생 캐패시턴스가 형성더라도, 고전도성의 제 3 차광패턴에 의해 기생 캐패시턴스를 신속히 방전시킬 수 있다. 따라서, 정지영상 표시시 발생할 수 있는 잔상현상을 방지할 수 있는 효과를 얻을 수 있다.
도 1은 종래의 기술에 따른 산화물 반도체 박막 트랜지스터를 개략적으로 도시한 단면도,
도 2는 도 1에 도시된 산화물 반도체 박막 트랜지스터에서 외부 광이 소스전극 및 드레인 전극으로부터 반사되어 산화물 반도체층으로 유입되는 상태를 개략적으로 도시한 단면도,
도 3은 본 발명의 실시예에 따르는 산화물 반도체 박막 트랜지스터를 도시한 단면도,
도 4는 본 발명의 다른 실시예에 따르는 산화물 반도체 박막 트랜지스터를 도시한 단면도,
도 5a는 본 발명의 실시예들에 따르는 산화물 반도체 박막 트랜지스터가 유기 발광다이오드 표시장치에 적용된 경우의 1화소를 도시한 등가 회로도,
도 5b는 본 발명의 실시예들에 따르는 산화물 반도체 박막 트랜지스터가 액정 표시장치에 적용되는 경우의 예를 도시한 평면도,
도 6a는 도 5b에 도시된 라인 I-I'라인을 따라 취한 단면도,
도 6b는 도 5b에 도시된 라인 II-II'을 따라 취한 단면도,
도 7은 본 발명의 실시예들에 따르는 산화물 반도체 박막 트랜지스터가 액정 표시장치에 적용된 경우의 1화소를 도시한 평면도,
도 8은 도 7에 도시된 라인 III-III'라인을 따라 취한 단면도,
도 9는 도 7에 도시된 라인 III-III'라인을 따라 취한 다른 실시예의 단면도.
본 발명의 발명자들은 산화물 반도체 박막 트랜지스터, 즉, 산화물 반도체 박막 트랜지스터를 구성하는 산화물 반도체층이 광에 취약하므로 산화물 반도체층이 광의 영향을 받지 않도록 하자는 인식에서 출발하였다.
종래에도 산화물 반도체 박막 트랜지스터에 금속물질로 된 차광패턴을 이용하여 광이 산화물 반도체층에 영향을 미치는 것을 방지하고 있으나, 이 차광패턴의 크기에는 제한이 있어 소스전극 및 드레인 전극에 의해 반사되는 광에 대해서는 무방비 상태로 있을 수밖에 없는 문제점이 있었다. 이를 해소하기 위해 본 발명자들은 금속 차광패턴과 함께 비금속 차광패턴을 이용하는 것을 고려하였다. 즉, 금속 차광패턴으로는 광을 반사시켜 산화물 반도체층의 채널영역을 보호하고, 비금속 차광패턴으로는 소자 전체를 가리도록 증착하여 외부로부터 유입되는 광을 모두 흡수하도록 하는 것이다.
발명자들은 비금속 차광패턴으로 이용될 수 있는 비금속 물질로서 반도체 재료와 유기물 재료를 고려하였다. 예를 들어, 산화물 반도체층에 치명적인 단파장(예를들면, 450nm 이하의 단판장)의 광을 흡수하는 반도체 재료로는 비정질 실리콘(a-Si), 게르마늄(Ge), 구리 산화막(CuOx) 등을 고려하였고, 유기물 재료로는 유기 BM(black matrix) 등을 고려하였다.
다음의 표 1은 500nm의 광을 조사하였을 때 차광패턴의 재료에 따르는 두께별 광 투과율과 반사율을 보여주고 있다. 표 1에서 언급된 재료는 단순히 실험을 위한 것에 불과하며, 본 발명이 표 1에 기재된 재료로 한정되는 것이 아님은 물론이다.
재료 두께 투과율
(파장 500nm의 광)		 반사율 편광판생략여부
금속MoTi 300Å 10% 50% 불가
금속MoTi 600Å 1% 50% 불가
a-Si 2500Å <0.1% 30% 블기
유기 BM 0.5㎛ 0.5% <5% 가능
유기 BM 1.5㎛ <0.1% <5% 가능
유기 BM+MoTi 0.3㎛+300Å 0.3% <5% 가능
위의 표 1로부터 알 수 있는 바와 같이, MoTi 금속이 단독으로 차광패턴으로 이용될 경우, 두께가 300Å에서 600Å으로 두꺼워졌을 때 광 투과율은 낮아졌지만 반사율은 50% 정도로 변화가 없었으며, 높은 반사율 때문에 편광판이 부가되어야만 하였다. 비정질 실리콘(a-Si)이 단독으로 차광패턴으로 이용될 경우, 두께 2,500Å에서 0.1% 미만의 광 투과율을 유지하였지만, 반사율은 30%이었으며, 높은 반사율 때문에 편광판이 부가되어야만 하였다. 반사율은 5% 미만으로 유지되어 편광판을 생략할 수 있었다. 또 유기 BM의 경우 단독으로 이용될 경우, 두께가 0.3㎛에서 1.5㎛로 증가할 때 광 투과율도 3%에서 0.1% 미만으로 낮아졌고, 반사율도 5% 미만으로 유지되어 편광판을 생략할 수 있었다. 유기 BM과 금속 MoTi이 함께 차광패턴으로 이용될 경우, 유기 BM의 두께 0.3㎛와 MoTi 두께 300Å의 합 두께에서 0.3%의 광 투과율을 유지하였고, 반사율은 5% 미만으로 유지되어 편광판을 생략할 수 있었다.
따라서, 차광패턴으로서 금속물질이나 비정질 실리콘과 같은 반도체 물질을 단독으로 이용할 경우에는 반사율이 너무 높아 부가적으로 편광막을 부가하여야 하고, 유기 BM과 같은 비금속 물질을 단독으로 이용할 경우에는 두께가 너무 두꺼워지거나, 두께를 줄일 경우 투과율이 높아져 반도체 산화물층에 악영향을 미치게 됨을 알 수 있다. 반면,금속물질로 된 차광패턴과 유기 BM물질로 된 차광패턴을 이용할 경우에는 금속물질, 반도체 물질, 유기 BM 물질 단독으로 사용하는 경우보다 비교적 작은 두께로 낮은 투과율과 반사율을 얻을 수 있음을 알 수 있다.
한편, 차광패턴으로서 금속물질이 단독으로 이용될 경우, 이 차광패턴은 전기적으로 외부신호(접지전압 또는 일정한 레벨의 직류전압)가 인가되는 콘택(contact) 구조를 갖거나 전기적으로 아무런 외부신호도 공급되지 않는 플로팅(floating) 구조를 가질 수 있다. 그런데 차광패턴이 콘택 구조일 경우 버퍼층에 홀 형성을 위한 마스크 및 포토/식각 공정이 추가되어야 하고, 개구율이 저하되는 단점이 있다. 차광패턴이 플로팅 구조일 경우 공정 단순화와 개구율 증가라는 측면에서는 이점이 있지만 차광패턴에 의해 DIBL(Drain Induced Barrier Lowing)현상이 발생하여 박막 트랜지스터의 동작특성을 열화시킨다는 문제점이 있다. 일반적으로, DIBL 현상은 반도체 장치의 집적도가 증가하여 채널길이가 감소함에 따른 단채널 효과(short channel effect)에 의한 것으로, 낮은 게이트 전압이 인가된 박막 트랜지스터에 큰 드레인 전압이 인가될 경우 약한 반전상태의 드레인 누설전류가 증가하는데, 이로 인해 소스 접합에서의 전자에 대한 에너지 장벽이 낮아져 채널영역으로 전자 주입이 증가함으로써 발생하는 현상이다. 그러나, 단채널 효과가 아니더라도 플로팅 구조의 차광 패턴을 사용할 경우 이 차광패턴을 매개로 드레인 전극에 인가된 전압이 소스 접합까지 전달되어 DIBL 현상이 발생할 수도 있다. 따라서, 이러한 DIBL 현상을 제거할 필요가 있다.
본 발명은 금속물질 또는 비금속 물질이 단독으로 차광패턴으로 이용될 경우 발생할 수 있는 두께 문제, 투과율 문제, 반사율 문제는 물론 DIBL 현상을 모두 해소시킬 수 있는 박막 트랜지스터를 제공하기 위한 것이다.
이하, 도 3 및 도 4을 참조하여 본 발명의 실시예에 따르는 산화물 반도체 박막 트랜지스터에 대해 설명하기로 한다. 도 3은 본 발명의 실시예에 따르는 산화물 반도체 박막 트랜지스터를 도시한 단면도이고, 도 4는 본 발명의 다른 실시예에 따르는 산화물 반도체 박막 트랜지스터를 도시한 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 실시예들에 따르는 산화물 반도체 박막 트랜지스터는 기판(SUB)과, 상기 기판(SUB) 상에 형성되는 제 1 차광패턴(LS1)과, 제 1 차광패턴(LS1) 상에 형성되는 제 2 차광패턴(LS2)과, 제 1 및 제 2 차광패턴들(LS1, LS2)을 커버하도록 형성되는 버퍼 절연막(BUF)과, 버퍼절연막(BUF) 상에 형성된 산화물 반도체 패턴(OS)과, 산화물 반도체 패턴(OS) 위에 순차적으로?적층된 게이트 절연막(GI) 및 게이트 전극(GE)과, 게이트 전극(GE), 게이트 절연막(GI) 및 산화물 반도체 패턴 (SO)을 커버하도록 버퍼 절연막(BUF) 상에 형성되고, 산화물 반도체 패턴(SO)의 소스영역(SA)과 드레인 영역(DA)을 각각 노출시키는 제 1 및 제 2 콘택홀들(CH1, CH2)을 구비한 층간 절연막(ILD)과, 상기 층간 절연막(ILD) 상에 형성되고, 제 1 및 제 2 콘택홀들(CH1, CH2)을 통해 노출된 소스 영역(SA)과 드레인 영역(DA)에 각각 전기적으로 접속되는 소스전극(SE) 및 드레인 전극(DE)과, 상기 소스전극(SE) 및 드레인 전극(DE)을 포함한 층간 절연막(ILD) 상에 형성된 보호막(PAS)을 포함한다.
제 1 차광패턴(LS1)은 비정질 실리콘(a-Si), 비정질 게르마늄(a-Ge), 구리 산화물(CuO)와 같은 반도체 물질로 형성될 수 있으며, 나노결정, 마이크로 결정, 다결정, 단결정 상태일 수 있다. 이와 달리, 제 1 차광패턴(LS1)은 BM(Black Matrix)과 같은 탄소를 함유하는 유기물로 형성될 수 있다. 제 1 차광패턴(LS1)은 산화물 반도체 박막 트랜지스터가 형성될 기판(SUB)의 전면상에 형성되기 때문에 외부로부터 산화물 반도체 패턴(OS)의 채널영역(CA)에 입사되는 광을 1차적으로 흡수한다.
제 2 차광패턴(LS2)은 Al, Cu, Mo, Ti와 같은 금속물질 및 MoTi, MoW, CuCa, CuMn과 같은 합금물질로 이루어지며, 반도체 활성층(SO)의 채널영역(CA)을 기준으로 비대칭으로 형성된다. 즉, 제 2 차광패턴(LS2)은 도 3에 도시된 바와 같이, 산화물 반도체 패턴(OS)의 소스영역(SA) 및 채널영역(CA)과 중첩되도록 형성되지만, 드레인 영역(DA)과는 중첩되지 않도록 형성된다. 이와 달리, 제 2 차광패턴(LS2')은 도 4에 도시된 바와 같이, 산화물 반도체 패턴(OS)의 드레인 영역(DA) 및 채널영역(CA)과 중첩되도록 형성되지만, 소스 영역(SA)과는 중첩되지 않도록 형성될 수 있다. 이와 같이 제 2 차광패턴(LS2, LS2')은 채널영역(CA)과 중첩되도록 형성되기 때문에 외부로부터 산화물 반도체 패턴(OS)의 채널영역(CA)에 입사되는 광을 2차적으로 반사시킨다.
도 3 및 도 4의 실시예들에 따르는 제 1 차광패턴(LS1) 및 제 2 차광패턴(LS2 또는 LS2')에 의하면, 제 1 차광패턴(LS1)은 무기 반도체 물질 또는 유기 물질로 형성되고, 제 2 차광패턴(LS2 또는 LS2')은 금속물질로 형성되기 때문에, 금속물질, 무기 반도체 물질, 또는 유기물질 단독으로 사용하는 경우보다 비교적 작은 두께로 낮은 투과율과 반사율을 얻을 수 효과를 얻을 수 있다(표 1 참조).
또한, 제 2 차광패턴(LS2, 또는 LS2')이 산화물 반도체 패턴(OS)의 채널영역(CA)과 중첩되도록 형성되지만, 소스 영역(SA) 또는 드레인 영역(DA)과는 중첩되지 않도록 형성되기 때문에 DIBL 현상을 제거할 수 있는 효과를 얻을 수 있다.
산화물 반도체 패턴(OS)은 InGaZnO 계열의 물질이 포함되나 이에 한정되지 않고, 인듐(In), 갈륨(Ga), 아연(Zn), 알루미늄(Al), 주석(Sn), 게르마늄(Ge), 납(Pb), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 니켈(Ni), 구리(Cu) 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 형성할 수 있다. 예를 들면, 인듐 아연 복합산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화 인듐아연(Si-InZnO: SIZO) 또는 또는 갈륨 이온이 첨가된 갈륨 산화 인듐아연(Ga-InZnO)이 산화물 반도체 패턴(OS)을 형성하는 재료로 이용될 수 있다.
버퍼 절연막(BUF), 게이트 절연막(GI), 층간 절연막(ILD), 보호막(PAS1)은 실리콘 계열의 산화막, 질화막, 또는 이를 포함하는 화합물과, Al2O3를 포함하는 금속 산화막, 유기 절연막, 또는 낮은 유전상수값을 갖는 재료를 이용하여 형성할 수 있다. 이들 막의 예로는 산화 실리콘(SiO2), 질화 실리콘(SiNx), 산화 지르코늄(ZrO2), 산화 하프늄(HfO2), 산화 티타늄(TiO2), 산화 탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O), 및 비스무스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질이 있다.
게이트 전극(GE)은 알루미늄(Al), 알루미늄 합금, 텅스텐(W), 구리(Cu), 구리합금, 몰리브덴(Mo), 은(Ag), 은 합금, 금(Ag), 금 합금(Ag alloy), 크롬(Cr), 크롬 합금(Cr alloy), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리 텅스텐(MoW), 몰리 티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2이상의 조합 또는 다른 적절한 물질을 이용하여 형성할 수도 있다.
소스전극(SE) 및 드레인 전극(DE)은 알루미늄(Al), 알루미늄 합금, 텅스텐(W), 구리(Cu), 구리합금, 몰리브덴(Mo), 은(Ag), 은 합금, 금(Ag), 금 합금(Ag alloy), 크롬(Cr), 크롬 합금(Cr alloy), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리 텅스텐(MoW), 몰리 티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2이상의 조합 또는 다른 적절한 물질을 이용하여 형성할 수도 있다.
이와 달리 게이트 전극(GE), 소스전극(SE) 및 드레인 전극(DE)은 2층 구조로 형성될 수도 있으며, 이 경우, 상층은 Al, Cu, Mo, MoTi, Ag와 같은 고전도성의 금속물질로 형성되고, 하층은 광흡수성이 양호한 저반사 금속물질로 형성될 수 있다.
다음으로 도 5a 내지 도 6b을 참조하여 본 발명의 실시예에 따르는 산화물 반도체 박막 트랜지스터가 유기 발광다이오드 표시장치에 적용되는 경우에 대해 설명하기로 한다. 도 5a는 본 발명의 실시예에 따르는 산화물 반도체 박막 트랜지스터가 유기 발광다이오드 표시장치에 적용된 경우의 1화소를 도시한 등가 회로도이고, 도 5b는 본 발명의 실시예에 따르는 산화물 반도체 박막 트랜지스터가 액정 표시장치에 적용되는 경우의 예를 도시한 평면도이며, 도 6a는 도 5b에 도시된 라인 I-I'라인을 따라 취한 단면도이며, 도 6b는 도 5b에 도시된 라인 II-II'을 따라 취한 단면도이다.
도 5a를 참조하면, 본 발명의 실시예에 따르는 산화물 반도체 박막 트랜지스터가 적용된 유기 발광다이오드 표시장치는 게이트 라인(GL), 데이터 라인(DL) 및 전원 라인(PL)에 접속된 셀 구동부(DU)와, 셀 구동부(DU)와 접지(GND) 사이에 접속된 유기 발광다이오드(OLED)를 구비한다.
셀 구동부(DU)는 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 스위칭 박막 트랜지스터(T1)와, 스위칭 박막 트랜지스터(T1) 및 전원 라인(PL)과 유기 발광다이오드(OLED)의 제 1 전극에 접속된 구동 박막 트랜지스터(T2)와, 유기 발광다이오드(OLED)의 제 1 전극과 스위칭 박막 트랜지스터(T1)의 소스 전극 사이에 접속된 스토리지 캐패시터(Tc)를 구비한다.
스위칭 박막 트랜지스터(T1)의 게이트 전극은 게이트 라인(GL)과 접속되고 드레인 전극은 데이터 라인(DL)과 접속되며 소스 전극은 구동 박막 트랜지스터(T2)의 게이트 전극 및 스토리지 캐패시터(Tc)와 접속된다. 구동 박막 트랜지스터(T2)의 드레인 전극은 전원 라인(PL)에 접속되고 소스 전극은 유기 발광다이오드(OLED)의 제 1 전극에 접속된다. 스토리지 캐패시터(Tc)는 유기 발광다이오드(OLED)의 제 1 전극과 구동 박막 트랜지스터(T2)의 게이트 전극 및 스위칭 박막 트랜지스터(T1)의 소스 전극 사이에 접속된다.
스위칭 박막 트랜지스터(T1)는 게이트 라인(GL)에 스캔 펄스가 공급되면 턴-온되어 데이터 라인(DL)에 공급된 데이터 신호를 스토리지 캐패시터(C) 및 구동 박막 트랜지스터(T2)의 게이트 전극으로 공급한다. 구동 박막 트랜지스터(T2)는 게이트 전극으로 공급되는 데이터 신호에 응답하여 전원 라인(PL)으로부터 유기 발광다이오드(OLED)로 공급되는 전류(I)를 제어함으로써 유기 발광다이오드(OLED)의 발광량을 조절하게 된다. 그리고, 스위칭 박막 트랜지스터(T1)가 턴-오프되더라도 스토리지 캐패시터(Tc)에 충전된 전압에 의해 구동 박막 트랜지스터(T2)는 다음 프레임의 데이터 신호가 공급될 때까지 일정한 전류(I)를 공급하여 유기 발광다이오드(OLED)의 발광을 유지하게 한다.
도 5b 내지 도 6b를 참조하면, 본 발명의 실시예에 따르는 산화물 반도체 박막 트랜지스터가 적용된 유기 발광다이오드 표시장치는 기판(SUB)과, 기판(SUB) 상에 형성되는 제 1 차광패턴(LS1)과, 제 1 차광패턴(LS1) 상에 형성되는 제 2 차광패턴(LS2)과, 제 1 및 제 2 차광패턴들(LS1, LS2)을 커버하는 버퍼 절연막(BUF) 상에 형성된 스위칭 박막 트랜지스터(T1) 및 구동 박막 트랜지스터(T2)와, 스토리지 캐패시터(Tc)와, 구동 박막 트랜지스터(T2)의 드레인 전극(DE)과 연결되는 제 1 전극(E1)과, 제 1 전극(E1) 상에 순차적으로 형성되는 발광층(EL) 및 제 2 전극(E2)을 포함한다. 도 6a 및 도 6b의 단면도에서 스위칭 박막 트랜지스터(T1)의 구성을 나타나 있지 않다.
제 1 차광패턴(LS1)은 산화물 반도체 박막 트랜지스터가 형성될 기판(SUB) 전면 상에 형성되며, 비정질 실리콘(a-Si), 비정질 게르마늄(a-Ge), 구리 산화물(CuO)와 같은 반도체 물질로 형성될 수 있으며, 나노결정, 마이크로 결정, 다결정, 단결정 상태일 수 있다. 이와 달리, 제 1 차광패턴(LS1)은 BM(Black Matrix)과 같은 탄소를 함유하는 유기물로 형성될 수도 있다.
제 2 차광패턴(LS2)은 Al, Cu, Mo, Ti와 같은 금속물질, 또는 MoTi, MoW, CuCa, CuMn과 같은 합금물질로 형성될 수 있다. 제 2 차광패턴(LS2)은 산화물 반도체 패턴(SO)의 채널영역(CA)을 기준으로 비대칭으로 형성된다. 즉, 제 2 차광패턴(LS2)은 도 3에 도시된 바와 같이, 산화물 반도체 패턴(OS)의 소스영역(SA) 및 채널영역(CA)과 중첩되도록 형성되지만, 드레인 영역(DA)과는 중첩되지 않도록 형성되거나, 도 4에 도시된 바와 같이, 산화물 반도체 패턴(OS)의 드레인 영역(DA) 및 채널영역(CA)과 중첩되도록 형성되지만, 소스 영역(SA)과는 중첩되지 않도록 형성된다.
박막 트랜지스터(T2)는 산화물 반도체 패턴(OS), 게이트 전극(GE), 소스전극(SE) 및 드레인 전극(DE)을 포함한다.
산화물 반도체 패턴(OS)은 InGaZnO 계열의 물질이 포함되나 이에 한정되지 않고, 인듐(In), 갈륨(Ga), 아연(Zn), 알루미늄(Al), 주석(Sn), 게르마늄(Ge), 납(Pb), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 니켈(Ni), 구리(Cu) 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 형성할 수 있다. 예를 들면, 인듐 아연 복합산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화 인듐아연(Si-InZnO: SIZO) 또는 또는 갈륨 이온이 첨가된 갈륨 산화 인듐아연(Ga-InZnO)이 산화물 반도체 패턴(OS)을 형성하는 재료로 이용될 수 있다.
게이트 전극(GE)은 제 1 및 제 2 차광패턴(LS1, LS2)을 커버하는 버퍼층(BUF) 상에 형성되는 산화물 반도체 패턴(OS) 상에 게이트 절연막(GI)을 개재하여 형성된다. 즉, 게이트 전극(GE)은 산화물 반도체 패턴(OS)의 양측부를 노출시키도록 형성된 게이트 절연층(GI) 상에 형성된다. 본 발명의 실시예에서는 게이트 전극(GE)이 단일층으로 형성되는 것으로 설명하였지만, 게이트 전극(GE)은 2층 구조로 형성될 수도 있다. 이 경우의 게이트 전극의 상층은 Al, Cu, Mo, MoTi, Ag와 같은 고전도성의 금속물질로 형성되고, 하층은 광흡수성이 양호한 저반사 금속물질로 형성될 수 있다.
소스전극(SE) 및 드레인 전극(DE)은 게이트 전극(GE), 게이트 절연막(GI), 및 산화물 반도체 패턴(OS)을 커버하도록 버퍼층(BUF) 상에 전면적으로 형성되는 층간 절연막(ILD) 상에서 서로 대향하도록 형성된다. 소스전극(S)은 층간 절연막(ILD) 상에 형성된 제 1 콘택홀(CH1)을 통해 노출되는 산화물 반도체 패턴(OS)의 소스영역에 접속된다. 드레인 전극(D)은 층간 절연막(ILD) 상에 형성된 제 2 콘택홀(CH2)을 통해 노출되는 산화물 반도체 패턴(OS)의 소스영역에 접속된다.
소스전극(S) 및 드레인 전극(DE) 또한 본 발명의 실시예에서는 단일층으로 형성되는 것으로 설명하였지만, 소스전극(S) 및 드레인 전극(DE) 또한 게이트 전극(GE)과 유사하게 2층 구조로 형성될 수 있다. 이 경우의 소스전극(SE) 및 드레인 전극(DE)의 각각의 상층은 Al, Cu, Mo, MoTi, Ag와 같은 고전도성의 금속물질로 형성되고, 하층은 광흡수성이 양호한 저반사 금속물질로 형성될 수 있다.
스토리지 캐패시터(Tc)는 제 1 스토리지 전극(STa)과 제 2 스토리지 전극(STb)을 포함한다.
제 1 스토리지 전극(STa)은 게이트 절연막(GI) 상에 형성되고, 게이트 전극을 형성하는 물질과 동일 물질로 형성된다. 즉, 제 1 스토리지 전극(STa)은 게이트 전극 형성 공정과 동일 공정으로 형성할 수 있으므로, 게이트 전극과 마찬가지로 단일층 또는 2중층 구조로 형성될 수 있다. 게이트 절연막(GI)은 기판(SUB) 상에 순차적으로 형성되는 제 1 차광패턴(LS1)과 제 3 차광패턴(LS3)를 커버하는 버퍼층(BUF) 상에 형성된다. 제 1 차광패턴(LS1)은 박막 트랜지스터의 제 1 차광패턴(LS)으로부터 연장되는 차광패턴이다. 제 3 차광패턴(LS3)은 제 1 차광패턴(LS) 상에 형성된다.
제 2 스토리지 전극(STb)은 층간 절연막(ILD)을 사이에 두고 제 1 스토리지 전극(STa)과 중첩되도록 형성된다. 제 2 스토리지 전극(STb)은 소스 전극 및 드레인 전극(SE, DE)을 형성하는 물질과 동일 물질로 형성된다. 즉, 제 2 스토리지 전극(STa)은 소스 전극 및 드레인 전극(SE, DE) 형성 공정과 동일 공정으로 형성할 수 있으므로, 소스 전극 및 드레인 전극(SE, DE)과 마찬가지로 단일층 또는 2중층 구조로 형성될 수 있다.
제 3 차광패턴(LS3)은 제 2 차광패턴(LS2)의 형성시 형성되므로, 제 2 차광패턴(LS2)과 동일한 물질로 형성된다. 제 3 차광패턴(LS2)은 제 2 차광패턴(LS2)과 분리되어 형성되며, 제 1 스토리지 전극(STa)과 동일 크기로 형성되거나 그 보다 크게 형성될 수 있다.
제 1 차광패턴(LS1)은 제 1 스토리지 전극(STa) 하부에서 제 2 차광패턴(LS3) 보다 큰 영역을 갖도록 형성되고, 제 1 스토리지 전극(STa)과 중첩되도록 배치되므로, 정지영상과 같이 동일 영상이 장시간 표시될 경우 제 1 스토리지 전극(STa)과 제 1 차광패턴(LS1) 사이에 기생 캐패시턴스가 형성시킬 수 있다. 본 발명에서는 제 3 차광패턴(LS3)이 제 1 차광패턴(LS1)보다 작게 형성되고, 고전도성을 갖는 물질로 형성되어 있으므로, 제 1 스토리지 전극(STa)과 제 1 차광패턴(LS1) 사이에 기생 캐패시턴스가 형성더라도, 고전도성의 제 3 차광패턴(LS3)에 의해 발생된 기생 캐패시턴스를 신속히 방전시킬 수 있다. 따라서, 정지영상 표시시 발생할 수 있는 잔상현상을 방지할 수 있는 효과를 얻을 수 있다.
다음으로 도 7 내지 도 9를 참조하여 본 발명의 실시예에 따르는 산화물 반도체 박막 트랜지스터가 액정 표시장치에 적용되는 경우에 대해 설명하기로 한다. 도 7은 본 발명의 실시예에 따르는 산화물 반도체 박막 트랜지스터가 액정 표시장치에 적용된 경우의 1화소를 도시한 평면도이고, 도 8은 도 7에 도시된 라인 III-III'라인을 따라 취한 단면도이고, 도 9는 도 7에 도시된 라인 III-III'라인을 따라 취한 다른 실시예의 단면도이다.
도 7 및 도 8을 참조하면, 본 발명의 실시예에 따르는 산화물 반도체 박막 트랜지스터가 적용된 액정 표시장치는 액정층(LC)을 사이에 두고 형성되는 박막 트랜지스터 어레이(TFTA)와 컬러필터 어레이(CFA)를 구비하는 액정 표시패널을 포함한다.
박막 트랜지스터 어레이(TFTA)는 제 1 기판(SUB1) 상에 제 1 방향(예를 들면, x방향)으로 나란하게 형성된 복수의 게이트 라인들(GL1, GL2), 상기 복수의 게이트 라인들(GL1, GL2)과 서로 교차하도록 제 2 방향(예를 들면, y방향)으로 나란하게 형성된 데이터 라인들(DL1, DL2), 상기 게이트 라인들(GL1, GL2)과 데이터 라인들(DL1, DL2)이 교차하는 영역에 형성되는 박막 트랜지스터들(T), 액정셀들에 데이터전압을 충전시키기 위한 복수의 픽셀전극들(Px), 및 상기 복수의 픽셀전극들(Px)과 대향하도록 배치된 공통전극들(COM)을 포함한다.
컬러필터 어레이(CFA)는 제 2 기판(SUB2) 상에 형성되는 블랙매트릭스(BM) 및 컬러필터(CF)를 포함한다. 액정 표시패널)의 제 1 기판(SUB1)과 제 2 기판(SUB2)의 외면에는 각각 편광판(도시생략)이 부착되고, 액정층(LC)과 접하는 제 1 및 제 2 기판들(SUB1, SUB2)의 내면에는 액정의 프리틸트각을 설정하기 위한 배향막(도시생략)이 각각 형성된다. 액정 표시패널의 컬러필터 어레이(CFA)와 박막 트랜지스터 어레이(TFTA) 사이에는 액정셀의 셀갭(cell gap)을 유지하기 위한 컬럼 스페이서(CS)가 형성된다.
한편, 공통전극들은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 제 2 기판(SUB2)에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서는 픽셀전극(Px)과 함께 제 1 기판(SUB1) 상에 형성된다. 이하의 본 발명의 실시예에서는 수평전계 구동방식을 예로 들어 설명하기로 한다.
다시 도 7 및 도 8을 참조하면, 본 발명의 실시예에 따르는 산화물 반도체 박막 트랜지스터가 적용된 액정 표시장치의 박막 트랜지스터 어레이(TFTA)는 제 1 기판(SUB1)과, 제 1 기판(SUB1) 상에 형성되는 제 1 차광패턴(LS1)과, 제 1 차광패턴(LS1) 상에 형성되는 제 2 차광패턴(LS2)과, 제 1 및 제 2 차광패턴들(LS1, LS2)을 커버하는 버퍼 절연막(BUF) 상에 형성된 박막 트랜지스터(T)와, 박막 트랜지스터(T)의 드레인 전극(DE)과 연결되는 픽셀전극(Px)과, 픽셀전극(Px)과 보호막을 개재하여 대향하는 공통전극(COM)을 포함한다.
제 1 차광패턴(LS1)은 비정질 실리콘(a-Si), 비정질 게르마늄(a-Ge), 구리 산화물(CuO)와 같은 반도체 물질로 형성될 수 있으며, 나노결정, 마이크로 결정, 다결정, 단결정 상태일 수 있다. 이와 달리, 제 1 차광패턴(LS1)은 BM(Black Matrix)과 같은 탄소를 함유하는 유기물로 형성될 수 있다.
제 2 차광패턴(LS2)은 Al, Cu, Mo, Ti와 같은 금속물질 및 MoTi, MOW, CuCa, CuMn과 같은 합금물질로 형성된다. 제 2 차광패턴(LS2)은 박막 트랜지스터(T)의 산화물 반도체 패턴(SO)의 채널영역(CA)을 기준으로 비대칭으로 형성된다. 즉, 제 2 차광패턴(LS2)은 도 3에 도시된 바와 같이, 산화물 반도체 패턴(OS)의 소스영역(SA) 및 채널영역(CA)과 중첩되도록 형성되지만, 드레인 영역(DA)과는 중첩되지 않도록 형성되거나, 도 4에 도시된 바와 같이, 산화물 반도체 패턴(OS)의 드레인 영역(DA) 및 채널영역(CA)과 중첩되도록 형성되지만, 소스 영역(SA)과는 중첩되지 않도록 형성된다.
박막 트랜지스터(T1)는 산화물 반도체 패턴(OS), 게이트 전극(GE), 소스전극(SE) 및 드레인 전극(DE)을 포함한다.
산화물 반도체 패턴(OS)은 버퍼층(BUF) 상에 형성되며, InGaZnO 계열의 물질이 포함되나 이에 한정되지 않고, 인듐(In), 갈륨(Ga), 아연(Zn), 알루미늄(Al), 주석(Sn), 게르마늄(Ge), 납(Pb), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 니켈(Ni), 구리(Cu) 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 형성할 수 있다. 예를 들면, 인듐 아연 복합산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화 인듐아연(Si-InZnO: SIZO) 또는 또는 갈륨 이온이 첨가된 갈륨 산화 인듐아연(Ga-InZnO)이 산화물 반도체 패턴(OS)을 형성하는 재료로 이용될 수 있다.
게이트 전극(GE)은 제 1 및 제 2 차광패턴(LS1, LS2)을 커버하는 버퍼층(BUF) 상에 형성되는 산화물 반도체 패턴(OS) 상에 게이트 절연막(GI)을 개재하여 형성된다. 즉, 게이트 전극(GE)은 산화물 반도체 패턴(OS)의 양측부를 노출시키도록 형성된 게이트 절연층(GI) 상에 형성된다. 본 발명의 실시예에서는 게이트 전극(GE)이 단일층으로 형성되는 것으로 설명하였지만, 게이트 전극(GE)은 2층 구조로 형성될 수도 있다. 이 경우의 게이트 전극의 상층은 Al, Cu, Mo, MoTi, Ag와 같은 고전도성의 금속물질로 형성되고, 하층은 광흡수성이 양호한 저반사 금속물질로 형성될 수 있다.
소스전극(SE) 및 드레인 전극(DE)은 게이트 전극(GE), 게이트 절연막(GI), 및 산화물 반도체 패턴(OS)을 커버하도록 버퍼층(BUF) 상에 전면적으로 형성되는 층간 절연막(ILD) 상에서 서로 대향하도록 형성된다. 소스전극(S)은 층간 절연막(ILD) 상에 형성된 제 1 콘택홀(CH1)을 통해 노출되는 산화물 반도체 패턴(OS)의 소스영역에 접속된다. 드레인 전극(D)은 층간 절연막(ILD) 상에 형성된 제 2 콘택홀(CH2)을 통해 노출되는 산화물 반도체 패턴(OS)의 소스영역에 접속된다.
소스전극(S) 및 드레인 전극(DE) 또한 본 발명의 실시예에서는 단일층으로 형성되는 것으로 설명하였지만, 소스전극(S) 및 드레인 전극(DE) 또한 게이트 전극(GE)과 유사하게 2층 구조로 형성될 수 있다. 이 경우의 소스전극(SE) 및 드레인 전극(DE)의 각각의 상층은 Al, Cu, Mo, MoTi, Ag와 같은 고전도성의 금속물질로 형성되고, 하층은 광흡수성이 양호한 저반사 금속물질로 형성될 수 있다. 소스전극(S) 및 드레인 전극(DE)을 포함하는 박막 트랜지스터(T)가 형성된 층간 절연막(ILD) 상에는 박막 트랜지스터(T)를 커버하도록 제 1 보호막(PAS1)이 형성된다.
공통전극(COM)은 드레인 전극(DE)을 노출시키도록 형성되는 제 3 콘택홀(CH3)을 구비하는 제 1 보호막(PAS1) 상에 형성된다. 공통전극(COM)은 제 3 콘택홀(CH3) 내에는 채워지지 않도록 형성된다. 공통전극(COM)이 형성된 제 1 보호막(PAS1) 상에는 공통전극(COM)을 커버하도록 제 2 보호막(PAS2)이 형성된다. 제 2 보호막(PAS2)은 제 3 콘택홀(CH3)을 통해 노출되는 드레인 전극(DE)을 노출시키도록 형성되는 제 4 콘택홀(CH4)을 포함한다.
픽셀전극(Px)은 게이트 라인들(GL1, GL2)과 데이터 라인들(DL1, DL2)의 교차에 의해 정의되는 픽셀영역들 내에 각각 형성된다. 픽셀전극(Px)은 제 1 보호막(PAS1)과 제 2 보호막(PAS2)을 관통하는 제 3 및 제 4 콘택홀들(CH3, CH4)을 통해 박막 트랜지스터(T)의 드레인 전극(DE)과 접촉하도록 형성된다. 픽셀전극(Px)은 제 1 보호막(PAS1) 상에 형성되는 공통전극(COM)과 중첩되도록 형성되고, 공통전극(COM)과 함께 액정층의 액정에 수평전계를 형성하도록 복수의 슬릿(SL)을 갖도록 형성된다.
다시 도 7 및 도 9를 참조하면, 본 발명의 실시예에 따르는 산화물 반도체 박막 트랜지스터가 적용된 액정 표시장치의 박막 트랜지스터 어레이(TFTA)는 제 1 기판(SUB1)과, 제 1 기판(SUB1) 상에 형성되는 제 1 차광패턴(LS1)과, 제 1 차광패턴(LS1) 상에 형성되는 제 2 차광패턴(LS2)과, 제 1 및 제 2 차광패턴들(LS1, LS2)을 커버하는 버퍼 절연막(BUF) 상에 형성된 박막 트랜지스터(T)와, 박막 트랜지스터(T)의 드레인 전극(DE)과 연결되는 픽셀전극(Px)과, 픽셀전극(Px)과 보호막을 개재하여 대향하는 공통전극(COM)을 포함한다.
제 1 차광패턴(LS1)은 비정질 실리콘(a-Si), 비정질 게르마늄(a-Ge), 구리 산화물(CuO)와 같은 반도체 물질로 형성될 수 있으며, 나노결정, 마이크로 결정, 다결정, 단결정 상태일 수 있다. 이와 달리, 제 1 차광패턴(LS1)은 BM(Black Matrix)과 같은 탄소를 함유하는 유기물로 형성될 수 있다.
제 2 차광패턴(LS2)은 Al, Cu, Mo, Ti와 같은 금속물질 및 MoTi, MOW, CuCa, CuMn과 같은 합금물질로 형성된다. 제 2 차광패턴(LS2)은 박막 트랜지스터(T)의 산화물 반도체 패턴(SO)의 채널영역(CA)을 기준으로 비대칭으로 형성된다. 즉, 제 2 차광패턴(LS2)은 도 3에 도시된 바와 같이, 산화물 반도체 패턴(OS)의 소스영역(SA) 및 채널영역(CA)과 중첩되도록 형성되지만, 드레인 영역(DA)과는 중첩되지 않도록 형성되거나, 도 4에 도시된 바와 같이, 산화물 반도체 패턴(OS)의 드레인 영역(DA) 및 채널영역(CA)과 중첩되도록 형성되지만, 소스 영역(SA)과는 중첩되지 않도록 형성된다.
박막 트랜지스터(T1)는 산화물 반도체 패턴(OS), 게이트 전극(GE), 소스전극(SE) 및 드레인 전극(DE)을 포함한다.
산화물 반도체 패턴(OS)은 버퍼층(BUF) 상에 형성되며, InGaZnO 계열의 물질이 포함되나 이에 한정되지 않고, 인듐(In), 갈륨(Ga), 아연(Zn), 알루미늄(Al), 주석(Sn), 게르마늄(Ge), 납(Pb), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 니켈(Ni), 구리(Cu) 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 형성할 수 있다. 예를 들면, 인듐 아연 복합산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화 인듐아연(Si-InZnO: SIZO) 또는 또는 갈륨 이온이 첨가된 갈륨 산화 인듐아연(Ga-InZnO)이 산화물 반도체 패턴(OS)을 형성하는 재료로 이용될 수 있다.
게이트 전극(GE)은 제 1 및 제 2 차광패턴(LS1, LS2)을 커버하는 버퍼층(BUF) 상에 형성되는 산화물 반도체 패턴(OS) 상에 게이트 절연막(GI)을 개재하여 형성된다. 즉, 게이트 전극(GE)은 산화물 반도체 패턴(OS)의 양측부를 노출시키도록 형성된 게이트 절연층(GI) 상에 형성된다. 본 발명의 실시예에서는 게이트 전극(GE)이 단일층으로 형성되는 것으로 설명하였지만, 게이트 전극(GE)은 2층 구조로 형성될 수도 있다. 이 경우의 게이트 전극의 상층은 Al, Cu, Mo, MoTi, Ag와 같은 고전도성의 금속물질로 형성되고, 하층은 광흡수성이 양호한 저반사 금속물질로 형성될 수 있다.
소스전극(SE) 및 드레인 전극(DE)은 게이트 전극(GE), 게이트 절연막(GI), 및 산화물 반도체 패턴(OS)을 커버하도록 버퍼층(BUF) 상에 전면적으로 형성되는 층간 절연막(ILD) 상에서 서로 대향하도록 형성된다. 소스전극(S)은 층간 절연막(ILD) 상에 형성된 제 1 콘택홀(CH1)을 통해 노출되는 산화물 반도체 패턴(OS)의 소스영역에 접속된다. 드레인 전극(D)은 층간 절연막(ILD) 상에 형성된 제 2콘택홀(CH2)을 통해 노출되는 산화물 반도체 패턴(OS)의 소스영역에 접속된다.
소스전극(S) 및 드레인 전극(DE) 또한 본 발명의 실시예에서는 단일층으로 형성되는 것으로 설명하였지만, 소스전극(S) 및 드레인 전극(DE) 또한 게이트 전극(GE)과 유사하게 2층 구조로 형성될 수 있다. 이 경우의 소스전극(SE) 및 드레인 전극(DE)의 각각의 상층은 Al, Cu, Mo, MoTi, Ag와 같은 고전도성의 금속물질로 형성되고, 하층은 광흡수성이 양호한 저반사 금속물질로 형성될 수 있다. 소스전극(S) 및 드레인 전극(DE)을 포함하는 박막 트랜지스터(T)가 형성된 층간 절연막(ILD) 상에는 박막 트랜지스터(T)를 커버하도록 제 1 보호막(PAS1)이 형성된다.
픽셀전극(Px)은 게이트 라인들(GL1, GL2)과 데이터 라인들(DL1, DL2)의 교차에 의해 정의되는 픽셀영역들 내에 각각 형성된다. 픽셀전극(Px)은 드레인 전극(DE)을 노출시키도록 형성되는 제 3 콘택홀(CH3)을 구비하는 제 1 보호막(PAS1) 상에 형성된다. 픽셀전극(Px)은 제 3 콘택홀(CH3)을 통해 노출되는 드레인 전극(DE)에 접속된다. 픽셀전극(Px)이 형성된 제 1 보호막(PAS1) 상에는 공통전극(COM)을 커버하도록 제 2 보호막(PAS2)이 형성된다.
공통전극(COM)은 제 2 보호막(PAS2) 상에 형성된다. 공통전극(COM)은 제 1 보호막(PAS1) 상에 형성되는 픽셀전극(Px)과 중첩되도록 형성되고, 픽셀전극(Px)과 함께 액정층의 액정에 수평전계를 형성하도록 복수의 슬릿(SL)을 갖도록 형성된다.
본 발명의 실시예에 따르는 산화물 반도체 박막 트랜지스터에 의하면, 기판의 전면 상에 형성되는 제 1 차광패턴은 무기 반도체 물질 또는 유기 물질로 형성되고, 제 2 차광패턴은 제 1 차광 패턴보다 작게 형성되고 고전도성의 금속물질로 형성되기 때문에, 금속물질, 무기 반도체 물질, 또는 유기물질 단독으로 사용하는 경우보다 비교적 작은 두께로 낮은 투과율과 반사율을 얻을 수 효과를 얻을 수 있다.
또한, 제 2 차광패턴이 산화물 반도체 패턴의 채널영역과 중첩되도록 형성되지만, 소스 영역 또는 드레인 영역과는 중첩되지 않도록 형성되기 때문에 DIBL 현상을 제거하여 박막 트랜지스터의 신뢰성을 높일 수 있는 효과를 얻을 수 있다.
또한, 산화물 반도체 박막 트랜지스터가 표시장치의 어레이 기판에 적용될 경우, 스토리지 캐패시터 영역에 형성되는 제 3 차광패턴에 의해 제 1 스토리지 전극과 제 1 차광패턴 사이에 기생 캐패시턴스가 형성더라도, 고전도성의 제 3 차광패턴에 의해 기생 캐패시턴스를 신속히 방전시킬 수 있다. 따라서, 정지영상 표시시 발생할 수 있는 잔상현상을 방지할 수 있는 효과를 얻을 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 예를 들어 본 발명의 실시예에 따르는 산화물 반도체 박막 트랜지스터가 유기 발광다이오드 표시장치와 액정 표시장치에 적용되는 경우에 대해서만 설명되어 있지만, 전계방출 표시장치(Field Emission Display: FED)와 같은 다른 평판 표시장치는 물론 다른 반도체 장치에도 적용될 수 있다.
따라서, 본 발명의 기술적 범위는 발명의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
SUB, SUB1, SUB2: 기판 LS1, LS2, LS3: 차광패턴
BUF: 버퍼 절연막 OS: 산화물 반도체 패턴
GE: 게이트 전극 ILD: 층간 절연막
SE: 소스 전극 DE: 드레인 전극
T, T1, T2: 박막 트랜지스터 CA: 채널영역

Claims (10)

  1. 기판 상에 순차적으로 형성되는 제 1 차광패턴 및 제 2 차광패턴;
    상기 제 1 및 제 2 차광패턴들을 커버하는 버퍼패턴 상에 형성되며, 소스 영역과 드레인 영역 사이에 채널영역을 구비하는 산화물 반도체 패턴;
    상기 채널영역과 중첩되고 상기 소스영역 및 상기 드레인 영역을 노출시키는게이트 절연막을 사이에 두고 상기 게이트 절연막 상에 형성되는 게이트 전극;
    상기 게이트 전극을 커버하는 층간 절연막 상에 형성되며, 상기 층간 절연막을 관통하는 제 1 콘택홀을 통해 상기 소스 영역에 연결되는 소스전극; 및
    상기 소스전극과 대향 배치되며, 상기 층간 절연막을 관통하는 제 2 콘택홀을 통해 상기 드레인 영역에 연결되는 드레인 전극을 포함하며,
    상기 제 2 차광패턴은 상기 채널영역을 중심으로 비대칭으로 형성되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제 1 차광패턴은 반도체 물질, 또는 탄소를 함유하는 유기물로 형성되고,
    상기 제 2 차광패턴은 고전도성 금속물질로 형성되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
  3. 제 2 항에 있어서,
    상기 제 1 차광패턴은 상기 산화물 반도체 박막 트랜지스터가 형성될 기판의 전면 상에 형성되고,
    상기 제 2 차광패턴은 상기 제 1 차광패턴의 일부분 상에 형성되며, 상기 소스 영역 및 채널영역과 중첩되고, 상기 드레인 영역과는 중첩되지 않도록 형성되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
  4. 제 2 항에 있어서,
    상기 제 1 차광패턴은 상기 산화물 반도체 박막 트랜지스터가 형성될 기판의 전면 상에 형성되고,
    상기 제 2 차광패턴은 상기 제 1 차광패턴의 일부분 상에 형성되며, 상기 드레인 영역 및 채널영역과 중첩되고, 상기 소스 영역과는 중첩되지 않도록 형성되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
  5. 기판 상에 서로 교차하도록 형성되는 게이트 라인 및 데이터 라인;
    상기 데이터 라인과 나란하게 형성되는 전원 라인;
    상기 데이터 라인 및 상기 전원 라인 사이에 접속된 셀 구동부; 및
    상기 셀 구동부와 접지 사이에 접속된 유기 발광다이오드를 포함하며,
    상기 셀 구동부는 상기 게이트 라인 및 데이터 라인에 접속된 스위칭 박막 트랜지스터와, 상기 스위칭 박막 트랜지스터 및 상기 전원 라인과 상기 유기 발광다이오드의 제 1 전극에 접속된 구동 박막 트랜지스터와, 상기 유기 발광다이오드의 제 1 전극과 상기 구동 박막 트랜지스터의 게이트 전극 및 상기 스위칭 박막 트랜지스터의 소스 전극 사이에 접속된 스토리지 캐패시터를 포함하며,
    상기 구동 박막 트랜지스터는 제 1 항 내지 제 4 항 중 어느 한 항의 산화물 박막 트랜지스터인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  6. 제 5 항에 있어서,
    상기 스토리지 캐패시터는,
    상기 게이트 절연막 상에 형성되는 제 1 스토리지 전극; 및
    층간 절연막을 사이에 두고 상기 제 1 스토리지 전극과 중첩되도록 형성되는 제 2 스토리지 전극을 포함하며,
    상기 제 1 차광패턴 상에서 상기 제 2 차광패턴과 분리되어 형성되며, 상기 제 1 스토리지 전극과 중첩되도록 형성되는 제 3 차광패턴을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  7. 제 6 항에 있어서,
    상기 제 1 차광패턴은 반도체 물질, 또는 탄소를 함유하는 유기물로 형성되고,
    상기 제 3 차광패턴은 고전도성 금속물질로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  8. 기판 상에 서로 교차하도록 형성되는 게이트 라인 및 데이터 라인;
    상기 게이트 라인과 데이터 라인이 교차하는 영역에 형성되는 박막 트랜지스터;
    상기 게이트 라인 및 상기 데이터 라인의 교차부에 의해 정의되는 픽셀 영역에 형성되며, 상기 박막 트랜지스터의 드레인 전극에 연결되는 픽셀전극; 및
    상기 픽셀전극과 중첩되는 공통전극을 포함하며,
    상기 박막 트랜지스터는 제 1 항 내지 제 4 항 중 어느 한 항의 산화물 박막 트랜지스터인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  9. 제 8 항에 있어서,
    상기 공통전극은 상기 박막 트랜지스터를 커버하는 제 1 보호막에 형성되며,
    상기 픽셀전극은 상기 공통전극을 커버하는 제 2 보호막 상에 형성되며, 상기 제 1 보호막을 관통하는 제 3 콘택홀과 상기 제 2 보호막을 관통하는 제 4 콘택홀을 통해 노출되는 상기 드레인 전극에 접속되고,
    상기 픽셀전극은 상기 공통전극과 함께 수평전계를 형성하도록 복수의 슬릿을 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  10. 제 8 항에 있어서,
    상기 픽셀전극은 상기 박막 트랜지스터를 커버하는 제 1 보호막에 형성되며, 상기 제 1 보호막을 관통하는 제 3 콘택홀을 통해 노출되는 상기 드레인 전극에 접속되고,
    상기 공통전극은 상기 제 2 보호막 상에 형성되며, 상기 공통전극과 함께 수평전계를 형성하도록 복수의 슬릿을 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
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