KR20070078075A - 반도체 장치 - Google Patents

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KR20070078075A
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도모히데 오노기
야스오 세가와
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엡슨 이미징 디바이스 가부시키가이샤
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Abstract

표시 장치에 이용되는 박막 트랜지스터의 광 리크 전류에 의한 표시 품위의 저하를 억지한다. 기판(10) 위에 하부 금속층(11)이 형성되고, 또한, 버퍼막(12), 반도체층(13), 게이트 절연막(14), 및 게이트 배선(15)이, 이 순으로 형성되어 있다. 게이트 배선(15) 위에는, 컨택트 홀 CH를 구비한 층간 절연막(16)이 형성되어 있다. 층간 절연막(16) 위에는, 컨택트 홀 CH를 통해서 반도체층(13)의 소스(13S) 및 드레인(13D)과 각각 접속된 소스 배선(17S) 및 드레인 배선(17D)이 연장되어 있다. 여기에서, 소스 배선(17S), 드레인 배선(17D), 및 하부 금속층(11)은, 각 컨택트 홀 CH의 측으로부터 연장되고, 반도체층(13) 및 게이트 배선(15)의 상방 혹은 하방에서, 게이트 배선(15)의 폭 방향의 끝 P3을 넘지 않는 영역을 피복한다.
기판, 하부 금속층, 버퍼막, 반도체층, 소스, 드레인, 게이트 절연막, 게이트 배선, 층간 절연막, 소스 배선, 드레인 배선, 평탄화막, 화소 전극, 저농도층, 공핍화 영역

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시 형태에 따른 박막 트랜지스터를 도시하는 평면도.
도 2는 도 1의 X-X선을 따라 취한 단면도.
도 3은 본 발명의 실시 형태에 따른 박막 트랜지스터의 광 리크 전류와 차광 길이와의 관계를 도시하는 특성도.
도 4는 참고예에 따른 박막 트랜지스터를 도시하는 평면도.
도 5는 도 4의 Y-Y선을 따라 취한 단면도.
도 6은 본 발명의 다른 실시 형태에 따른 박막 트랜지스터를 도시하는 평면도.
도 7은 도 6의 Z-Z선을 따라 취한 단면도.
도 8은 액정 표시 장치의 표시 화소의 등가 회로도.
[도면의 주요 부분에 대한 부호의 설명]
10: 기판
11, 31: 하부 금속층
12: 버퍼막
13: 반도체층
13S: 소스
13D: 드레인
14: 게이트 절연막
15, GL: 게이트 배선
16: 층간 절연막
17S, 37S: 소스 배선
17D, 37D, 47D, DL: 드레인 배선
18: 평탄화막
19: 화소 전극
A, B: 저농도층
DEP:　공핍화 영역
[특허 문헌 1] 일본공개특허 제2005-117069호 공보
본 발명은, 반도체 장치에 관한 것으로, 특히, 표시 장치의 표시 화소에 배치되는 박막 트랜지스터에 관한 것이다.
일반적으로, 액티브 매트릭스형의 액정 표시 장치에서는, 글래스 기판 등의 절연 기판 위에서 매트릭스 형상으로 배치된 복수의 표시 화소에, 화소 선택용의 박막 트랜지스터가 형성되어 있다.
도 8은, 액정 표시 장치의 표시 화소의 등가 회로도이다. 도 8에서는, 절연 기판 위에 복수 배치된 표시 화소 중에서, 그 1개를 도시하고 있다. 도 8에 도시한 바와 같이, 수직 구동 회로 DR1로부터 화소 선택 신호가 공급되는 게이트 배선 GL과, 수평 구동 회로 DR2로부터 표시 신호가 공급되는 드레인 배선 DL이 교차 하고 있다.
게이트 배선 GL과 드레인 배선 DL으로 둘러싸여지는 영역에는, 화소 선택용의 박막 트랜지스터(이후, 「박막 트랜지스터」라고 약칭한다) TR이 배치되어 있다. 박막 트랜지스터 TR의 게이트는 게이트 배선 GL과 접속되어 있고, 그 드레인은 드레인 배선 DL과 접속되어 있다. 또한, 박막 트랜지스터 TR의 소스는, 표시 신호를 유지하는 축적 용량 Cs, 및 액정 LC를 사이에 두는 1대의 전극의 1개인 화소 전극과 접속되어 있다. 액정 LC를 사이에 두는 1대의 전극의 다른 쪽의 전극은 공통 전위 Vcom에 접속되어 있다.
다음으로, 도시는 생략하지만, 상기 표시 화소의 개략 구성에 대해서 설명한다. 즉, 절연 기판 위의 복수의 영역에, 예를 들면 실리콘 산화막 혹은 실리콘 질화막 등의 절연막인 버퍼막을 개재하여, 예를 들면 폴리 실리콘층으로 이루어지는 반도체층이 형성되어 있다. 상기 박막 트랜지스터의 능동층으로 되는 반도체층에는 불순물이 첨가되어 이루어지는 소스 및 드레인이 형성되어 있다. 소스 및 드레인 사이에는 채널이 존재한다. 또한, 이 반도체층과 인접하거나, 혹은 이격하여, 상기 축적 용량을 구성하는 또 하나의 반도체층이 형성되어 있다.
그리고, 버퍼막 위에는, 예를 들면 실리콘 산화막이나 실리콘 질화막으로 이 루어지고, 반도체층을 피복하는 게이트 절연막이 형성되어 있다. 게이트 절연막 위에는, 예를 들면 크롬 혹은 몰리브덴으로 이루어지고, 국소적으로 반도체층과 대향하는 게이트 배선이 형성되어 있다. 능동층으로 되는 반도체층 위의 게이트 배선은 박막 트랜지스터의 게이트 전극으로 되고, 다른 쪽의 반도체층은, 게이트 절연막 및 게이트 배선과 함께 축적 용량을 구성한다. 또한, 게이트 절연막 위에는, 예를 들면 실리콘 산화막이나 실리콘 질화막으로 이루어지고, 게이트 배선을 피복하는 층간 절연막이 형성되어 있다.
또한, 반도체층의 소스 및 드레인 위의 층간 절연막에는 컨택트 홀이 형성되어 있다. 층간 절연막 위에는, 컨택트 홀을 통해서 소스 및 드레인과 각각 접속된 소스 배선 및 드레인 배선이 형성되어 있다.
또한, 층간 절연막 위에는, 소스 배선 및 드레인 배선을 피복하고, 소스 배선의 일부 위에 개구부를 가지는 평탄화막이 형성되어 있다. 평탄화막 위에는, 그 개구부를 통해서 소스 배선과 접속된 화소 전극이 형성되어 있다. 화소 전극 위에는 제1 배향막이 형성되어 있다. 또한, 화소 전극과 대향하여, 제2 배향막 및 대향 전극이 형성된 대향 기판이 배치되어 있다. 제1 배향막과 제2 배향막 사이에는 액정이 밀봉되어 있다. 여기에서, 대향 전극은 공통 전위 Vcom에 접속되어 있다.
또한, 관련된 기술 문헌으로서는, 예를 들면 상기 특허 문헌을 들 수 있다.
그러나, 종래예에 따른 박막 트랜지스터에서는, 반도체층의 공핍화 영역에, 외광, 표시 화소로부터의 표시광, 혹은 그들의 반사광이 입사되어 전자 정공쌍이 발생하여, 광 리크 전류가 발생하여, 표시 품위가 저하하고 있었다. 반도체층의 공핍화 영역이란, 박막 트랜지스터의 소스 혹은 드레인과, 채널 사이에 형성되는 캐리어가 존재하지 않는 영역이다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로, 표시 장치에 이용되는 박막 트랜지스터의 광 리크 전류에 의한 표시 품위의 저하를 억지하는 것이다.
본 발명의 반도체 장치는, 절연 기판과, 절연 기판 위에 형성된 버퍼막과, 버퍼막 위에 형성된 반도체층과, 반도체층에 불순물이 첨가되어 이루어지는 소스 및 드레인과, 반도체층을 피복해서 상기 버퍼막 위에 형성된 게이트 절연막과, 반도체층과 일부 중첩해서 게이트 절연막 위에 형성된 게이트 배선과, 게이트 배선을 피복해서 게이트 절연막 위에 형성된 층간 절연막과, 소스 및 상기 드레인 위의 층간 절연막에 형성된 컨택트 홀과, 컨택트 홀을 통해서 소스와 접속되고 층간 절연막 위로 연장되는 소스 배선과, 컨택트 홀을 통해서 드레인과 접속되고 층간 절연막 위로 연장되는 드레인 배선을 구비하고, 소스 배선 또는 드레인 배선은, 게이트 배선 위에서 종단하는 것을 특징으로 한다. 여기에서, 소스 배선 또는 드레인 배선은, 게이트 배선 위로서 반도체층과 중첩하는 영역에서 종단한다.
또한, 본 발명의 반도체 장치에서는, 드레인 배선은, 반도체층과 중첩해서 직선 형상으로 연장되어 있는 것을 특징으로 한다. 또한, 본 발명의 반도체 장치에서는, 절연 기판 위에는 금속층이 형성되어 있고, 금속층은, 컨택트 홀 측으로부터 연장되고, 게이트 배선의 하방으로서 반도체층과 중첩하는 영역에서 종단하는 것을 특징으로 한다. 또한, 본 발명의 반도체 장치는, 액정 표시 장치의 표시 화소에 배치되고, 그 표시 화소를 선택하는 화소 선택 트랜지스터에 이용되는 것을 특징으로 한다.
[발명을 실시하기 위한 최량의 형태]
다음으로, 본 발명의 실시 형태에 따른 반도체 장치, 즉 박막 트랜지스터에 대하여 도면을 참조하여 설명한다. 이 박막 트랜지스터는, 도 8에 도시한 액정 표시 장치의 표시 화소에 배치된 박막 트랜지스터 TR과 마찬가지로, 각 표시 화소에 배치된 화소 선택용의 박막 트랜지스터인 것으로 한다. 또한, 박막 트랜지스터 이외의 구성에 대해서는 종래예와 마찬가지인 것으로 한다.
우선, 본 실시 형태의 박막 트랜지스터의 개략 구성에 대해서 설명한다. 도 1은, 본 발명의 실시 형태에 따른 박막 트랜지스터를 도시하는 평면도이다. 도 1 의 (A)는, 후술하는 소스 배선 및 드레인 배선의 레이아웃을 설명하기 위해서 필요한 구성 요소만을 도시하고 있다. 또한, 도 1의 (B)는, 도 1의 (A)와 동일한 평면을 도시하고 있고, 후술하는 기판측을 차광하는 하부 금속층의 레이아웃을 설명하기 위해서 필요한 구성 요소만을 도시하고 있다. 또한, 도 2는, 도 1의 (A)의 X-X선을 따라 취한 단면도이다. 도 2에서는, 후술하는 화소 전극보다 상층의 구성에 대해서는 도시를 생략한다.
도 1의 (A), 도 1의 (B) 및 도 2에 도시한 바와 같이, 글래스 기판 등의 절연 기판(이후, 「기판」이라고 약칭한다)(10) 위에, 박막 트랜지스터를 기판측으로부터 차광하는 기능을 가진 하부 금속층(11)이 형성되어 있다. 또한, 기판(10) 위 에는, 예를 들면 실리콘 산화막 혹은 실리콘 질화막 등의 절연막으로 이루어지고 하부 금속층(11)을 피복하는 버퍼막(12)이 형성되어 있다.
버퍼막(12) 위에는, 직선 부분을 갖고, 또한 하부 금속층(11)과 일부 중첩하는 반도체층(13)이 형성되어 있다. 이 반도체층(13)은, 예를 들면 아몰퍼스 실리콘층이 레이저 어닐링되어 이루어지는 폴리 실리콘층이다. 혹은, 반도체층(13)은, 폴리 실리콘층 이외의 반도체층이어도 된다. 예를 들면, 반도체층(13)은, 그 일부 혹은 전체가 아몰퍼스 실리콘층으로 이루어지는 것이어도 된다. 반도체층(13)에는, 고농도의 불순물이 첨가되어 이루어지는 소스(13S) 및 드레인(13D)이 형성되어 있다.
또한, 반도체층(13)에는, 소스(13S) 및 드레인(13D)에 인접하는 영역에, 저농도의 불순물이 첨가되어 이루어지는 저농도층 A가 형성되어 있다. 또한, 반도체층(13)에는, 저농도층 A와 대향하는 측의 게이트 배선(15)의 끝의 하방으로도, 저농도의 불순물이 첨가되어 이루어지는 저농도층 B가 형성되어 있다. 저농도층 A와 저농도층 B 사이에는 채널이 존재한다. 즉, 이 박막 트랜지스터는, LDD(Lightly　Doped　Drain) 구조를 가지고 있다. 그리고, 채널과 저농도층 A, B의 접합부에는, 박막 트랜지스터의 오프 시에 캐리어가 발생하지 않는 공핍화 영역 DEP가 존재한다.
또한, 버퍼막(12) 위에는, 예를 들면 실리콘 산화막 혹은 실리콘 질화막 등으로 이루어지고, 반도체층(13)을 피복하는 게이트 절연막(14)이 형성되어 있다. 게이트 절연막(14) 위에는, 예를 들면 크롬 혹은 몰리브덴으로 이루어지고, 국소적 으로 반도체층(13)과 대향하는 게이트 배선(15)이 형성되어 있다. 여기에서, 반도체층(13) 위의 게이트 배선(15)은 박막 트랜지스터의 게이트 전극으로 된다. 또한, 게이트 절연막(14) 위에는, 예를 들면 실리콘 산화막이나 실리콘 질화막으로 이루어지고, 게이트 배선(15)을 피복하는 층간 절연막(16)이 형성되어 있다.
또한, 반도체층(13)의 소스(13S) 및 드레인(13D) 위의 층간 절연막(16)에는 컨택트 홀 CH가 형성되어 있다. 층간 절연막(16) 위에는, 컨택트 홀 CH를 통해서 소스(13S) 및 드레인(13D)과 각각 접속된 소스 배선(17S) 및 드레인 배선(17D)이 형성되어 있다. 소스 배선(17S) 및 드레인 배선(17D)은, 예를 들면 알루미늄을 포함하는 금속으로 이루어지고, 후술하는 바와 같이, 반도체층(13)을 차광하는 기능을 가지고 있다.
또한, 층간 절연막(16) 위에는, 소스 배선(17S) 및 드레인 배선(17D)을 피복하고, 소스 배선(17S)의 일부 위에 도시되지 않은 개구부를 가지는 평탄화막(18)이 형성되어 있다. 평탄화막(18) 위에는, 그 도시되지 않은 개구부를 통해서 소스 배선(17S)과 접속된 화소 전극(19)이 형성되어 있다. 또한, 이에 의해 상층은 도시하지 않지만, 화소 전극(19) 위에 제1 배향막이 형성되어 있다. 또한, 화소 전극(19)과 대향하여, 제2 배향막 및 대향 전극이 형성된 대향 기판이 배치되어 있다. 제1 배향막과 제2 배향막 사이에는 액정이 밀봉되어 있다. 여기에서, 대향 전극은 공통 전위 Vcom에 접속되어 있다.
다음으로, 상기 구성의 박막 트랜지스터의 상세한 구조로서, 소스 배선(17S) 및 드레인 배선(17D)의 레이아웃에 대해서, 도면을 참조해서 자세하게 설명한다. 도 1의 (A) 및 도 2에 도시한 바와 같이, 소스 배선(17S) 및 드레인 배선(17D)은, 게이트 배선(15) 위로서, 반도체층(13)과 중첩하는 영역에서 종단한다. 즉, 소스 배선(17S) 및 드레인 배선(17D)은, 각 컨택트 홀 CH를 시단으로 한 경우, 반도체층(13) 및 게이트 배선(15) 위에서, 게이트 배선(15)의 폭 방향의 끝 P3을 넘지 않는 영역을 피복하고 있다.
이에 의해, 소스 배선(17S) 및 드레인 배선(17D)은, 적어도 저농도층 A의 형성 영역에서, 그것보다 상층으로부터 입사되는 빛을 가리는 제1 차광 기능을 가진다. 이 제1 차광 기능에 의해, 반도체층(13)의 공핍화 영역 DEP에 입사되는 광에 기인하는 광 리크 전류의 발생이 극력 억지되어, 표시 품위의 저하가 극력 억지된다.
상기 소스 배선(17S) 및 드레인 배선(17D)의 레이아웃은, 본 발명의 발명자들이 행한 이하의 측정 결과를 근거로 하고 있다. 다음으로, 본 발명의 발명자들이 행한 이하의 측정의 결과로서, 광 리크 전류와 소스 배선(17S) 및 드레인 배선(17D)의 차광 길이와의 관계에 대해서, 그 특성도를 참조하여 설명한다.
도 3은, 본 발명의 실시 형태에 따른 박막 트랜지스터의 광 리크 전류와 차광 길이와의 관계를 나타내는 특성도이다. 여기에서, 박막 트랜지스터에 발생하는 광 리크 전류를 Ileak로 한다. 또한, 차광 길이란, 게이트 배선의 폭 방향에서, 컨택트 홀 CH에 가까운 쪽의 끝 P1을 기점으로 한 경우의, 그 끝 P1과 대향하는 끝 P3을 향하는 방향으로 연장되는 소스 배선(17S) 혹은 드레인 배선(17D)의 거리를 의미하고, 차광 길이 Ls로서 표시하는 것으로 한다.
도 3에 도시한 바와 같이, 광 리크 전류 Ileak는, 차광 길이 Ls가 0으로 되는 부근, 즉 끝 P1을 넘은 부근에서 급격히 감소한다. 그런데, 차광 길이 Ls가 더욱 연장되어, 게이트 배선(15)의 폭 방향에서 P1과 대향하는 끝 P3을 넘어도, 광 리크 전류 Ileak는, 일정 상태 혹은 대략 일정 상태로 되어서 감소하지 않는다. 즉, 게이트 절연막의 P3을 넘는 차광 길이 Ls를 가지는 소스 배선(13S) 및 드레인 배선(13D)의 레이아웃은, 광 리크 전류 Ileak의 저감에 기여하지 않는다고 생각된다. 그 때문에, 본 실시 형태에서는, 소스 배선(17S) 및 드레인 배선(17D)은, 각 컨택트 홀 CH를 시단으로 하여, 반도체층(13) 및 게이트 배선(15) 위에서, 게이트 배선(15)의 폭 방향의 끝 P3을 넘지 않는 영역을 피복하는 것으로 하였다.
또한, 도 1의 (B) 및 도 2에 도시한 바와 같이, 하부 금속층(11)에 대해서도 마찬가지로, 도 3의 상기 특성도를 근거로, 하부 금속층(11)은, 컨택트 홀 CH 측으로부터 연장되고, 게이트 배선(15)의 하방으로서 반도체층(13)과 중첩하는 영역에서 종단하는 것으로 하였다. 즉, 하부 금속층(11)은, 각 컨택트 홀 CH 측으로부터 연장되고, 반도체층(13) 및 게이트 배선(15)의 하방에서, 게이트 배선(15)의 폭 방향의 끝 P3을 넘지 않는 영역을 피복하고 있다.
이에 의해, 하부 금속층(11)은, 적어도 저농도층 A의 형성 영역에서, 그것보다 하층으로부터 입사되는 빛을 가리는 제2 차광 기능을 가진다. 이 제2 차광 기능에 의해, 제1 차광 기능에 의한 경우 외에 더욱 확실하게, 반도체층(13)의 공핍 화 영역 DEP에 입사되는 광에 기인하는 광 리크 전류의 발생이 억지되어, 표시 품위의 저하가 억지된다.
전술한 구성에 따르면, 상기 제1 및 제2 차광 기능을 실현함과 함께, 이하에 설명하는 바와 같은 개구율에 관한 효과를 얻을 수 있다. 다음으로, 상기 효과를 설명하기 위해, 액정 표시 장치의 표시 화소에 배치되는 박막 트랜지스터의 참고예에 대해서 설명한다.
도 4는, 참고예에 따른 박막 트랜지스터를 도시하는 평면도이다. 도 4의 (A)는, 후술하는 소스 배선 및 드레인 배선의 레이아웃을 설명하기 위해서 필요한 구성 요소만을 도시하고 있다. 또한, 도 4의 (B)는, 도 4의 (A)와 동일한 평면을 도시하고 있고, 후술하는 기판측을 차광하는 하부 금속층의 레이아웃을 설명하기 위해서 필요한 구성 요소만을 도시하고 있다. 또한, 도 5는, 도 4의 Y-Y선을 따라 취한 단면도이다. 또한, 도 4 및 도 5에서는, 도 1 및 도 2에 도시한 바와 마찬가지의 구성 요소에 대해서는, 동일한 부호를 붙이고, 그 설명을 생략한다.
도 4의 (A) 및 도 5에 도시한 바와 같이, 이 박막 트랜지스터는, 상기 실시 형태와는 달리, 소스 배선(37S) 및 드레인 배선(37D)은, 각 컨택트 홀 CH를 시단으로 하여, 반도체층(13) 및 게이트 배선(15) 위에서, 게이트 배선(15)의 폭 방향의 끝 P3을 넘는 영역을 피복하고 있다. 그 때문에, 표시 화소의 개구율이 저하한다고 하는 문제가 발생한다.
또한, 도 4의 (B) 및 도 5에 도시한 바와 같이, 하부 금속층(31)에 대해서도 마찬가지로, 각 컨택트 홀 CH 측으로부터 연장되고, 반도체층(13) 및 게이트 배 선(15)의 하방에서, 게이트 배선(15)의 폭 방향의 끝 P3을 넘는 영역을 피복하고 있다. 이 구성에서도, 표시 화소의 개구율이 저하한다고 하는 문제가 발생한다.
이와 같은 참고예에 대하여, 본 실시 형태에서는, 소스 배선(17S) 및 드레인 배선(17D)은, 반도체층(13) 및 게이트 배선(15) 위에서, 게이트 배선(15)의 폭 방향의 끝 P3을 넘지 않는 영역을 피복한다. 또한, 하부 금속층(11)은, 반도체층(13) 및 게이트 배선(15)의 하방에서, 게이트 배선(15)의 폭 방향의 끝 P3을 넘지 않는 영역을 피복한다. 그 때문에, 표시 화소의 개구율을 상기 참고예보다도 크게 유지할 수 있다. 바꿔 말하면, 본 실시 형태에 따르면, 표시 화소의 개구율을 극력 저하시키지 않고, 상기 제1 및 제2 차광 기능을 실현할 수 있다고 하는 효과를 발휘한다. 결과적으로, 개구율의 저하에 기인하는 표시 화소의 휘도의 저하를 극력 억지하면서, 광 리크 전류의 발생을 극력 억지할 수 있다.
또한, 상기 실시 형태는, 본 발명의 다른 실시 형태로서 다음과 같은 구성을 가져도 된다. 도 6은, 본 발명의 다른 실시 형태에 따른 박막 트랜지스터를 도시하는 평면도이다. 도 6의 (A)는, 후술하는 드레인 배선의 레이아웃을 설명하기 위해서 필요한 구성 요소만을 도시하고 있다. 또한, 도 6의 (B)는, 도 6의 (A)와 동일한 평면을 도시하고 있고, 후술하는 기판측을 차광하는 하부 금속층의 레이아웃을 설명하기 위해서 필요한 구성 요소만을 도시하고 있다. 또한, 도 7은, 도 6의 Z-Z선을 따라 취한 단면도이다. 또한, 도 6 및 도 7에서는, 도 1 및 도 2에 도시한 것과 마찬가지의 구성 요소에 대해서는, 동일한 부호를 붙이고, 그 설명을 생략한다. 또한, 이 박막 트랜지스터의 하부 금속층은, 도 1의 (B) 및 도 2에 도시한 하부 금속층(11)과 마찬가지이다.
도 6의 (A) 및 도 7에 도시한 바와 같이, 드레인 배선(47D)은, 각 컨택트 홀 CH를 시단으로 하여, 반도체층(13) 및 게이트 배선(15) 위에서, 게이트 배선(15)의 폭 방향의 끝 P3을 넘는 영역을 피복하고 있다. 그러나, 드레인 배선(47D)은, 직선 형상 혹은 대략 직선 형상의 형상을 가지고 있고, 반도체층(13)의 직선 부분과 중첩해서 연장되어 있기 때문에, 참고예와 비교한 경우, 표시 화소의 개구율의 저하를 극력 억지할 수 있고, 즉, 이 경우에도, 개구율의 저하에 기인하는 표시 화소의 휘도의 저하를 극력 억지하면서, 광 리크 전류의 발생을 극력 억지할 수 있다.
또한, 본 발명은, 상기 양 실시 형태의 반도체층(13)에서, 소스(13S)가 드레인으로 되고, 드레인(13D)이 소스로 된 경우에 대해서도 적용된다. 이 경우, 소스 배선(17S)이 드레인 배선으로서 형성되고, 드레인 배선(17D, 47D)이 소스 배선으로서 형성된다.
또한, 상기 양 실시 형태의 박막 트랜지스터는, 액정 표시 장치의 표시 화소에 배치되는 것으로 하였지만, 본 발명은 이에 한정되지 않는다. 즉, 본 발명은, 광에 노출되는 환경 하에서 이용되는 것이면, 액정 표시 장치 이외의 표시 장치, 혹은 표시 장치 이외의 장치에 배치되는 박막 트랜지스터에 대해서도 적용된다.
본 발명의 반도체 장치, 즉 박막 트랜지스터에 따르면, 소스 배선, 드레인 배선, 혹은 금속층에 의해, 반도체층에 입사되는 광이 차광되기 때문에, 광 리크 전류의 발생을 극력 억지할 수 있다. 따라서, 박막 트랜지스터의 광 리크 전류에 의한 표시 품위의 저하를 극력 억지할 수 있다.
또한, 상기 차광에 따른 소스 배선, 드레인 배선, 혹은 금속층의 형성 영역을 극력 작게 억제하는 것이 가능하게 된다. 그 때문에, 이 반도체 장치가, 표시 장치의 표시 화소에 배치되는 경우, 상기 차광에 수반하는 표시 화소의 개구율의 저하를 극력 회피할 수 있다. 이에 의해, 표시 화소의 휘도의 저하를 극력 회피할 수 있다.

Claims (5)

  1. 절연 기판과,
    상기 절연 기판 위에 형성된 버퍼막과,
    상기 버퍼막 위에 형성된 반도체층과,
    상기 반도체층에 불순물이 첨가되어 이루어지는 소스 및 드레인과,
    상기 반도체층을 피복해서 상기 버퍼막 위에 형성된 게이트 절연막과,
    상기 반도체층과 일부 중첩해서 상기 게이트 절연막 위에 형성된 게이트 배선과,
    상기 게이트 배선을 피복해서 상기 게이트 절연막 위에 형성된 층간 절연막과,
    상기 소스 및 상기 드레인 위의 상기 층간 절연막에 형성된 컨택트 홀과,
    상기 컨택트 홀을 통해서 상기 소스와 접속되어 상기 층간 절연막 위로 연장되는 소스 배선과,
    상기 컨택트 홀을 통해서 상기 드레인과 접속되어 상기 층간 절연막 위로 연장되는 드레인 배선
    을 구비하고,
    상기 소스 배선 또는 상기 드레인 배선은, 상기 게이트 배선 위에서 종단하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 소스 배선 또는 상기 드레인 배선은, 상기 게이트 배선 위에서 상기 반도체층과 중첩하는 영역에서 종단하는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 드레인 배선은, 상기 반도체층과 중첩해서 직선 형상으로 연장되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 절연 기판 위에는 금속층이 형성되어 있고,
    상기 금속층은, 상기 컨택트 홀 측으로부터 연장되고, 상기 게이트 배선의 하방으로서 상기 반도체층과 중첩하는 영역에서 종단하는 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    액정 표시 장치의 표시 화소에 배치되고, 그 표시 화소를 선택하는 화소 선택 트랜지스터에 이용되는 것을 특징으로 하는 반도체 장치.
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