CN105470267A - 一种阵列基板及其制备方法 - Google Patents

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Abstract

本发明公开了一种阵列基板及其制备方法。阵列基板包括基板，以及依次形成在基板上的缓冲层、第一遮光图案、钝化层、第一半导体图案、栅极绝缘层、第一栅极图案、层间绝缘层及两个第一源/漏电极图案。其中，设置第一通孔穿过层间绝缘层、栅极绝缘层、第一半导体图案以及钝化层，两个第一源/漏电极图案中的一个通过第一通孔与第一遮光图案电性连接；设置第二通孔穿过层间绝缘层、栅极绝缘层以及第一半导体图案，两个第一源/漏电极图案中的另一个通过第二通孔与第一半导体图案电性连接。通过这种方式，本发明复用第一遮光图案光罩，将第一遮光图案与第一源/漏电极图案相连，以增强薄膜晶体管的驱动能力，提高显示质量。

Description

一种阵列基板及其制备方法
技术领域
本发明涉及液晶显示技术领域，特别是涉及一种阵列基板及其制备方法。
背景技术
在现有技术中，液晶显示器中的驱动方式包括被动式和主动式。被动式驱动是通过在液晶面板外部连接集成电路(IntegratedCircuit，IC)来完成的；而阵列基板行驱动(GateDriveronArray)技术，简称GOA技术，是主动式驱动电路中的一种，其是直接将栅极驱动电路(GateDriverICs)制作在阵列基板上，以替代外接硅芯片制作的驱动芯片的一种技术。由于GOA电路可直接制作在面板周围，简化了制程工艺，而且还可降低产品成本，提高液晶面板的集成度，从而使面板趋向于更加薄型化。
面板GOA电路中的提高薄膜晶体管(TFT)的驱动能力在很大程度上影响了像素电极电容(Cpixel)和存储电容(Cst)的充电率；提高TFT的驱动能力，可以改善面板的显示性能。
为了提高TFT的驱动能力，现有技术中，通过在GOA底栅结构中，将栅极电极延伸至源/漏电极下方，同时将沟道位置由栅极氧化层与半导体层接触面移到半导体层内部，避免了界面缺陷对载流子输运的影响。但是由于GOA底栅结构中栅极电极与半导体层不是自对准的，半导体层的轻掺杂区的形成需要额外增加一道光罩，并且栅极电极与半导体层的偏离会造成栅极电极与轻掺杂区的交叠，影响器件的漏电流和安全特性等。
发明内容
本发明主要解决的技术问题是提供一种阵列基板及其制备方法，以提高TFT的驱动能力。
为解决上述技术问题，本发明采用的一个技术方案是提供一种阵列基板及其制备方法，所述阵列基板包括基板以及依次形成在所述基板上的缓冲层、第一遮光图案、钝化层、第一半导体图案、栅极绝缘层、第一栅极图案、层间绝缘层及两个第一源/漏电极图案；所述阵列基板设置有第一通孔和第二通孔，所述两个第一源/漏电极图案中的一个通过所述第一通孔与所述第一半导体图案和所述第一遮光图案电性连接；所述两个第一源/漏电极图案中的另一个通过所述第二通孔与所述第一半导体图案电性连接，且与所述第一遮光图案保持电性绝缘。
其中，所述第一遮光图案的宽度小于所述第一通孔与所述第二通孔之间的距离，以使得所述第一遮光图案和所述第一通孔在所述基板上的投影彼此重叠，而所述第一遮光图案和所述第二通孔在所述基板上的投影彼此错开。
其中，所述第一半导体图案包括一个第一沟道区以及位于所述第一沟道区两侧的两个第一重掺杂区；其中，所述两个第一源/漏电极图案中的一个通过所述第一通孔与所述两个第一重掺杂区中的一个电性连接，所述两个第一源/漏电极图案中的另一个通过所述第二通孔与所述两个第一重掺杂区中的另一个电性连接。
其中，所述第一通孔和所述第二通孔设置成使得所述两个第一源/漏电极图案分别通过所述第一通孔和所述第二通孔与所述两个第一重掺杂区的侧壁接触，所述两个第一源/漏电极图案中的一个通过所述第一通孔与所述第一遮光图案的顶壁接触。
其中，所述阵列基板进一步包括第二遮光图案、第二半导体图案、第二栅极图案以及两个第二源/漏电极图案，其中所述第二遮光图案位于所述缓冲层与所述钝化层之间，所述第二半导体图案位于所述钝化层与所述栅极绝缘层之间，所述第二栅极图案位于所述栅极绝缘层与所述层间绝缘层之间，所述两个第二源/漏电极图案位于所述层间绝缘层上，所述阵列基板进一步设置有第三通孔和第四通孔，所述两个第二源/漏电极图案分别通过所述第三通孔和第四通孔与所述第二半导体图案电性连接，且与所述第二遮光图案电性绝缘。
其中，所述第二半导体图案包括一个第二沟道区以及位于所述第二沟道区两侧的两个第二重掺杂区；其中，所述第三通孔和所述第四通孔设置成使得所述两个第二源/漏电极图案分别通过所述第三通孔和第四通孔与所述两个第二重掺杂区的顶壁接触；其中，所述第二遮光图案在所述基板上的投影覆盖所述第二半导体图案在所述基板上的投影。
为解决上述技术问题，本发明采用的另一个技术方案是提供一种阵列基板的制造方法，所述制造方法包括以下步骤：
在基板上依次形成缓冲层、第一遮光图案、钝化层、第一半导体图案、栅极绝缘层、第一栅极图案以及层间绝缘层；
形成第一通孔和第二通孔，其中所述第一通孔设置成使得所述第一半导体图案和第一遮光图案部分裸露，所述第二通孔使得所述第一半导体图案部分裸露；
在所述层间绝缘层上形成两个第一源/漏电极图案，以使所述两个第一源/漏电极图案中的一个通过所述第一通孔与所述第一半导体图案和所述第一遮光图案电性连接，所述第一源/漏电极图案中的另一个通过所述第二通孔与所述第一半导体图案电性连接，并与所述第一遮光图案电性绝缘。
其中，所述第一遮光图案的宽度小于所述第一通孔与所述第二通孔之间的距离，以使得所述第一遮光图案和所述第一通孔在所述基板上的投影彼此重叠，而所述第一遮光图案和所述第二通孔在所述基板上的投影彼此错开。
其中，所述第一通孔和所述第二通孔设置成使得所述两个第一源/漏电极图案分别通过所述第一通孔和所述第二通孔与所述两个第一重掺杂区的侧壁接触，所述两个第一源/漏电极图案中的一个通过所述第一通孔与所述第一遮光图案的顶壁接触。
其中，所述在基板上依次形成缓冲层、第一遮光图案、钝化层、第一半导体图案、栅极绝缘层、第一栅极图案以及层间绝缘层的步骤进一步包括：
在位于所述缓冲层与所述钝化层之间形成第二遮光图案，在所述钝化层与所述栅极绝缘层之间形成第二半导体图案，在所述栅极绝缘层与所述层间绝缘层之间形成第二栅极图案；
所述形成第一通孔和第二通孔的步骤进一步包括：
形成第三通孔和第四通孔，所述第三通孔和第四通孔分别使得所述第二半导体图案部分裸露；
所述在所述层间绝缘层上形成两个第一源/漏电极图案的步骤进一步包括：
在所述层间绝缘层上形成两个第二源/漏电极图案，以使得所述两个第二源/漏电极图案分别通过所述第三通孔和第四通孔与所述第二半导体图案电性连接，且与所述第二遮光图案电性绝缘。
本发明的有益效果是：本发明提供的阵列基板及其制造方法，在顶栅结构设计中，通过将遮光层置于缓冲层上方，并使其与源/漏电极相接，从而复用遮光层光罩，在不增加工序和生产成本的前提下，提高TFT驱动电路的驱动能力。
附图说明
图1是本发明提供的阵列基板实施方式一的结构示意图；
图2是本发明提供的阵列基板实施方式二的结构示意图；
图3是本发明提供的阵列基板实施方式三的结构示意图；
图4是本发明阵列基板的制造方法的流程图；
图5a-图5g为本发明各步骤中阵列基板的断面图；
图6是本发明阵列基板的制造方法另一实施例的流程图；
图7a-图7c为本发明另一实施例各步骤中阵列基板的断面图；
图8本发明阵列基板的制造方法又一实施例的流程图；
图9a-图9c为本发明又一实施例各步骤中阵列基板的断面图。
具体实施方式
下面结合附图和实施方式对本发明进行详细说明。
请参阅图1，其中图1是本发明提供的阵列基板实施方式一的结构示意图，如图1所示，该阵列基板包括基板100以及依次形成在基板100上的缓冲层101、第一遮光图案102、钝化层103、第一半导体图案104、栅极绝缘层105、第一栅极图案106、层间绝缘层107及两个第一源/漏电极图案108及109。
该阵列基板设置有第一通孔110和第二通孔111，两个第一源/漏电极图案108及109中的一个108通过第一通孔110与第一半导体图案104和第一遮光图案102电性连接；两个第一源/漏电极图案108及109中的另一个109通过第二通孔111与第一半导体图案104电性连接，且与第一遮光图案102保持电性绝缘。
其中基板100一般为玻璃基板或者塑料基板，也可以采用其他透明材料。
第一遮光图案102和第一栅极图案106均为金属材料，如钼(Mo)、钛(Ti)、铜(Cu)、铷(Rb)或其合金材料等。
其中，第一遮光图案102的宽度小于第一通孔110与第二通孔111之间的距离，以使得第一遮光图案102和第一通孔110在基板100上的投影彼此重叠，而第一遮光图案102和第二通孔111在基板100上的投影彼此错开。
其中，第一半导体图案104包括一个第一沟道区1041以及位于第一沟道区1041两侧的两个第一重掺杂区1042及1043；其中，第一源/漏电极图案108通过第一通孔110与第一重掺杂区1042电性连接，第一源/漏电极图案109通过第二通孔111与第一重掺杂区1043电性连接。
其中，第一通孔110和第二通孔111设置成使得两个第一源/漏电极图案108及109分别通过第一通孔110和第二通孔111与两个第一重掺杂区1042及1043的侧壁接触，两个第一源/漏电极图案108及109中的一个通过第一通孔110与第一遮光图案102的顶壁接触。
其中，第一半导体图案104进一步包括两个第一轻掺杂区1044及1045，其中第一轻掺杂区1044位于第一沟道区1041与第一重掺杂区1042之间且与二者相邻设置，第一轻掺杂区1045位于第一沟道区1041和第一重掺杂区1043之间且与二者相邻设置。两个第一轻掺杂区1044及1045是在第一栅极图案106形成后，以第一栅极图案106为模板进行沟道轻掺杂而形成。
第一源/漏电极图案108通过第一通孔110与第一重掺杂区1042的侧壁接触，第一源/漏电极图案109通过第二通孔111与第一重掺杂区1043的侧壁接触，构成了载流子的输运通道；当在电路导通时，载流子浓度增加，同时开启电流增大，第一遮光图案102上施加的电压会吸引载流子，从而将沟道位置由栅极绝缘层105与第一半导体图案104接触面移到第一半导体图案104内部，避免了界面缺陷对载流子输运的影响，减小载流子在输运过程中的损耗，增强TFT驱动能力。
请参阅图2，其中图2是本发明提供的阵列基板实施方式二的结构示意图。
在本实施例中，阵列基板包括如图1所示的栅极端子区域的TFT顶栅结构，以及设置在基板100上的有效显示区域的TFT顶栅结构。其中，栅极端子区域的TFT顶栅结构可用来作为GOA的开关元件，而有效显示区域的TFT顶栅结构可用来作为显示像素的开关元件。
如图2所示，该阵列基板进一步包括第二遮光图案202、第二半导体图案204、第二栅极图案206以及两个第二源/漏电极图案208及209，其中第二遮光图案202位于缓冲层101与钝化层103之间，第二半导体图案204位于钝化层103与栅极绝缘层105之间，第二栅极图案206位于栅极绝缘层105与层间绝缘层107之间，两个第二源/漏电极图案208及209位于层间绝缘层107上，该阵列基板进一步设置有第三通孔210和第四通孔211，两个第二源/漏电极图案208及209分别通过第三通孔210和第四通孔211与第二半导体图案204电性连接，且与第二遮光图案202电性绝缘。
其中，第二半导体图案204包括一个第二沟道区2041以及位于第二沟道区两侧的两个第二重掺杂区2042及2043；其中，第三通孔210和第四通孔211设置成使得两个第二源/漏电极图案208及209分别通过第三通孔210和第四通孔211与两个第二重掺杂区2042及2043的顶壁接触；其中，第二遮光图案202在基板100上的投影覆盖第二半导体图案204在基板100上的投影。
其中，第二半导体图案204进一步包括两个第二轻掺杂区2044及2045，其中第二轻掺杂区2044与第二沟道区2041和第二重掺杂区2042相邻设置，第二轻掺杂区2045与第二沟道区2041和第二重掺杂区2043相邻设置。两个第二轻掺杂区2044及2045是在第二栅极图案206形成后，以第二栅极图案206为模板进行沟道轻掺杂而形成。
通过控制刻蚀选择比以及梯度刻蚀的方法控制第三通孔210和第四通孔211的刻蚀深度，使第三通孔210和第四通孔211不与第二遮光图案202接触。在本实施例中，第一遮光图案102与第二遮光图案202均为金属材料或合金材料，但是两者的宽度是不同，所起的作用也是完全不同的，第二遮光图案202是必须足够宽以遮挡第二沟道区2041和两个第二重掺杂区2042及2043；而第一遮光图案102是用于通过第一遮光图案102上施加的电压来吸引载流子，从而将沟道位置由栅极绝缘层105与第一半导体图案104接触面移到第一半导体图案104内部，避免了界面缺陷对载流子输运的影响，减小载流子在输运过程中的损耗，增强TFT驱动能力。
请参阅图3，其中图3是本发明提供的阵列基板实施方式三的结构示意图。
在本实施例中，阵列基板包括如图1所示的NTFT顶栅结构，以及设置在基板100上的PTFT顶栅结构。其中，NTFT顶栅结构和PTFT顶栅结构可分别用来作为GOA的开关元件。
如图3所示，该阵列基板进一步包括第三遮光图案302、第三半导体图案304、第三栅极图案306以及两个第三源/漏电极图案308及309，其中第三遮光图案302位于缓冲层101与钝化层103之间，第三半导体图案304位于钝化层103与栅极绝缘层105之间，第三栅极图案306位于栅极绝缘层105与层间绝缘层107之间，两个第三源/漏电极图案308及309位于层间绝缘层107上，该阵列基板进一步设置有第五通孔310和第六通孔311，第三源/漏电极图案308通过第五通孔310与第三半导体图案304和第三遮光图案302电性连接；第三源/漏电极图案309通过第六通孔311与第三半导体图案304电性连接，且与第三遮光图案302保持电性绝缘。
其中，第三半导体图案304包括一个第三沟道区3041以及位于第三沟道区两侧的两个第三重掺杂区3042及3043；其中，第三源/漏电极图案308通过第五通孔310与第三重掺杂区3042电性连接，第三源/漏电极图案309通过第六通孔311与第三重掺杂区3043电性连接。
其中，第五通孔310和第六通孔311设置成使得两个第三源/漏电极图案308及309分别通过第五通孔310和第六通孔311与两个第三重掺杂区3042及3043的侧壁接触，两个第三源/漏电极图案308及309中的一个通过第五通孔310与第三遮光图案302的顶壁接触。
本实施例中提供的阵列基板主要用于MOS管类器件中，通过将遮光层置于缓冲层上方，并使其与源/漏电极相接，从而复用遮光层光罩，在不增加工序和生产成本的前提下，提高TFT驱动能力。
本发明还提供一种阵列基板的制造方法，图4为本发明阵列基板的制造方法的流程图；图5a-图5g为本发明各步骤中阵列基板的断面图。如图4和图5所示，该阵列基板的制造方法具体包括如下步骤：
S1：在基板400上依次形成缓冲层401、第一遮光图案402、钝化层403、第一半导体图案404、栅极绝缘层405、第一栅极图案406以及层间绝缘层407。
其中，第一半导体图案404包括一个第一沟道区4041以及位于第一沟道区4041两侧的两个第一重掺杂区4042及4043；第一半导体图案404进一步包括两个第一轻掺杂区4044及4045，其中第一轻掺杂区4044与第一沟道区4041和第一重掺杂区4042相邻设置，第一轻掺杂区4045与第一沟道区4041和第一重掺杂区4043相邻设置。
其中，该步骤具体包括：在基板400上通过化学气相沉积法依次沉积缓冲层401和第一遮光图案402，缓冲层401一般为氧化硅(SiOx)或氮化硅(SiNx)层。其中第一遮光图案402通过掩膜光刻形成预定图案。
第一半导体图案404是通过化学气相沉积法在缓冲层401上形成非晶硅层，并通过退火工艺将该非晶硅层转化为多晶硅层，并通过光罩制程在该多晶硅层上形成预定图案，进而形成第一半导体图案404，参见图5a。
对形成的第一半导体图案404采用构图工艺形成两个第一重掺杂区4042及4043。该构图工艺具体包括：在第一半导体图案404上涂覆光刻胶，采用掩膜工艺形成光刻胶完全保留区和光刻胶不保留区，去除不保留区的光刻胶，对第一半导体图案404两端暴露出的部分进行掺杂，形成两个第一重掺杂区4042及4043，并去除光刻胶，参见图5b-图5d。
在第一半导体图案404上表面沉积栅极绝缘层405，沉积并掩膜光刻图形化形成第一栅极图案406，其中第一栅极图案406与第一沟道区4041自对准。
以第一栅极图案406为模板，采用掺杂工艺在第一沟道区4041两侧形成两个第一轻掺杂区4044及4045，第一栅极图案406与第一沟道区4041自对准，使得在进行掺杂的操作得到两个第一轻掺杂区4044及4045的同时阻挡了掺杂离子进入第一沟道区4041。然后在第一栅极图案406上表面形成层间绝缘层407，参见图5e。
S2：形成第一通孔410和第二通孔411。其中第一通孔410设置成使得第一半导体图案404和第一遮光图案402部分裸露，第二通孔411使得第一半导体图案404部分裸露；参见图5f。
S3：在层间绝缘层407上形成两个第一源/漏电极图案408及409。在层间绝缘层407上形成两个第一源/漏电极图案408及409，以使两个第一源/漏电极图案408及409中的一个通过第一通孔410与第一半导体图案404和第一遮光图案402电性连接，第一源/漏电极图案408及409中的另一个通过第二通孔411与第一半导体图案404电性连接，并与第一遮光图案402电性绝缘，参见图5g。
第一源/漏电极图案408及409可采用溅射或化学气相沉积法等方法制备，并通过掩膜光刻图形化而形成。
其中，第一遮光图案402的宽度小于第一通孔410与第二通孔411之间的距离，以使得第一遮光图案402和第一通孔410在基板400上的投影彼此重叠，而第一遮光图案402和第二通孔411在基板400上的投影彼此错开。
其中，第一通孔410和第二通孔411设置成使得两个第一源/漏电极图案408及409分别通过第一通孔410和第二通孔411与两个第一重掺杂区4042及4043的侧壁接触，第一源/漏电极图案408通过第一通孔410与第一遮光图案402的顶壁接触。
图6为本发明阵列基板的制造方法另一实施例的流程图；图7a-图7c为本发明另一实施例各步骤中阵列基板的断面图。该阵列基板的制造方法是在前一实施例的步骤基础上进行的，因此本实施例在前一实施例的基础上进行描述。
在基板400上依次形成缓冲层401、第一遮光图案402、钝化层403、第一半导体图案404、栅极绝缘层405、第一栅极图案406以及层间绝缘层407的步骤进一步包括：
S4：在位于缓冲层401与钝化层403之间形成第二遮光图案502，在钝化层403与栅极绝缘层405之间形成第二半导体图案504，在栅极绝缘层405与层间绝缘层407之间形成第二栅极图案506，参照图7a所示。
其中，第二半导体图案504进一步包括两个第二轻掺杂区5044及5045，其中第二轻掺杂区5044与第二沟道区5041和第二重掺杂区5042相邻设置，第二轻掺杂区5045与第二沟道区5041和第二重掺杂区2043相邻设置。两个第二轻掺杂区5044及5045是在第二栅极图案506形成后，以第二栅极图案506为模板进行沟道轻掺杂而形成。
其中第二重掺杂区和第二轻掺杂区的形成步骤参考前一实施例，不再赘述。
形成第一通孔410和第二通孔411的步骤进一步包括：
S5：形成第三通孔510和第四通孔511。第三通孔510和第四通孔511分别使得第二半导体图案504部分裸露504，参照图7b所示。
在层间绝缘层407上形成两个第一源/漏电极图案408及409的步骤进一步包括：
S6：在层间绝缘层407上形成两个第二源/漏电极图案508及509。在层间绝缘层407上形成两个第二源/漏电极图案508及509以使得两个第二源/漏电极图案508及509分别通过第三通孔510和第四通孔511与第二半导体图案504电性连接，且与第二遮光图案502电性绝缘。参照图7c所示。
图8为本发明阵列基板的制造方法又一实施例的流程图；图9a-图9c为本发明又一实施例各步骤中阵列基板的断面图。该阵列基板的制造方法第一实施例的步骤基础上进行的，因此本实施例在第一实施例的基础上进行描述。
本实施例是将本发明的阵列基板结构设计用于PTFT的应用例，进而阐述其用于PTFT的制造方法。
在基板400上依次形成缓冲层401、第一遮光图案402、钝化层403、第一半导体图案404、栅极绝缘层405、第一栅极图案406以及层间绝缘层407的步骤进一步包括：
S7：在位于缓冲层401与钝化层403之间形成第三遮光图案602，在钝化层403与栅极绝缘层405之间形成第三半导体图案604，在栅极绝缘层405与层间绝缘层407之间形成第三栅极图案606，参照图9a所示。
这里需要指出的是，本实施例是PTFT的制备步骤，PTFT的制备过程中不需要进行制备方法第一实施例中轻掺杂的步骤，PTFT只进行重掺杂，因此，本实例中的第三半导体图案604包括一个第三沟道区6041以及位于第三沟道区两侧的两个第三重掺杂区6042及6043。
形成第一通孔410和第二通孔411的步骤进一步包括：
S8：形成第五通孔610和第六通孔611。其中第五通孔610设置成使得第三半导体图案604和第三遮光图案602部分裸露，第六通孔611使得第三半导体图案604部分裸露；参见图9b。
在层间绝缘层407上形成两个第一源/漏电极图案408及409的步骤进一步包括：
S9：在层间绝缘层407上形成两个第三源/漏电极图案608及609。层间绝缘层407上形成两个第三源/漏电极图案608及609，以使第三源/漏电极图案608通过第五通孔610与第三半导体图案604和第三遮光图案602电性连接，第三源/漏电极图案609通过第六通孔611与第三半导体图案604电性连接，并与第三遮光图案602电性绝缘，参见图9c。
以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种阵列基板，其特征在于，
所述阵列基板包括基板以及依次形成在所述基板上的缓冲层、第一遮光图案、钝化层、第一半导体图案、栅极绝缘层、第一栅极图案、层间绝缘层及两个第一源/漏电极图案；
其中，所述阵列基板设置有第一通孔和第二通孔，所述两个第一源/漏电极图案中的一个通过所述第一通孔与所述第一半导体图案和所述第一遮光图案电性连接；
所述两个第一源/漏电极图案中的另一个通过所述第二通孔与所述第一半导体图案电性连接，且与所述第一遮光图案保持电性绝缘。
2.根据权利要求1所述的阵列基板，其特征在于，
所述第一遮光图案的宽度小于所述第一通孔与所述第二通孔之间的距离，以使得所述第一遮光图案和所述第一通孔在所述基板上的投影彼此重叠，而所述第一遮光图案和所述第二通孔在所述基板上的投影彼此错开。
3.根据权利要求1所述的阵列基板，其特征在于，
所述第一半导体图案包括一个第一沟道区以及位于所述第一沟道区两侧的两个第一重掺杂区；
其中，所述两个第一源/漏电极图案中的一个通过所述第一通孔与所述两个第一重掺杂区中的一个电性连接，所述两个第一源/漏电极图案中的另一个通过所述第二通孔与所述两个第一重掺杂区中的另一个电性连接。
4.根据权利要求3所述的阵列基板，其特征在于，所述第一通孔和所述第二通孔设置成使得所述两个第一源/漏电极图案分别通过所述第一通孔和所述第二通孔与所述两个第一重掺杂区的侧壁接触，所述两个第一源/漏电极图案中的一个通过所述第一通孔与所述第一遮光图案的顶壁接触。
5.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板进一步包括第二遮光图案、第二半导体图案、第二栅极图案以及两个第二源/漏电极图案，其中所述第二遮光图案位于所述缓冲层与所述钝化层之间，所述第二半导体图案位于所述钝化层与所述栅极绝缘层之间，所述第二栅极图案位于所述栅极绝缘层与所述层间绝缘层之间，所述两个第二源/漏电极图案位于所述层间绝缘层上，所述阵列基板进一步设置有第三通孔和第四通孔，所述两个第二源/漏电极图案分别通过所述第三通孔和第四通孔与所述第二半导体图案电性连接，且与所述第二遮光图案电性绝缘。
6.根据权利要求5所述的阵列基板，其特征在于，所述第二半导体图案包括一个第二沟道区以及位于所述第二沟道区两侧的两个第二重掺杂区；
其中，所述第三通孔和所述第四通孔设置成使得所述两个第二源/漏电极图案分别通过所述第三通孔和第四通孔与所述两个第二重掺杂区的顶壁接触；
其中，所述第二遮光图案在所述基板上的投影覆盖所述第二半导体图案在所述基板上的投影。
7.一种阵列基板的制造方法，其特征在于，所述制造方法包括以下步骤：
在基板上依次形成缓冲层、第一遮光图案、钝化层、第一半导体图案、栅极绝缘层、第一栅极图案以及层间绝缘层；
形成第一通孔和第二通孔，其中所述第一通孔设置成使得所述第一半导体图案和第一遮光图案部分裸露，所述第二通孔使得所述第一半导体图案部分裸露；
在所述层间绝缘层上形成两个第一源/漏电极图案，以使所述两个第一源/漏电极图案中的一个通过所述第一通孔与所述第一半导体图案和所述第一遮光图案电性连接，所述第一源/漏电极图案中的另一个通过所述第二通孔与所述第一半导体图案电性连接，并与所述第一遮光图案电性绝缘。
8.根据权利要求7所述的制造方法，其特征在于，所述第一遮光图案的宽度小于所述第一通孔与所述第二通孔之间的距离，以使得所述第一遮光图案和所述第一通孔在所述基板上的投影彼此重叠，而所述第一遮光图案和所述第二通孔在所述基板上的投影彼此错开。
9.根据权利要求7所述的制造方法，其特征在于，所述第一通孔和所述第二通孔设置成使得所述两个第一源/漏电极图案分别通过所述第一通孔和所述第二通孔与所述两个第一重掺杂区的侧壁接触，所述两个第一源/漏电极图案中的一个通过所述第一通孔与所述第一遮光图案的顶壁接触。
10.根据权利要求7所述的制造方法，其特征在于，所述在基板上依次形成缓冲层、第一遮光图案、钝化层、第一半导体图案、栅极绝缘层、第一栅极图案以及层间绝缘层的步骤进一步包括：
在位于所述缓冲层与所述钝化层之间形成第二遮光图案，在所述钝化层与所述栅极绝缘层之间形成第二半导体图案，在所述栅极绝缘层与所述层间绝缘层之间形成第二栅极图案；
所述形成第一通孔和第二通孔的步骤进一步包括：
形成第三通孔和第四通孔，所述第三通孔和第四通孔分别使得所述第二半导体图案部分裸露；
所述在所述层间绝缘层上形成两个第一源/漏电极图案的步骤进一步包括：
在所述层间绝缘层上形成两个第二源/漏电极图案，以使得所述两个第二源/漏电极图案分别通过所述第三通孔和第四通孔与所述第二半导体图案电性连接，且与所述第二遮光图案电性绝缘。
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