JP2007201073A - 半導体装置 - Google Patents

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Abstract

【課題】表示装置に用いられる薄膜トランジスタの光リーク電流による表示品位の低下を抑止する。
【解決手段】基板１０上に下部金属層１１が形成され、さらに、バッファ膜１２、半導体層１３、ゲート絶縁膜１４、及びゲート配線１５が、この順で形成されている。ゲート配線１５上には、コンタクトホールＣＨを備えた層間絶縁膜１６が形成されている。層間絶縁膜１６上には、コンタクトホールＣＨを通して半導体層１３のソース１３Ｓ及びドレイン１３Ｄとそれぞれ接続されたソース配線１７Ｓ及びドレイン配線１７Ｄが延在している。ここで、ソース配線１７Ｓ、ドレイン配線１７Ｄ、及び下部金属層１１は、各コンタクトホールＣＨの側から延びて、半導体層１３及びゲート配線１５の上方もしくは下方において、ゲート配線１５の幅方向の端Ｐ３を越えない領域を覆う。
【選択図】 図２

Description

本発明は、半導体装置に関し、特に、表示装置の表示画素に配置される薄膜トランジスタに関する。
一般に、アクティブマトリクス型の液晶表示装置では、ガラス基板等の絶縁基板上においてマトリクス状に配置された複数の表示画素に、画素選択用の薄膜トランジスタが形成されている。
図８は、液晶表示装置の表示画素の等価回路図である。図８では、絶縁基板上に複数配置された表示画素の中から、その１つを示している。図８に示すように、垂直駆動回路ＤＲ１から画素選択信号が供給されるゲート配線ＧＬと、水平駆動回路ＤＲ２から表示信号が供給されるドレイン配線ＤＬとが交差している。
ゲート配線ＧＬとドレイン配線ＤＬに囲まれる領域には、画素選択用の薄膜トランジスタ（以降、「薄膜トランジスタ」と略称する）ＴＲが配置されている。薄膜トランジスタＴＲのゲートはゲート配線ＧＬと接続されており、そのドレインはドレイン配線ＤＬと接続されている。また、薄膜トランジスタＴＲのソースは、表示信号を保持する保持容量Ｃｓ、及び液晶ＬＣを挟む１対の電極の１つである画素電極と接続されている。液晶ＬＣを挟む１対の電極の他方の電極は共通電位Ｖｃｏｍに接続されている。
次に、図示は省略するが、上記表示画素の概略構成について説明する。即ち、絶縁基板上の複数の領域に、例えばシリコン酸化膜もしくはシリコン窒化膜等の絶縁膜であるバッファ膜を介して、例えばポリシリコン層からなる半導体層が形成されている。上記薄膜トランジスタの能動層となる半導体層には不純物が添加されてなるソース及びドレインが形成されている。ソース及びドレインの間にはチャネルが存在する。また、この半導体層と隣接して、もしくは離間して、上記保持容量を構成するもう１つの半導体層が形成されている。
そして、バッファ膜上には、例えばシリコン酸化膜やシリコン窒化膜からなり、半導体層を覆うゲート絶縁膜が形成されている。ゲート絶縁膜上には、例えばクロムもしくはモリブデンからなり、局所的に半導体層と対向するゲート配線が形成されている。能動層となる半導体層上のゲート配線は薄膜トランジスタのゲート電極となり、他方の半導体層は、ゲート絶縁膜及びゲート配線と共に保持容量を構成する。また、ゲート絶縁膜上には、例えばシリコン酸化膜やシリコン窒化膜からなり、ゲート配線を覆う層間絶縁膜が形成されている。
さらに、半導体層のソース及びドレイン上の層間絶縁膜にはコンタクトホールが設けられている。層間絶縁膜上には、コンタクトホールを通してソース及びドレインとそれぞれ接続されたソース配線及びドレイン配線が形成されている。
さらに、層間絶縁膜上には、ソース配線及びドレイン配線を覆い、ソース配線の一部上に開口部を有する平坦化膜が形成されている。平坦化膜上には、その開口部を通してソース配線と接続された画素電極が形成されている。画素電極上には第１の配向膜が形成されている。また、画素電極と対向して、第２の配向膜及び対向電極が形成された対向基板が配置されている。第１の配向膜と第２の配向膜の間には液晶が封止されている。ここで、対向電極は共通電位Ｖｃｏｍに接続されている。
なお、関連する技術文献としては、例えば以下の特許文献が挙げられる。
特開２００５−１１７０６９号公報
しかしながら、従来例に係る薄膜トランジスタでは、半導体層の空乏化領域に、外光、表示画素からの表示光、もしくはそれらの反射光が入射して電子正孔対が発生し、光リーク電流が生じ、表示品位が低下していた。半導体層の空乏化領域とは、薄膜トランジスタのソースもしくはドレインと、チャネルとの間に形成されるキャリアの存在しない領域である。
本発明は、上記課題に鑑みて為されたものであり、表示装置に用いられる薄膜トランジスタの光リーク電流による表示品位の低下を抑止するものである。
本発明の半導体装置は、絶縁基板と、絶縁基板上に形成されたバッファ膜と、バッファ膜上に形成された半導体層と、半導体層に不純物が添加されてなるソース及びドレインと、半導体層を覆って前記バッファ膜上に形成されたゲート絶縁膜と、半導体層と一部重畳してゲート絶縁膜上に形成されたゲート配線と、ゲート配線を覆ってゲート絶縁膜上に形成された層間絶縁膜と、ソース及び前記ドレイン上の層間絶縁膜に形成されたコンタクトホールと、コンタクトホールを通してソースと接続され層間絶縁膜上に延在するソース配線と、コンタクトホールを通してドレインと接続され層間絶縁膜上に延在するドレイン配線と、を備え、ソース配線又はドレイン配線は、ゲート配線上で終端することを特徴とする。ここで、ソース配線又はドレイン配線は、ゲート配線上であって半導体層と重畳する領域で終端する。
また、本発明の半導体装置では、ドレイン配線は、半導体層と重畳して直線状に延びていることを特徴とする。また、本発明の半導体装置では、絶縁基板上には金属層が形成されており、金属層は、コンタクトホール側から延びて、ゲート配線の下方であって半導体層と重畳する領域で終端することを特徴とする。また、本発明の半導体装置は、液晶表示装置の表示画素に配置され、その表示画素を選択する画素選択トランジスタに用いられることを特徴とする。
本発明の半導体装置、即ち薄膜トランジスタによれば、ソース配線、ドレイン配線、もしくは金属層により、半導体層に入射する光が遮光されるため、光リーク電流の発生を極力抑止できる。従って、薄膜トランジスタの光リーク電流による表示品位の低下を極力抑止することができる。
また、上記遮光に係るソース配線、ドレイン配線、もしくは金属層の形成領域を極力小さく抑えることが可能となる。そのため、この半導体装置が、表示装置の表示画素に配置される場合、上記遮光に伴う表示画素の開口率の低下を極力回避することができる。これにより、表示画素の輝度の低下を極力回避することができる。
次に、本発明の実施形態に係る半導体装置、即ち薄膜トランジスタついて図面を参照して説明する。この薄膜トランジスタは、図８に示した液晶表示装置の表示画素に配置された薄膜トランジスタＴＲと同様に、各表示画素に配置された画素選択用の薄膜トランジスタであるものとする。また、薄膜トランジスタ以外の構成については従来例と同様であるものとする。
まず、本実施形態の薄膜トランジスタの概略構成について説明する。図１は、本発明の実施形態に係る薄膜トランジスタを示す平面図である。図１（Ａ）は、後述するソース配線及びドレイン配線のレイアウトを説明するために必要な構成要素のみを示している。また、図１（Ｂ）は、図１（Ａ）と同一の平面を示しており、後述する基板側を遮光する下部金属層のレイアウトを説明するために必要な構成要素のみを示している。また、図２は、図１（Ａ）のＸ−Ｘ線に沿った断面図である。図２では、後述する画素電極より上層の構成については図示を省略する。
図１（Ａ）、図１（Ｂ）及び図２に示すように、ガラス基板等の絶縁基板（以降、「基板」と略称する）１０上に、薄膜トランジスタを基板側から遮光する機能を有した下部金属層１１が形成されている。さらに、基板１０上には、例えばシリコン酸化膜もしくはシリコン窒化膜等の絶縁膜からなり下部金属層１１を覆うバッファ膜１２が形成されている。
バッファ膜１２上には、直線部分を有し、かつ下部金属層１１と一部重畳する半導体層１３が形成されている。この半導体層１３は、例えばアモルファスシリコン層がレーザーアニールされてなるポリシリコン層である。もしくは、半導体層１３は、ポリシリコン層以外の半導体層であってもよい。例えば、半導体層１３は、その一部もしくは全体がアモルファスシリコン層からなるものであってもよい。半導体層１３には、高濃度の不純物が添加されてなるソース１３Ｓ及びドレイン１３Ｄが形成されている。
なお、半導体層１３には、ソース１３Ｓ及びドレイン１３Ｄに隣接する領域に、低濃度の不純物が添加されてなる低濃度層Ａが形成されている。また、半導体層１３には、低濃度層Ａと対向する側のゲート配線１５の端の下方にも、低濃度の不純物が添加されてなる低濃度層Ｂが形成されている。低濃度層Ａと低濃度層Ｂの間にはチャネルが存在する。即ち、この薄膜トランジスタは、ＬＤＤ（Lightly Doped Drain）構造を有している。そして、チャネルと低濃度層Ａ，Ｂの接合部には、薄膜トランジスタのオフ時にキャリアが生じない空乏化領域ＤＥＰが存在する。
また、バッファ膜１２上には、例えばシリコン酸化膜もしくはシリコン窒化膜等からなり、半導体層１３を覆うゲート絶縁膜１４が形成されている。ゲート絶縁膜１４上には、例えばクロムもしくはモリブデンからなり、局所的に半導体層１３と対向するゲート配線１５が形成されている。ここで、半導体層１３上のゲート配線１５は薄膜トランジスタのゲート電極となる。また、ゲート絶縁膜１４上には、例えばシリコン酸化膜やシリコン窒化膜からなり、ゲート配線１５を覆う層間絶縁膜１６が形成されている。
さらに、半導体層１３のソース１３Ｓ及びドレイン１３Ｄ上の層間絶縁膜１６にはコンタクトホールＣＨが設けられている。層間絶縁膜１６上には、コンタクトホールＣＨを通してソース１３Ｓ及びドレイン１３Ｄとそれぞれ接続されたソース配線１７Ｓ及びドレイン配線１７Ｄが形成されている。ソース配線１７Ｓ及びドレイン配線１７Ｄは、例えばアルミニウムを含む金属からなり、後述するように、半導体層１３を遮光する機能を有している。
さらに、層間絶縁膜１６上には、ソース配線１７Ｓ及びドレイン配線１７Ｄを覆い、ソース配線１７Ｓの一部上に不図示の開口部を有する平坦化膜１８が形成されている。平坦化膜１８上には、その不図示の開口部を通してソース配線１７Ｓと接続された画素電極１９が形成されている。また、これより上層は図示しないが、画素電極１９上に第１の配向膜が形成されている。また、画素電極１９と対向して、第２の配向膜及び対向電極が形成された対向基板が配置されている。第１の配向膜と第２の配向膜の間には液晶が封止されている。ここで、対向電極は共通電位Ｖｃｏｍに接続されている。
次に、上記構成の薄膜トランジスタの詳細な構造として、ソース配線１７Ｓ及びドレイン配線１７Ｄのレイアウトについて、図面を参照して詳しく説明する。図１（Ａ）及び図２に示すように、ソース配線１７Ｓ及びドレイン配線１７Ｄは、ゲート配線１５上であって、半導体層１３と重畳する領域で終端する。即ち、ソース配線１７Ｓ及びドレイン配線１７Ｄは、各コンタクトホールＣＨを始端とした場合、半導体層１３及びゲート配線１５上において、ゲート配線１５の幅方向の端Ｐ３を越えない領域を覆っている。
これにより、ソース配線１７Ｓ及びドレイン配線１７Ｄは、少なくとも低濃度層Ａの形成領域において、それより上層から入射する光を遮る第１の遮光機能を有する。この第１の遮光機能により、半導体層１３の空乏化領域ＤＥＰに入射する光を起因とする光リーク電流の発生が極力抑止され、表示品位の低下が極力抑止される。
上記ソース配線１７Ｓ及びドレイン配線１７Ｄのレイアウトは、本発明の発明者らが行った以下の測定結果を根拠としている。次に、本発明の発明者らが行った以下の測定の結果として、光リーク電流とソース配線１７Ｓ及びドレイン配線１７Ｄの遮光長との関係について、その特性図を参照して説明する。
図３は、本発明の実施形態に係る薄膜トランジスタの光リーク電流と遮光長との関係を示す特性図である。ここで、薄膜トランジスタに生じる光リーク電流をＩｌｅａｋとする。また、遮光長とは、ゲート配線の幅方向において、コンタクトホールＣＨに近い方の端Ｐ１を基点とした場合の、その端Ｐ１と対向する端Ｐ３に向かう方向に延びるソース配線１７Ｓもしくはドレイン配線１７Ｄの距離を意味し、遮光長Ｌｓとして表すものとする。
図３に示すように、光リーク電流Ｉｌｅａｋは、遮光長Ｌｓが０となる付近、即ち端Ｐ１を超えた付近で急激に減少する。ところが、遮光長Ｌｓがさらに延びて、ゲート配線１５の幅方向でＰ１と対向する端Ｐ３を超えても、光リーク電流Ｉｌｅａｋは、一定状態もしくは略一定状態となって減少しない。即ち、ゲート絶縁膜のＰ３を超える遮光長Ｌｓを有するソース配線１３Ｓ及びドレイン配線１３Ｄのレイアウトは、光リーク電流Ｉｌｅａｋの低減に寄与しないと考えられる。そのため、本実施形態では、ソース配線１７Ｓ及びドレイン配線１７Ｄは、各コンタクトホールＣＨを始端として、半導体層１３及びゲート配線１５上において、ゲート配線１５の幅方向の端Ｐ３を越えない領域を覆うものとした。
また、図１（Ｂ）及び図２に示すように、下部金属層１１についても同様に、図３の上記特性図を根拠に、下部金属層１１は、コンタクトホールＣＨ側から延びて、ゲート配線１５の下方であって半導体層１３と重畳する領域で終端するものとした。即ち、下部金属層１１は、各コンタクトホールＣＨ側から延びて、半導体層１３及びゲート配線１５の下方において、ゲート配線１５の幅方向の端Ｐ３を越えない領域を覆っている。
これにより、下部金属層１１は、少なくとも低濃度層Ａの形成領域において、それより下層から入射する光を遮る第２の遮光機能を有する。この第２の遮光機能により、第１の遮光機能による場合に加えてさらに確実に、半導体層１３の空乏化領域ＤＥＰに入射する光を起因とする光リーク電流の発生が抑止され、表示品位の低下が抑止される。
上述した構成によれば、上記第１及び第２の遮光機能を実現する上で、以下に説明するような開口率に関する効果を得ることができる。次に、上記効果を説明するために、液晶表示装置の表示画素に配置される薄膜トランジスタの参考例について説明する。
図４は、参考例に係る薄膜トランジスタを示す平面図である。図４（Ａ）は、後述するソース配線及びドレイン配線のレイアウトを説明するために必要な構成要素のみを示している。また、図４（Ｂ）は、図４（Ａ）と同一の平面を示しており、後述する基板側を遮光する下部金属層のレイアウトを説明するために必要な構成要素のみを示している。また、図５は、図４のＹ−Ｙ線に沿った断面図である。なお、図４及び図５では、図１及び図２に示したものと同様の構成要素については、同一の符号を付し、その説明を省略する。
図４（Ａ）及び図５に示すように、この薄膜トランジスタは、上記実施形態とは異なり、ソース配線３７Ｓ及びドレイン配線３７Ｄは、各コンタクトホールＣＨを始端として、半導体層１３及びゲート配線１５上において、ゲート配線１５の幅方向の端Ｐ３を超える領域を覆っている。そのため、表示画素の開口率が低下するという問題が生じる。
また、図４（Ｂ）及び図５に示すように、下部金属層３１についても同様に、各コンタクトホールＣＨ側から延びて、半導体層１３及びゲート配線１５の下方において、ゲート配線１５の幅方向の端Ｐ３を超える領域を覆っている。この構成においても、表示画素の開口率が低下するという問題が生じる。
こうような参考例に対して、本実施形態では、ソース配線１７Ｓ及びドレイン配線１７Ｄは、半導体層１３及びゲート配線１５上において、ゲート配線１５の幅方向の端Ｐ３を越えない領域を覆う。また、下部金属層１１は、半導体層１３及びゲート配線１５の下方において、ゲート配線１５の幅方向の端Ｐ３を越えない領域を覆う。そのため、表示画素の開口率を上記参考例よりも大きく保つことができる。言いかえれば、本実施形態によれば、表示画素の開口率を極力低下させること無く、上記第１及び第２の遮光機能を実現できるという効果を奏する。結果として、開口率の低下を起因とする表示画素の輝度の低下を極力抑止しつつ、光リーク電流の発生を極力抑止することができる。
なお、上記実施形態は、本発明の他の実施形態として次のような構成を有してもよい。図６は、本発明の他の実施形態に係る薄膜トランジスタを示す平面図である。図６（Ａ）は、後述するドレイン配線のレイアウトを説明するために必要な構成要素のみを示している。また、図６（Ｂ）は、図６（Ａ）と同一の平面を示しており、後述する基板側を遮光する下部金属層のレイアウトを説明するために必要な構成要素のみを示している。また、図７は、図６のＺ−Ｚ線に沿った断面図である。なお、図６及び図７では、図１及び図２に示したものと同様の構成要素については、同一の符号を付し、その説明を省略する。また、この薄膜トランジスタの下部金属層は、図１（Ｂ）及び図２に示した下部金属層１１と同様である。
図６（Ａ）及び図７に示すように、ドレイン配線４７Ｄは、各コンタクトホールＣＨを始端として、半導体層１３及びゲート配線１５上において、ゲート配線１５の幅方向の端Ｐ３を超える領域を覆っている。しかし、ドレイン配線４７Ｄは、直線状もしくは略直線状の形状を有しており、半導体層１３の直線部分と重畳して延びているため、参考例と比較した場合、表示画素の開口率の低下を極力抑止することができる、即ち、この場合においても、開口率の低下を起因とする表示画素の輝度の低下を極力抑止しつつ、光リーク電流の発生を極力抑止することができる。
なお、本発明は、上記両実施形態の半導体層１３において、ソース１３Ｓがドレインとなり、ドレイン１３Ｄがソースとなった場合についても適用される。この場合、ソース配線１７Ｓがドレイン配線として形成され、ドレイン配線１７Ｄ，４７Ｄがソース配線として形成される。
また、上記両実施形態の薄膜トランジスタは、液晶表示装置の表示画素に配置されるものとしたが、本発明はこれに限定されない。即ち、本発明は、光に曝される環境下で用いられるものであれば、液晶表示装置以外の表示装置、もしくは表示装置以外の装置に配置される薄膜トランジスタに対しても適用される。
本発明の実施形態に係る薄膜トランジスタを示す平面図である。 図１のＸ−Ｘ線に沿った断面図である。 本発明の実施形態に係る薄膜トランジスタの光リーク電流と遮光長との関係を示す特性図である。 参考例に係る薄膜トランジスタを示す平面図である。 図４のＹ−Ｙ線に沿った断面図である。 本発明の他の実施形態に係る薄膜トランジスタを示す平面図である。 図６のＺ−Ｚ線に沿った断面図である。 液晶表示装置の表示画素の等価回路図である。
符号の説明
１０ 基板 １１，３１ 下部金属層 １２ バッファ膜
１３ 半導体層 １３Ｓ ソース １３Ｄ ドレイン
１４ ゲート絶縁膜 １５，ＧＬ ゲート配線 １６ 層間絶縁膜
１７Ｓ，３７Ｓ ソース配線 １７Ｄ，３７Ｄ，４７Ｄ，ＤＬ ドレイン配線
１８ 平坦化膜 １９ 画素電極
Ａ，Ｂ 低濃度層 ＤＥＰ 空乏化領域

Claims (5)

  1. 絶縁基板と、
    前記絶縁基板上に形成されたバッファ膜と、
    前記バッファ膜上に形成された半導体層と、
    前記半導体層に不純物が添加されてなるソース及びドレインと、
    前記半導体層を覆って前記バッファ膜上に形成されたゲート絶縁膜と、
    前記半導体層と一部重畳して前記ゲート絶縁膜上に形成されたゲート配線と、
    前記ゲート配線を覆って前記ゲート絶縁膜上に形成された層間絶縁膜と、
    前記ソース及び前記ドレイン上の前記層間絶縁膜に形成されたコンタクトホールと、
    前記コンタクトホールを通して前記ソースと接続され前記層間絶縁膜上に延在するソース配線と、
    前記コンタクトホールを通して前記ドレインと接続され前記層間絶縁膜上に延在するドレイン配線と、を備え、
    前記ソース配線又は前記ドレイン配線は、前記ゲート配線上で終端することを特徴とする半導体装置。
  2. 前記ソース配線又は前記ドレイン配線は、前記ゲート配線上であって前記半導体層と重畳する領域で終端することを特徴とする請求項１記載の半導体装置。
  3. 前記ドレイン配線は、前記半導体層と重畳して直線状に延びていることを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 前記絶縁基板上には金属層が形成されており、
    前記金属層は、前記コンタクトホール側から延びて、前記ゲート配線の下方であって前記半導体層と重畳する領域で終端することを特徴とする請求項１、２、３のいずれかに記載の半導体装置。
  5. 液晶表示装置の表示画素に配置され、その表示画素を選択する画素選択トランジスタに用いられることを特徴とする請求項１、２、３、４のいずれかに記載の半導体装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010107786A (ja) * 2008-10-30 2010-05-13 Hitachi Displays Ltd 表示装置
JP2011187931A (ja) * 2010-02-15 2011-09-22 Nec Lcd Technologies Ltd 薄膜トランジスタ、その製造方法、及び表示装置並びに電子機器
JP2015173296A (ja) * 2015-06-24 2015-10-01 株式会社ジャパンディスプレイ 表示装置
JP2015211089A (ja) * 2014-04-24 2015-11-24 Ｎｌｔテクノロジー株式会社 薄膜トランジスタ及び表示装置
US9853063B2 (en) 2015-08-11 2017-12-26 Japan Display Inc. Display device
KR20190122923A (ko) * 2018-04-20 2019-10-31 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조방법
WO2020161775A1 (ja) * 2019-02-04 2020-08-13 シャープ株式会社 表示装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI423448B (zh) * 2010-05-21 2014-01-11 Innolux Corp 影像顯示系統
KR101724556B1 (ko) * 2010-07-29 2017-04-10 삼성디스플레이 주식회사 센서 어레이 기판 및 이의 제조 방법
KR102164308B1 (ko) * 2013-12-30 2020-10-12 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그를 이용한 액정표시장치
CN104793415A (zh) * 2014-01-17 2015-07-22 群创光电股份有限公司 薄膜晶体管基板、显示面板及显示装置
CN104022157A (zh) * 2014-05-26 2014-09-03 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及显示装置
KR102182482B1 (ko) * 2014-07-15 2020-11-25 엘지디스플레이 주식회사 산화물 반도체 박막 트랜지스터 및 이를 구비한 표시장치용 어레이 기판
TWI553839B (zh) * 2015-04-15 2016-10-11 群創光電股份有限公司 顯示面板
KR101713030B1 (ko) * 2015-10-19 2017-03-07 주식회사 비.엘.아이 냉온음료 공급기용 니들 구조체
CN105470267A (zh) * 2016-01-11 2016-04-06 武汉华星光电技术有限公司 一种阵列基板及其制备方法
CN105742364A (zh) * 2016-04-12 2016-07-06 中山大学 一种抑制有源沟道区光致漏电流产生的mos管及应用
CN106896610A (zh) * 2017-02-24 2017-06-27 厦门天马微电子有限公司 阵列基板、显示面板及显示装置
KR102579829B1 (ko) * 2018-03-22 2023-09-18 삼성디스플레이 주식회사 박막 트랜지스터 표시판
CN115735156A (zh) * 2021-06-29 2023-03-03 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN116230654B (zh) * 2023-05-10 2023-07-21 之江实验室 晶上系统组装结构及其组装方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730120A (ja) * 1993-07-09 1995-01-31 Toshiba Corp 薄膜トランジスタおよびそれを用いた液晶表示装置
JP2000183356A (ja) * 1998-12-18 2000-06-30 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2001196594A (ja) * 1999-08-31 2001-07-19 Fujitsu Ltd 薄膜トランジスタ、液晶表示用基板及びその製造方法
JP2002297060A (ja) * 2001-03-30 2002-10-09 Sanyo Electric Co Ltd アクティブマトリクス型表示装置
JP2004053630A (ja) * 2002-07-16 2004-02-19 Sharp Corp 液晶表示装置及びその製造方法
JP2004241750A (ja) * 2002-03-26 2004-08-26 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2004258626A (ja) * 2003-02-07 2004-09-16 Seiko Epson Corp 電気光学装置及び電子機器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218429A (ja) * 1992-02-04 1993-08-27 Nec Corp 多結晶シリコン薄膜トランジスタ
JPH10133231A (ja) 1996-11-01 1998-05-22 Matsushita Electric Ind Co Ltd 多層配線構造およびその製造方法と薄膜トランジスタアレイおよびその製造方法と液晶表示装置
JP3784491B2 (ja) 1997-03-28 2006-06-14 株式会社半導体エネルギー研究所 アクティブマトリクス型の表示装置
TW518650B (en) * 1999-04-15 2003-01-21 Semiconductor Energy Lab Electro-optical device and electronic equipment
JP4248848B2 (ja) * 2002-11-12 2009-04-02 奇美電子股▲ふん▼有限公司 液晶表示セルおよび液晶ディスプレイ
KR100546707B1 (ko) * 2003-04-30 2006-01-26 엘지.필립스 엘시디 주식회사 박막트랜지스터 및 그의 형성방법
JP4069906B2 (ja) 2003-08-04 2008-04-02 セイコーエプソン株式会社 電気光学装置及びその製造方法並びに電子機器
KR100611154B1 (ko) * 2003-11-27 2006-08-09 삼성에스디아이 주식회사 금속 유도 결정화 방법을 이용한 박막 트랜지스터, 이의제조 방법 및 이를 사용하는 액티브 매트릭스 평판 표시장치
JP2005117069A (ja) 2005-01-17 2005-04-28 Seiko Epson Corp 半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730120A (ja) * 1993-07-09 1995-01-31 Toshiba Corp 薄膜トランジスタおよびそれを用いた液晶表示装置
JP2000183356A (ja) * 1998-12-18 2000-06-30 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2001196594A (ja) * 1999-08-31 2001-07-19 Fujitsu Ltd 薄膜トランジスタ、液晶表示用基板及びその製造方法
JP2002297060A (ja) * 2001-03-30 2002-10-09 Sanyo Electric Co Ltd アクティブマトリクス型表示装置
JP2004241750A (ja) * 2002-03-26 2004-08-26 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2004053630A (ja) * 2002-07-16 2004-02-19 Sharp Corp 液晶表示装置及びその製造方法
JP2004258626A (ja) * 2003-02-07 2004-09-16 Seiko Epson Corp 電気光学装置及び電子機器

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010107786A (ja) * 2008-10-30 2010-05-13 Hitachi Displays Ltd 表示装置
JP2011187931A (ja) * 2010-02-15 2011-09-22 Nec Lcd Technologies Ltd 薄膜トランジスタ、その製造方法、及び表示装置並びに電子機器
JP2015211089A (ja) * 2014-04-24 2015-11-24 Ｎｌｔテクノロジー株式会社 薄膜トランジスタ及び表示装置
US10263116B2 (en) 2014-04-24 2019-04-16 Nlt Technologies, Ltd. Thin film transistor and display device
JP2015173296A (ja) * 2015-06-24 2015-10-01 株式会社ジャパンディスプレイ 表示装置
US9853063B2 (en) 2015-08-11 2017-12-26 Japan Display Inc. Display device
US10192895B2 (en) 2015-08-11 2019-01-29 Japan Display Inc. Display device
KR20190122923A (ko) * 2018-04-20 2019-10-31 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조방법
KR102603872B1 (ko) 2018-04-20 2023-11-21 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조방법
WO2020161775A1 (ja) * 2019-02-04 2020-08-13 シャープ株式会社 表示装置

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