JP4814371B2 - アクティブマトリクス基板 - Google Patents

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Description

本発明は、液晶表示装置などに用いられるアクティブマトリクス基板に関する。
近年、ガラス基板等の絶縁基板上に形成した非晶質半導体層を結晶化することにより、結晶構造を有する半導体層（以下、結晶質半導体層という。）を作製する技術が広く研究されている。結晶質半導体層は、例えば、多結晶半導体層、微結晶半導体層であり、結晶質半導体層を用いて作製された薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）は、非晶質半導体層を用いて作製されたＴＦＴと比べて非常に高いキャリア移動度を有している。したがって、表示装置（例えば、液晶表示装置）に好適に用いられるドライバ一体型のアクティブマトリクス基板における表示領域の画素用ＴＦＴおよび周辺領域の駆動回路用ＴＦＴは、結晶質半導体層を用いて作製されている。
非晶質半導体層を結晶化する方法として、非晶質半導体層に触媒元素（例えば、ニッケル）を添加して加熱処理を行うＣＧＳ（ｃｏｎｔｉｎｕｏｕｓ ｇｒａｉｎ ｓｉｌｉｃｏｎ）法が知られており、この方法により、低温・短時間の加熱処理で、結晶の配向が揃った良好な結晶質半導体層を形成することができる。しかしながら、ＣＧＳ法で結晶質半導体層を作製した場合、チャネル領域に触媒元素が残留すると、ＴＦＴのオフ電流が突発的に増大することがある。このため、触媒元素をゲッタリングするためのゲッタリング領域を設けて、オフ電流の突発的な増大を抑制することが知られている（例えば、特許文献１参照）。特許文献１に開示されている半導体装置では、コンタクト部を含むソース領域およびドレイン領域の周りにリンなどの５属元素が導入されたゲッタリング領域が設けられており、加熱により、結晶質半導体層のチャネル領域に残留した触媒元素を移動させ（ゲッタリングし）て、ＴＦＴにおけるオフ電流の突発的な増大を抑制している。
特開２００６−１２８４６９号公報
特許文献１に開示されている半導体装置のようにゲッタリング領域を設けた場合であっても、チャネル領域内の触媒元素のゲッタリングが十分でないと、ＴＦＴにおけるオフ電流が突発的に増大することがある。
また、長期信頼性に優れたＧＯＬＤＤ（Ｇａｔｅ−ｄｒａｉｎ Ｏｖｅｒｌａｐｐｅｄ Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のＴＦＴがアクティブマトリクス基板の駆動回路用ＴＦＴとして好適に用いられているのに対して、オフ電流の低減および耐圧の安定化に適したＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のＴＦＴが画素用ＴＦＴとして好適に用いられている。ＬＤＤ構造のＴＦＴの半導体層には、ゲート電極と重ならないように低濃度不純物領域が設けられているため、表示領域の画素用ＴＦＴの半導体層におけるゲート電極と重なる領域（すなわち、チャネル領域）とゲッタリング領域との間の距離は周辺領域の駆動回路用ＴＦＴよりも長い。このため、画素用ＴＦＴのゲッタリングは不十分となりやすい。画素用ＴＦＴにおけるオフ電流が突発的に増大すると、表示装置において点欠陥が発生する。例えば、表示装置がノーマリブラックの液晶表示装置であると、電位差が最も認識され易いグレイ中間調表示時に周囲の画素に対して薄黒い点が生じ、また表示装置がノーマリホワイトの液晶表示装置であると、周囲の画素に対して薄い輝点が生じる。
本発明は、上記問題に鑑みてなされたものであり、その目的は、オフ電流の突発的な増大が抑制されたＴＦＴを備えるアクティブマトリクス基板を提供することにある。
本発明によるアクティブマトリクス基板は、半導体層と、第１薄膜トランジスタおよび第２薄膜トランジスタを含む薄膜トランジスタ素子であって、前記第１薄膜トランジスタおよび前記第２薄膜トランジスタは、それぞれ、前記半導体層に設けられたソース領域、チャネル領域およびドレイン領域を有する、薄膜トランジスタ素子と、ゲートバスラインと、ソースバスラインと、画素電極とを備えるアクティブマトリクス基板であって、前記第１薄膜トランジスタおよび前記第２薄膜トランジスタは直列に配列されており、前記第１薄膜トランジスタは一方の端に位置し、前記第２薄膜トランジスタは他方の端に位置し、前記第１薄膜トランジスタのソース領域はソースコンタクト部を有し、前記第２薄膜トランジスタのドレイン領域はドレインコンタクト部を有し、前記半導体層は、前記第１薄膜トランジスタのソース領域に隣接する第１ゲッタリング領域と、前記第２薄膜トランジスタのドレイン領域に隣接する第２ゲッタリング領域と、前記薄膜トランジスタ素子に含まれる薄膜トランジスタのソース領域およびドレイン領域のうち、前記第１薄膜トランジスタのチャネル領域と前記第２薄膜トランジスタのチャネル領域との間に位置するソース領域およびドレイン領域のいずれかに隣接する第３ゲッタリング領域とを有している。
ある実施形態において、前記半導体層の少なくとも一部は前記ソースバスラインと重なっている。
ある実施形態において、前記第３ゲッタリング領域の少なくとも一部は前記ソースバスラインと重なっている。
ある実施形態において、前記半導体層は、第１端部と、第２端部と、前記第１端部と前記第２端部との間に位置する中央部とを含み、前記第１端部には、前記第１薄膜トランジスタの前記ソース領域の一部および前記第１ゲッタリング領域が設けられている。
ある実施形態において、前記第２端部には、前記第２薄膜トランジスタの前記ドレイン領域の一部が設けられており、前記中央部には、前記第１薄膜トランジスタのソース領域の一部、チャネル領域およびドレイン領域、ならびに、前記第２薄膜トランジスタのドレイン領域の一部、チャネル領域およびソース領域が設けられており、前記第２ゲッタリング領域は前記第２端部に設けられており、前記第３ゲッタリング領域は前記中央部に設けられている。
ある実施形態において、前記第２端部には、前記第２薄膜トランジスタの前記ドレイン領域の一部が設けられており、前記中央部には、前記第１薄膜トランジスタのソース領域の一部、チャネル領域およびドレイン領域、ならびに、前記第２薄膜トランジスタのドレイン領域の一部、チャネル領域およびソース領域が設けられており、前記第２ゲッタリング領域および前記第３ゲッタリング領域は前記中央部に設けられている。
ある実施形態において、前記中央部は、第１方向に延びた第１線状部と、前記第１方向とは異なる第２方向に延びた第２線状部と、前記第１線状部および前記第２線状部との間の接続部分とを有しており、前記第３ゲッタリング領域は前記接続部分と隣接している。
本発明によれば、オフ電流の突発的な増大が抑制されたＴＦＴを備えるアクティブマトリクス基板を提供することができる。
本発明によるアクティブマトリクス基板の第１実施形態の構成を示す図であり、（ａ）は模式的な平面図であり、（ｂ）は（ａ）のＡ−Ａ’線に沿った模式的な断面図である。 比較例のアクティブマトリクス基板の模式的な平面図である。 （ａ）〜（ｈ）は、それぞれ、第１実施形態のアクティブマトリクス基板の製造方法の各工程を示す模式図である。 本発明によるアクティブマトリクス基板の第２実施形態の模式的な平面図である。 本発明によるアクティブマトリクス基板の第３実施形態の模式的な平面図である。 本発明によるアクティブマトリクス基板の第４実施形態の模式的な平面図である。
符号の説明
１００ アクティブマトリクス基板
１１０ 半導体層
１１２、１１４、１１５、１１６、１１８ ゲッタリング領域
１２０ ＴＦＴ素子
１３０、１４０、１５０ ＴＦＴ
１３２、１４２、１５２ ソース領域
１３２ｃ ソースコンタクト部
１３４、１４４、１５４ チャネル領域
１３６、１４６、１５６ ドレイン領域
１４６ｃ ドレインコンタクト部
１６０ ゲートバスライン
１６２、１６４、１６６ ゲート電極
１７０ ソースバスライン
１７２ ソース電極
１８０ 画素電極
１８２ ドレイン電極
以下、図面を参照して、本発明によるアクティブマトリクス基板の実施形態を説明する。なお、本発明は、以下の実施形態に限定されるものではない。
（実施形態１）
まず、本発明によるアクティブマトリクス基板の第１実施形態を説明する。図１に、本実施形態のアクティブマトリクス基板１００の模式図を示す。図１（ａ）は、アクティブマトリクス基板１００の模式的な平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ’線に沿った模式的な断面図である。
図１に示すように、本実施形態のアクティブマトリクス基板１００は、半導体層１１０と、第１、第２、第３薄膜トランジスタ１３０、１４０、１５０を有する薄膜トランジスタ素子（以下、「ＴＦＴ素子」ともいう。）１２０と、ゲートバスライン１６０と、ソースバスライン１７０と、画素電極１８０とを備えている。ＴＦＴ素子１２０の３つの薄膜トランジスタ１３０、１４０、１５０は直列に配列されており、一方の端にＴＦＴ１３０、他方の端にＴＦＴ１４０が位置している。したがって、ＴＦＴ１３０、１４０、１５０は、ソースコンタクト部１３２ｃからドレインコンタクト部１４６ｃに向かってＴＦＴ１３０、ＴＦＴ１５０、ＴＦＴ１４０の順番に配列されている。このように複数のＴＦＴが直列に配列されていることにより、ＴＦＴ素子１２０のオフ電流が抑制されている。
第１薄膜トランジスタ１３０のソース領域１３２、チャネル領域１３４およびドレイン領域１３６、第２薄膜トランジスタ１４０のソース領域１４２、チャネル領域１４４およびドレイン領域１４６、ならびに、第３薄膜トランジスタ１５０のソース領域１５２、チャネル領域１５４およびドレイン領域１５６は半導体層１１０に設けられている。ＴＦＴ１３０のソース領域１３２には、ソースバスライン１７０と電気的に接続されたソース電極１７２と接するソースコンタクト部１３２ｃが設けられており、ＴＦＴ１４０のドレイン領域１４６には、画素電極１８０と電気的に接続されたドレイン電極１８２と接するドレインコンタクト部１４６ｃが設けられている。また、ＴＦＴ１３０のドレイン領域１３６およびＴＦＴ１５０のソース領域１５２は連続しており、ＴＦＴ１５０のドレイン領域１５６およびＴＦＴ１４０のソース領域１４２は連続している。
半導体層１１０は触媒元素としてニッケルを用いたＣＧＳ法で作製されている。半導体層１１０は、触媒元素を除去するための第１、第２ゲッタリング領域１１２、１１４を有している。なお、ＴＦＴのソース領域およびドレイン領域が触媒元素をゲッタリングすることがあるが、ここでいうゲッタリング領域は、ソース領域およびドレイン領域よりもゲッタリング元素の濃度が高い領域である。ゲッタリング領域１１２はＴＦＴ１３０のソース領域１３２に隣接しており、ゲッタリング領域１１４はＴＦＴ１４０のドレイン領域１４６に隣接している。
本実施形態のアクティブマトリクス基板１００の半導体層１１０は、ＴＦＴ１３０のチャネル領域１３４とＴＦＴ１４０のチャネル領域１４４との間に設けられた第３、第４ゲッタリング領域１１６、１１８をさらに有している。ゲッタリング領域１１６は、ＴＦＴ１３０のドレイン領域１３６またはＴＦＴ１５０のソース領域１５２に隣接しており、ゲッタリング領域１１８は、ＴＦＴ１５０のドレイン領域１５６またはＴＦＴ１４０のソース領域１４２に隣接している。
半導体層１１０は、３つの部分、すなわち、第１端部１１０ａ、第２端部１１０ｂ、および、第１、第２端部１１０ａ、１１０ｂの間に位置する中央部１１０ｃを含んでいる。第１端部１１０ａには、ソースコンタクト部１３２ｃを含むソース領域１３２の一部および第１ゲッタリング領域１１２が設けられている。第２端部１１０ｂには、ドレインコンタクト部１４６ｃを含むドレイン領域１４６の一部および第２ゲッタリング領域１１４が設けられている。また、中央部１１０ｃには、ＴＦＴ１３０のソース領域１３２の一部、チャネル領域１３４およびドレイン領域１３６、ＴＦＴ１４０のドレイン領域１４６の一部、チャネル領域１４４およびソース領域１４２、ＴＦＴ１５０のソース領域１５２、チャネル領域１５４およびドレイン領域１５６ならびに第３、第４ゲッタリング領域１１６、１１８が設けられている。このように、本実施形態のアクティブマトリクス基板１００では、半導体層１１０の端部１１０ａ、１１０ｂに第１、第２ゲッタリング領域１１２、１１４が設けられているだけでなく、半導体層１１０の中央部１１０ｃに第３、第４ゲッタリング領域１１６、１１８が設けられている。
また、ＴＦＴ１３０のチャネル領域１３４と第１ゲッタリング領域１１２との間の距離は、例えば７〜１０μｍであるのに対して、ＴＦＴ１３０のチャネル領域１３４と第３ゲッタリング領域１１６との間の距離は、例えば５．５〜６．５μｍである。また、ＴＦＴ１４０のチャネル領域１４４と第２ゲッタリング領域１１４との間の距離が、例えば７〜１０μｍであるのに対して、ＴＦＴ１４０のチャネル領域１４４と第４ゲッタリング領域１１８との間の距離は、例えば５〜７μｍである。このように、第３、第４ゲッタリング領域１１６、１１８はそれぞれ、第１、第２ゲッタリング領域１１２、１１４よりもチャネル領域１３４、１４４の近くに設けられている。また、ＴＦＴ１５０のチャネル領域１５４と第３ゲッタリング領域１１６との間の距離は、例えば５．５〜６．５μｍであり、ＴＦＴ１５０のチャネル領域１５４と第４ゲッタリング領域１１８との間の距離は、例えば５〜７μｍである。このように、チャネル領域１３４、１４４、１５４の近くに第３、第４ゲッタリング領域１１６、１１８を設けることにより、チャネル領域１３４、１４４、１５４内に残存する触媒元素を十分にゲッタリングすることができ、ＴＦＴにおけるオフ電流の突発的な増大を抑制することができる。
以下、比較例のアクティブマトリクス基板５００と比較して、本実施形態のアクティブマトリクス基板１００の利点を説明する。図２に、比較例のアクティブマトリクス基板５００の模式的な平面図を示す。比較例のアクティブマトリクス基板５００は、第３、第４ゲッタリング領域１１６、１１８が設けられていない点を除いて、図１に示したアクティブマトリクス基板１００と同様の構成を有している。
ここで、実施形態１のアクティブマトリクス基板１００および比較例１のアクティブマトリクス基板５００を用いてノーマリホワイトの表示装置を作製する。この場合、上述したように、ゲッタリングが不十分であると、オフ電流は突発的に増大し、輝点が生じる。
表１に、実施形態１のアクティブマトリクス基板１００および比較例１のアクティブマトリクス基板５００を用いた表示装置に発生する輝点の有無および輝点の認識レベルを示す。
Figure 0004814371
表１において、「実施形態１」はアクティブマトリクス基板１００を用いた表示装置の結果を示しており、「比較例１」はアクティブマトリクス基板５００を用いた表示装置の結果を示している。また、認識レベルとして、フィルタを用いることなく直接観察したときに輝点が認識されなかったものを「認識レベル１」とし、フィルタを用いないときは輝点が認識されたものの、透過光を１０％に減少させるＮＤ（Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ（１０％ＮＤフィルタ）を用いると輝点が認識されなくなったものを「認識レベル２」とし、１０％ＮＤフィルタを用いても輝点が認識されたものを「認識レベル３」としている。つまり、認識レベルが大きいものほど、強度の強い輝点が発生している。
表１から明らかであるように、実施形態１を用いた表示装置のほうが比較例１よりも輝点が発生しにくい。これは、アクティブマトリクス基板１００においてオフ電流の突発的な増大が抑制されていることを意味している。このように、本実施形態のアクティブマトリクス基板１００は第３、第４ゲッタリング領域１１６、１１８を備えていることにより、比較例のアクティブマトリクス基板５００と比べてＴＦＴにおけるオフ電流の突発的な増大が抑制されている。
ここで、再び、図１を参照する。図１（ａ）に示したように、ゲートバスライン１６０は、ｘ方向に延びた本体部１６０ａと、本体部１６０ａからｙ方向に延びた枝部１６０ｂと、本体部１６０ａから枝部１６０ｂとは反対のｙ方向に延びるとともにｘ方向に延びた枝部１６０ｃとを有しており、本体部１６０ａおよび枝部１６０ｂ、１６０ｃは、それぞれ１点ずつ半導体層１１０と重なっている。また、半導体層１１０のうちゲートバスライン１６０と重なる部分がチャネル領域であり、半導体層１１０には３つのチャネル領域１３４、１４４、１５４が設けられている。３つのチャネル領域１３４、１４４、１５４のうち、チャネル領域１３４はゲッタリング領域１１２に最も近いチャネル領域であり、チャネル領域１４４はゲッタリング領域１１４に最も近いチャネル領域である。また、ゲートバスライン１６０のうちチャネル領域１３４、１４４、１５４に対応する部分がＴＦＴ１３０、１４０のゲート電極１６２、１６４、１６６となる。
第１ゲッタリング領域１１２は、ソースコンタクト部１３２ｃからチャネル領域１３４までの電荷の経路を遮らないように、第１端部１１０ａの外周部分に設けられている。同様に、第２ゲッタリング領域１１４は、チャネル領域１４４からドレインコンタクト部１４６ｃまでの電荷の経路を遮らないように、第２端部１１０ｂの外周部分に設けられている。第１ゲッタリング領域１１２は、矩形状の第１端部１１０ａのチャネル領域１３４側の辺と接するように設けられており、第２ゲッタリング領域１１４は、矩形状の第２端部１１０ｂのチャネル領域１４４側の辺と接するように設けられている。
また、半導体層１１０の中央部１１０ｃは、ｙ方向に延びた第１線状部１１０ｃ１と、ｘ方向に延びた第２線状部１１０ｃ２と、第１、第２線状部１１０ｃ１、１１０ｃ２の間の接続部分１１０ｃ３とを有している。第３ゲッタリング領域１１６は、第１線状部１１０ｃ１から分岐してｘ方向に延びており、また、第４ゲッタリング領域１１８は接続部分１１０ｃ３に隣接している。
半導体層１１０において、ソースコンタクト部１３２ｃからドレインコンタクト部１４６ｃまでの電荷の流れに対して直交する方向を幅とよぶと、第１端部１１０ａの幅（すなわち、第１端部１１０ａのｘ方向に沿った長さ）は８．５〜１０．５μｍであり、第２端部１１０ｂの幅（すなわち、第２端部１１０ｂのｙ方向に沿った長さ）は８．５〜１０．５μｍである。また、第３、第４ゲッタリング領域１１６、１１８を除いた中央部１１０ｃ（すなわち、第１線状部１１０ｃ１および第２線状部１１０ｃ２）はｘ方向およびｙ方向に延びたＬ字形状であり、第１線状部１１０ｃ１および第２線状部１１０ｃ２の幅は３〜４μｍであり、この幅は一定である。したがって、第１端部１１０ａ、第２端部１１０ｂの幅は、第１線状部１１０ｃ１および第２線状部１１０ｃ２の幅よりも大きい。このように、中央部１１０ｃには、電荷の経路を確保した上で、第３、第４ゲッタリング領域１１６、１１８が設けられている。なお、ソースコンタクト部１３２ｃのｘ方向、ｙ方向の長さはそれぞれ４μｍであり、ドレインコンタクト部１４６ｃのｘ方向、ｙ方向の長さはそれぞれ４μｍである。
また、一般に、ＴＦＴのチャネル領域に光が入射すると誤動作することがあるため、表示装置の表示画面に入射した外光やバックライトから出射された後に反射された光がＴＦＴ１３０、１５０のチャネル領域１３４、１５４に入射するのを防ぐように、ソースバスライン１７０はチャネル領域１３４および１５４と重なるように配置されている。このようにして、誤動作を抑制することができる。また、遮光層を別途設けるのではなくソースバスライン１７０を用いて遮光することにより、開口率を低下させることもなく、また、ソース電極１７２とのリークの発生も抑制することができる。また、一般に、ゲッタリング領域の透過率は他の領域と異なるため、ゲッタリング領域が光透過領域に設けられていると表示品位が低下することがあり、ゲッタリング領域を遮光することが必要となる。このため、半導体層１１０の中央部１１０ｃの一部および第１端部１１０ａはソースバスライン１７０と重なることにより、第１ゲッタリング領域１１２、第３ゲッタリング領域１１６、第４ゲッタリング領域１１８のそれぞれの少なくとも一部がソースバスライン１７０と重なっており、これにより、開口率の低下を抑制している。
なお、図１には、アクティブマトリクス基板１００の表示領域を示しているが、アクティブマトリクス基板がドライバ一体型で、周辺領域にＴＦＴを備えたゲートドライバやソースドライバが搭載されていてもよい。また、このドライバに用いられるＴＦＴの半導体層も表示領域と同様にＣＧＳ法で作製してもよい。一般的に、ドライバに用いられるＴＦＴ（駆動回路用ＴＦＴ）では、チャネル領域とゲッタリング領域との間の距離は１〜３μｍであり、この距離は画素用ＴＦＴよりも短い。このようなアクティブマトリクス基板１００は例えば、液晶表示装置に用いられる。
以下、図３を参照して、本実施形態のアクティブマトリクス基板の製造方法を説明する。なお、図３（ａ）〜図３（ｈ）は、図１（ｂ）の断面に対応している。
まず、図３（ａ）に示すように、絶縁基板１９２を用意する。絶縁基板１９２は例えばガラス基板である。
次に、図３（ｂ）に示すように、絶縁基板１９２上にベースコート膜（図示せず）を形成し、ベースコート膜上に半導体層１１０を形成する。ここで、半導体層は非晶質半導体層である。
次に、図３（ｃ）に示すように、半導体層１１０に触媒元素を添加する。触媒元素は、例えば、ニッケルである。ニッケルの添加は、例えば、水に溶かした酢酸ニッケルを半導体層１１０上に均一に延ばして乾燥させることによって行う。
次に、加熱を行うことにより、半導体層１１０を結晶化する。これにより、半導体層１１０は結晶質半導体層となる。次に、半導体層１１０をパターニングすることにより、図１（ａ）に示した端部１１０ａ、１１０ｂおよび中央部１１０ｃを形成する。
次に、図３（ｄ）に示すように、半導体層１１０上にゲート絶縁膜１９４を形成する。次に、ゲート絶縁膜１９４上に導電性材料を堆積した後、パターニングによってゲートバスライン１６０を形成する。
次に、図３（ｅ）に示すように、ゲートバスライン１６０をマスクとして用いて半導体層１１０に不純物を導入する。これにより、半導体層１１０のうち図１（ａ）に示したＴＦＴ１３０のソース領域１３２、ドレイン領域１３６、ＴＦＴ１４０のソース領域１４２、ドレイン領域１４６およびＴＦＴ１５０のソース領域１５２、ドレイン領域１５６に不純物が導入される。ＴＦＴ素子１２０としてＮチャネル型ＴＦＴ素子を作製する場合、不純物は例えばリンであり、ＴＦＴ素子１２０としてＰチャネル型ＴＦＴ素子を作製する場合、不純物は例えばホウ素である。ＴＦＴ１３０、１４０、１５０のソース領域１３２、１４２、１５２およびドレイン領域１３６、１４６、１５６内の不純物濃度は、例えば、２〜３×１０20ａｔｏｍｓ／ｃｍ3である。
次に、図３（ｆ）に示すように、半導体層１１０の上に所定の開口部を有するレジストマスク３１０を形成した後、半導体層１１０の所定の領域にゲッタリング元素をドープする。ゲッタリング元素は例えばリンである。このドーピングにより、図１（ａ）に示した第１、第２、第３、第４ゲッタリング領域１１２、１１４、１１６、１１８が形成される。第１、第２、第３、第４ゲッタリング領域１１２、１１４、１１６、１１８内のゲッタリング元素の濃度は、例えば、６×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3である。
次に、半導体層１１０を加熱することにより、ゲッタリング処理を行う。図１（ａ）に示したＴＦＴ１３０のソース領域１３２内の触媒元素は、主に第１ゲッタリング領域１１２にゲッタリングされ、ＴＦＴ１３０のチャネル領域１３４、ドレイン領域１３６およびＴＦＴ１５０のソース領域１５２、チャネル領域１５４内の触媒元素は主に第３ゲッタリング領域１１６にゲッタリングされ、ＴＦＴ１５０のドレイン領域１５６、ＴＦＴ１４０のソース領域１４２、チャネル領域１４４内の触媒元素は主に第４ゲッタリング領域１１８にゲッタリングされ、ＴＦＴ１４０のドレイン領域１４６内の触媒元素は主に第２ゲッタリング領域１１４にゲッタリングされる。
次に、図３（ｇ）に示すように、層間絶縁膜１９６を形成し、エッチングする。これにより、図１（ａ）に示した半導体層１１０のソースコンタクト部１３２ｃおよびドレインコンタクト部１４６ｃが露出される。
次に、図３（ｈ）に示すように、導電性材料を堆積した後、パターニングによってソース電極１７２およびソースバスライン１７０を形成する。このとき、図１（ａ）に示したドレイン電極１８２の一部も形成される。次に、層間膜（図示せず）を形成し、その上に、図１（ａ）に示したドレイン電極１８２の残りおよび画素電極１８０を形成する。以上のようにして、アクティブマトリクス基板１００は作製される。
なお、上述した本実施形態のアクティブマトリクス基板１００の製造方法は、第３、第４ゲッタリング領域１１６、１１８を形成するように半導体層１１０の中央部１１０ｃをパターニングし、第３、第４ゲッタリング領域１１６、１１８に対応する開口部を有するレジストマスク３１０を形成する点でのみ比較例のアクティブマトリクス基板と異なる。このため、本実施形態のアクティブマトリクス基板１００は、大きな設計変更をすることなく、既存の設備を有効に利用して製造することができる。
（実施形態２）
上述した実施形態１のアクティブマトリクス基板のＴＦＴ素子は３つのＴＦＴを有していたが、本発明はこれに限定されない。ＴＦＴ素子のＴＦＴは２つであってもよい。
また、上述した実施形態１のアクティブマトリクス基板では、直列に配列された複数のＴＦＴのうち両端に位置するＴＦＴのチャネル領域間に複数のゲッタリング領域が設けられていたが、本発明はこれに限定されない。両端に位置するＴＦＴのチャネル領域の間に設けられたゲッタリング領域は１つであってもよい。
また、上述した実施形態１のアクティブマトリクス基板では、ドレインコンタクト部の周りにゲッタリング領域が設けられていたが、本発明はこれに限定されない。ドレインコンタクト部の周りにゲッタリング領域が設けられていなくてもよい。
以下、図４を参照して、本発明によるアクティブマトリクス基板の第２実施形態を説明する。図４に示すように、本実施形態のアクティブマトリクス基板１００のＴＦＴ素子１２０は２つのＴＦＴ１３０、１４０を有している。
ゲッタリング領域１１６は、ＴＦＴ１３０のチャネル領域１３４とＴＦＴ１４０のチャネル領域１４４との間に設けられている。これにより、チャネル領域１３４、１４４内の触媒元素を効率的にゲッタリングすることができる。
ゲッタリング領域１１４は、ＴＦＴ１４０のドレイン領域１４６に隣接しているものの、ドレインコンタクト部１４６ｃの周りに設けられているのではなく、接続部分１１０ｃ３に隣接して設けられている。このように、ゲッタリング領域１１４を設けていることにより、ドレインコンタクト部１４６ｃの周りにゲッタリング領域を設けなくても、ゲッタリング性能の低下を抑制することができ、第２端部１１０ｂの設計の自由度を向上させることができる。
また、半導体層１１０に３つのゲッタリング領域１１２、１１４、１１６が設けられており、ゲッタリング領域１１２、１１４、１１６のそれぞれの少なくとも一部はソースバスライン１７０と重なっている。したがって、ソースバスライン１７０のためのブラックマトリクスをゲッタリング領域１１２、１１４、１１６にも利用することができ、開口率の低下を抑制することができる。
また、ドレイン電極１８２の近くにゲッタリング領域を設ける場合、ゲッタリング元素がドレイン電極１８２近傍のゲート絶縁膜１９４（図１（ａ）および図１（ｂ）参照）内に存在すると、そのゲッタリング元素およびドレイン電極１８２を介してゲートバスライン１６０と画素電極１８０との間のリークが発生し、表示装置において点欠陥が発生することがある。しかしながら、本実施形態のアクティブマトリクス基板１００では、ゲートバスライン１６０の比較的近くに位置するドレイン電極１８２の周りにゲッタリング領域を設けていないため、ゲートバスライン１６０と画素電極１８０との間のリークの発生を抑制することができる。
（実施形態３）
以下、図５を参照して、本発明によるアクティブマトリクス基板の第３実施形態を説明する。図５に示すように、本実施形態のアクティブマトリクス基板１００のゲッタリング領域１１６は、ＴＦＴ１３０のチャネル領域１３４とＴＦＴ１４０のチャネル領域１４４との間に設けられており、これにより、チャネル領域１３４、１４４内の触媒元素を効率的にゲッタリングすることができる。
ＴＦＴ素子１２０は２つのＴＦＴ１３０、１４０を有している。また、半導体層１１０に３つのゲッタリング領域１１２、１１４、１１６が設けられているが、ゲッタリング領域１１２、１１４、１１６のそれぞれの少なくとも一部はソースバスライン１７０と重なっている。したがって、ソースバスライン１７０のためのブラックマトリクスをゲッタリング領域１１２、１１４、１１６にも利用することができ、開口率の低下を抑制することができる。
半導体層１１０は、ｙ方向に延びた第１線状部１１０ｃ１およびｘ方向に延びた第２線状部１１０ｃ２に加えて、第２線状部１１０ｃ２の一端からｙ方向に延びた第３線状部１１０ｃ４と、第２線状部１１０ｃ２と第３線状部１１０ｃ４との間の接続部分１１０ｃ５とを有している。第３線状部１１０ｃ４には、画素電極１８０と電気的に接続されたドレイン電極１８２と接するドレインコンタクト部１４６ｃが設けられている。このようにドレイン電極１８２がゲートバスライン１６０およびソースバスライン１７０から離れた位置に設けられており、これにより、ゲートバスライン１６０とソースバスライン１７０との間のリークの発生を抑制することができる。また、半導体層１１０のｘ方向の長さを小さくすることができ、高精細な画素を実現することができる。
（実施形態４）
以下、図６を参照して、本発明によるアクティブマトリクス基板の第４実施形態を説明する。図６に示すように、本実施形態のアクティブマトリクス基板１００は、ゲートバスライン１６０と平行に設けられた補助容量バスライン１６５を備えており、半導体層１１０の一部は補助容量バスライン１６５と重なるように設けられている。画素電極１８０と電気的に接続されたドレイン電極１８２が補助容量バスライン１６５の近傍に設けられているため、補助容量バスライン１６５のためのブラックマトリクスをドレイン電極１８２にも利用することができ、これにより、開口率の低下を抑制することができる。
本実施形態のアクティブマトリクス基板１００のＴＦＴ素子１２０は２つのＴＦＴ１３０、１４０を有している。ドレインコンタクト部１４６ｃの周りにゲッタリング領域が設けられておらず、また、ＴＦＴ１４０のドレイン領域１４６は比較的長いが、ＴＦＴ１４０のドレイン領域１４６に隣接して２つのゲッタリング領域１１４、１１５が設けられていることにより、ＴＦＴ１４０のドレイン領域１４６内の触媒元素を効率的にゲッタリングすることができる。また、チャネル領域１３４の近くにゲッタリング領域１１６が設けられており、チャネル領域１４４の近くにゲッタリング領域１１５、１１６が設けられていることにより、チャネル領域１３４、１４４内の触媒元素を効率的にゲッタリングすることができる。
半導体層１１０には４つのゲッタリング領域１１２、１１４、１１５、１１６が設けられているが、ゲッタリング領域１１２、１１４、１１５、１１６のそれぞれの少なくとも一部はソースバスライン１７０と重なっている。したがって、ソースバスライン１７０のためのブラックマトリクスをゲッタリング領域１１２、１１４、１１５、１１６にも利用することができ、開口率の低下を抑制することができる。
なお、上述した説明では、アクティブマトリクス基板を用いた表示装置として液晶表示装置を例示したが、本発明はこれに限定されない。アクティブマトリクス基板を用いた表示装置は、ＣＲＴ、プラズマ（ＰＤＰ）、有機ＥＬ、ＳＥＤ、液晶プロジェクタなどの任意の表示装置であってもよい。
なお、参考のために、本願の基礎出願である特願２００７−６９１４１号の開示内容を本明細書に援用する。
本発明によるアクティブマトリクス基板は、例えば、パソコンのモニター、テレビ、プロジェクタ、携帯電話の表示装置などに好適に用いられる。

Claims (5)

  1. 半導体層と、
    第１薄膜トランジスタおよび第２薄膜トランジスタを含む薄膜トランジスタ素子であって、前記第１薄膜トランジスタおよび前記第２薄膜トランジスタは、それぞれ、前記半導体層に設けられたソース領域、チャネル領域およびドレイン領域を有する、薄膜トランジスタ素子と、
    ゲートバスラインと、
    ソースバスラインと、
    画素電極と
    を備えるアクティブマトリクス基板であって、
    前記第１薄膜トランジスタおよび前記第２薄膜トランジスタは直列に配列されており、前記第１薄膜トランジスタは一方の端に位置し、前記第２薄膜トランジスタは他方の端に位置し、
    前記第１薄膜トランジスタのソース領域はソースコンタクト部を有し、
    前記第２薄膜トランジスタのドレイン領域はドレインコンタクト部を有し、
    前記半導体層は、前記第１薄膜トランジスタのソース領域に隣接する第１ゲッタリング領域と、前記第２薄膜トランジスタのドレイン領域に隣接する第２ゲッタリング領域と、前記薄膜トランジスタ素子に含まれる薄膜トランジスタのソース領域およびドレイン領域のうち、前記第１薄膜トランジスタのチャネル領域と前記第２薄膜トランジスタのチャネル領域との間に位置するソース領域およびドレイン領域のいずれかに隣接する第３ゲッタリング領域とを有しており、
    前記第３ゲッタリング領域の少なくとも一部は前記ソースバスラインと重なっている、アクティブマトリクス基板。
  2. 前記半導体層は、第１端部と、第２端部と、前記第１端部と前記第２端部との間に位置する中央部とを含み、
    前記第１端部には、前記第１薄膜トランジスタの前記ソース領域の一部および前記第１ゲッタリング領域が設けられている、請求項１に記載のアクティブマトリクス基板。
  3. 前記第２端部には、前記第２薄膜トランジスタの前記ドレイン領域の一部が設けられており、
    前記中央部には、前記第１薄膜トランジスタのソース領域の一部、チャネル領域およびドレイン領域、ならびに、前記第２薄膜トランジスタのドレイン領域の一部、チャネル領域およびソース領域が設けられており、
    前記第２ゲッタリング領域は前記第２端部に設けられており、前記第３ゲッタリング領域は前記中央部に設けられている、請求項２に記載のアクティブマトリクス基板。
  4. 前記第２端部には、前記第２薄膜トランジスタの前記ドレイン領域の一部が設けられており、
    前記中央部には、前記第１薄膜トランジスタのソース領域の一部、チャネル領域およびドレイン領域、ならびに、前記第２薄膜トランジスタのドレイン領域の一部、チャネル領域およびソース領域が設けられており、
    前記第２ゲッタリング領域および前記第３ゲッタリング領域は前記中央部に設けられている、請求項２に記載のアクティブマトリクス基板。
  5. 前記中央部は、
    第１方向に延びた第１線状部と、
    前記第１方向とは異なる第２方向に延びた第２線状部と、
    前記第１線状部および前記第２線状部との間の接続部分と
    を有しており、
    前記第３ゲッタリング領域は前記接続部分と隣接している、請求項２から４のいずれかに記載のアクティブマトリクス基板。
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