WO2018043424A1 - アクティブマトリクス基板および表示装置 - Google Patents

アクティブマトリクス基板および表示装置 Download PDF

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WO2018043424A1
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tft
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tfts
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山本　薫
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シャープ株式会社
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Definitions

  • the present invention relates to an active matrix substrate and a display device.
  • An active matrix substrate used in a liquid crystal display device or the like includes a thin film transistor (hereinafter referred to as “TFT”) as a switching element for each pixel.
  • TFT thin film transistor
  • a TFT having an amorphous silicon film as an active layer hereinafter referred to as “amorphous silicon TFT”
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • the active matrix substrate generally has a display area and a non-display area.
  • the display area includes a plurality of pixels (pixel areas) arranged in a matrix and is also called an active area.
  • the non-display area is located around the display area and is also called a frame area or a peripheral area.
  • a TFT formed for each pixel In the display area, a TFT formed for each pixel, a gate wiring electrically connected to a gate electrode, a source electrode, and a drain electrode of the TFT, a source wiring, a pixel electrode, and the like are provided.
  • the TFT is covered with an interlayer insulating layer, and a pixel electrode is formed on the interlayer insulating layer.
  • driving circuits such as gate drivers and source drivers are arranged.
  • the drive circuit may be mounted as a semiconductor chip (COG (Chip On Glass) mounting) or may be formed monolithically (integrally) on the active matrix substrate.
  • a drive circuit formed monolithically is referred to as a “monolithic driver”.
  • a monolithic driver is usually configured using TFTs. Recently, a technique for producing a monolithic driver using a polycrystalline silicon TFT has been used. As a result, it is possible to reduce the cost by reducing the frame area and simplifying the mounting process.
  • polycrystalline silicon TFTs have large variations in device characteristics, and the device characteristics may be different between adjacent TFTs. This is because crystal grain boundaries existing in polycrystalline silicon are not uniformly formed on the substrate. The crystal grain boundary of polycrystalline silicon changes variously according to crystallization conditions, crystal nuclei, position in the substrate, and the like.
  • a gate driver or a source driver may include a current mirror circuit that generates and outputs a current having a predetermined magnitude (for example, the same magnitude as the reference current) based on an input current (reference current). If the element characteristics of a plurality of TFTs constituting the current mirror circuit vary, the magnitude of the output current deviates from a desired value, and the output accuracy of the current mirror circuit decreases.
  • Patent Document 1 discloses a source driver including a current mirror circuit.
  • a connection portion between a buffer circuit and a bias circuit that supplies a bias voltage to the buffer circuit is configured by a current mirror circuit including a plurality of polycrystalline silicon TFTs.
  • FIG. 9 of Patent Document 1 discloses an embodiment in which a current mirror circuit is configured by eight NMOS transistors (polycrystalline silicon TFTs) connected in parallel. According to this aspect, even if the threshold voltage of the TFT varies, the bias current can be made uniform. For example, even if the threshold voltage of a certain TFT among the TFTs constituting the current mirror circuit is higher than that of other TFTs, current can be supplied via the other TFTs.
  • the output accuracy is increased by increasing the number of TFTs constituting the current mirror circuit, so that the number of circuit elements increases.
  • An increase in the number of circuit elements causes an increase in current consumption and a decrease in yield.
  • the present invention has been made in view of the above problems, and an object thereof is to improve the output accuracy of a current mirror circuit included in a drive circuit of an active matrix substrate while suppressing an increase in the number of circuit elements.
  • An active matrix substrate is an active matrix substrate having a display region including a plurality of pixel regions and a non-display region located around the display region, and the substrate and the substrate are supported by the active matrix substrate.
  • the current mirror circuit includes two oxide semiconductors TF each including an oxide semiconductor layer. It is constituted by.
  • each of the two oxide semiconductor TFTs is an NMOS transistor.
  • the gate driver includes the current mirror circuit.
  • the gate driver includes a shift register circuit, a level shifter circuit, and an output buffer circuit, and the level shifter circuit includes the current mirror circuit.
  • the shift register circuit and the output buffer circuit each include a plurality of TFTs
  • the level shifter circuit includes a plurality of PMOS transistors and a plurality of NMOS transistors
  • the plurality of TFTs of the shift register circuit and The plurality of PMOS transistors of the level shifter circuit are polycrystalline silicon TFTs each including a polycrystalline silicon semiconductor layer
  • the plurality of NMOS transistors of the level shifter circuit and the plurality of TFTs of the output buffer circuit are oxides, respectively.
  • the oxide semiconductor TFT includes a semiconductor layer.
  • the gate driver includes a plurality of PMOS transistors and a plurality of NMOS transistors, and the plurality of PMOS transistors are each a polycrystalline silicon TFT including a polycrystalline silicon semiconductor layer, and the plurality of NMOS transistors are These are oxide semiconductor TFTs each including an oxide semiconductor layer.
  • the gate driver is formed monolithically on the substrate.
  • the source driver includes the current mirror circuit.
  • the source driver includes a buffer unit including a bias circuit and an output buffer circuit, and the buffer unit includes the current mirror circuit.
  • the buffer unit includes a plurality of PMOS transistors and a plurality of NMOS transistors, and the plurality of PMOS transistors are each a polycrystalline silicon TFT including a polycrystalline silicon semiconductor layer, and the plurality of NMOS transistors are These are oxide semiconductor TFTs each including an oxide semiconductor layer.
  • the source driver is formed monolithically on the substrate.
  • each of the plurality of pixel TFTs is an oxide semiconductor TFT including an oxide semiconductor layer.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor includes a crystalline portion.
  • a display device includes: the active matrix substrate; a counter substrate disposed to face the active matrix substrate; a display medium layer provided between the active matrix substrate and the counter substrate; .
  • the output accuracy of the current mirror circuit included in the drive circuit of the active matrix substrate can be improved while suppressing an increase in the number of circuit elements.
  • FIG. 3 is a circuit diagram showing a current mirror circuit 70 included in a gate driver and / or a source driver of an active matrix substrate according to an embodiment of the present invention. It is a circuit diagram which shows the current mirror circuit 870 of the comparative example.
  • 1 is a diagram schematically illustrating an active matrix substrate 100 according to an embodiment of the present invention.
  • 2 is a plan view schematically showing one pixel region P of an active matrix substrate 100.
  • FIG. FIG. 5 is a cross-sectional view schematically showing an active matrix substrate 100, showing a cross section taken along line 5A-5A ′ in FIG. 4.
  • 2 is a block diagram schematically showing a gate driver 20 provided in the active matrix substrate 100.
  • FIG. 1 is a diagram schematically illustrating an active matrix substrate 100 according to an embodiment of the present invention.
  • 2 is a plan view schematically showing one pixel region P of an active matrix substrate 100.
  • FIG. FIG. 5 is a cross-sectional view schematically showing an active matrix substrate 100, showing a
  • FIG. 3 is a circuit diagram illustrating an example of a shift register circuit 40 included in the gate driver 20.
  • Gate clock signals GCK, GCKB, data D, (n ⁇ 1) -th and n-th stage output signals OUT n ⁇ 1 , OUT n , (n ⁇ 1) -th , n-th and (n + 1) -th stages 4 is a timing chart of gate signals GL n ⁇ 1 , GL n and GL n + 1 .
  • 3 is a circuit diagram illustrating an example of a level shifter circuit 50 included in the gate driver 20.
  • FIG. 4 is a timing chart of input signals IN and INB to the level shifter circuit 50, gate potentials Vx of first and second NMOS transistors 71c and 72c, and an output signal OUT from the level shifter circuit 50.
  • 10 is a circuit diagram showing a current mirror circuit 970 disclosed in Patent Document 1.
  • FIG. It is a block diagram showing gate driver 20 with which an active matrix substrate by an embodiment of the present invention is provided.
  • 3 is a circuit diagram showing a level shifter circuit 50 included in the gate driver 20.
  • FIG. (A), (b), and (c) are circuit diagrams each showing a shift register circuit 40, a level shifter circuit 50, and an output buffer circuit 60 included in a gate driver of an active matrix substrate according to an embodiment of the present invention.
  • FIG. d) is a circuit diagram showing another example of the output buffer circuit 60; It is a block diagram which shows the source driver 30 with which the active matrix substrate by embodiment of this invention is provided.
  • 3 is a block diagram showing a DAC 34 and a buffer unit 35 of the source driver 30.
  • FIG. 3 is a circuit diagram showing a buffer unit 35 including a bias circuit 80 and an output buffer circuit 90.
  • FIG. 6 is a circuit diagram illustrating another example of a buffer unit 35.
  • FIG. 12 is a circuit diagram illustrating still another example of the buffer unit 35.
  • FIG. 1 is a cross-sectional view schematically showing an active matrix substrate 100 according to an embodiment of the present invention.
  • an active matrix substrate according to an embodiment of the present invention will be described.
  • the active matrix substrate according to the embodiment of the present invention is widely used in various display devices, electronic devices, and the like.
  • this invention is not limited to the following embodiment.
  • FIG. 1 is a circuit diagram showing a current mirror circuit 70.
  • the current mirror circuit 70 includes two TFTs 71c and 72c (hereinafter referred to as “first TFT” and “second TFT”).
  • first TFT and “second TFT”.
  • each of the first TFT 71c and the second TFT 72c is an NMOS transistor.
  • the drain and gate electrodes of the first TFT 71c and the gate electrode of the second TFT 72c are connected to a constant current source that supplies a reference current I ref .
  • the current mirror circuit 70 outputs the output current I out of a predetermined size based on the reference current I ref.
  • the current mirror circuit 70 outputs the output current I out of the reference current I ref and substantially the same size.
  • Each of the first TFT 71c and the second TFT 72c constituting the current mirror circuit 70 is an oxide semiconductor TFT. That is, the first TFT 71c and the second TFT 72c each include an oxide semiconductor layer as an active layer.
  • the output accuracy of the current mirror circuit 70 can be improved by configuring the current mirror circuit 70 with two oxide semiconductor TFTs (first TFT 71c and second TFT 72c). Hereinafter, this reason will be described in comparison with the current mirror circuit of the comparative example.
  • FIG. 2 shows a current mirror circuit 870 of a comparative example.
  • the current mirror circuit 870 of the comparative example shown in FIG. 2 includes two TFTs 871p and 872p (hereinafter referred to as “first TFT” and “second TFT”).
  • Each of the first TFT 871p and the second TFT 872p is an NMOS transistor.
  • the drain electrode and gate electrode of the first TFT 871p and the gate electrode of the second TFT 872p are connected to a constant current source that supplies the reference current I ref .
  • the current mirror circuit 870 also outputs an output current I out of a predetermined size based on the reference current I ref.
  • each of the first TFT 871p and the second TFT 872p constituting the current mirror circuit 870 is a polycrystalline silicon TFT. That is, the first TFT 871p and the second TFT 872p each include a polycrystalline silicon semiconductor layer as an active layer.
  • the reference current I ref and the output current I out in each of the current mirror circuits 70 and 870 are expressed by the following equations (1) and (2).
  • ⁇ 1 , C ox1 , W 1 , L 1 , V gs , and V th1 are the channel electron mobility (hereinafter simply referred to as “mobility”) and the unit area in the first TFTs 71c and 871p, respectively.
  • ⁇ 2 , C ox2 , W 2 , L 2 , V gs , and V th2 are the mobility, the gate insulating film capacitance per unit area, the channel width in the second TFTs 72c and 872p, respectively.
  • the first TFT 871p and the second TFT 872p are polycrystalline silicon TFTs, these element characteristics vary for the reason already described. That is, the mobility ⁇ 1 of the first TFT 871p and the mobility ⁇ 2 of the second TFT 872p are different from each other, and the threshold voltage V th1 of the first TFT 871p and the threshold voltage V th2 of the second TFT 872p are different from each other. Therefore, the reference current I ref and the output current I out are different.
  • the first TFT 71c and the second TFT 72c are oxide semiconductor TFTs.
  • Oxide semiconductor TFTs have less variation in device characteristics than polycrystalline silicon TFTs for reasons described later.
  • the current mirror circuit 70 in the embodiment of the present invention can easily improve the output accuracy.
  • the current mirror circuit 70 since the current mirror circuit 70 includes two oxide semiconductor TFTs 71c and 72c, an increase in the number of circuit elements is suppressed.
  • Oxide semiconductor TFTs have less variation in device characteristics than polycrystalline silicon TFTs for the following reasons.
  • the semiconductor material is silicon
  • the four bonds of Si atoms are the four bonds of current, and the current path. Therefore, when the bond is broken everywhere in the amorphous part or the crystal grain boundary, it is necessary for the electrons to jump from atom to atom. As a result, the current flow becomes uneven.
  • a spherical electron orbit for example, a spherical electron orbit centering on an In atom in indium oxide
  • the ease of current transmission does not change greatly even in the amorphous part and the crystal grain boundary. Therefore, when an oxide semiconductor is used, variation in TFT characteristics can be reduced as compared with the case where polycrystalline silicon is used.
  • the output accuracy of the current mirror circuit included in the drive circuit (gate driver or source driver) of the active matrix substrate can be improved while suppressing an increase in the number of circuit elements.
  • the active matrix substrate according to the embodiment of the present invention will be described in more detail.
  • FIG. 3 is a diagram schematically showing the active matrix substrate 100.
  • the active matrix substrate 100 has a display area DR and a non-display area FR as shown in FIG.
  • the display area DR includes a plurality of pixel areas P.
  • the pixel region P is a region corresponding to a pixel in the display device, and may be simply referred to as “pixel” in the present specification.
  • the non-display area FR is located around the display area DR (that is, an area other than the display area DR).
  • a plurality of TFTs 10 are arranged in the display region DR.
  • the TFT 10 is provided for each pixel.
  • the TFT 10 is also referred to as “pixel TFT”.
  • the pixel TFT 10 is supported by the substrate 1.
  • a plurality of gate lines GL and a plurality of source lines SL are arranged.
  • the plurality of gate wirings GL extend in the row direction.
  • the plurality of source lines SL extend in the column direction.
  • Each pixel TFT 10 is supplied with a scanning signal (gate signal) from the corresponding gate line GL and supplied with a display signal (source signal) from the corresponding source line SL.
  • Each pixel P is provided with a pixel electrode PE electrically connected to the pixel TFT 10.
  • the gate driver 20 and the source driver 30 are arranged in the non-display area FR.
  • the gate driver 20 is a drive circuit (scanning line drive circuit) that drives the plurality of gate lines GL.
  • the source driver 30 is a drive circuit (signal line drive circuit) that drives the plurality of source lines SL.
  • the gate driver 20 is monolithically (integrally) formed on the active matrix substrate 100 (that is, on the substrate 1).
  • FIGS. 4 and 5 are plan views schematically showing one pixel region P of the active matrix substrate 100
  • FIG. 5 is a cross-sectional view taken along the line 5A-5A ′ in FIG. 4 and 5 illustrate an active matrix substrate 100 used in a display device in FFS (Fringe Field Switching) mode.
  • the FFS mode is a horizontal electric field type display mode in which a pair of electrodes is provided on one substrate and an electric field is applied to liquid crystal molecules in a direction parallel to the substrate surface (lateral direction).
  • Each pixel region P has a pixel TFT 10 as shown in FIGS.
  • the pixel TFT 10 is supported on the substrate 1.
  • the substrate 1 is, for example, a glass substrate.
  • the pixel TFT 10 has a bottom gate structure.
  • the pixel TFT 10 includes a gate electrode 2 provided on the substrate 1, a gate insulating layer 3 covering the gate electrode 2, an oxide semiconductor layer 4 disposed on the gate insulating layer 3, a source electrode 5 and a drain electrode 6. And have. That is, the pixel TFT 10 is an oxide semiconductor TFT including the oxide semiconductor layer 4 as an active layer.
  • the oxide semiconductor layer 4 is disposed so as to at least partially overlap the gate electrode 2 when viewed from the normal direction of the substrate 1.
  • the source electrode 5 and the drain electrode 6 are electrically connected to the oxide semiconductor layer 4.
  • a region in contact with the source electrode 5 is referred to as a source contact region
  • a region in contact with the drain electrode 6 is referred to as a drain contact region.
  • a channel is formed in the oxide semiconductor layer 4 in a region located between the source contact region and the drain contact region and overlapping the gate electrode 2 with the gate insulating layer 3 interposed therebetween.
  • a region including a portion serving as a channel is referred to as a “channel region” for convenience.
  • channel length The length of the channel region in the channel length direction is called “channel length”, and the length of the channel region in the direction orthogonal to the channel length direction is called “channel width”. Note that in an actual TFT, the entire channel region may not function as a channel due to diffusion of an impurity element into the channel region or the like.
  • the gate electrode 2 and the source electrode 5 of the pixel TFT 10 are electrically connected to the gate wiring GL and the source wiring SL, respectively.
  • the gate electrode 2 is a portion branched from the gate wiring GL
  • the source electrode 5 is a portion branched from the source wiring SL.
  • An inorganic insulating layer (protective film) 7 is provided so as to cover the pixel TFT 10, and an organic insulating layer (planarizing film) 8 is provided on the inorganic insulating layer 7.
  • the inorganic insulating layer 7 and the organic insulating layer 8 are collectively referred to as an interlayer insulating layer 9.
  • the inorganic insulating layer 7 is, for example, a SiNx layer or a SiOx layer.
  • the inorganic insulating layer 7 may have a configuration in which a SiNx layer and a SiOx layer are stacked.
  • the thickness of the inorganic insulating layer 7 is, for example, not less than 100 nm and not more than 500 nm.
  • the organic insulating layer 8 is a resin layer formed from, for example, a photosensitive resin material.
  • the organic insulating layer 8 is thicker than the inorganic insulating layer 7, and the thickness thereof is, for example, 1 ⁇ m or more and 3 ⁇ m or less.
  • the organic insulating layer 8 is provided in order to planarize the surface of the upper layer of the pixel TFT 10 or reduce the capacitance formed between the pixel electrode PE and the source line SL.
  • a lower transparent electrode 11 is provided on the interlayer insulating layer 9, and a dielectric layer 12 is provided so as to cover the lower transparent electrode 11.
  • An upper transparent electrode 13 is provided on the dielectric layer 12.
  • the upper transparent electrode 13 has a slit or a notch.
  • the lower transparent electrode 11 is a common electrode CE
  • the upper transparent electrode 13 is a pixel electrode PE.
  • Such an electrode structure is disclosed, for example, in International Publication No. 2012/086513.
  • the lower transparent electrode 11 may be the pixel electrode PE
  • the upper transparent electrode 13 may be the common electrode CE.
  • Such electrode structures are disclosed in, for example, Japanese Patent Application Laid-Open Nos. 2008-032899 and 2010-008758.
  • all of the disclosures of International Publication No. 2012/086513, Japanese Patent Application Laid-Open No. 2008-032899, and Japanese Patent Application Laid-Open No. 2010-008758 are incorporated herein by reference.
  • the pixel electrode PE (here, the upper transparent electrode 13) is separated for each pixel.
  • the drain electrode 6 of the pixel TFT 10 is electrically connected to the pixel electrode PE.
  • a contact hole (pixel contact hole) CH1 reaching the drain electrode 6 is formed in the interlayer insulating layer 9 and the dielectric layer 12, and the pixel contact hole is formed on the interlayer insulating layer 9 and in the pixel contact hole CH1.
  • An upper transparent electrode 13 is provided so as to be in direct contact with the drain electrode 6 in CH1.
  • the common electrode CE (here, the lower transparent electrode 11) may not be separated for each pixel.
  • the common electrode CE may be formed over substantially the entire display area DR except for the area located on the pixel TFT 10.
  • the common electrode CE has an opening 11a that overlaps the pixel TFT 10 and the contact hole CH1 for connecting the pixel TFT 10 and the pixel electrode PE when viewed from the normal direction of the substrate 1. ing.
  • the gate driver 20 includes a current mirror circuit 70.
  • a specific configuration of the gate driver 20 will be described.
  • FIG. 6 shows an example of a specific configuration of the gate driver 20.
  • the gate driver 20 includes a plurality of stages connected in cascade.
  • FIG. 6 shows the (n ⁇ 1) th stage, the nth stage, and the (n + 1) th stage.
  • Each stage includes a shift register circuit 40, a level shifter circuit 50, and an output buffer circuit 60.
  • Each of the shift register circuit 40, the level shifter circuit 50, and the output buffer circuit 60 includes a plurality of TFTs.
  • the shift register circuit 40 has an input terminal to which the clock CK and data D are input, and an output terminal to output the output signals OUT and OUTB, respectively.
  • a gate clock signal GCK or GCKB is input as the clock CK.
  • One of the gate clock signals GCK and GCKB is input to the odd-numbered shift register circuit 40, and the other is input to the even-numbered shift register circuit 40.
  • As data D the output signal OUT of the previous shift register circuit 40 is input.
  • Output signals OUT and OUTB output from the shift register circuit 40 are input to the level shifter circuit 50.
  • the level shifter circuit 50 is a circuit that increases the amplitude of the input signal (that is, performs level conversion).
  • the signal output from the level shifter circuit 50 is input to the output buffer circuit 60.
  • a gate signal is output from the output buffer circuit 60.
  • the output gate signal is supplied to the corresponding gate line GL.
  • the gate signals supplied to the gate wirings GL in the (n ⁇ 1) th row, the nth row, and the (n + 1) th row are denoted as GL n ⁇ 1 , GL n , and GL n + 1 , respectively. .
  • the shift register circuit 40 can be composed of a plurality of MOS transistors.
  • the shift register circuit 40 may be a CMOS circuit, for example.
  • the shift register circuit 40 may be configured with only a PMOS transistor or may be configured with only an NMOS transistor.
  • FIG. 7 shows an example of the shift register circuit 40 composed of a CMOS circuit.
  • the shift register circuit 40 shown in FIG. 7 is a so-called D flip-flop.
  • the shift register circuit 40 includes first and second clocked inverters 41 and 42 and an inverter 43.
  • Each of the first clocked inverter 41, the second clocked inverter 42, and the inverter 43 is a CMOS circuit.
  • the first clocked inverter 41 and the inverter 43 are connected in series.
  • the input terminal of the second clocked inverter 42 is connected to the output terminal of the inverter 43, and the output terminal of the second clocked inverter 42 is connected to the input terminal of the inverter 43.
  • the clock CK is input to the input terminal on the PMOS side of the first clocked inverter 41 and the input terminal on the NMOS side of the second clocked inverter 42, respectively.
  • the inverted clock CKB is input to the NMOS-side input terminal of the first clocked inverter 41 and the PMOS-side input terminal of the second clocked inverter 42, respectively.
  • FIG. 8 shows gate clock signals GCK, GCKB, data D, (n ⁇ 1) -th and n-th stage output signals OUT n ⁇ 1 , OUT n , (n ⁇ 1) -th stage, n-th stage and ( 4 is a timing chart of (n + 1) stage gate signals GL n ⁇ 1 , GL n , GL n + 1 .
  • the n-th stage output signal OUT n becomes the high potential at the timing when the gate clock signal GCK becomes the high potential (time (B)).
  • the voltage level is converted by the level shifter circuit 50 to which the n-th output signal OUT n is input, and the gate signal GL n of High potential is received from the output buffer circuit 60 that receives the converted signal. Is output (time point (C)).
  • the shift register circuit 40 When the n-th stage output signal OUT n becomes low potential, the voltage level is converted by the level shifter circuit 50 to which the n-th output signal OUT n is input, and the gate signal GL n having low potential is output from the output buffer circuit 60 that receives the converted signal. Is output (time point (E)). In this way, the shift register circuit 40 operates.
  • FIG. 9 is a circuit diagram showing the level shifter circuit 50.
  • the level shifter circuit 50 includes first and second PMOS transistors 51p and 52p, and first and second NMOS transistors 71c and 72c.
  • Each of the first and second PMOS transistors 51p and 52p is a polycrystalline silicon TFT.
  • Each of the first and second NMOS transistors 71c and 72c is an oxide semiconductor TFT.
  • the source electrodes of the first and second PMOS transistors 51p and 52p are electrically connected to a higher power supply that supplies a gate-on potential VGH.
  • the output signal OUT from the shift register circuit 40 is input to the gate electrode of the first PMOS transistor 51p as the input signal IN.
  • the output signal OUTB from the shift register circuit 40 is input to the gate electrode of the second PMOS transistor 52p as the input signal INB.
  • the drain electrode of the first PMOS transistor 51p, the drain electrode and gate electrode of the first NMOS transistor 71c, and the gate electrode of the second NMOS transistor 72c are connected.
  • the drain electrode of the second PMOS transistor 52p and the drain electrode of the second NMOS transistor 72c are connected to the output terminal (outputs the output signal OUT) of the level shifter circuit 50.
  • the source electrodes of the first and second NMOS transistors 71c and 72c are grounded.
  • a current mirror circuit 70 is configured by the first and second NMOS transistors 71c and 72c.
  • FIG. 10 is a timing chart of the input signals IN and INB to the level shifter circuit 50, the gate potential Vx of the first and second NMOS transistors 71c and 72c, and the output signal OUT from the level shifter circuit 50.
  • the first PMOS transistor 51p When not selected, that is, when the input signal IN is at a low potential and the input signal INB is at a high potential, the first PMOS transistor 51p is turned on, so that a predetermined current Iref flows through the first NMOS transistor 71c. At this time, a current having substantially the same magnitude as the current I ref flowing through the first NMOS transistor 71c also flows through the second NMOS transistor 72c. Since the second PMOS transistor 52p is in an off state, the level shifter circuit 50 outputs an output signal OUT having a low potential (gate off potential; here 0V).
  • the first PMOS transistor 51p is turned off, so that the current flowing through the first NMOS transistor 71c becomes almost zero.
  • the output signal OUT gate on potential VGH
  • the level shifter circuit 50 can convert (level shift) the amplitude (for example, 0 V / 3 V) of the input signals IN and INB into a desired amplitude (here, VGH / 0 V).
  • the current mirror circuit is composed of only two polycrystalline silicon TFTs, variation in element characteristics of the polycrystalline silicon TFT is large, so that the output accuracy of the current mirror circuit is lowered. Therefore, when such a current mirror circuit is used for a level shifter circuit, the characteristics of the level shifter circuit at each stage of the gate driver are different, and a malfunction is likely to occur in the operation of the gate driver.
  • the threshold voltage of the polycrystalline silicon TFT becomes high, the drive current becomes small, so that the inversion speed of the level shifter circuit is lowered and the output timing is delayed. For this reason, there is a high possibility that a problem will occur if the driving of the next stage is delayed and the timing with the clock is shifted. Further, when the threshold voltage is lowered, the through current is increased, so that the current consumption is increased.
  • FIG. 9 of Patent Document 1 discloses a current mirror circuit configured by eight NMOS transistors (polycrystalline silicon TFTs).
  • FIG. 11 shows a current mirror circuit 970 disclosed in Patent Document 1.
  • a current mirror circuit 970 shown in FIG. 11 has first to eighth NMOS transistors 971p to 978p connected in parallel.
  • Each of the first to eighth NMOS transistors 971p to 978p is a polycrystalline silicon TFT.
  • the gate electrodes of the first to eighth NMOS transistors 971p to 978p are connected to a constant current source that supplies a reference current Iref .
  • the source electrodes of the first to eighth NMOS transistors 971p to 978p are connected to each other.
  • the drain electrodes of the first, second, third, and fourth NMOS transistors 971p, 972p, 973p, and 974p are connected to a constant current source.
  • the drain electrodes of the fifth, sixth, seventh, and eighth NMOS transistors 975p, 976p, 977p, and 978p are connected to the output terminal of the current mirror circuit 970.
  • V Average1 in formula (3) is the average value of the threshold voltage of the first to 4NMOS transistors 971p ⁇ 974p, V average2 in the formula (4), the threshold voltage of the fifth to 8NMOS transistors 975p ⁇ 978p Is the average value.
  • the oxide semiconductor TFTs 71c and 72c are used in the current mirror circuit 70 in the present embodiment, variation in element characteristics between the TFTs 71c and 72c constituting the current mirror circuit 70 is suppressed. Therefore, output accuracy is improved.
  • the current mirror circuit 70 includes two oxide semiconductor TFTs 71c and 72c (that is, the number of elements is 2), the circuit scale can be reduced. Therefore, low power consumption and a narrow frame of the active matrix substrate 100 (and thus a display device including the active matrix substrate 100) can be realized. Also, the yield is improved.
  • FIG. 12 is a block diagram showing the gate driver 20 provided in the active matrix substrate of this embodiment
  • FIG. 13 is a circuit diagram showing the level shifter circuit 50 included in the gate driver 20.
  • the gate driver 20 is composed of a plurality of stages connected in cascade. Each stage includes a shift register circuit 40, a level shifter circuit 50, and an output buffer circuit 60.
  • the level shifter circuit 50 of the gate driver 20 includes first and second PMOS transistors 51p and 52p, and first and second NMOS transistors 71c and 72c.
  • the level shifter circuit 50 shown in FIG. 13 is substantially the same as the level shifter circuit 50 shown in FIG. 9, and a current mirror circuit 70 is constituted by the first and second NMOS transistors 71c and 72c.
  • the plurality of TFTs constituting the shift register circuit 40 are each a polycrystalline silicon TFT.
  • the PMOS transistors 51p and 52p among the plurality of TFTs constituting the level shifter circuit 50 are also polycrystalline silicon TFTs. 12 and 13, a region where a polycrystalline silicon TFT is formed as a TFT is shown as a region R1 surrounded by a chain line.
  • the NMOS transistors 71c and 72c among the plurality of TFTs constituting the level shifter circuit 50 are each oxide semiconductor TFTs, and the plurality of TFTs constituting the output buffer circuit 60 are also respectively oxide semiconductors. TFT.
  • a region where an oxide semiconductor TFT is formed as a TFT is shown as a region R2 surrounded by a chain line.
  • the current mirror circuit 70 included in the level shifter circuit 50 is configured by the two oxide semiconductor TFTs 71c and 72c, the same effect as the active matrix substrate 100 of the first embodiment can be obtained.
  • FIGS. 14A, 14B, and 14C are circuit diagrams showing the shift register circuit 40, the level shifter circuit 50, and the output buffer circuit 60 included in the gate driver provided in the active matrix substrate of the present embodiment.
  • FIG. 14D is a circuit diagram showing another example of the output buffer circuit 60.
  • the shift register circuit 40 shown in FIG. 14A includes first and second clocked inverters 41 and 42 and an inverter 43, like the shift register circuit 40 shown in FIG. FIG. 14A shows a region R1 where a polycrystalline silicon TFT is formed as a TFT and a region R2 where an oxide semiconductor TFT is formed as a TFT.
  • two PMOS transistors among the four TFTs constituting the first clocked inverter 41 are polycrystalline silicon TFTs, and the remaining two NMOS transistors are oxide semiconductor TFTs. It is. Of the four TFTs constituting the second clocked inverter 42, two PMOS transistors are polycrystalline silicon TFTs, and the remaining two NMOS transistors are oxide semiconductor TFTs. Further, one of the two TFTs constituting the inverter 43 is a polycrystalline silicon TFT, and the remaining one NMOS transistor is an oxide semiconductor TFT.
  • a polycrystalline silicon TFT is formed as a PMOS transistor among a plurality of TFTs included in the shift register circuit 40, and an oxide semiconductor TFT is formed as an NMOS transistor.
  • the level shifter circuit 50 shown in FIG. 14B is configured by first and second PMOS transistors 51p and 52p and first and second NMOS transistors 71c and 72c, similarly to the level shifter circuit 50 shown in FIG.
  • the first and second NMOS transistors 71c and 72c constitute a current mirror circuit 70.
  • FIG. 14B also shows a region R1 where a polycrystalline silicon TFT is formed as a TFT and a region R2 where an oxide semiconductor TFT is formed as a TFT.
  • the first and second PMOS transistors 51p and 52p are polycrystalline silicon TFTs
  • the first and second NMOS transistors 71c and 72c are oxide semiconductor TFTs.
  • a polycrystalline silicon TFT is formed as a PMOS transistor among a plurality of TFTs included in the level shifter circuit 50, and an oxide semiconductor TFT is formed as an NMOS transistor.
  • the output buffer circuit 60 shown in FIG. 14 (c) includes first and second inverters 61 and 62.
  • Each of the first and second inverters 61 and 62 is a CMOS circuit including a PMOS transistor and an NMOS transistor.
  • FIG. 14C shows a region R1 where a polycrystalline silicon TFT is formed as a TFT and a region R2 where an oxide semiconductor TFT is formed as a TFT.
  • the PMOS transistor of the first inverter 61 and the PMOS transistor of the second inverter 62 are polycrystalline silicon TFTs, and the NMOS transistor and the second inverter 62 of the first inverter 61.
  • the NMOS transistor is an oxide semiconductor TFT.
  • a polycrystalline silicon TFT is formed as a PMOS transistor among a plurality of TFTs included in the output buffer circuit 60 shown in FIG. 14C, and an oxide semiconductor TFT is formed as an NMOS transistor.
  • the output buffer circuit 60 shown in FIG. 14 (d) includes first and second inverters 63 and 64. Each of the first and second inverters 63 and 64 includes two NMOS transistors.
  • FIG. 14D shows a region R2 where an oxide semiconductor TFT is formed as a TFT.
  • the two NMOS transistors of the first inverter 63 and the two NMOS transistors of the second inverter 64 are oxide semiconductor TFTs.
  • the plurality of TFTs included in the output buffer circuit 60 shown in FIG. 14D are all NMOS transistors, and an oxide semiconductor TFT is formed as the NMOS transistor.
  • the PMOS transistor among the plurality of TFTs included in the gate driver is a polycrystalline silicon TFT
  • the NMOS transistor is an oxide semiconductor TFT. Therefore, when forming a polycrystalline silicon TFT, there is no need for a process for forming an NMOS transistor, and only a process for forming a PMOS transistor is required. Therefore, the number of steps in the manufacturing process can be reduced.
  • FIG. 15 is a block diagram showing the source driver 30 provided in the active matrix substrate of this embodiment.
  • the source driver 30 is monolithically formed on the substrate.
  • the source driver 30 includes a plurality of stages connected in cascade.
  • FIG. 15 shows the nth stage.
  • Each stage includes a shift register circuit 31, a sampling latch circuit 32, a hold latch circuit 33, a digital-analog conversion circuit (DAC) 34, and a buffer unit 35.
  • DAC digital-analog conversion circuit
  • the source driver 30 operates as follows.
  • the shift register circuit 31 at each stage sequentially brings the sampling latch circuit 32 at each stage into a capturing state based on a control signal (source start pulse) from the controller.
  • the sampling latch circuit 32 stores input data sent from the controller. As a result, input data for one row (corresponding to one gate wiring) is sequentially stored in the sampling latch circuit 32.
  • the controller sends a control signal (gate start pulse) to the gate driver and sends a transfer signal to the hold latch circuit 33, one gate wiring is selected (all connected to one gate wiring). All the hold latch circuits 33 are in the capturing state. As a result, the data stored in each sampling latch circuit 32 is transferred to the hold latch circuit 33 all at once.
  • the hold latch circuit 32 sends the fetched input data to the DAC 34.
  • the input data sent to the DAC 34 is converted into an analog signal voltage and sent to the buffer unit 35.
  • the buffer unit 35 supplies the analog signal voltage input from the DAC 34 to the source line as the source signal SLn.
  • the signal voltage is written to all the pixels by sequentially performing such an operation for each gate wiring.
  • FIG. 16 is a block diagram showing the DAC 34 and the buffer unit 35 of the source driver 30.
  • the buffer unit 35 is provided to drive the source wiring connected to the pixel (pixel capacitance) at high speed, and includes a plurality of bias circuits 80 and a plurality of output buffer circuits 90.
  • each output buffer circuit 90 is connected to one corresponding bias circuit 80 is shown.
  • Each output buffer circuit 90 includes a plurality of TFTs and receives a bias voltage supplied from the bias circuit 80.
  • FIG. 17 shows a more specific configuration of the buffer unit 35.
  • FIG. 17 is a circuit diagram showing the buffer unit 35 including the bias circuit 80 and the output buffer circuit 90.
  • the bias circuit 80 includes a constant current source Ia and a PMOS transistor 81p.
  • the PMOS transistor 81p is a polycrystalline silicon TFT.
  • the output buffer circuit 90 includes first, second and third PMOS transistors 91p, 92p and 93p, and first and second NMOS transistors 71c and 72c.
  • the first, second and third PMOS transistors 91p, 92p and 93p are respectively polycrystalline silicon TFTs.
  • the first and second NMOS transistors 71c and 72c are oxide semiconductor TFTs, respectively.
  • the drain electrode and gate electrode of the PMOS transistor 81p of the bias circuit 80 are connected to the gate electrode of the first PMOS transistor 91p of the output buffer circuit 90. Further, the source electrode of the PMOS transistor 81p and the source electrode of the first PMOS transistor 91p are connected to the high-potential power supply VDD.
  • the constant current source Ia is provided between the drain electrode of the PMOS transistor 81p and the low potential side power supply VSS, and flows a constant current in a direction from the drain electrode of the PMOS transistor 81p toward the low potential side power supply VSS.
  • the gate electrode of the second PMOS transistor 92p and the gate electrode of the third PMOS transistor 93p of the output buffer circuit 90 are connected to the two input terminals of the output buffer circuit 90.
  • One of the two input terminals is connected to the DAC 34, and the other is short-circuited to the output terminal of the output buffer circuit 90.
  • the drain electrode of the first PMOS transistor 91p, the source electrode of the second PMOS transistor 92p, and the source electrode of the third PMOS transistor 93p are connected.
  • the drain electrode of the second PMOS transistor 92p, the drain electrode and gate electrode of the first NMOS transistor 71c, and the gate electrode of the second NMOS transistor 72 are connected.
  • the drain electrode of the third PMOS transistor 93 p and the drain electrode of the second NMOS transistor are connected to the output terminal of the output buffer circuit 90.
  • a source wiring is connected to the output terminal of the output buffer circuit 90. Further, the source electrode of the first NMOS transistor 71c and the source electrode of the second NMOS transistor 72c are connected to the lower power supply VSS.
  • the first NMOS transistor 71c and the second NMOS transistor 72c of the output buffer circuit 90 function as the current mirror circuit 70.
  • the output terminal of the output buffer circuit 90 has the same potential as the analog signal.
  • current flows from the output terminal to the source wiring or from the source wiring to the output terminal. Therefore, the analog signal voltage can be written to each pixel through the source wiring.
  • the output buffer circuit 90 includes the current mirror circuit 70. Since the oxide semiconductor TFTs 71c and 72c are used in the current mirror circuit 70, variation in element characteristics between the TFTs 71c and 72c constituting the current mirror circuit 70 is suppressed. Therefore, output accuracy is improved. In addition, since the current mirror circuit 70 includes two oxide semiconductor TFTs 71c and 72c (that is, the number of elements is 2), the circuit scale can be reduced. Therefore, low power consumption and a narrow frame of the active matrix substrate (and thus a display device including the active matrix substrate) can be realized. Also, the yield is improved.
  • the specific circuit configuration of the buffer unit 35 is not limited to the example shown in FIG. FIG. 18 shows another example of the circuit configuration of the buffer unit 35.
  • the bias circuit 80 includes a constant current source Ia and an NMOS transistor 71c.
  • the NMOS transistor 71c is an oxide semiconductor TFT.
  • the output buffer circuit 90 includes first and second PMOS transistors 91p and 92, and first, second and third NMOS transistors 93c, 94c and 72c.
  • the first and second PMOS transistors 91p and 92 are polycrystalline silicon TFTs, respectively.
  • the first, second and third NMOS transistors 93c, 94c and 72c are oxide semiconductor TFTs, respectively.
  • the drain electrode and the gate electrode of the NMOS transistor 71c of the bias circuit 80 are connected to the gate electrode of the third NMOS transistor 72c of the output buffer circuit 90. Further, the source electrode of the NMOS transistor 71c and the source electrode of the third NMOS transistor 72c are connected to the lower power supply VSS.
  • the constant current source Ia is provided between the drain electrode of the NMOS transistor 71c and the high potential side power supply VDD, and flows a constant current in a direction from the high potential side power supply VDD toward the drain electrode of the NMOS transistor 71c.
  • the gate electrode of the first NMOS transistor 93c and the gate electrode of the second NMOS transistor 94c of the output buffer circuit 90 are connected to two input terminals of the output buffer circuit 90. One of the two input terminals is connected to the DAC 34, and the other is short-circuited to the output terminal of the output buffer circuit 90.
  • the drain electrode of the third NMOS transistor 72c, the source electrode of the first NMOS transistor 93c, and the source electrode of the second NMOS transistor 94c are connected.
  • the drain electrode of the first NMOS transistor 93c, the drain electrode and gate electrode of the first PMOS transistor 91p, and the gate electrode of the second PMOS transistor 92p are connected.
  • the drain electrode of the second NMOS transistor 94 c and the drain electrode of the second PMOS transistor 92 p are connected to the output terminal of the output buffer circuit 90.
  • a source wiring is connected to the output terminal of the output buffer circuit 90. Further, the source electrode of the first PMOS transistor 91p and the source electrode of the second PMOS transistor 92p are connected to the high-potential power supply VDD.
  • the NMOS transistor 71c of the bias circuit 80 and the third NMOS transistor 72c of the output buffer circuit 90 function as the current mirror circuit 70.
  • the output terminal of the output buffer circuit 90 has the same potential as the analog signal.
  • current flows from the output terminal to the source wiring or from the source wiring to the output terminal. Therefore, the analog signal voltage can be written to each pixel through the source wiring.
  • the connection part (NMOS transistor 71c and third NMOS transistor 72c) between the bias circuit 80 and the output buffer circuit 90 constitutes the current mirror circuit 70.
  • the current mirror circuit 70 is disposed across the bias circuit 80 and the output buffer circuit 90. Since the oxide semiconductor TFTs 71c and 72c are used in the current mirror circuit 70, variation in element characteristics between the TFTs 71c and 72c constituting the current mirror circuit 70 is suppressed. Therefore, output accuracy is improved.
  • the current mirror circuit 70 includes two oxide semiconductor TFTs 71c and 72c (that is, the number of elements is 2), the circuit scale can be reduced. Therefore, low power consumption and a narrow frame of the active matrix substrate (and thus a display device including the active matrix substrate) can be realized. Also, the yield is improved.
  • FIG. 19 shows still another example of the circuit configuration of the buffer unit 35.
  • the bias circuit 80 includes constant current sources Ia and Ia ', a PMOS transistor 81p, and an NMOS transistor 71c.
  • the PMOS transistor 81p is a polycrystalline silicon TFT
  • the NMOS transistor 71c is an oxide semiconductor TFT.
  • the output buffer circuit 90 includes first, second and third PMOS transistors 91p, 92p and 93p, and first, second and third NMOS transistors 94c, 95c and 72c.
  • the first, second and third PMOS transistors 91p, 92p and 93p are respectively polycrystalline silicon TFTs.
  • the first, second and third NMOS transistors 94c, 95c and 72c are oxide semiconductor TFTs, respectively.
  • the drain electrode and gate electrode of the PMOS transistor 81p of the bias circuit 80 are connected to the gate electrode of the first PMOS transistor 91p of the output buffer circuit 90. Further, the source electrode of the PMOS transistor 81p and the source electrode of the first PMOS transistor 91p are connected to the high-potential power supply VDD.
  • the constant current source Ia is provided between the drain electrode of the PMOS transistor 81p and the low-order power supply VSS, and flows a constant current in a direction from the drain electrode of the PMOS transistor 81p to the low-order power supply VSS.
  • the drain electrode and the gate electrode of the NMOS transistor 71c of the bias circuit 80 are connected to the gate electrode of the third NMOS transistor 72c of the output buffer circuit 90. Further, the source electrode of the NMOS transistor 71c and the source electrode of the third NMOS transistor 72c are connected to the lower power supply VSS.
  • the constant current source Ia ' is provided between the drain electrode of the NMOS transistor 71c and the high-potential power supply VDD, and flows a constant current in a direction from the high-potential power supply VDD toward the drain electrode of the NMOS transistor 71c.
  • the drain electrode of the third NMOS transistor 72c, the source electrode of the first NMOS transistor 94c, and the source electrode of the second NMOS transistor 95c are connected.
  • the drain electrode of the first PMOS transistor 91p, the source electrode of the second PMOS transistor 92p, and the source electrode of the third PMOS transistor 93p are connected.
  • the gate electrode of the second PMOS transistor 92p of the output buffer circuit 90 and the gate electrode of the first NMOS transistor 94c are connected to one of the two input terminals of the output buffer circuit 90.
  • the gate electrode of the third PMOS transistor 93 p and the gate electrode of the second NMOS transistor 95 c are connected to the other of the two input terminals of the output buffer circuit 90.
  • One of the two input terminals of the output buffer circuit 90 is connected to the DAC 34, and the other is short-circuited to the output terminal of the output buffer circuit 90.
  • the NMOS transistor 71c of the bias circuit 80 and the third NMOS transistor 72c of the output buffer circuit 90 function as the current mirror circuit 70.
  • the output terminal of the output buffer circuit 90 has the same potential as the analog signal.
  • current flows from the output terminal to the source wiring or from the source wiring to the output terminal. Therefore, the analog signal voltage can be written to each pixel through the source wiring.
  • the connection part (NMOS transistor 71c and third NMOS transistor 72c) between the bias circuit 80 and the output buffer circuit 90 constitutes the current mirror circuit 70.
  • the current mirror circuit 70 is disposed across the bias circuit 80 and the output buffer circuit 90. Since the oxide semiconductor TFTs 71c and 72c are used in the current mirror circuit 70, variation in element characteristics between the TFTs 71c and 72c constituting the current mirror circuit 70 is suppressed. Therefore, output accuracy is improved.
  • the current mirror circuit 70 includes two oxide semiconductor TFTs 71c and 72c (that is, the number of elements is 2), the circuit scale can be reduced. Therefore, low power consumption and a narrow frame of the active matrix substrate (and thus a display device including the active matrix substrate) can be realized. Also, the yield is improved.
  • the active matrix substrates of Embodiments 1 to 4 include the oxide semiconductor TFT and the polycrystalline silicon TFT formed on the same substrate.
  • FIG. 20 shows an example of a cross-sectional structure of the active matrix substrate of Embodiments 1 to 4.
  • An active matrix substrate 100 shown in FIG. 20 includes a pixel TFT 10A, a first circuit TFT 10B, and a second circuit TFT 10C.
  • the pixel TFT 10A is an oxide semiconductor TFT formed in the display region DR.
  • the first circuit TFT 10B is a polycrystalline silicon TFT formed in the non-display area FR.
  • the second circuit TFT 10C is an oxide semiconductor TFT formed in the non-display region FR.
  • the first and second PMOS transistors 51p and 52p correspond to the first circuit TFT 10B
  • the first and second NMOS transistors 71c and 72c are the second circuit. This corresponds to the TFT 10C for use.
  • the active matrix substrate 100 includes a substrate 1, a base film 16 formed on the surface of the substrate 1, a pixel TFT 10A, a first circuit TFT 10B and a second circuit formed on the base film 16.
  • TFT 10C The first circuit TFT 10B has an active region mainly containing polycrystalline silicon.
  • the second circuit TFT 10C and the pixel TFT 10A have an active region mainly including an oxide semiconductor.
  • the first circuit TFT 10B, the second circuit TFT 10C, and the pixel TFT 10A are integrally formed on the substrate 1.
  • the “active region” refers to a region where a channel is formed in a semiconductor layer serving as an active layer of a TFT.
  • the first circuit TFT 10B includes a polycrystalline silicon semiconductor layer 17 formed on the base film 16, a lower insulating layer 18 covering the polycrystalline silicon semiconductor layer 17, and a gate electrode 2B provided on the lower insulating layer 18. have. A portion of the lower insulating layer 18 located between the polycrystalline silicon semiconductor layer 17 and the gate electrode 2B functions as a gate insulating film of the first circuit TFT 10B.
  • the polycrystalline silicon semiconductor layer 17 has a region (active region) 17c where a channel is formed, and a source region 17s and a drain region 17d located on both sides of the active region, respectively. In this example, the portion of the polycrystalline silicon semiconductor layer 17 that overlaps the gate electrode 2B via the lower insulating layer 18 becomes the active region 17c.
  • the first circuit TFT 10B also has a source electrode 5B and a drain electrode 6B connected to the source region 17s and the drain region 17d, respectively.
  • the source and drain electrodes 5B and 6B are provided on an interlayer insulating film (here, the gate insulating layer 3) covering the gate electrode 2B and the polycrystalline silicon semiconductor layer 17, and are formed in a contact hole formed in the interlayer insulating film. It may be connected to the crystalline silicon semiconductor layer 17.
  • the second circuit TFT 10 ⁇ / b> C includes a gate electrode 2 ⁇ / b> C provided on the base film 16, a gate insulating layer 3 covering the gate electrode 2 ⁇ / b> C, and an oxide semiconductor layer 4 ⁇ / b> C disposed on the gate insulating layer 3. Yes.
  • the lower insulating layer 18 that is the gate insulating film of the first circuit TFT 10B may also be formed in the region where the second circuit TFT 10C is formed.
  • the oxide semiconductor layer 4C includes a region (active region) 4c where a channel is formed, and a source contact region 4s and a drain contact region 4d located on both sides of the active region, respectively.
  • the second circuit TFT 10C further includes a source electrode 5C and a drain electrode 6C connected to the source contact region 4s and the drain contact region 4d, respectively.
  • the pixel TFT 10 ⁇ / b> A includes a gate electrode 2 ⁇ / b> A provided on the base film 16, a gate insulating layer 3 covering the gate electrode 2 ⁇ / b> A, and an oxide semiconductor layer 4 ⁇ / b> A disposed on the gate insulating layer 3.
  • the lower insulating layer 18 that is a gate insulating film of the first circuit TFT 10B may be extended to a region where the pixel TFT 10A is formed.
  • the oxide semiconductor layer 4A has a region (active region) 4c where a channel is formed, and a source contact region 4s and a drain contact region 4d located on both sides of the active region, respectively.
  • the pixel TFT 10A further includes a source electrode 5A and a drain electrode 6A connected to the source contact region 4s and the drain contact region 4d, respectively.
  • a configuration in which the base film 16 is not provided on the substrate 1 is also possible.
  • the first circuit TFT 10B, the second circuit TFT 10C, and the pixel TFT 10C are covered with an inorganic insulating layer (protective film) 7 and an organic insulating layer (flattened film) 8.
  • the gate electrode 2A is connected to the gate wiring (not shown)
  • the source electrode 5A is connected to the source wiring (not shown)
  • the drain electrode 6A is connected to the pixel electrode PE.
  • the drain electrode 6A is connected to the corresponding pixel electrode PE in the opening formed in the inorganic insulating layer 7 and the organic insulating layer 8.
  • a display signal is supplied to the source electrode 5A via the source line, and necessary charges are written to the pixel electrode PE based on the scanning signal from the gate line.
  • a lower transparent electrode 11 is formed as a common electrode CE on the organic insulating layer 8, and a dielectric is provided between the common electrode CE (lower transparent electrode 11) and the pixel electrode PE (upper transparent electrode 13).
  • the layer 12 may be formed.
  • the pixel electrode PE may be provided with a slit-shaped opening.
  • Such an active matrix substrate 100 can be applied to a display device in FFS (Fringe Field Switching) mode, for example.
  • the FFS mode is a lateral electric field mode in which a pair of electrodes is provided on one substrate and an electric field is applied to liquid crystal molecules in a direction (lateral direction) parallel to the substrate surface.
  • This electric field has a component transverse to the liquid crystal layer.
  • a horizontal electric field can be applied to the liquid crystal layer.
  • the horizontal electric field method has an advantage that a wider viewing angle can be realized than the vertical electric field method because liquid crystal molecules do not rise from the substrate.
  • the first circuit TFT 10B has a top gate structure in which a polycrystalline silicon semiconductor layer 17 is disposed between the gate electrode 2B and the substrate 1 (underlying film 16).
  • the second circuit TFT 10C and the pixel TFT 10A have a bottom gate structure in which the gate electrodes 2C and 2A are disposed between the oxide semiconductor layers 4C and 4A and the substrate 1 (the base film 16).
  • the TFT structures of the first circuit TFT 10B, the second circuit TFT 10C, and the pixel TFT 10A are not limited to the above.
  • the first circuit TFT 10B, the second circuit TFT 10C, and the pixel TFT 10A may have the same TFT structure.
  • the first circuit TFT 10B may have a bottom gate structure
  • the second circuit TFT 10C and the pixel TFT 10A may have a top gate structure.
  • a channel etch type as illustrated or an etch stop type may be used.
  • the gate insulating layer 3 that is the gate insulating film of the second circuit TFT 10C and the pixel TFT 10A extends to a region where the first circuit TFT 10B is formed, and the gate electrode 2B of the first circuit TFT 10B and the polycrystalline silicon semiconductor layer 17 may function as an interlayer insulating film covering 17.
  • the gate insulating layer 3 is laminated. You may have a structure.
  • the gate electrode 2B of the first circuit TFT 10B and the gate electrodes 2C and 2A of the second circuit TFT 10C and the pixel TFT 10A may be formed in the same layer. Further, the source and drain electrodes 5B and 6B of the first circuit TFT 10B, the source and drain electrodes 5C and 6C of the second circuit TFT 10C, and the source and drain electrodes 5A and 6A of the pixel TFT 10A are in the same layer. It may be formed. “Formed in the same layer” means formed using the same film (conductive film). Thereby, the increase in the number of manufacturing processes and manufacturing cost can be suppressed.
  • the oxide semiconductor layers 4A and 4C include, for example, an In—Ga—Zn—O based semiconductor (hereinafter referred to as “In—Ga—Zn—O based semiconductor”).
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT). It is suitably used as a drive TFT and a pixel TFT.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer is used, power consumption of the display device can be significantly reduced.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • Such a crystal structure of an In—Ga—Zn—O-based semiconductor is disclosed in, for example, Japanese Patent Laid-Open No. 2012-134475.
  • the entire disclosure of Japanese Patent Application Laid-Open No. 2012-134475 is incorporated herein by reference.
  • the oxide semiconductor layers 4A and 4C may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • Zn—O based semiconductor ZnO
  • In—Zn—O based semiconductor IZO (registered trademark)
  • Zn—Ti—O based semiconductor ZTO
  • Cd—Ge—O based semiconductor Cd—Pb—O based
  • CdO cadmium oxide
  • Mg—Zn—O based semiconductors In—Sn—Zn—O based semiconductors (eg, In 2 O 3 —SnO 2 —ZnO), In—Ga—Sn—O based semiconductors, etc. You may go out.
  • both the gate driver and the source driver may be monolithic drivers.
  • At least a part of the monolithic driver may be arranged in the display area DR.
  • a configuration in which at least a part of the monolithic driver is arranged in the display region DR is disclosed in, for example, International Publication No. 2014/0669529.
  • International Publication No. 2014/0669529 is incorporated herein by reference.
  • the active matrix substrate includes both the oxide semiconductor TFT and the polycrystalline silicon TFT is exemplified, but the embodiment of the present invention is not limited to this.
  • the active matrix substrate may include only an oxide semiconductor TFT as a TFT.
  • the active matrix substrate according to the embodiment of the present invention is suitably used for a display device.
  • the display device may include an active matrix substrate according to an embodiment of the present invention, a counter substrate disposed to face the active matrix substrate, and a display medium layer provided between the active matrix substrate and the counter substrate.
  • the active matrix substrate of the liquid crystal display device that performs display in the horizontal electric field mode such as the FFS mode has been described as an example.
  • the present invention can also be applied to an active matrix substrate of a liquid crystal display device that performs display in a TN mode or a vertical alignment mode.
  • the active matrix substrate according to the embodiment of the present invention is also suitably used for a display device other than a liquid crystal display device (a display device including a display medium layer other than a liquid crystal layer).
  • the output accuracy of the current mirror circuit included in the drive circuit of the active matrix substrate can be improved while suppressing an increase in the number of circuit elements.

Abstract

アクティブマトリクス基板（１００）は、複数の画素ＴＦＴ（１０）と、複数の画素ＴＦＴに走査信号を供給する複数のゲート配線（ＧＬ）と、複数の画素ＴＦＴに表示信号を供給する複数のソース配線（ＳＬ）と、複数のゲート配線を駆動するゲートドライバ（２０）と、複数のソース配線を駆動するソースドライバ（３０）とを備える。ゲートドライバおよびソースドライバのうちの少なくとも一方は、カレントミラー回路（７０）を含む。カレントミラー回路は、それぞれが酸化物半導体層を含む２つの酸化物半導体ＴＦＴ（７１ｃ、７２ｃ）によって構成されている。

Description

アクティブマトリクス基板および表示装置
　本発明は、アクティブマトリクス基板および表示装置に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素ごとにスイッチング素子として薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」）を備えている。このＴＦＴとしては、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や、多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　アクティブマトリクス基板は、一般に、表示領域と、非表示領域とを有している。表示領域は、マトリクス状に配列された複数の画素（画素領域）を含んでおり、アクティブ領域とも呼ばれる。非表示領域は、表示領域の周辺に位置しており、額縁領域または周辺領域とも呼ばれる。
　表示領域には、画素ごとに形成されたＴＦＴや、ＴＦＴのゲート電極、ソース電極およびドレイン電極にそれぞれ電気的に接続されたゲート配線、ソース配線および画素電極などが設けられている。ＴＦＴは、層間絶縁層によって覆われており、層間絶縁層上に画素電極が形成されている。
　非表示領域には、ゲートドライバやソースドライバなどの駆動回路が配置される。駆動回路は、半導体チップとして搭載される（ＣＯＧ（Chip On Glass）実装）こともあるし、アクティブマトリクス基板にモノリシックに（一体的に）形成されることもある。モノリシックに形成された駆動回路を「モノリシックドライバ」と呼ぶ。モノリシックドライバは、通常、ＴＦＴを用いて構成される。最近では、多結晶シリコンＴＦＴを用いてモノリシックドライバを作製する技術が利用されている。これによって、額縁領域の狭小化や、実装工程の簡略化によるコストダウンを実現することができる。
　しかしながら、多結晶シリコンＴＦＴは、素子特性のばらつきが大きく、隣接するＴＦＴ同士でもその素子特性が異なることがある。この原因は、多結晶シリコンに存在する結晶粒界が、基板上に一様には形成されないことにある。多結晶シリコンの結晶粒界は、結晶化条件や結晶核、基板内での位置などに応じて様々に変化する。
　多結晶シリコンＴＦＴにおけるこのような素子特性のばらつきは、モノリシックドライバの性能を低下させる原因となる。例えば、ゲートドライバやソースドライバには、入力電流（参照電流）に基づいて所定の大きさ（例えば参照電流と同じ大きさ）の電流を生成・出力するカレントミラー回路が含まれることがある。カレントミラー回路を構成する複数のＴＦＴの素子特性がばらつくと、出力される電流の大きさが所望の値からずれ、カレントミラー回路の出力精度が低下してしまう。
　特許文献１には、カレントミラー回路を含むソースドライバが開示されている。特許文献１のソースドライバでは、バッファ回路と、バッファ回路にバイアス電圧を供給するバイアス回路との接続部分が、複数の多結晶シリコンＴＦＴを含むカレントミラー回路で構成されている。特許文献１の図９は、カレントミラー回路が並列接続された８つのＮＭＯＳトランジスタ（多結晶シリコンＴＦＴ）によって構成された態様を開示している。この態様によれば、ＴＦＴの閾値電圧がばらついたとしても、バイアス電流を均一化することができる。例えば、カレントミラー回路を構成するＴＦＴのうちのあるＴＦＴの閾値電圧が他のＴＦＴより高くなっていたとしても、他のＴＦＴを介して電流を供給することができるからである。
特開２００６－２０８４９８号公報
　しかしながら、特許文献１の図９に開示されている態様では、カレントミラー回路を構成するＴＦＴの個数を増やすことによって出力精度を高めているので、回路素子数が増大してしまう。回路素子数の増大は、消費電流の増加や歩留りの低下の原因となる。
　本発明は、上記問題に鑑みてなされたものであり、その目的は、アクティブマトリクス基板の駆動回路が有するカレントミラー回路の出力精度を、回路素子数の増大を抑制しつつ向上させることにある。
　本発明の実施形態によるアクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域とを有するアクティブマトリクス基板であって、基板と、前記基板に支持された複数の画素ＴＦＴであって、前記複数の画素領域に配置された複数の画素ＴＦＴと、前記複数の画素ＴＦＴに走査信号を供給する複数のゲート配線と、前記複数の画素ＴＦＴに表示信号を供給する複数のソース配線と、前記複数のゲート配線を駆動するゲートドライバと、前記複数のソース配線を駆動するソースドライバと、を備え、前記ゲートドライバおよび前記ソースドライバのうちの少なくとも一方は、カレントミラー回路を含み、前記カレントミラー回路は、それぞれが酸化物半導体層を含む２つの酸化物半導体ＴＦＴによって構成されている。
　ある実施形態において、前記２つの酸化物半導体ＴＦＴのそれぞれは、ＮＭＯＳトランジスタである。
　ある実施形態において、前記ゲートドライバが、前記カレントミラー回路を含む。
　ある実施形態において、前記ゲートドライバは、シフトレジスタ回路、レベルシフタ回路および出力バッファ回路を含み、前記レベルシフタ回路が、前記カレントミラー回路を含む。
　ある実施形態において、前記シフトレジスタ回路および前記出力バッファ回路は、それぞれ複数のＴＦＴを含み、前記レベルシフタ回路は、複数のＰＭＯＳトランジスタおよび複数のＮＭＯＳトランジスタを含み、前記シフトレジスタ回路の前記複数のＴＦＴおよび前記レベルシフタ回路の前記複数のＰＭＯＳトランジスタは、それぞれ多結晶シリコン半導体層を含む多結晶シリコンＴＦＴであり、前記レベルシフタ回路の前記複数のＮＭＯＳトランジスタおよび前記出力バッファ回路の前記複数のＴＦＴは、それぞれ酸化物半導体層を含む酸化物半導体ＴＦＴである。
　ある実施形態において、前記ゲートドライバは、複数のＰＭＯＳトランジスタおよび複数のＮＭＯＳトランジスタを含み、前記複数のＰＭＯＳトランジスタは、それぞれ多結晶シリコン半導体層を含む多結晶シリコンＴＦＴであり、前記複数のＮＭＯＳトランジスタは、それぞれ酸化物半導体層を含む酸化物半導体ＴＦＴである。
　ある実施形態において、前記ゲートドライバは、前記基板上にモノリシックに形成されている。
　ある実施形態において、前記ソースドライバが、前記カレントミラー回路を含む。
　ある実施形態において、前記ソースドライバは、バイアス回路および出力バッファ回路を含むバッファ部を含み、前記バッファ部が、前記カレントミラー回路を含む。
　ある実施形態において、前記バッファ部は、複数のＰＭＯＳトランジスタおよび複数のＮＭＯＳトランジスタを含み、前記複数のＰＭＯＳトランジスタは、それぞれ多結晶シリコン半導体層を含む多結晶シリコンＴＦＴであり、前記複数のＮＭＯＳトランジスタは、それぞれ酸化物半導体層を含む酸化物半導体ＴＦＴである。
　ある実施形態において、前記ソースドライバは、前記基板上にモノリシックに形成されている。
　ある実施形態において、前記複数の画素ＴＦＴは、それぞれ酸化物半導体層を含む酸化物半導体ＴＦＴである。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。
　ある実施形態において、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、結晶質部分を含む。
　本発明の実施形態による表示装置は、前記アクティブマトリクス基板と、前記アクティブマトリクス基板に対向するように配置された対向基板と、前記アクティブマトリクス基板および前記対向基板の間に設けられた表示媒体層と、を備える。
　本発明の実施形態によると、アクティブマトリクス基板の駆動回路が有するカレントミラー回路の出力精度を、回路素子数の増大を抑制しつつ向上させることができる。
本発明の実施形態によるアクティブマトリクス基板のゲートドライバおよび／またはソースドライバが含むカレントミラー回路７０を示す回路図である。 比較例のカレントミラー回路８７０を示す回路図である。 本発明の実施形態によるアクティブマトリクス基板１００を模式的に示す図である。 アクティブマトリクス基板１００の１つの画素領域Ｐを模式的に示す平面図である。 アクティブマトリクス基板１００を模式的に示す断面図であり、図４中の５Ａ―５Ａ’線に沿った断面を示している。 アクティブマトリクス基板１００が備えるゲートドライバ２０を模式的に示すブロック図である。 ゲートドライバ２０が有するシフトレジスタ回路４０の例を示す回路図である。 ゲートクロック信号ＧＣＫ、ＧＣＫＢ、データＤ、第（ｎ－１）段および第ｎ段の出力信号ＯＵＴn-1、ＯＵＴn、第（ｎ－１）段、第ｎ段および第（ｎ＋１）段のゲート信号ＧＬn-1、ＧＬn、ＧＬn+1のタイミングチャートである。 ゲートドライバ２０が有するレベルシフタ回路５０の例を示す回路図である。 レベルシフタ回路５０への入力信号ＩＮ、ＩＮＢ、第１および第２ＮＭＯＳトランジスタ７１ｃおよび７２ｃのゲート電位Ｖｘ、レベルシフタ回路５０からの出力信号ＯＵＴのタイミングチャートである。 特許文献１に開示されているカレントミラー回路９７０を示す回路図である。 本発明の実施形態によるアクティブマトリクス基板が備えるゲートドライバ２０を示すブロック図である。 ゲートドライバ２０が有するレベルシフタ回路５０を示す回路図である。 （ａ）、（ｂ）および（ｃ）は、本発明の実施形態によるアクティブマトリクス基板のゲートドライバに含まれるシフトレジスタ回路４０、レベルシフタ回路５０および出力バッファ回路６０をそれぞれ示す回路図であり、（ｄ）は、出力バッファ回路６０の他の例を示す回路図である。 本発明の実施形態によるアクティブマトリクス基板が備えるソースドライバ３０を示すブロック図である。 ソースドライバ３０のＤＡＣ３４およびバッファ部３５を示すブロック図である。 バイアス回路８０および出力バッファ回路９０を含むバッファ部３５を示す回路図である。 バッファ部３５の他の例を示す回路図である。 バッファ部３５のさらに他の例を示す回路図である。 本発明の実施形態によるアクティブマトリクス基板１００を模式的に示す断面図である。
　以下、本発明の実施形態によるアクティブマトリクス基板を説明する。本発明の実施形態によるアクティブマトリクス基板は、各種表示装置、電子機器などに広く用いられる。なお、本発明は以下の実施形態に限定されるものではない。
　（カレントミラー回路）
　本発明の実施形態によるアクティブマトリクス基板では、ゲートドライバおよびソースドライバのうちの少なくとも一方が、カレントミラー回路を含む。図１を参照しながら、本発明の実施形態におけるカレントミラー回路７０を説明する。図１は、カレントミラー回路７０を示す回路図である。
　カレントミラー回路７０は、図１に示すように、２つのＴＦＴ７１ｃおよび７２ｃ（以下では「第１ＴＦＴ」および「第２ＴＦＴ」と呼ぶ）によって構成されている。ここでは、第１ＴＦＴ７１ｃおよび第２ＴＦＴ７２ｃのそれぞれは、ＮＭＯＳトランジスタである。第１ＴＦＴ７１ｃのドレイン電極およびゲート電極と、第２ＴＦＴ７２ｃのゲート電極とは、参照電流Ｉrefを供給する定電流源に接続されている。カレントミラー回路７０は、参照電流Ｉrefに基づいて所定の大きさの出力電流Ｉoutを出力する。ここでは、カレントミラー回路７０は、参照電流Ｉrefと実質的に同じ大きさの出力電流Ｉoutを出力する。
　カレントミラー回路７０を構成する第１ＴＦＴ７１ｃおよび第２ＴＦＴ７２ｃのそれぞれは、酸化物半導体ＴＦＴである。つまり、第１ＴＦＴ７１ｃおよび第２ＴＦＴ７２ｃは、それぞれ活性層として酸化物半導体層を含む。
　カレントミラー回路７０を２つの酸化物半導体ＴＦＴ（第１ＴＦＴ７１ｃおよび第２ＴＦＴ７２ｃ）で構成することにより、カレントミラー回路７０の出力精度を向上させることができる。以下、この理由を、比較例のカレントミラー回路と比較しながら説明する。
　図２に、比較例のカレントミラー回路８７０を示す。図２に示す比較例のカレントミラー回路８７０は、２つのＴＦＴ８７１ｐおよび８７２ｐ（以下では「第１ＴＦＴ」および「第２ＴＦＴ」と呼ぶ）によって構成されている。第１ＴＦＴ８７１ｐおよび第２ＴＦＴ８７２ｐのそれぞれは、ＮＭＯＳトランジスタである。第１ＴＦＴ８７１ｐのドレイン電極およびゲート電極と、第２ＴＦＴ８７２ｐのゲート電極とは、参照電流Ｉrefを供給する定電流源に接続されている。カレントミラー回路８７０も、参照電流Ｉrefに基づいて所定の大きさの出力電流Ｉoutを出力する。
　ただし、カレントミラー回路８７０を構成する第１ＴＦＴ８７１ｐおよび第２ＴＦＴ８７２ｐのそれぞれは、多結晶シリコンＴＦＴである。つまり、第１ＴＦＴ８７１ｐおよび第２ＴＦＴ８７２ｐは、それぞれ活性層として多結晶シリコン半導体層を含む。
　カレントミラー回路７０および８７０のそれぞれにおける参照電流Ｉrefおよび出力電流Ｉoutは、下記式（１）および（２）で表わされる。式（１）中、μ1、Ｃox1、Ｗ1、Ｌ1、Ｖgs、Ｖth1は、それぞれ第１ＴＦＴ７１ｃおよび８７１ｐにおける、チャネルの電子移動度（以下では単に「移動度」）、単位面積当たりのゲート絶縁膜容量、チャネル幅、チャネル長、ゲート・ソース間電圧、閾値電圧である。同様に、式（２）中、μ2、Ｃox2、Ｗ2、Ｌ2、Ｖgs、Ｖth2は、それぞれ第２ＴＦＴ７２ｃおよび８７２ｐにおける、移動度、単位面積当たりのゲート絶縁膜容量、チャネル幅、チャネル長、ゲート・ソース間電圧、閾値電圧である。
Figure JPOXMLDOC01-appb-M000001
Figure JPOXMLDOC01-appb-M000002
　比較例のカレントミラー回路８７０では、第１ＴＦＴ８７１ｐおよび第２ＴＦＴ８７２ｐが多結晶シリコンＴＦＴであるので、既に説明した理由から、これらの素子特性がばらつく。つまり、第１ＴＦＴ８７１ｐの移動度μ1と第２ＴＦＴ８７２ｐの移動度μ2とが互いに異なったり、第１ＴＦＴ８７１ｐの閾値電圧Ｖth1と第２ＴＦＴ８７２ｐの閾値電圧Ｖth2とが互いに異なったりする。そのため、参照電流Ｉrefと出力電流Ｉoutとが異なってしまう。
　これに対し、本発明の実施形態におけるカレントミラー回路７０では、第１ＴＦＴ７１ｃおよび第２ＴＦＴ７２ｃが酸化物半導体ＴＦＴである。酸化物半導体ＴＦＴは、後述する理由から、多結晶シリコンＴＦＴに比べ、素子特性のばらつきが小さい。
　従って、第１ＴＦＴ７１ｃの移動度μ1と第２ＴＦＴ７２ｃの移動度μ2とをほぼ同じにすることや、第１ＴＦＴ７１ｃの閾値電圧Ｖth1と第２ＴＦＴ７２ｃの閾値電圧Ｖth2とをほぼ同じにすることが容易である。そのため、参照電流Ｉrefと出力電流Ｉoutとを実質的に同じ大きさにすることができる。その結果、本発明の実施形態におけるカレントミラー回路７０は、出力精度を向上させることが容易である。また、カレントミラー回路７０は、２つの酸化物半導体ＴＦＴ７１ｃおよび７２ｃで構成されるので、回路素子数の増大が抑制される。
　酸化物半導体ＴＦＴが、多結晶シリコンＴＦＴに比べて素子特性のばらつきが小さいのは、以下の理由による。半導体材料がシリコンの場合、Ｓｉ原子の４本の結合手が電流の4本の結合手が電流の通り道である。従って、アモルファス部分や結晶粒界において結合手がいたるところで途切れてしまうと、電子が原子から原子へ飛び移る必要がある。そのため、電流の流れが不均一になってしまう。これに対し、酸化物半導体の場合、球状の電子軌道（例えばインジウム酸化物ではＩｎ原子を中心とした球状の電子軌道）が電子の通り道である。従って、アモルファス部分や結晶粒界においても電流の伝わりやすさは大きく変化しない。そのため、酸化物半導体を用いると、多結晶シリコンを用いる場合に比べてＴＦＴ特性のばらつきを小さくすることができる。
　上述したように、本発明の実施形態によれば、アクティブマトリクス基板の駆動回路（ゲートドライバまたはソースドライバ）が有するカレントミラー回路の出力精度を、回路素子数の増大を抑制しつつ向上させ得る。以下、本発明の実施形態によるアクティブマトリクス基板をより具体的に説明する。
　（実施形態１）
　［アクティブマトリクス基板の概略構成］
　図３を参照しながら、本実施形態におけるアクティブマトリクス基板１００の概略構成を説明する。図３は、アクティブマトリクス基板１００を模式的に示す図である。
　アクティブマトリクス基板１００は、図３に示すように、表示領域ＤＲと、非表示領域ＦＲとを有する。表示領域ＤＲは、複数の画素領域Ｐを含む。画素領域Ｐは、表示装置における画素に対応する領域であり、本願明細書では、単に「画素」と呼ぶこともある。非表示領域ＦＲは、表示領域ＤＲの周辺に位置する（つまり表示領域ＤＲ以外の領域である）。
　表示領域ＤＲ内には、複数のＴＦＴ１０が配置されている。ＴＦＴ１０は、画素ごとに設けられている。以下では、ＴＦＴ１０を「画素ＴＦＴ」とも呼ぶ。画素ＴＦＴ１０は、基板１によって支持されている。また、表示領域ＤＲ内には、複数のゲート配線ＧＬと、複数のソース配線ＳＬとが配置されている。複数のゲート配線ＧＬは、行方向に延びている。これに対し、複数のソース配線ＳＬは、列方向に延びている。各画素ＴＦＴ１０は、対応するゲート配線ＧＬから走査信号（ゲート信号）を供給され、対応するソース配線ＳＬから表示信号（ソース信号）を供給される。また、各画素Ｐには、画素ＴＦＴ１０に電気的に接続された画素電極ＰＥが設けられている。
　非表示領域ＦＲには、ゲートドライバ２０およびソースドライバ３０が配置されている。ゲートドライバ２０は、複数のゲート配線ＧＬを駆動する駆動回路（走査線駆動回路）である。ソースドライバ３０は、複数のソース配線ＳＬを駆動する駆動回路（信号線駆動回路）である。本実施形態では、ゲートドライバ２０は、アクティブマトリクス基板１００に（つまり基板１上に）モノリシックに（一体的に）形成されている。
　［各画素領域の構成］
　図４および図５を参照しながら、各画素領域Ｐの構成の例を説明する。図４は、アクティブマトリクス基板１００の１つの画素領域Ｐを模式的に示す平面図であり、図５は、図４中の５Ａ―５Ａ’線に沿った断面図である。図４および図５には、ＦＦＳ（Fringe Field Switching）モードの表示装置に用いられるアクティブマトリクス基板１００を例示している。ＦＦＳモードは、一方の基板に一対の電極を設け、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横電界方式の表示モードである。
　画素領域Ｐのそれぞれは、図４および図５に示すように、画素ＴＦＴ１０を有する。画素ＴＦＴ１０は、基板１に支持されている。基板１は、例えばガラス基板である。図４および図５に示す例では、画素ＴＦＴ１０は、ボトムゲート構造を有している。
　画素ＴＦＴ１０は、基板１上に設けられたゲート電極２と、ゲート電極２を覆うゲート絶縁層３と、ゲート絶縁層３上に配置された酸化物半導体層４と、ソース電極５およびドレイン電極６とを有する。つまり、画素ＴＦＴ１０は、活性層として酸化物半導体層４を含む酸化物半導体ＴＦＴである。
　酸化物半導体層４は、基板１の法線方向から見たとき、ゲート電極２と少なくとも部分的に重なるように配置されている。ソース電極５およびドレイン電極６は、酸化物半導体層４に電気的に接続されている。酸化物半導体層４のうちのソース電極５と接する領域をソースコンタクト領域と呼び、ドレイン電極６と接する領域をドレインコンタクト領域と呼ぶ。酸化物半導体層４のうち、ソースコンタクト領域およびドレインコンタクト領域の間に位置し、かつ、ゲート絶縁層３を介してゲート電極２と重なる領域内にチャネルが形成される。本明細書では、チャネルとなる部分を含む領域を、便宜上、「チャネル領域」と呼ぶ。チャネル領域のチャネル長方向の長さを「チャネル長」、チャネル領域のチャネル長方向に直交する方向の長さを「チャネル幅」と呼ぶ。なお、実際のＴＦＴでは、チャネル領域への不純物元素の拡散等でチャネル領域全体がチャネルとして機能しない場合がある。
　画素ＴＦＴ１０のゲート電極２およびソース電極５は、それぞれゲート配線ＧＬおよびソース配線ＳＬに電気的に接続されている。図４および図５に示す例では、ゲート電極２は、ゲート配線ＧＬから分岐した部分であり、ソース電極５は、ソース配線ＳＬから分岐した部分である。
　画素ＴＦＴ１０を覆うように、無機絶縁層（保護膜）７が設けられており、無機絶縁層７上に有機絶縁層（平坦化膜）８が設けられている。以下では、無機絶縁層７と有機絶縁層８とをまとめて層間絶縁層９とも呼ぶ。無機絶縁層７は、例えば、ＳｉＮｘ層またはＳｉＯｘ層である。また、無機絶縁層７は、ＳｉＮｘ層およびＳｉＯｘ層が積層された構成を有していてもよい。無機絶縁層７の厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。有機絶縁層８は、例えば感光性樹脂材料から形成された樹脂層である。有機絶縁層８は、無機絶縁層７よりも厚く、その厚さは、例えば１μｍ以上３μｍ以下である。有機絶縁層８は、画素ＴＦＴ１０の上層の表面を平坦化したり、画素電極ＰＥとソース配線ＳＬなどとの間で形成される静電容量を低減したりするために設けられる。
　層間絶縁層９上に下部透明電極１１が設けられており、下部透明電極１１を覆うように誘電体層１２が設けられている。誘電体層１２上に、上部透明電極１３が設けられている。図示していないが、上部透明電極１３は、スリットまたは切り欠き部を有する。この例では、下部透明電極１１は、共通電極ＣＥであり、上部透明電極１３は、画素電極ＰＥである。このような電極構造は、例えば国際公開第２０１２／０８６５１３号に開示されている。なお、下部透明電極１１が画素電極ＰＥであり、上部透明電極１３が共通電極ＣＥであってもよい。このような電極構造は、例えば特開２００８－０３２８９９号公報、特開２０１０－００８７５８号公報に開示されている。参考のため、国際公開第２０１２／０８６５１３号、特開２００８－０３２８９９号公報および特開２０１０－００８７５８号公報の開示内容の全てを本願明細書に援用する。
　画素電極ＰＥ（ここでは上部透明電極１３）は、画素ごとに分離されている。画素ＴＦＴ１０のドレイン電極６は、画素電極ＰＥに電気的に接続されている。この例では、層間絶縁層９および誘電体層１２に、ドレイン電極６に達するコンタクトホール（画素コンタクトホール）ＣＨ１が形成されており、層間絶縁層９上および画素コンタクトホールＣＨ１内に、画素コンタクトホールＣＨ１内でドレイン電極６と直接接するように上部透明電極１３が設けられている。
　共通電極ＣＥ（ここでは下部透明電極１１）は、画素ごとに分離されていなくてもよい。共通電極ＣＥは、画素ＴＦＴ１０上に位置する領域を除いて、表示領域ＤＲの略全体に亘って形成されていてもよい。この例では、共通電極ＣＥは、基板１の法線方向から見たとき、画素ＴＦＴ１０、および、画素ＴＦＴ１０と画素電極ＰＥとを接続するためのコンタクトホールＣＨ１に重なるような開口部１１ａを有している。
　本実施形態のアクティブマトリクス基板１００では、ゲートドライバ２０が、カレントミラー回路７０を含んでいる。以下、ゲートドライバ２０の具体的な構成を説明する。
　［ゲートドライバの構成］
　図６に、ゲートドライバ２０の具体的な構成の例を示す。図６に示すように、ゲートドライバ２０は、カスケード接続された複数の段（ステージ）で構成されている。図６には、第（ｎ－１）段、第ｎ段および第（ｎ＋１）段が示されている。各段は、シフトレジスタ回路４０、レベルシフタ回路５０および出力バッファ回路６０を含んでいる。シフトレジスタ回路４０、レベルシフタ回路５０および出力バッファ回路６０は、それぞれ複数のＴＦＴを含んで構成されている。
　シフトレジスタ回路４０は、クロックＣＫおよびデータＤがそれぞれ入力される入力端子と、出力信号ＯＵＴおよびＯＵＴＢをそれぞれ出力する出力端子とを有する。クロックＣＫとして、ゲートクロック信号ＧＣＫまたはＧＣＫＢが入力される。ゲートクロック信号ＧＣＫおよびＧＣＫＢの一方は、奇数段のシフトレジスタ回路４０に入力され、他方は、偶数段のシフトレジスタ回路４０に入力される。データＤとして、前段のシフトレジスタ回路４０の出力信号ＯＵＴが入力される。シフトレジスタ回路４０から出力された出力信号ＯＵＴおよびＯＵＴＢは、レベルシフタ回路５０に入力される。
　レベルシフタ回路５０は、入力信号の振幅を大きくする（つまりレベル変換を行う）回路である。レベルシフタ回路５０から出力された信号は、出力バッファ回路６０に入力される。
　出力バッファ回路６０から、ゲート信号が出力される。出力されたゲート信号は、対応するゲート配線ＧＬに供給される。図６では、第（ｎ－１）行、第ｎ行、第（ｎ＋１）行のゲート配線ＧＬに供給されるゲート信号をそれぞれＧＬn-1、ＧＬn、ＧＬn+1と表記している。
　シフトレジスタ回路４０は、複数のＭＯＳトランジスタで構成され得る。シフトレジスタ回路４０は、例えば、ＣＭＯＳ回路であってよい。あるいは、シフトレジスタ回路４０は、ＰＭＯＳトランジスタのみで構成されてもよいし、ＮＭＯＳトランジスタのみで構成されてもよい。
　図７に、ＣＭＯＳ回路で構成されるシフトレジスタ回路４０の例を示す。図７に示すシフトレジスタ回路４０は、いわゆるＤフリップフロップ（Delay flip-flop）である。図７に示す例では、シフトレジスタ回路４０は、第１および第２のクロックドインバータ４１および４２と、インバータ４３とで構成されている。第１のクロックドインバータ４１、第２のクロックドインバータ４２およびインバータ４３のそれぞれは、ＣＭＯＳ回路である。
　第１のクロックドインバータ４１と、インバータ４３とは、直列に接続されている。第２のクロックドインバータ４２の入力端子は、インバータ４３の出力端子に接続されており、第２のクロックドインバータ４２の出力端子は、インバータ４３の入力端子に接続されている。第１のクロックドインバータ４１のＰＭＯＳ側の入力端子および第２のクロックドインバータ４２のＮＭＯＳ側の入力端子には、それぞれクロックＣＫが入力される。第１のクロックドインバータ４１のＮＭＯＳ側の入力端子および第２のクロックドインバータ４２のＰＭＯＳ側の入力端子には、それぞれ反転クロックＣＫＢが入力される。
　図８を参照しながら、第ｎ段のシフトレジスタ回路４０の動作を説明する。図８は、ゲートクロック信号ＧＣＫ、ＧＣＫＢ、データＤ、第（ｎ－１）段および第ｎ段の出力信号ＯＵＴn-1、ＯＵＴn、第（ｎ－１）段、第ｎ段および第（ｎ＋１）段のゲート信号ＧＬn-1、ＧＬn、ＧＬn+1のタイミングチャートである。
　まず、第（ｎ－１）段の出力信号ＯＵＴn-1がＨｉｇｈ電位となると、第ｎ段のシフトレジスタ回路４０にデータＤとしてＨｉｇｈ電位の信号が入力される（図８中の時点（Ａ））。
　次に、データＤがＨｉｇｈ電位の状態で、ゲートクロック信号ＧＣＫがＨｉｇｈ電位となるタイミングで、第ｎ段の出力信号ＯＵＴnがＨｉｇｈ電位となる（時点（Ｂ））。
　第ｎ段の出力信号ＯＵＴnがＨｉｇｈ電位になると、それが入力されるレベルシフタ回路５０でその電圧レベルが変換され、変換後の信号を受けた出力バッファ回路６０からＨｉｇｈ電位のゲート信号ＧＬnが出力される（時点（Ｃ））。
　続いて、ゲートクロック信号ＧＣＫが再びＨｉｇｈ電位となるタイミングで、第（ｎ－１）段の出力信号ＯＵＴnー1がＬｏｗ電位となっているので、第ｎ段の出力信号ＯＵＴnがＬｏｗ電位となる（出力リセット：時点（Ｄ））。
　第ｎ段の出力信号ＯＵＴnがＬｏｗ電位になると、それが入力されるレベルシフタ回路５０でその電圧レベルが変換され、変換後の信号を受けた出力バッファ回路６０からＬｏｗ電位のゲート信号ＧＬnが出力される（時点（Ｅ））。このようにして、シフトレジスタ回路４０は動作する。
　図９を参照しながら、レベルシフタ回路５０の具体的な構成の例を説明する。図９は、レベルシフタ回路５０を示す回路図である。
　レベルシフタ回路５０は、図９に示すように、第１および第２ＰＭＯＳトランジスタ５１ｐおよび５２ｐと、第１および第２ＮＭＯＳトランジスタ７１ｃおよび７２ｃとによって構成される。第１および第２ＰＭＯＳトランジスタ５１ｐおよび５２ｐのそれぞれは、多結晶シリコンＴＦＴである。第１および第２ＮＭＯＳトランジスタ７１ｃおよび７２ｃのそれぞれは、酸化物半導体ＴＦＴである。
　第１および第２ＰＭＯＳトランジスタ５１ｐおよび５２ｐのそれぞれのソース電極は、ゲートオン電位ＶＧＨを供給する高位側電源に電気的に接続されている。第１ＰＭＯＳトランジスタ５１ｐのゲート電極に、シフトレジスタ回路４０からの出力信号ＯＵＴが入力信号ＩＮとして入力される。第２ＰＭＯＳトランジスタ５２ｐのゲート電極に、シフトレジスタ回路４０からの出力信号ＯＵＴＢが入力信号ＩＮＢとして入力される。
　第１ＰＭＯＳトランジスタ５１ｐのドレイン電極と、第１ＮＭＯＳトランジスタ７１ｃのドレイン電極およびゲート電極と、第２ＮＭＯＳトランジスタ７２ｃのゲート電極とが接続されている。第２ＰＭＯＳトランジスタ５２ｐのドレイン電極と、第２ＮＭＯＳトランジスタ７２ｃのドレイン電極とが、レベルシフタ回路５０の出力端子（出力信号ＯＵＴを出力する）に接続されている。第１および第２ＮＭＯＳトランジスタ７１ｃおよび７２ｃのソース電極は、接地されている。
　図９に示すレベルシフタ回路５０では、第１および第２ＮＭＯＳトランジスタ７１ｃおよび７２ｃによって、カレントミラー回路７０が構成されている。以下、図１０を参照しながら、レベルシフタ回路５０の動作を説明する。図１０は、レベルシフタ回路５０への入力信号ＩＮ、ＩＮＢ、第１および第２ＮＭＯＳトランジスタ７１ｃおよび７２ｃのゲート電位Ｖｘ、レベルシフタ回路５０からの出力信号ＯＵＴのタイミングチャートである。
　非選択時、つまり、入力信号ＩＮがＬｏｗ電位で、入力信号ＩＮＢがＨｉｇｈ電位であるとき、第１ＰＭＯＳトランジスタ５１ｐがオン状態となるので、第１ＮＭＯＳトランジスタ７１ｃに所定の電流Ｉrefが流れる。このとき、第２ＮＭＯＳトランジスタ７２ｃにも第１ＮＭＯＳトランジスタ７１ｃに流れる電流Ｉrefとほぼ同じ大きさの電流が流れる。第２ＰＭＯＳトランジスタ５２ｐはオフ状態であるので、レベルシフタ回路５０からはＬｏｗ電位の出力信号ＯＵＴ（ゲートオフ電位；ここでは０Ｖ）が出力される。
　一方、選択時、つまり、入力信号ＩＮがＨｉｇｈ電位で、入力信号ＩＮＢがＬｏｗ電位であるとき、第１ＰＭＯＳトランジスタ５１ｐがオフ状態となるので、第１ＮＭＯＳトランジスタ７１ｃに流れる電流はほぼゼロとなる。このとき、第２ＮＭＯＳトランジスタ７２ｃはオフ状態となり、第２ＰＭＯＳトランジスタ５２ｐはオン状態となるので、レベルシフタ回路５０からはＨｉｇｈ電位の出力信号ＯＵＴ（ゲートオン電位ＶＧＨ）が出力される。
　このように、レベルシフタ回路５０は、入力信号ＩＮ、ＩＮＢの振幅（例えば０Ｖ／３Ｖ）を、所望の振幅（ここではＶＧＨ／０Ｖ）に変換（レベルシフト）することができる。
　図２を参照しながら既に説明したように、２つの多結晶シリコンＴＦＴのみでカレントミラー回路を構成すると、多結晶シリコンＴＦＴの素子特性のばらつきが大きいので、カレントミラー回路の出力精度が低くなる。そのため、そのようなカレントミラー回路をレベルシフタ回路に用いると、ゲートドライバの各段のレベルシフタ回路の特性が異なることとなり、ゲートドライバの動作に不具合が発生しやすくなる。
　例えば、多結晶シリコンＴＦＴの閾値電圧が高くなった場合、駆動電流が小さくなるので、レベルシフタ回路の反転速度が低下して出力タイミングが遅れる。そのため、次段の駆動が遅れ、クロックとのタイミングがずれると不具合が発生する可能性が高くなる。また、閾値電圧が低くなった場合、貫通電流が大きくなるので、消費電流が増加する。
　また、既に説明したように、特許文献１の図９には、８つのＮＭＯＳトランジスタ（多結晶シリコンＴＦＴ）によって構成されたカレントミラー回路が開示されている。図１１に、特許文献１に開示されているカレントミラー回路９７０を示す。図１１に示すカレントミラー回路９７０は、並列接続された第１～第８ＮＭＯＳトランジスタ９７１ｐ～９７８ｐを有する。第１～第８ＮＭＯＳトランジスタ９７１ｐ～９７８ｐのそれぞれは、多結晶シリコンＴＦＴである。第１～第８ＮＭＯＳトランジスタ９７１ｐ～９７８ｐのそれぞれのゲート電極は、参照電流Ｉrefを供給する定電流源に接続されている。また、第１～第８ＮＭＯＳトランジスタ９７１ｐ～９７８ｐのそれぞれのソース電極が互いに接続されている。
　第１、第２、第３、第４ＮＭＯＳトランジスタ９７１ｐ、９７２ｐ、９７３ｐ、９７４ｐのドレイン電極は、定電流源に接続されている。第５、第６、第７、第８ＮＭＯＳトランジスタ９７５ｐ、９７６ｐ、９７７ｐ、９７８ｐのドレイン電極は、カレントミラー回路９７０の出力端子に接続されている。
　カレントミラー回路９７０における参照電流Ｉrefおよび出力電流Ｉoutは、下記式（３）および（４）で表わされる。式（３）中のＶaverage1は、第１～第４ＮＭＯＳトランジスタ９７１ｐ～９７４ｐの閾値電圧の平均値であり、式（４）中のＶaverage2は、第５～第８ＮＭＯＳトランジスタ９７５ｐ～９７８ｐの閾値電圧の平均値である。
Figure JPOXMLDOC01-appb-M000003
Figure JPOXMLDOC01-appb-M000004
　式（３）および（４）からわかるように、図１１に示すカレントミラー回路９７０では、閾値電圧のばらつきが参照電流Ｉrefおよび出力電流Ｉoutに与える影響が平均化されるので、出力精度が高くなる。しかしながら、カレントミラー回路９７０を構成する素子数が増大するので、消費電流の増加や、歩留りの低下が懸念される。
　これに対し、本実施形態におけるカレントミラー回路７０には、酸化物半導体ＴＦＴ７１ｃおよび７２ｃが用いられているので、カレントミラー回路７０を構成するＴＦＴ７１ｃおよび７２ｃ間の素子特性のばらつき抑制される。そのため、出力精度が向上する。また、カレントミラー回路７０は２つの酸化物半導体ＴＦＴ７１ｃおよび７２ｃで構成される（つまり素子数は２）ので、回路規模を小さくすることができる。そのため、アクティブマトリクス基板１００の（ひいてはアクティブマトリクス基板１００を備える表示装置の）の低消費電力化および狭額縁化を実現することができる。また、歩留りも向上する。
　（実施形態２）
　図１２および図１３を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図１２は、本実施形態のアクティブマトリクス基板が備えるゲートドライバ２０を示すブロック図であり、図１３は、ゲートドライバ２０が有するレベルシフタ回路５０を示す回路図である。
　ゲートドライバ２０は、図１２に示すように、カスケード接続された複数の段で構成されている。各段は、シフトレジスタ回路４０、レベルシフタ回路５０および出力バッファ回路６０を含んでいる。
　ゲートドライバ２０のレベルシフタ回路５０は、図１３に示すように、第１および第２ＰＭＯＳトランジスタ５１ｐおよび５２ｐと、第１および第２ＮＭＯＳトランジスタ７１ｃおよび７２ｃとによって構成される。図１３に示すレベルシフタ回路５０は、図９に示すレベルシフタ回路５０と実質的に同じであり、第１および第２ＮＭＯＳトランジスタ７１ｃおよび７２ｃによってカレントミラー回路７０が構成されている。
　本実施形態では、シフトレジスタ回路４０を構成する複数のＴＦＴは、それぞれ多結晶シリコンＴＦＴである。また、レベルシフタ回路５０を構成する複数のＴＦＴのうちのＰＭＯＳトランジスタ５１ｐおよび５２ｐも、それぞれ多結晶シリコンＴＦＴである。図１２および図１３には、ＴＦＴとして多結晶シリコンＴＦＴが形成されている領域を鎖線で囲まれた領域Ｒ１として示している。
　また、本実施形態では、レベルシフタ回路５０を構成する複数のＴＦＴのうちのＮＭＯＳトランジスタ７１ｃおよび７２ｃは、それぞれ酸化物半導体ＴＦＴであり、出力バッファ回路６０を構成する複数のＴＦＴも、それぞれ酸化物半導体ＴＦＴである。図１２および図１３には、ＴＦＴとして酸化物半導体ＴＦＴが形成されている領域を鎖線で囲まれた領域Ｒ２として示している。
　本実施形態においても、レベルシフタ回路５０に含まれるカレントミラー回路７０が、２つの酸化物半導体ＴＦＴ７１ｃおよびＴＦＴ７２ｃによって構成されているので、実施形態１のアクティブマトリクス基板１００と同様の効果が得られる。
　また、本実施形態では、図１２からわかるように、多結晶シリコンＴＦＴが低電圧の回路部分にのみ形成されるので、多結晶シリコンＴＦＴを高耐圧化するプロセスが必要がない。そのため、製造工程における工程数を削減することができる。
　（実施形態３）
　図１４を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図１４（ａ）、（ｂ）および（ｃ）は、本実施形態のアクティブマトリクス基板が備えるゲートドライバに含まれるシフトレジスタ回路４０、レベルシフタ回路５０および出力バッファ回路６０を示す回路図である。図１４（ｄ）は、出力バッファ回路６０の他の例を示す回路図である。
　図１４（ａ）に示すシフトレジスタ回路４０は、図７に示したシフトレジスタ回路４０と同様に、第１および第２のクロックドインバータ４１および４２と、インバータ４３とで構成されている。図１４（ａ）には、ＴＦＴとして多結晶シリコンＴＦＴが形成されている領域Ｒ１と、ＴＦＴとして酸化物半導体ＴＦＴが形成されている領域Ｒ２とが示されている。
　図１４（ａ）に示すように、第１のクロックドインバータ４１を構成する４つのＴＦＴのうちの２つのＰＭＯＳトランジスタは、多結晶シリコンＴＦＴであり、残り２つのＮＭＯＳトランジスタは、酸化物半導体ＴＦＴである。また、第２のクロックドインバータ４２を構成する４つのＴＦＴのうちの２つのＰＭＯＳトランジスタは、多結晶シリコンＴＦＴであり、残り２つのＮＭＯＳトランジスタは、酸化物半導体ＴＦＴである。さらに、インバータ４３を構成する２つのＴＦＴのうちの１つのＰＭＯＳトランジスタは、多結晶シリコンＴＦＴであり、残り１つのＮＭＯＳトランジスタは、酸化物半導体ＴＦＴである。
　このように、シフトレジスタ回路４０に含まれる複数のＴＦＴのうちのＰＭＯＳトランジスタとして多結晶シリコンＴＦＴが形成されており、ＮＭＯＳトランジスタとして酸化物半導体ＴＦＴが形成されている。
　図１４（ｂ）に示すレベルシフタ回路５０は、図９に示したレベルシフタ回路５０と同様に、第１および第２ＰＭＯＳトランジスタ５１ｐおよび５２ｐと、第１および第２ＮＭＯＳトランジスタ７１ｃおよび７２ｃとによって構成される。第１および第２ＮＭＯＳトランジスタ７１ｃおよび７２ｃによってカレントミラー回路７０が構成されている。図１４（ｂ）にも、ＴＦＴとして多結晶シリコンＴＦＴが形成されている領域Ｒ１と、ＴＦＴとして酸化物半導体ＴＦＴが形成されている領域Ｒ２とが示されている。
　図１４（ｂ）に示すように、第１および第２ＰＭＯＳトランジスタ５１ｐおよび５２ｐは、多結晶シリコンＴＦＴであり、第１および第２ＮＭＯＳトランジスタ７１ｃおよび７２ｃは、酸化物半導体ＴＦＴである。
　このように、レベルシフタ回路５０に含まれる複数のＴＦＴのうちのＰＭＯＳトランジスタとして多結晶シリコンＴＦＴが形成されており、ＮＭＯＳトランジスタとして酸化物半導体ＴＦＴが形成されている。
　図１４（ｃ）に示す出力バッファ回路６０は、第１および第２のインバータ６１および６２で構成されている。第１および第２のインバータ６１および６２のそれぞれは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含むＣＭＯＳ回路である。図１４（ｃ）には、ＴＦＴとして多結晶シリコンＴＦＴが形成されている領域Ｒ１と、ＴＦＴとして酸化物半導体ＴＦＴが形成されている領域Ｒ２とが示されている。
　図１４（ｃ）に示すように、第１のインバータ６１のＰＭＯＳトランジスタおよび第２のインバータ６２のＰＭＯＳトランジスタは、多結晶シリコンＴＦＴであり、第１のインバータ６１のＮＭＯＳトランジスタおよび第２のインバータ６２のＮＭＯＳトランジスタは、酸化物半導体ＴＦＴである。
　このように、図１４（ｃ）に示す出力バッファ回路６０に含まれる複数のＴＦＴのうちのＰＭＯＳトランジスタとして多結晶シリコンＴＦＴが形成されており、ＮＭＯＳトランジスタとして酸化物半導体ＴＦＴが形成されている。
　図１４（ｄ）に示す出力バッファ回路６０は、第１および第２のインバータ６３および６４で構成されている。第１および第２のインバータ６３および６４のそれぞれは、２つのＮＭＯＳトランジスタを含む。図１４（ｄ）には、ＴＦＴとして酸化物半導体ＴＦＴが形成されている領域Ｒ２が示されている。
　図１４（ｄ）に示すように、第１のインバータ６３の２つのＮＭＯＳトランジスタおよび第２のインバータ６４の２つのＮＭＯＳトランジスタは、酸化物半導体ＴＦＴである。
　このように、図１４（ｄ）に示す出力バッファ回路６０に含まれる複数のＴＦＴはすべてＮＭＯＳトランジスタであり、ＮＭＯＳトランジスタとして酸化物半導体ＴＦＴが形成されている。
　上述したように、本実施形態では、ゲートドライバに含まれる複数のＴＦＴのうちのＰＭＯＳトランジスタが多結晶シリコンＴＦＴであり、ＮＭＯＳトランジスタが酸化物半導体ＴＦＴである。そのため、多結晶シリコンＴＦＴを形成する際、ＮＭＯＳトランジスタを形成するプロセスが必要なく、ＰＭＯＳトランジスタを形成するプロセスのみでよい。従って、製造工程における工程数を削減することができる。
　（実施形態４）
　図１５を参照しながら、本実施形態におけるアクティブマトリクス基板を説明する。図１５は、本実施形態のアクティブマトリクス基板が備えるソースドライバ３０を示すブロック図である。本実施形態では、ソースドライバ３０が、基板上にモノリシックに形成されている。
　図１５に示すように、ソースドライバ３０は、カスケード接続された複数の段（ステージ）で構成されている。図１５には、第ｎ段が示されている。各段は、シフトレジスタ回路３１、サンプリングラッチ回路３２、ホールドラッチ回路３３、デジタルーアナログ変換回路（ＤＡＣ）３４およびバッファ部３５を含んでいる。
　ある一水平走査期間において、ソースドライバ３０は、以下のように動作する。
　各段のシフトレジスタ回路３１は、コントローラからの制御信号（ソーススタートパルス）に基づいて各段のサンプリングラッチ回路３２を順次取り込み状態とする。サンプリングラッチ回路３２は、コントローラから送られてくる入力データを格納する。その結果、１行分（１本のゲート配線に相当）の入力データが、サンプリングラッチ回路３２に順次格納される。
　ここで、コントローラが、ゲートドライバに制御信号（ゲートスタートパルス）を送るとともにホールドラッチ回路３３に転送信号を送ると、１本のゲート配線が選択される（１本のゲート配線に接続されたすべてのＴＦＴがオン状態となる）とともにすべてのホールドラッチ回路３３が取り込み状態となる。これにより、各サンプリングラッチ回路３２に格納されたデータは一斉にホールドラッチ回路３３に転送され、取り込まれる。ホールドラッチ回路３２は、取り込んだ入力データをＤＡＣ３４に送る。ＤＡＣ３４に送られた入力データはアナログ信号電圧に変換され、バッファ部３５に送られる。バッファ部３５は、ＤＡＣ３４から入力されたアナログ信号電圧をソース信号ＳＬｎとしてソース配線に供給する。
　このような動作を各ゲート配線について順次行うことにより、すべての画素に信号電圧が書き込まれる。
　続いて、バッファ部３５の構成をより具体的に説明する。図１６は、ソースドライバ３０のＤＡＣ３４およびバッファ部３５を示すブロック図である。
　バッファ部３５は、画素（画素容量）に接続されたソース配線を高速に駆動するために設けられており、複数のバイアス回路８０と、複数の出力バッファ回路９０とを有している。ここでは、各出力バッファ回路９０が対応する１つのバイアス回路８０に接続されている例を示している。各出力バッファ回路９０は、複数のＴＦＴを含んで構成されており、バイアス回路８０からバイアス電圧の供給を受ける。
　図１７に、バッファ部３５のより具体的な構成を示す。図１７は、バイアス回路８０および出力バッファ回路９０を含むバッファ部３５を示す回路図である。
　図１７に示すように、バイアス回路８０は、定電流源Ｉａと、ＰＭＯＳトランジスタ８１ｐとを含む。ＰＭＯＳトランジスタ８１ｐは、多結晶シリコンＴＦＴである。
　出力バッファ回路９０は、第１、第２および第３ＰＭＯＳトランジスタ９１ｐ、９２ｐおよび９３ｐと、第１および第２ＮＭＯＳトランジスタ７１ｃおよび７２ｃとを含む。第１、第２および第３ＰＭＯＳトランジスタ９１ｐ、９２ｐおよび９３ｐは、それぞれ多結晶シリコンＴＦＴである。第１および第２ＮＭＯＳトランジスタ７１ｃおよび７２ｃは、それぞれ酸化物半導体ＴＦＴである。
　バイアス回路８０のＰＭＯＳトランジスタ８１ｐのドレイン電極およびゲート電極と、出力バッファ回路９０の第１ＰＭＯＳトランジスタ９１ｐのゲート電極とが接続されている。また、ＰＭＯＳトランジスタ８１ｐのソース電極と、第１ＰＭＯＳトランジスタ９１ｐのソース電極とが高位側電源ＶＤＤに接続されている。定電流源Ｉａは、ＰＭＯＳトランジスタ８１ｐのドレイン電極と低位側電源ＶＳＳとの間に設けられており、ＰＭＯＳトランジスタ８１ｐのドレイン電極から低電位側電源ＶＳＳに向かう方向に定電流を流す。
　出力バッファ回路９０の第２ＰＭＯＳトランジスタ９２ｐのゲート電極および第３ＰＭＯＳトランジスタ９３ｐのゲート電極は、出力バッファ回路９０の２つの入力端子に接続されている。２つの入力端子の一方は、ＤＡＣ３４に接続されており、他方は、出力バッファ回路９０の出力端子に短絡されている。
　第１ＰＭＯＳトランジスタ９１ｐのドレイン電極と、第２ＰＭＯＳトランジスタ９２ｐのソース電極と、第３ＰＭＯＳトランジスタ９３ｐのソース電極とが接続されている。また、第２ＰＭＯＳトランジスタ９２ｐのドレイン電極と、第１ＮＭＯＳトランジスタ７１ｃのドレイン電極およびゲート電極と、第２ＮＭＯＳトランジスタ７２のゲート電極とが接続されている。さらに、第３ＰＭＯＳトランジスタ９３ｐのドレイン電極と、第２ＮＭＯＳトランジスタのドレイン電極とが、出力バッファ回路９０の出力端子に接続されている。
　出力バッファ回路９０の出力端子には、ソース配線が接続されている。また、第１ＮＭＯＳトランジスタ７１ｃのソース電極と、第２ＮＭＯＳトランジスタ７２ｃのソース電極とが、低位側電源ＶＳＳに接続されている。
　図１７に示したバッファ部３５では、出力バッファ回路９０の第１ＮＭＯＳトランジスタ７１ｃおよび第２ＮＭＯＳトランジスタ７２ｃが、カレントミラー回路７０として機能する。出力バッファ回路９０の２つの入力端子の一方（出力端子と短絡していない入力端子）に、ＤＡＣ３４からのアナログ信号が入力されると、出力バッファ回路９０の出力端子がそのアナログ信号と同電位となるように、出力端子からソース配線に、あるいはソース配線から出力端子に電流が流れる。そのため、アナログ信号電圧を、ソース配線を介して各画素に書き込むことができる。
　上述したように、図１７に示すバッファ部３５では、出力バッファ回路９０がカレントミラー回路７０を含んでいる。このカレントミラー回路７０には、酸化物半導体ＴＦＴ７１ｃおよび７２ｃが用いられているので、カレントミラー回路７０を構成するＴＦＴ７１ｃおよび７２ｃ間の素子特性のばらつき抑制される。そのため、出力精度が向上する。また、カレントミラー回路７０は２つの酸化物半導体ＴＦＴ７１ｃおよび７２ｃで構成される（つまり素子数は２）ので、回路規模を小さくすることができる。そのため、アクティブマトリクス基板の（ひいてはアクティブマトリクス基板を備える表示装置の）の低消費電力化および狭額縁化を実現することができる。また、歩留りも向上する。
　なお、バッファ部３５の具体的な回路構成は、図１７に示した例に限定されない。図１８に、バッファ部３５の回路構成の他の例を示す。
　図１８に示すように、バイアス回路８０は、定電流源Ｉａと、ＮＭＯＳトランジスタ７１ｃとを含む。ＮＭＯＳトランジスタ７１ｃは、酸化物半導体ＴＦＴである。
　出力バッファ回路９０は、第１および第２ＰＭＯＳトランジスタ９１ｐおよび９２と、第１、第２および第３ＮＭＯＳトランジスタ９３ｃ、９４ｃおよび７２ｃとを含む。第１および第２ＰＭＯＳトランジスタ９１ｐおよび９２は、それぞれ多結晶シリコンＴＦＴである。第１、第２および第３ＮＭＯＳトランジスタ９３ｃ、９４ｃおよび７２ｃは、それぞれ酸化物半導体ＴＦＴである。
　バイアス回路８０のＮＭＯＳトランジスタ７１ｃのドレイン電極およびゲート電極と、出力バッファ回路９０の第３ＮＭＯＳトランジスタ７２ｃのゲート電極とが接続されている。また、ＮＭＯＳトランジスタ７１ｃのソース電極と、第３ＮＭＯＳトランジスタ７２ｃのソース電極とが、低位側電源ＶＳＳに接続されている。定電流源Ｉａは、ＮＭＯＳトランジスタ７１ｃのドレイン電極と、高位側電源ＶＤＤとの間に設けられており、高位側電源ＶＤＤからＮＭＯＳトランジスタ７１ｃのドレイン電極に向かう方向に定電流を流す。
　出力バッファ回路９０の第１ＮＭＯＳトランジスタ９３ｃのゲート電極および第２ＮＭＯＳトランジスタ９４ｃのゲート電極は、出力バッファ回路９０の２つの入力端子に接続されている。２つの入力端子の一方は、ＤＡＣ３４に接続されており、他方は、出力バッファ回路９０の出力端子に短絡されている。
　第３ＮＭＯＳトランジスタ７２ｃのドレイン電極と、第１ＮＭＯＳトランジスタ９３ｃのソース電極と、第２ＮＭＯＳトランジスタ９４ｃのソース電極とが接続されている。また、第１ＮＭＯＳトランジスタ９３ｃのドレイン電極と、第１ＰＭＯＳトランジスタ９１ｐのドレイン電極およびゲート電極と、第２ＰＭＯＳトランジスタ９２ｐのゲート電極とが接続されている。さらに、第２ＮＭＯＳトランジスタ９４ｃのドレイン電極と、第２ＰＭＯＳトランジスタ９２ｐのドレイン電極とが、出力バッファ回路９０の出力端子に接続されている。
　出力バッファ回路９０の出力端子には、ソース配線が接続されている。また、第１ＰＭＯＳトランジスタ９１ｐのソース電極と、第２ＰＭＯＳトランジスタ９２ｐのソース電極とが、高位側電源ＶＤＤに接続されている。
　図１８に示したバッファ部３５では、バイアス回路８０のＮＭＯＳトランジスタ７１ｃと出力バッファ回路９０の第３ＮＭＯＳトランジスタ７２ｃとが、カレントミラー回路７０として機能する。出力バッファ回路９０の２つの入力端子の一方（出力端子と短絡していない入力端子）に、ＤＡＣ３４からのアナログ信号が入力されると、出力バッファ回路９０の出力端子がそのアナログ信号と同電位となるように、出力端子からソース配線に、あるいはソース配線から出力端子に電流が流れる。そのため、アナログ信号電圧を、ソース配線を介して各画素に書き込むことができる。
　上述したように、図１８に示すバッファ部３５では、バイアス回路８０と出力バッファ回路９０との接続部分（ＮＭＯＳトランジスタ７１ｃおよび第３ＮＭＯＳトランジスタ７２ｃ）が、カレントミラー回路７０を構成している。言い換えると、カレントミラー回路７０がバイアス回路８０と出力バッファ回路９０とにまたがって配置されている。このカレントミラー回路７０には、酸化物半導体ＴＦＴ７１ｃおよび７２ｃが用いられているので、カレントミラー回路７０を構成するＴＦＴ７１ｃおよび７２ｃ間の素子特性のばらつき抑制される。そのため、出力精度が向上する。また、カレントミラー回路７０は２つの酸化物半導体ＴＦＴ７１ｃおよび７２ｃで構成される（つまり素子数は２）ので、回路規模を小さくすることができる。そのため、アクティブマトリクス基板の（ひいてはアクティブマトリクス基板を備える表示装置の）の低消費電力化および狭額縁化を実現することができる。また、歩留りも向上する。
　図１９に、バッファ部３５の回路構成のさらに他の例を示す。
　図１９に示すように、バイアス回路８０は、定電流源ＩａおよびＩａ’と、ＰＭＯＳトランジスタ８１ｐと、ＮＭＯＳトランジスタ７１ｃとを含む。ＰＭＯＳトランジスタ８１ｐは、多結晶シリコンＴＦＴであり、ＮＭＯＳトランジスタ７１ｃは、酸化物半導体ＴＦＴである。
　出力バッファ回路９０は、第１、第２および第３ＰＭＯＳトランジスタ９１ｐ、９２ｐおよび９３ｐと、第１、第２および第３ＮＭＯＳトランジスタ９４ｃ、９５ｃおよび７２ｃとを含む。第１、第２および第３ＰＭＯＳトランジスタ９１ｐ、９２ｐおよび９３ｐは、それぞれ多結晶シリコンＴＦＴである。第１、第２および第３ＮＭＯＳトランジスタ９４ｃ、９５ｃおよび７２ｃは、それぞれ酸化物半導体ＴＦＴである。
　バイアス回路８０のＰＭＯＳトランジスタ８１ｐのドレイン電極およびゲート電極と、出力バッファ回路９０の第１ＰＭＯＳトランジスタ９１ｐのゲート電極とが接続されている。また、ＰＭＯＳトランジスタ８１ｐのソース電極と、第１ＰＭＯＳトランジスタ９１ｐのソース電極とが、高位側電源ＶＤＤに接続されている。定電流源Ｉａは、ＰＭＯＳトランジスタ８１ｐのドレイン電極と、低位側電源ＶＳＳとの間に設けられており、ＰＭＯＳトランジスタ８１ｐのドレイン電極から低位側電源ＶＳＳに向かう方向に定電流を流す。
　バイアス回路８０のＮＭＯＳトランジスタ７１ｃのドレイン電極およびゲート電極と、出力バッファ回路９０の第３ＮＭＯＳトランジスタ７２ｃのゲート電極とが接続されている。また、ＮＭＯＳトランジスタ７１ｃのソース電極と、第３ＮＭＯＳトランジスタ７２ｃのソース電極とが、低位側電源ＶＳＳに接続されている。定電流源Ｉａ’は、ＮＭＯＳトランジスタ７１ｃのドレイン電極と、高位側電源ＶＤＤとの間に設けられており、高位側電源ＶＤＤからＮＭＯＳトランジスタ７１ｃのドレイン電極に向かう方向に定電流を流す。
　第３ＮＭＯＳトランジスタ７２ｃのドレイン電極と、第１ＮＭＯＳトランジスタ９４ｃのソース電極と、第２ＮＭＯＳトランジスタ９５ｃのソース電極とが接続されている。また、第１ＰＭＯＳトランジスタ９１ｐのドレイン電極と、第２ＰＭＯＳトランジスタ９２ｐのソース電極と、第３ＰＭＯＳトランジスタ９３ｐのソース電極とが接続されている。
　出力バッファ回路９０の第２ＰＭＯＳトランジスタ９２ｐのゲート電極および第１ＮＭＯＳトランジスタ９４ｃのゲート電極は、出力バッファ回路９０の２つの入力端子の一方に接続されている。また、第３ＰＭＯＳトランジスタ９３ｐのゲート電極および第２ＮＭＯＳトランジスタ９５ｃのゲート電極は、出力バッファ回路９０の２つの入力端子の他方に接続されている。出力バッファ回路９０の２つの入力端子は、その一方がＤＡＣ３４に接続されており、その他方が出力バッファ回路９０の出力端子に短絡されている。
　図１９に示したバッファ部３５では、バイアス回路８０のＮＭＯＳトランジスタ７１ｃと出力バッファ回路９０の第３ＮＭＯＳトランジスタ７２ｃとが、カレントミラー回路７０として機能する。出力バッファ回路９０の２つの入力端子の一方（出力端子と短絡していない入力端子）に、ＤＡＣ３４からのアナログ信号が入力されると、出力バッファ回路９０の出力端子がそのアナログ信号と同電位となるように、出力端子からソース配線に、あるいはソース配線から出力端子に電流が流れる。そのため、アナログ信号電圧を、ソース配線を介して各画素に書き込むことができる。
　上述したように、図１９に示すバッファ部３５では、バイアス回路８０と出力バッファ回路９０との接続部分（ＮＭＯＳトランジスタ７１ｃおよび第３ＮＭＯＳトランジスタ７２ｃ）が、カレントミラー回路７０を構成している。言い換えると、カレントミラー回路７０がバイアス回路８０と出力バッファ回路９０とにまたがって配置されている。このカレントミラー回路７０には、酸化物半導体ＴＦＴ７１ｃおよび７２ｃが用いられているので、カレントミラー回路７０を構成するＴＦＴ７１ｃおよび７２ｃ間の素子特性のばらつき抑制される。そのため、出力精度が向上する。また、カレントミラー回路７０は２つの酸化物半導体ＴＦＴ７１ｃおよび７２ｃで構成される（つまり素子数は２）ので、回路規模を小さくすることができる。そのため、アクティブマトリクス基板の（ひいてはアクティブマトリクス基板を備える表示装置の）の低消費電力化および狭額縁化を実現することができる。また、歩留りも向上する。
　（ＴＦＴ構造および酸化物半導体について）
　既に説明したように、実施形態１～４のアクティブマトリクス基板は、同一基板上に形成された酸化物半導体ＴＦＴと多結晶シリコンＴＦＴとを備える。
　実施形態１～４のアクティブマトリクス基板の断面構造の例を、図２０に示す。図２０に示すアクティブマトリクス基板１００は、画素ＴＦＴ１０Ａと、第１回路用ＴＦＴ１０Ｂおよび第２回路用ＴＦＴ１０Ｃとを備える。画素ＴＦＴ１０Ａは、表示領域ＤＲに形成された酸化物半導体ＴＦＴである。第１回路用ＴＦＴ１０Ｂは、非表示領域ＦＲに形成された多結晶シリコンＴＦＴである。第２回路用ＴＦＴ１０Ｃは、非表示領域ＦＲに形成された酸化物半導体ＴＦＴである。例えば、図９に示したレベルシフタ回路５０が有するＴＦＴのうち、第１および第２ＰＭＯＳトランジスタ５１ｐおよび５２ｐが、第１回路用ＴＦＴ１０Ｂに対応し、第１および第２ＮＭＯＳトランジスタ７１ｃおよび７２ｃが、第２回路用ＴＦＴ１０Ｃに対応する。
　アクティブマトリクス基板１００は、図２０に示すように、基板１と、基板１の表面に形成された下地膜１６と、下地膜１６上に形成された画素ＴＦＴ１０Ａ、第１回路用ＴＦＴ１０Ｂおよび第２回路用ＴＦＴ１０Ｃとを備えている。第１回路用ＴＦＴ１０Ｂは、多結晶シリコンを主として含む活性領域を有している。第２回路用ＴＦＴ１０Ｃおよび画素ＴＦＴ１０Ａは、酸化物半導体を主として含む活性領域を有している。第１回路用ＴＦＴ１０Ｂ、第２回路用ＴＦＴ１０Ｃおよび画素ＴＦＴ１０Ａは、基板１に一体的に作り込まれている。ここでいう「活性領域」とは、ＴＦＴの活性層となる半導体層のうちチャネルが形成される領域を指すものとする。
　第１回路用ＴＦＴ１０Ｂは、下地膜１６上に形成された多結晶シリコン半導体層１７と、多結晶シリコン半導体層１７を覆う下部絶縁層１８と、下部絶縁層１８上に設けられたゲート電極２Ｂとを有している。下部絶縁層１８のうち多結晶シリコン半導体層１７とゲート電極２Ｂとの間に位置する部分は、第１回路用ＴＦＴ１０Ｂのゲート絶縁膜として機能する。多結晶シリコン半導体層１７は、チャネルが形成される領域（活性領域）１７ｃと、活性領域の両側にそれぞれ位置するソース領域１７ｓおよびドレイン領域１７ｄとを有している。この例では、多結晶シリコン半導体層１７のうち、下部絶縁層１８を介してゲート電極２Ｂと重なる部分が活性領域１７ｃとなる。第１回路用ＴＦＴ１０Ｂは、また、ソース領域１７ｓおよびドレイン領域１７ｄにそれぞれ接続されたソース電極５Ｂおよびドレイン電極６Ｂを有している。ソースおよびドレイン電極５Ｂおよび６Ｂは、ゲート電極２Ｂおよび多結晶シリコン半導体層１７を覆う層間絶縁膜（ここでは、ゲート絶縁層３）上に設けられ、層間絶縁膜に形成されたコンタクトホール内で多結晶シリコン半導体層１７と接続されていてもよい。
　第２回路用ＴＦＴ１０Ｃは、下地膜１６上に設けられたゲート電極２Ｃと、ゲート電極２Ｃを覆うゲート絶縁層３と、ゲート絶縁層３上に配置された酸化物半導体層４Ｃとを有している。図示するように、第１回路用ＴＦＴ１０Ｂのゲート絶縁膜である下部絶縁層１８が、第２回路用ＴＦＴ１０Ｃが形成される領域にも形成されていてもよい。酸化物半導体層４Ｃは、チャネルが形成される領域（活性領域）４ｃと、活性領域の両側にそれぞれ位置するソースコンタクト領域４ｓおよびドレインコンタクト領域４ｄとを有している。この例では、酸化物半導体層４Ｃのうち、ゲート絶縁層３を介してゲート電極２Ｃと重なる部分が活性領域４ｃとなる。また、第２回路用ＴＦＴ１０Ｃは、ソースコンタクト領域４ｓおよびドレインコンタクト領域４ｄにそれぞれ接続されたソース電極５Ｃおよびドレイン電極６Ｃをさらに有している。
　画素ＴＦＴ１０Ａは、下地膜１６上に設けられたゲート電極２Ａと、ゲート電極２Ａを覆うゲート絶縁層３と、ゲート絶縁層３上に配置された酸化物半導体層４Ａとを有している。図示するように、第１回路用ＴＦＴ１０Ｂのゲート絶縁膜である下部絶縁層１８が、画素ＴＦＴ１０Ａが形成される領域まで延設されていてもよい。酸化物半導体層４Ａは、チャネルが形成される領域（活性領域）４ｃと、活性領域の両側にそれぞれ位置するソースコンタクト領域４ｓおよびドレインコンタクト領域４ｄとを有している。この例では、酸化物半導体層４Ａのうち、ゲート絶縁層３を介してゲート電極２Ａと重なる部分が活性領域４ｃとなる。また、画素ＴＦＴ１０Ａは、ソースコンタクト領域４ｓおよびドレインコンタクト領域４ｄにそれぞれ接続されたソース電極５Ａおよびドレイン電極６Ａをさらに有している。なお、基板１上に下地膜１６を設けない構成も可能である。
　第１回路用ＴＦＴ１０Ｂ、第２回路用ＴＦＴ１０Ｃおよび画素ＴＦＴ１０Ｃは、無機絶縁層（保護膜）７および有機絶縁層（平坦化膜）８で覆われている。画素ＴＦＴ１０Ａでは、ゲート電極２Ａはゲート配線（不図示）、ソース電極５Ａはソース配線（不図示）、ドレイン電極６Ａは画素電極ＰＥに接続されている。この例では、ドレイン電極６Ａは、無機絶縁層７および有機絶縁層８に形成された開口部内で、対応する画素電極ＰＥと接続されている。ソース電極５Ａにはソース配線を介して表示信号が供給され、ゲート配線からの走査信号に基づいて画素電極ＰＥに必要な電荷が書き込まれる。
　なお、図示するように、有機絶縁層８上に共通電極ＣＥとして下部透明電極１１が形成され、共通電極ＣＥ（下部透明電極１１）と画素電極ＰＥ（上部透明電極１３）との間に誘電体層１２が形成されていてもよい。この場合、画素電極ＰＥにスリット状の開口が設けられていてもよい。このようなアクティブマトリクス基板１００は、例えばＦＦＳ（Fringe Field Switching）モードの表示装置に適用され得る。ＦＦＳモードは、一方の基板に一対の電極を設け、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。この例では、画素電極ＰＥから出て液晶層（図示せず）を通り、さらに画素電極ＰＥのスリット状の開口を通って共通電極ＣＥに出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
　図示する例では、第１回路用ＴＦＴ１０Ｂは、ゲート電極２Ｂと基板１（下地膜１６）との間に多結晶シリコン半導体層１７が配置されたトップゲート構造を有している。一方、第２回路用ＴＦＴ１０Ｃおよび画素ＴＦＴ１０Ａは、酸化物半導体層４Ｃ、４Ａと基板１（下地膜１６）との間にゲート電極２Ｃ、２Ａが配置されたボトムゲート構造を有している。このような構造を採用することにより、同一基板１上に、２種類のＴＦＴ（多結晶シリコンＴＦＴおよび酸化物半導体ＴＦＴ）を一体的に形成する際に、製造工程数や製造コストの増加をより効果的に抑えることが可能である。
　第１回路用ＴＦＴ１０Ｂ、第２回路用ＴＦＴ１０Ｃおよび画素用ＴＦＴ１０ＡのＴＦＴ構造は、上記に限定されない。例えば、第１回路用ＴＦＴ１０Ｂと、第２回路用ＴＦＴ１０Ｃおよび画素用ＴＦＴ１０Ａとが同じＴＦＴ構造を有していてもよい。あるいは、第１回路用ＴＦＴ１０Ｂがボトムゲート構造を有し、第２回路用ＴＦＴ１０Ｃおよび画素ＴＦＴ１０Ａがトップゲート構造を有していてもよい。また、ボトムゲート構造の場合、例示しているようなチャネルエッチ型でもよいし、エッチストップ型でもよい。
　第２回路用ＴＦＴ１０Ｃおよび画素ＴＦＴ１０Ａのゲート絶縁膜であるゲート絶縁層３は、第１回路用ＴＦＴ１０Ｂが形成される領域まで延設され、第１回路用ＴＦＴ１０Ｂのゲート電極２Ｂおよび多結晶シリコン半導体層１７を覆う層間絶縁膜として機能してもよい。このように第１回路用ＴＦＴ１０Ｂの層間絶縁膜と第２回路用ＴＦＴ１０Ｃおよび画素ＴＦＴ１０Ａのゲート絶縁膜とが同一の層（ゲート絶縁層）３内に形成されている場合、ゲート絶縁層３は積層構造を有していてもよい。
　第１回路用ＴＦＴ１０Ｂのゲート電極２Ｂと、第２回路用ＴＦＴ１０Ｃおよび画素ＴＦＴ１０Ａのゲート電極２Ｃおよび２Ａとは、同一層内に形成されていてもよい。また、第１回路用ＴＦＴ１０Ｂのソースおよびドレイン電極５Ｂおよび６Ｂと、第２回路用ＴＦＴ１０Ｃのソースおよびドレイン電極５Ｃおよび６Ｃと、画素ＴＦＴ１０Ａのソースおよびドレイン電極５Ａおよび６Ａとは、同一の層内に形成されていてもよい。「同一層内に形成されている」とは、同一の膜（導電膜）を用いて形成されていることをいう。これにより、製造工程数および製造コストの増加を抑制できる。
　酸化物半導体層４Ａおよび４Ｃは、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（以下、「Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体」と称する。）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴを用いれば、表示装置の消費電力を大幅に削減することが可能になる。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。このようなＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層４Ａおよび４Ｃは、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＺｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドニウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体などを含んでいてもよい。
　（他の実施形態）
　これまでの説明では、カレントミラー回路７０が参照電圧Ｉrefと実質的に同じ大きさの出力電圧Ｉoutを生成・出力する場合を例示したが、本発明の実施形態はこれに限定されるものではない。例えば、カレントミラー回路７０を構成する２つの酸化物半導体ＴＦＴ７１ｃおよび７２ｃのチャネルサイズを互いに異ならせることにより、参照電圧Ｉrefと異なる大きさの出力電圧Ｉoutを生成・出力することができる。
　また、これまでの説明では、ゲートドライバおよびソースドライバの一方がモノリシックドライバである構成を例示したが、ゲートドライバおよびソースドライバの両方がモノリシックドライバであってもよい。
　モノリシックドライバの少なくとも一部が、表示領域ＤＲ内に配置されてもよい。このような構成を採用することにより、非表示領域ＦＲをいっそう小さくする（いっそうの狭額縁化を図る）ことができる。モノリシックドライバの少なくとも一部を表示領域ＤＲ内に配置する構成は、例えば、国際公開第２０１４／０６９５２９号に開示されている。参考のため、国際公開第２０１４／０６９５２９号の開示内容の全てを本願明細書に援用する。
　また、これまでの説明では、アクティブマトリクス基板が酸化物半導体ＴＦＴおよび多結晶シリコンＴＦＴの両方を備える場合を例示したが、本発明の実施形態はこれに限定されるものではない。アクティブマトリクス基板が、ＴＦＴとして酸化物半導体ＴＦＴのみを備えていてもよい。
　本発明の実施形態によるアクティブマトリクス基板は、表示装置に好適に用いられる。表示装置は、本発明の実施形態によるアクティブマトリクス基板と、アクティブマトリクス基板に対向するように配置された対向基板と、アクティブマトリクス基板および対向基板の間に設けられた表示媒体層とを備え得る。なお、これまでは、ＦＦＳモード等の横電界モードで表示を行う液晶表示装置のアクティブマトリクス基板を例に説明を行ったが、液晶層の厚さ方向に電圧を印加する縦電界モード（例えば、ＴＮモードや垂直配向モード）で表示を行う液晶表示装置のアクティブマトリクス基板にも適用され得る。また、本発明の実施形態によるアクティブマトリクス基板は、液晶表示装置以外の表示装置（液晶層以外の表示媒体層を備える表示装置）にも好適に用いられる。
　本発明の実施形態によると、アクティブマトリクス基板の駆動回路が有するカレントミラー回路の出力精度を、回路素子数の増大を抑制しつつ向上させることができる。
　１　　基板
　２、２Ａ、２Ｂ、２Ｃ　　ゲート電極
　３　　ゲート絶縁層
　４、４Ａ、４Ｃ　　酸化物半導体層
　５、５Ａ、５Ｂ、５Ｃ　　ソース電極
　６、６Ａ、６Ｂ、６Ｃ　　ドレイン電極
　７　　無機絶縁層
　８　　有機絶縁層
　９　　層間絶縁層
　１０、１０Ａ　　画素ＴＦＴ
　１０Ｂ　　第１回路用ＴＦＴ
　１０Ｃ　　第２回路用ＴＦＴ
　１１　　下部透明電極
　１２　　誘電体層
　１３　　上部透明電極
　１６　　下地膜
　１７　　多結晶シリコン半導体層
　１８　　下部絶縁層
　２０　　ゲートドライバ
　３０　　ソースドライバ
　３１　　シフトレジスタ回路
　３２　　サンプリングラッチ回路
　３３　　ホールドラッチ回路
　３４　　ＤＡＣ
　３５　　バッファ部
　４０　　シフトレジスタ回路
　４１　　第１のクロックドインバータ
　４２　　第２のクロックドインバータ
　４３　　インバータ
　５０　　レベルシフタ回路
　６０　　出力バッファ回路
　７０　　カレントミラー回路
　７１ｃ、７２ｃ　　酸化物半導体ＴＦＴ
　８０　　バイアス回路
　９０　　出力バッファ回路
　１００　　アクティブマトリクス基板
　ＤＲ　　表示領域
　ＦＲ　　非表示領域
　Ｐ　　画素領域（画素）
　ＧＬ　　ゲート配線
　ＳＬ　　ソース配線
　ＰＥ　　画素電極
　ＣＥ　　共通電極

Claims (15)

  1. 　複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域とを有するアクティブマトリクス基板であって、
    　基板と、
    　前記基板に支持された複数の画素ＴＦＴであって、前記複数の画素領域に配置された複数の画素ＴＦＴと、
    　前記複数の画素ＴＦＴに走査信号を供給する複数のゲート配線と、
    　前記複数の画素ＴＦＴに表示信号を供給する複数のソース配線と、
    　前記複数のゲート配線を駆動するゲートドライバと、
    　前記複数のソース配線を駆動するソースドライバと、
    を備え、
    　前記ゲートドライバおよび前記ソースドライバのうちの少なくとも一方は、カレントミラー回路を含み、
    　前記カレントミラー回路は、それぞれが酸化物半導体層を含む２つの酸化物半導体ＴＦＴによって構成されているアクティブマトリクス基板。
  2. 　前記２つの酸化物半導体ＴＦＴのそれぞれは、ＮＭＯＳトランジスタである請求項１に記載のアクティブマトリクス基板。
  3. 　前記ゲートドライバが、前記カレントミラー回路を含む請求項１または２に記載のアクティブマトリクス基板。
  4. 　前記ゲートドライバは、シフトレジスタ回路、レベルシフタ回路および出力バッファ回路を含み、
    　前記レベルシフタ回路が、前記カレントミラー回路を含む請求項３に記載のアクティブマトリクス基板。
  5. 　前記シフトレジスタ回路および前記出力バッファ回路は、それぞれ複数のＴＦＴを含み、
    　前記レベルシフタ回路は、複数のＰＭＯＳトランジスタおよび複数のＮＭＯＳトランジスタを含み、
    　前記シフトレジスタ回路の前記複数のＴＦＴおよび前記レベルシフタ回路の前記複数のＰＭＯＳトランジスタは、それぞれ多結晶シリコン半導体層を含む多結晶シリコンＴＦＴであり、
    　前記レベルシフタ回路の前記複数のＮＭＯＳトランジスタおよび前記出力バッファ回路の前記複数のＴＦＴは、それぞれ酸化物半導体層を含む酸化物半導体ＴＦＴである請求項４に記載のアクティブマトリクス基板。
  6. 　前記ゲートドライバは、複数のＰＭＯＳトランジスタおよび複数のＮＭＯＳトランジスタを含み、
    　前記複数のＰＭＯＳトランジスタは、それぞれ多結晶シリコン半導体層を含む多結晶シリコンＴＦＴであり、
    　前記複数のＮＭＯＳトランジスタは、それぞれ酸化物半導体層を含む酸化物半導体ＴＦＴである請求項４に記載のアクティブマトリクス基板。
  7. 　前記ゲートドライバは、前記基板上にモノリシックに形成されている請求項３から６のいずれかに記載のアクティブマトリクス基板。
  8. 　前記ソースドライバが、前記カレントミラー回路を含む請求項１から７のいずれかに記載のアクティブマトリクス基板。
  9. 　前記ソースドライバは、バイアス回路および出力バッファ回路を含むバッファ部を含み、
    　前記バッファ部が、前記カレントミラー回路を含む請求項８に記載のアクティブマトリクス基板。
  10. 　前記バッファ部は、複数のＰＭＯＳトランジスタおよび複数のＮＭＯＳトランジスタを含み、
    　前記複数のＰＭＯＳトランジスタは、それぞれ多結晶シリコン半導体層を含む多結晶シリコンＴＦＴであり、
    　前記複数のＮＭＯＳトランジスタは、それぞれ酸化物半導体層を含む酸化物半導体ＴＦＴである請求項９に記載のアクティブマトリクス基板。
  11. 　前記ソースドライバは、前記基板上にモノリシックに形成されている請求項８から１０のいずれかに記載のアクティブマトリクス基板。
  12. 　前記複数の画素ＴＦＴは、それぞれ酸化物半導体層を含む酸化物半導体ＴＦＴである請求項１から１１のいずれかに記載のアクティブマトリクス基板。
  13. 　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む請求項１から１２のいずれかに記載のアクティブマトリクス基板。
  14. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、結晶質部分を含む請求項１３に記載のアクティブマトリクス基板。
  15. 　請求項１から１４のいずれかに記載のアクティブマトリクス基板と、
    　前記アクティブマトリクス基板に対向するように配置された対向基板と、
    　前記アクティブマトリクス基板および前記対向基板の間に設けられた表示媒体層と、
    を備えた表示装置。
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