CN109661701A - 有源矩阵基板和显示装置 - Google Patents

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Abstract

有源矩阵基板(100)具备：多个像素TFT(10)；多个栅极配线(GL)，其对多个像素TFT供应扫描信号；多个源极配线(SL)，其对多个像素TFT供应显示信号；栅极驱动器(20)，其驱动多个栅极配线；以及源极驱动器(30)，其驱动多个源极配线。栅极驱动器和源极驱动器中的至少一方包含电流镜电路(70)。电流镜电路包括分别包含氧化物半导体层的两个氧化物半导体TFT(71c、72c)。

Description

有源矩阵基板和显示装置
技术领域
本发明涉及有源矩阵基板和显示装置。
背景技术
液晶显示装置等所使用的有源矩阵基板按每一像素具备薄膜晶体管(Thin FilmTransistor；以下为“TFT”)作为开关元件。作为该TFT，已广泛地使用以非晶硅膜为活性层的TFT(以下称为“非晶硅TFT”)、以多晶硅膜为活性层的TFT(以下称为“多晶硅TFT”)。
有源矩阵基板一般具有显示区域和非显示区域。显示区域包含按矩阵状排列的多个像素(像素区域)，也称为有源区域。非显示区域位于显示区域的周边，也称为边框区域或周边区域。
在显示区域中，设有按每一像素形成的TFT、分别电连接到TFT的栅极电极、源极电极以及漏极电极的栅极配线、源极配线以及像素电极等。TFT被层间绝缘层覆盖，在层间绝缘层上形成有像素电极。
在非显示区域中配置栅极驱动器或源极驱动器等驱动电路。驱动电路有时作为半导体芯片被搭载(COG(Chip On Glass：玻璃上芯片)安装)，有时也以单片(一体地)形成于有源矩阵基板。将单片地形成的驱动电路称为“单片驱动器”。单片驱动器通常是使用TFT构成的。最近，已利用了使用多晶硅TFT来制作单片驱动器的技术。由此，能实现边框区域的狭小化、安装工序的简化带来的成本下降。
但是，多晶硅TFT的元件特性的差异大，在相邻的TFT彼此中其元件特性有时也不同。其原因在于，存在于多晶硅的晶界未在基板上均匀地形成。多晶硅的晶界根据结晶条件或晶核、在基板内的位置等而发生各种变化。
多晶硅TFT的这种元件特性的差异成为使单片驱动器的性能下降的原因。例如，有时栅极驱动器或源极驱动器包含基于输入电流(参照电流)生成、输出规定的大小(例如与参照电流相同的大小)的电流的电流镜电路。当构成电流镜电路的多个TFT的元件特性出现差异时，输出的电流的大小会偏离希望的值，电流镜电路的输出精度下降。
在专利文献1中公开了包含电流镜电路的源极驱动器。在专利文献1的源极驱动器中，缓冲电路与对缓冲电路供应偏置电压的偏置电路的连接部分由包含多个多晶硅TFT的电流镜电路构成。专利文献1的图9公开了包括并联连接有电流镜电路的8个NMOS晶体管(多晶硅TFT)的方式。根据该方式，即使TFT的阈值电压出现了差异，也能将偏置电流实现均匀化。例如原因是，即使构成电流镜电路的TFT中的某TFT的阈值电压比其它TFT高，也能经由其它TFT供应电流。
现有技术文献
专利文献
专利文献1：特开2006-208498号公报
发明内容
发明要解决的问题
但是，在专利文献1的图9所公开的方式中，是通过增加构成电流镜电路的TFT的个数来提高输出精度，因此电路元件数量会增加。电路元件数量的增加成为消耗电流增加或成品率下降的原因。
本发明是鉴于上述问题而完成的，其目的在于提高有源矩阵基板的驱动电路所具有的电流镜电路的输出精度并且抑制电路元件数量的增大。
用于解决问题的方案
本发明的实施方式的有源矩阵基板具有包含多个像素区域的显示区域和位于上述显示区域的周边的非显示区域，在上述有源矩阵基板中，具备：基板；多个像素TFT，其支撑于上述基板，并且配置于上述多个像素区域；多个栅极配线，其对上述多个像素TFT供应扫描信号；多个源极配线，其对上述多个像素TFT供应显示信号；栅极驱动器，其驱动上述多个栅极配线；以及源极驱动器，其驱动上述多个源极配线，上述栅极驱动器和上述源极驱动器中的至少一方包含电流镜电路，上述电流镜电路包括分别包含氧化物半导体层的两个氧化物半导体TFT。
在某实施方式中，上述两个氧化物半导体TFT分别是NMOS晶体管。
在某实施方式中，上述栅极驱动器包含上述电流镜电路。
在某实施方式中，上述栅极驱动器包含移位寄存电路、电平移位电路以及输出缓冲电路，上述电平移位电路包含上述电流镜电路。
在某实施方式中，上述移位寄存电路和上述输出缓冲电路分别包含多个TFT，上述电平移位电路包含多个PMOS晶体管和多个NMOS晶体管，上述移位寄存电路的上述多个TFT和上述电平移位电路的上述多个PMOS晶体管是分别包含多晶硅半导体层的多晶硅TFT，上述电平移位电路的上述多个NMOS晶体管和上述输出缓冲电路的上述多个TFT是分别包含氧化物半导体层的氧化物半导体TFT。
在某实施方式中，上述栅极驱动器包含多个PMOS晶体管和多个NMOS晶体管，上述多个PMOS晶体管是分别包含多晶硅半导体层的多晶硅TFT，上述多个NMOS晶体管是分别包含氧化物半导体层的氧化物半导体TFT。
在某实施方式中，上述栅极驱动器以单片形成于上述基板上。
在某实施方式中，上述源极驱动器包含上述电流镜电路。
在某实施方式中，上述源极驱动器包含：缓冲部，其包含偏置电路和输出缓冲电路，上述缓冲部包含上述电流镜电路。
在某实施方式中，上述缓冲部包含多个PMOS晶体管和多个NMOS晶体管，上述多个PMOS晶体管是分别包含多晶硅半导体层的多晶硅TFT，上述多个NMOS晶体管是分别包含氧化物半导体层的氧化物半导体TFT。
在某实施方式中，上述源极驱动器以单片形成于上述基板上。
在某实施方式中，上述多个像素TFT是分别包含氧化物半导体层的氧化物半导体TFT。
在某实施方式中，上述氧化物半导体层包含In-Ga-Zn-O系半导体。
在某实施方式中，上述In-Ga-Zn-O系半导体包含结晶质部分。
本发明的实施方式的显示装置具备：上述有源矩阵基板；相对基板，其以与上述有源矩阵基板相对的方式配置；以及显示介质层，其设置于上述有源矩阵基板与上述相对基板之间。
发明效果
根据本发明的实施方式，能提高有源矩阵基板的驱动电路所具有的电流镜电路的输出精度并且抑制电路元件数量的增大。
附图说明
图1是表示本发明的实施方式的有源矩阵基板的栅极驱动器和/或源极驱动器所包含的电流镜电路70的电路图。
图2是表示比较例的电流镜电路870的电路图。
图3是示意性地表示本发明的实施方式的有源矩阵基板100的图。
图4是示意性地表示有源矩阵基板100的一个像素区域P的俯视图。
图5是示意性地表示有源矩阵基板100的截面图，示出图4中的沿着5A-5A’线的截面。
图6是示意性地表示有源矩阵基板100所具备的栅极驱动器20的框图。
图7是表示栅极驱动器20所具有的移位寄存电路40的例子的电路图。
图8是栅极时钟信号GCK、GCKB、数据D、第(n-1)级及第n级的输出信号OUTn-1、OUTn、第(n-1)级、第n级及第(n+1)级的栅极信号GLn-1、GLn、GLn+1的时序图。
图9是表示栅极驱动器20所具有的电平移位电路50的例子的电路图。
图10是向电平移位电路50输入的输入信号IN、INB、第1NMOS晶体管71c及第2NMOS晶体管72c的栅极电位Vx、从电平移位电路50输出的输出信号OUT的时序图。
图11是表示专利文献1中公开的电流镜电路970的电路图。
图12是表示本发明的实施方式的有源矩阵基板所具备的栅极驱动器20的框图。
图13是表示栅极驱动器20所具有的电平移位电路50的电路图。
图14的(a)、(b)以及(c)是分别表示本发明的实施方式的有源矩阵基板的栅极驱动器所包含的移位寄存电路40、电平移位电路50以及输出缓冲电路60的电路图，(d)是表示输出缓冲电路60的另一例子的电路图。
图15是表示本发明的实施方式的有源矩阵基板所具备的源极驱动器30的框图。
图16是表示源极驱动器30的DAC34和缓冲部35的框图。
图17是表示包含偏置电路80和输出缓冲电路90的缓冲部35的电路图。
图18是表示缓冲部35的另一例子的电路图。
图19是表示缓冲部35的再一例子的电路图。
图20是示意性地表示本发明的实施方式的有源矩阵基板100的截面图。
具体实施方式
以下，说明本发明的实施方式的有源矩阵基板。本发明的实施方式的有源矩阵基板广泛地应用于各种显示装置、电子设备等。此外，本发明不限于以下的实施方式。
(电流镜电路)
在本发明的实施方式的有源矩阵基板中，栅极驱动器和源极驱动器中的至少一方包含电流镜电路。一边参照图1，一边说明本发明的实施方式的电流镜电路70。图1是表示电流镜电路70的电路图。
如图1所示，电流镜电路70包括两个TFT71c和72c(以下称为“第1TFT”和“第2TFT”)。其中，第1TFT71c和第2TFT72c分别是NMOS晶体管。第1TFT71c的漏极电极和栅极电极与第2TFT72c的栅极电极连接到供应参照电流Iref的恒流源。电流镜电路70基于参照电流Iref输出规定大小的输出电流Iout。在此，电流镜电路70输出与参照电流Iref实质上相同的大小的输出电流Iout。
构成电流镜电路70的第1TFT71c和第2TFT72c分别是氧化物半导体TFT。即，第1TFT71c和第2TFT72c分别包含氧化物半导体层作为活性层。
通过用两个氧化物半导体TFT(第1TFT71c和第2TFT72c)构成电流镜电路70，从而能提高电流镜电路70的输出精度。以下，一边与比较例的电流镜电路进行比较，一边说明其原因。
在图2中示出比较例的电流镜电路870。图2所示的比较例的电流镜电路870包括两个TFT871p和872p(以下称为“第1TFT”和“第2TFT”)。第1TFT871p和第2TFT872p分别是NMOS晶体管。第1TFT871p的漏极电极和栅极电极与第2TFT872p的栅极电极连接到供应参照电流Iref的恒流源。电流镜电路870也基于参照电流Iref输出规定大小的输出电流Iout。
不过，构成电流镜电路870的第1TFT871p和第2TFT872p分别是多晶硅TFT。即，第1TFT871p和第2TFT872p分别包含多晶硅半导体层作为活性层。
电流镜电路70和870各自的参照电流Iref和输出电流Iout由下式(1)和(2)表示。在式(1)中，μ1、Cox1、W1、L1、Vgs、Vth1分别是第1TFT71c和871p中的沟道的电子迁移率(以下简称为“迁移率”)、每单位面积的栅极绝缘膜电容、沟道宽度、沟道长度、栅极/源极间电压、阈值电压。同样地，在式(2)中，μ2、Cox2、W2、L2、Vgs、Vth2分别是第2TFT72c和872p的迁移率、每单位面积的栅极绝缘膜电容、沟道宽度、沟道长度、栅极/源极间电压、阈值电压。
[数学式1]
[数学式2]
在比较例的电流镜电路870中，由于第1TFT871p和第2TFT872p是多晶硅TFT，因此根据已经说明的原因，它们的元件特性会有差异。即，第1TFT871p的迁移率μ1与第2TFT872p的迁移率μ2相互不同，或者第1TFT871p的阈值电压Vth1与第2TFT872p的阈值电压Vth2相互不同。因此，参照电流Iref与输出电流Iout不同。
而在本发明的实施方式的电流镜电路70中，第1TFT71c和第2TFT72c是氧化物半导体TFT。根据后述的原因，氧化物半导体TFT与多晶硅TFT相比，元件特性的差异较小。
因而，易于使第1TFT71c的迁移率μ1与第2TFT72c的迁移率μ2大致相同，或者易于使第1TFT71c的阈值电压Vth1与第2TFT72c的阈值电压Vth2大致相同。因此，能使参照电流Iref和输出电流Iout成为实质上相同的大小。其结果是，本发明的实施方式的电流镜电路70易于提高输出精度。另外，电流镜电路70包括两个氧化物半导体TFT71c和72c，因此能抑制电路元件数量的增大。
氧化物半导体TFT与多晶硅TFT相比其元件特性的差异较小的原因如下所示。在半导体材料为硅的情况下，Si原子的四个结合键为电流的四个结合键，是电流的通道。因而，当在非晶部分或晶界中结合键到处断开时，电子就需要从原子跳向原子。因此，电流的流动变得不均匀。而在氧化物半导体的情况下，球状的电子轨道(例如在铟氧化物中以In原子为中心的球状的电子轨道)是电子的通道。因而，在非晶部分或晶界中电流的传递容易度也不会较大地变化。因此，在使用氧化物半导体时，与使用多晶硅的情况相比，能减小TFT特性的差异。
如上所述，根据本发明的实施方式，能提高有源矩阵基板的驱动电路(栅极驱动器或源极驱动器)所具有的电流镜电路的输出精度并且抑制电路元件数量的增大。以下，更具体地说明本发明的实施方式的有源矩阵基板。
(实施方式1)
[有源矩阵基板的概略构成]
一边参照图3，一边说明本实施方式的有源矩阵基板100的概略构成。图3是示意性地表示有源矩阵基板100的图。
如图3所示，有源矩阵基板100具有显示区域DR和非显示区域FR。显示区域DR包含多个像素区域P。像素区域P是显示装置中的与像素对应的区域，在本申请说明书中，有时也简称为“像素”。非显示区域FR位于显示区域DR的周边(即是显示区域DR以外的区域)。
在显示区域DR内配置有多个TFT10。TFT10按每一像素设置。以下也将TFT10称为“像素TFT”。像素TFT10由基板1支撑。另外，在显示区域DR内配置有多个栅极配线GL和多个源极配线SL。多个栅极配线GL在行方向上延伸。而多个源极配线SL在列方向上延伸。各像素TFT10从对应的栅极配线GL被供应扫描信号(栅极信号)，从对应的源极配线SL被供应显示信号(源极信号)。另外，在各像素P中设置有电连接到像素TFT10的像素电极PE。
在非显示区域FR中配置有栅极驱动器20和源极驱动器30。栅极驱动器20是驱动多个栅极配线GL的驱动电路(扫描线驱动电路)。源极驱动器30是驱动多个源极配线SL的驱动电路(信号线驱动电路)。在本实施方式中，栅极驱动器20以单片(一体地)形成于有源矩阵基板100(即基板1上)。
[各像素区域的构成]
一边参照图4和图5，一边说明各像素区域P的构成的例子。图4是示意性地表示有源矩阵基板100的一个像素区域P的俯视图，图5是图4中的沿着5A-5A’线的截面图。在图4和图5中，例示了在FFS(Fringe Field Switching：边缘场开关)模式的显示装置中使用的有源矩阵基板100。FFS模式是在一个基板中设置一对电极并对液晶分子在与基板面平行的方向(横向)上施加电场的横向电场方式的显示模式。
如图4和图5所示，像素区域P分别具有像素TFT10。像素TFT10支撑于基板1。基板1例如是玻璃基板。在图4和图5所示的例子中，像素TFT10具有底栅结构。
像素TFT10具有：栅极电极2，其设置于基板1上；栅极绝缘层3，其覆盖栅极电极2；氧化物半导体层4，其配置于栅极绝缘层3上；以及源极电极5及漏极电极6。即，像素TFT10是包含氧化物半导体层4作为活性层的氧化物半导体TFT。
氧化物半导体层4在从基板1的法线方向观看时以与栅极电极2至少局部重叠的方式配置。源极电极5和漏极电极6电连接到氧化物半导体层4。将氧化物半导体层4中的与源极电极5接触的区域称为源极接触区域，与漏极电极6接触的区域称为漏极接触区域。在氧化物半导体层4中的位于源极接触区域和漏极接触区域之间且隔着栅极绝缘层3与栅极电极2重叠的区域内形成沟道。在本说明书中，为了方便，将包含成为沟道的部分的区域称为“沟道区域”。将沟道区域的沟道长度方向的长度称为“沟道长度”，将沟道区域的与沟道长度方向正交的方向的长度称为“沟道宽度”。此外，在实际的TFT中，由于杂质元素向沟道区域的扩散等，有时整个沟道区域无法作为沟道发挥功能。
像素TFT10的栅极电极2和源极电极5分别电连接到栅极配线GL和源极配线SL。在图4和图5所示的例子中，栅极电极2是从栅极配线GL分支的部分，源极电极5是从源极配线SL分支的部分。
以覆盖像素TFT10的方式设置有无机绝缘层(保护膜)7，在无机绝缘层7上设置有有机绝缘层(平坦化膜)8。以下还将无机绝缘层7和有机绝缘层8统称为层间绝缘层9。无机绝缘层7例如是SiNx层或SiOx层。另外，无机绝缘层7也可以具有SiNx层和SiOx层被层叠的构成。无机绝缘层7的厚度例如是100nm以上500nm以下。有机绝缘层8例如是由感光性树脂材料形成的树脂层。有机绝缘层8比无机绝缘层7厚，其厚度例如是1μm以上3μm以下。有机绝缘层8是为了将像素TFT10的上层的表面平坦化、或者减小在像素电极PE与源极配线SL等之间形成的静电电容而设置的。
在层间绝缘层9上设置有下部透明电极11，以覆盖下部透明电极11的方式设置有电介质层12。在电介质层12上设置有上部透明电极13。虽未图示，但上部透明电极13具有狭缝或切口部。在该例中，下部透明电极11是共用电极CE，上部透明电极13是像素电极PE。这种电极结构例如公开于国际公开第2012/086513号。此外，下部透明电极11也可以是像素电极PE，上部透明电极13也可以是共用电极CE。这种电极结构例如公开于特开2008-032899号公报、特开2010-008758号公报。为了参照，将国际公开第2012/086513号、特开2008-032899号公报以及特开2010-008758号公报的全部公开内容引用到本申请说明书中。
像素电极PE(在此为上部透明电极13)按每一像素分开。像素TFT10的漏极电极6电连接到像素电极PE。在该例中，在层间绝缘层9和电介质层12中形成有到达漏极电极6的接触孔(像素接触孔)CH1，在层间绝缘层9上和像素接触孔CH1内，以在像素接触孔CH1内与漏极电极6直接接触的方式设置有上部透明电极13。
共用电极CE(在此为下部透明电极11)也可以不按每一像素分开。共用电极CE也可以是除了位于像素TFT10上的区域以外，在显示区域DR的大致整个范围内形成。在该例中，共用电极CE具有如下这样的开口部11a：其在从基板1的法线方向观看时，与像素TFT10以及用于将像素TFT10和像素电极PE连接的接触孔CH1重叠。
在本实施方式的有源矩阵基板100中，栅极驱动器20包含电流镜电路70。以下说明栅极驱动器20的具体构成。
[栅极驱动器的构成]
在图6中示出栅极驱动器20的具体构成的例子。如图6所示，栅极驱动器20包括被级联连接的多个级(stage)。在图6中示出第(n-1)级、第n级以及第(n+1)级。各级包含移位寄存电路40、电平移位电路50以及输出缓冲电路60。移位寄存电路40、电平移位电路50以及输出缓冲电路60构成为分别包含多个TFT。
移位寄存电路40具有：输入端子，其被分别输入时钟CK和数据D；以及输出端子，其分别输出输出信号OUT和OUTB。作为时钟CK，被输入栅极时钟信号GCK或GCKB。栅极时钟信号GCK和GCKB中的一个栅极时钟信号输入到奇数级的移位寄存电路40，另一个栅极时钟信号输入到偶数级的移位寄存电路40。作为数据D，被输入的是前级的移位寄存电路40的输出信号OUT。从移位寄存电路40输出的输出信号OUT和OUTB被输入到电平移位电路50。
电平移位电路50是增大输入信号的振幅(即进行电平转换)的电路。从电平移位电路50输出的信号被输入到输出缓冲电路60。
从输出缓冲电路60输出栅极信号。所输出的栅极信号供应到对应的栅极配线GL。在图6中，将供应到第(n-1)行、第n行、第(n+1)行的栅极配线GL的栅极信号分别标记为GLn-1、GLn、GLn+1。
移位寄存电路40可以包括多个MOS晶体管。移位寄存电路40例如可以是CMOS电路。或者移位寄存电路40既可以仅包括PMOS晶体管，也可以仅包括NMOS晶体管。
在图7中示出包括CMOS电路的移位寄存电路40的例子。图7所示的移位寄存电路40是所谓的D触发器(Delay flip-flop：延迟触发器)。在图7所示的例子中，移位寄存电路40包括第1时钟控制反相器(clocked inverter)41及第2时钟控制反相器42和反相器43。第1时钟控制反相器41、第2时钟控制反相器42以及反相器43分别是CMOS电路。
第1时钟控制反相器41与反相器43被串联连接。第2时钟控制反相器42的输入端子连接到反相器43的输出端子，第2时钟控制反相器42的输出端子连接到反相器43的输入端子。第1时钟控制反相器41的PMOS侧的输入端子和第2时钟控制反相器42的NMOS侧的输入端子被分别输入时钟CK。第1时钟控制反相器41的NMOS侧的输入端子和第2时钟控制反相器42的PMOS侧的输入端子被分别输入反转时钟CKB。
一边参照图8，一边说明第n级移位寄存电路40的动作。图8是栅极时钟信号GCK、GCKB、数据D、第(n-1)级及第n级的输出信号OUTn-1、OUTn、第(n-1)级、第n级及第(n+1)级栅极信号GLn-1、GLn、GLn+1的时序图。
首先，当第(n-1)级的输出信号OUTn-1成为高(High)电位时，高电位的信号作为数据D输入到第n级的移位寄存电路40(图8中的时点(A))。
接着，在数据D为高电位的状态下，第n级的输出信号OUTn按照栅极时钟信号GCK成为高电位的定时成为高电位(时点(B))。
当第n级的输出信号OUTn成为高电位时，通过其被输入到的电平移位电路50转换其电压电平，从接收到转换后的信号的输出缓冲电路60输出高电位的栅极信号GLn(时点(C))。
接下来，由于第(n-1)级的输出信号OUTn-1在栅极时钟信号GCK再次成为高电位的定时为低(Low)电位，因此，第n级的输出信号OUTn成为低电位(输出重置：时点(D))。
当第n级的输出信号OUTn成为低电位时，通过其被输入到的电平移位电路50转换其电压电平，从接收到转换后的信号的输出缓冲电路60输出低电位的栅极信号GLn(时点(E))。以这样的方式，移位寄存电路40进行动作。
一边参照图9，一边说明电平移位电路50的具体构成的例子。图9是表示电平移位电路50的电路图。
如图9所示，电平移位电路50包括第1PMOS晶体管51p及第2PMOS晶体管52p以及第1NMOS晶体管71c及第2NMOS晶体管72c。第1PMOS晶体管51p及第2PMOS晶体管52p分别是多晶硅TFT。第1NMOS晶体管71c及第2NMOS晶体管72c分别是氧化物半导体TFT。
第1PMOS晶体管51p及第2PMOS晶体管52p各自的源极电极电连接到供应栅极导通电位VGH的高位侧电源。从移位寄存电路40输出的输出信号OUT作为输入信号IN输入到第1PMOS晶体管51p的栅极电极。从移位寄存电路40输出的输出信号OUTB作为输入信号INB输入到第2PMOS晶体管52p的栅极电极。
第1PMOS晶体管51p的漏极电极、第1NMOS晶体管71c的漏极电极及栅极电极、以及第2NMOS晶体管72c的栅极电极是被连接的。第2PMOS晶体管52p的漏极电极与第2NMOS晶体管72c的漏极电极连接到电平移位电路50的输出端子(输出输出信号OUT)。第1NMOS晶体管71c及第2NMOS晶体管72c的源极电极是被接地的。
在图9所示的电平移位电路50中，由第1NMOS晶体管71c及第2NMOS晶体管72c构成电流镜电路70。以下，一边参照图10，一边说明电平移位电路50的动作。图10是向电平移位电路50输入的输入信号IN、INB、第1NMOS晶体管71c及第2NMOS晶体管72c的栅极电位Vx、从电平移位电路50输出的输出信号OUT的时序图。
在非选择时，即在输入信号IN为低电位且输入信号INB为高电位时，第1PMOS晶体管51p成为导通状态，因此，规定的电流Iref在第1NMOS晶体管71c中流动。此时，与在第1NMOS晶体管71c中流动的电流Iref大致相同大小的电流也在第2NMOS晶体管72c中流动。第2PMOS晶体管52p是截止状态，因此从电平移位电路50输出低电位的输出信号OUT(栅极截止电位；在此为0V)。
另一方面，在选择时，即在输入信号IN为高电位且输入信号INB为低电位时，第1PMOS晶体管51p成为截止状态，因此在第1NMOS晶体管71c中流动的电流大致成为零。此时，第2NMOS晶体管72c成为截止状态，第2PMOS晶体管52p成为导通状态，因此从电平移位电路50输出高电位的输出信号OUT(栅极导通电位VGH)。
这样，电平移位电路50能将输入信号IN、INB的振幅(例如0V/3V)转换(电平转换)为希望的振幅(在此为VGH/0V)。
如已经一边参照图2一边说明的，当仅用两个多晶硅TFT构成电流镜电路时，由于多晶硅TFT的元件特性的差异大，因此电流镜电路的输出精度变低。因此，当将这种电流镜电路用于电平移位电路时，栅极驱动器的各级的电平移位电路的特性会不同，易于在栅极驱动器的动作中产生缺陷。
例如在多晶硅TFT的阈值电压变高的情况下，驱动电流变小，因此，电平移位电路的反转速度下降，输出定时延迟。因此，下一级的驱动延迟，当定时与时钟之间出现偏离时，产生缺陷的可能性变高。另外，在阈值电压变低的情况下，贯通电流变大，因此消耗电流增加。
另外，如已经说明的，在专利文献1的图9中公开了包括8个NMOS晶体管(多晶硅TFT)的电流镜电路。在图11中，示出专利文献1中公开的电流镜电路970。图11所示的电流镜电路970具有并联连接的第1NMOS晶体管971p～第8NMOS晶体管978p。第1NMOS晶体管971p～第8NMOS晶体管978p分别是多晶硅TFT。第1NMOS晶体管971p～第8NMOS晶体管978p各自的栅极电极连接到供应参照电流Iref的恒流源。另外，第1NMOS晶体管971p～第8NMOS晶体管978p各自的源极电极被相互连接。
第1NMOS晶体管971p、第2NMOS晶体管972p、第3NMOS晶体管973p以及第4NMOS晶体管974p的漏极电极连接到恒流源。第5NMOS晶体管975p、第6NMOS晶体管976p、第7NMOS晶体管977p、第8NMOS晶体管978p的漏极电极连接到电流镜电路970的输出端子。
电流镜电路970的参照电流Iref和输出电流Iout由下式(3)和(4)表示。式(3)中的Vaverage1是第1NMOS晶体管971p～第4NMOS晶体管974p的阈值电压的平均值，式(4)中的Vaverage2是第5NMOS晶体管975p～第8NMOS晶体管978p的阈值电压的平均值。
[数学式3]
[数学式4]
从式(3)和(4)可知，在图11所示的电流镜电路970中，阈值电压的差异带给参照电流Iref和输出电流Iout的影响被平均化，因此输出精度变高。但是，构成电流镜电路970的元件数量增大，因此，担心消耗电流增加或成品率下降。
而在本实施方式的电流镜电路70中，由于使用了氧化物半导体TFT71c和72c，因此能抑制构成电流镜电路70的TFT71c和72c之间的元件特性的差异。因此，输出精度提高。另外，电流镜电路70包括两个氧化物半导体TFT71c和72c(即元件数量为2)，因此，能缩小电路规模。因此，能实现有源矩阵基板100的(进而是具备有源矩阵基板100的显示装置的)的低功耗化和窄边框化。另外，成品率也提高。
(实施方式2)
一边参照图12和图13，一边说明本实施方式的有源矩阵基板。图12是表示本实施方式的有源矩阵基板所具备的栅极驱动器20的框图，图13是表示栅极驱动器20所具有的电平移位电路50的电路图。
如图12所示，栅极驱动器20包括被级联连接的多个级。各级包含移位寄存电路40、电平移位电路50以及输出缓冲电路60。
如图13所示，栅极驱动器20的电平移位电路50包括第1PMOS晶体管51p及第2PMOS晶体管52p、第1NMOS晶体管71c及第2NMOS晶体管72c。图13所示的电平移位电路50与图9所示的电平移位电路50实质上相同，由第1NMOS晶体管71c和第2NMOS晶体管72c构成了电流镜电路70。
在本实施方式中，构成移位寄存电路40的多个TFT分别是多晶硅TFT。另外，构成电平移位电路50的多个TFT中的PMOS晶体管51p和52p也分别是多晶硅TFT。在图12和图13中，将形成有作为TFT的多晶硅TFT的区域示出为用点划线包围的区域R1。
另外，在本实施方式中，构成电平移位电路50的多个TFT中的NMOS晶体管71c和72c分别是氧化物半导体TFT，构成输出缓冲电路60的多个TFT也分别是氧化物半导体TFT。在图12和图13中，将形成有作为TFT的氧化物半导体TFT的区域示出为用点划线包围的区域R2。
在本实施方式中，电平移位电路50所包含的电流镜电路70也是包括两个氧化物半导体TFT71c和TFT72c，因此能得到与实施方式1的有源矩阵基板100同样的效果。
另外，在本实施方式中，从图12可知，多晶硅TFT仅形成于低电压的电路部分，因此无需使多晶硅TFT高耐压化的工艺。因此，能削减制造工序的工序数量。
(实施方式3)
一边参照图14，一边说明本实施方式的有源矩阵基板。图14的(a)、(b)以及(c)是表示本实施方式的有源矩阵基板所具备的栅极驱动器中包含的移位寄存电路40、电平移位电路50以及输出缓冲电路60的电路图。图14的(d)是表示输出缓冲电路60的另一例子的电路图。
图14的(a)所示的移位寄存电路40与图7所示的移位寄存电路40同样地包括第1时钟控制反相器41及第2时钟控制反相器42和反相器43。在图14的(a)中示出形成有作为TFT的多晶硅TFT的区域R1和形成有作为TFT的氧化物半导体TFT的区域R2。
如图14的(a)所示，构成第1时钟控制反相器41的四个TFT中的两个PMOS晶体管是多晶硅TFT，剩余两个NMOS晶体管是氧化物半导体TFT。另外，构成第2时钟控制反相器42的四个TFT中的两个PMOS晶体管是多晶硅TFT，剩余两个NMOS晶体管是氧化物半导体TFT。而且，构成反相器43的两个TFT中的一个PMOS晶体管是多晶硅TFT，剩余一个NMOS晶体管是氧化物半导体TFT。
这样，作为移位寄存电路40所包含的多个TFT中的PMOS晶体管，形成的是多晶硅TFT，作为移位寄存电路40所包含的多个TFT中的NMOS晶体管，形成的是氧化物半导体TFT。
图14的(b)所示的电平移位电路50与图9所示的电平移位电路50同样地包括第1PMOS晶体管51p及第2PMOS晶体管52p以及第1NMOS晶体管71c及第2NMOS晶体管72c。由第1NMOS晶体管71c及第2NMOS晶体管72c构成了电流镜电路70。在图14的(b)中，也示出了形成有作为TFT的多晶硅TFT的区域R1和形成有作为TFT的氧化物半导体TFT的区域R2。
如图14的(b)所示，第1PMOS晶体管51p及第2PMOS晶体管52p是多晶硅TFT，第1NMOS晶体管71c及第2NMOS晶体管72c是氧化物半导体TFT。
这样，作为电平移位电路50所包含的多个TFT中的PMOS晶体管，形成的是多晶硅TFT，作为电平移位电路50所包含的多个TFT中的NMOS晶体管，形成的是氧化物半导体TFT。
图14的(c)所示的输出缓冲电路60包括第1反相器61和第2反相器62。第1反相器61和第2反相器62分别是包含PMOS晶体管和NMOS晶体管的CMOS电路。在图14的(c)中，示出了形成有作为TFT的多晶硅TFT的区域R1和形成有作为TFT的氧化物半导体TFT的区域R2。
如图14的(c)所示，第1反相器61的PMOS晶体管和第2反相器62的PMOS晶体管是多晶硅TFT，第1反相器61的NMOS晶体管和第2反相器62的NMOS晶体管是氧化物半导体TFT。
这样，作为图14的(c)所示的输出缓冲电路60所包含的多个TFT中的PMOS晶体管，形成的是多晶硅TFT，作为上述输出缓冲电路60所包含的多个TFT中的NMOS晶体管，形成的是氧化物半导体TFT。
图14的(d)所示的输出缓冲电路60包括第1反相器63和第2反相器64。第1反相器63和第2反相器64分别包含两个NMOS晶体管。在图14的(d)中，示出了形成有作为TFT的氧化物半导体TFT的区域R2。
如图14的(d)所示，第1反相器63的两个NMOS晶体管和第2反相器64的两个NMOS晶体管是氧化物半导体TFT。
这样，图14的(d)所示的输出缓冲电路60所包含的多个TFT全部是NMOS晶体管，作为NMOS晶体管，形成的是氧化物半导体TFT。
如上所述，在本实施方式中，栅极驱动器所包含的多个TFT中的PMOS晶体管是多晶硅TFT，NMOS晶体管是氧化物半导体TFT。因此，在形成多晶硅TFT时，无需形成NMOS晶体管的工艺，仅是形成PMOS晶体管的工艺即可。因而，能削减制造工序的工序数量。
(实施方式4)
一边参照图15，一边说明本实施方式的有源矩阵基板。图15是表示本实施方式的有源矩阵基板所具备的源极驱动器30的框图。在本实施方式中，源极驱动器30以单片形成于基板上。
如图15所示，源极驱动器30包括被级联连接的多个级。在图15中示出第n级。各级包含移位寄存电路31、采样锁存电路32、保持锁存(holding latch)电路33、数字模拟转换电路(DAC)34以及缓冲部35。
源极驱动器30在某一水平扫描期间内如下所示进行动作。
各级的移位寄存电路31基于来自控制器的控制信号(源极起始脉冲)使各级的采样锁存电路32依次成为取入状态。采样锁存电路32保存从控制器输发送来的输入数据。其结果是，1行量(相当于一个栅极配线)的输入数据被依次保存到采样锁存电路32。
在此，当控制器对栅极驱动器发送了控制信号(栅极起始脉冲)并且对保持锁存电路33发送了传送信号时，一个栅极配线被选择(连接到一个栅极配线的全部TFT成为导通状态)并且全部保持锁存电路33成为取入状态。由此，各采样锁存电路32中所保存的数据被一齐传送并取入到保持锁存电路33。保持锁存电路32将所取入的输入数据发送到DAC34。发送到DAC34的输入数据被转换为模拟信号电压，并发送到缓冲部35。缓冲部35将从DAC34输入的模拟信号电压作为源极信号SLn供应到源极配线。
针对各栅极配线依次进行这种动作，由此对全部像素写入信号电压。
接下来，更具体地说明缓冲部35的构成。图16是表示源极驱动器30的DAC34和缓冲部35的框图。
缓冲部35是为了高速驱动连接到像素(像素电容)的源极配线而设置的，具有多个偏置电路80和多个输出缓冲电路90。在此，示出各输出缓冲电路90连接到对应的一个偏置电路80的例子。各输出缓冲电路90构成为包含多个TFT，从偏置电路80接受偏置电压的供应。
在图17中示出缓冲部35的更具体的构成。图17是表示包含偏置电路80和输出缓冲电路90的缓冲部35的电路图。
如图17所示，偏置电路80包含恒流源Ia和PMOS晶体管81p。PMOS晶体管81p是多晶硅TFT。
输出缓冲电路90包含：第1PMOS晶体管91p、第2PMOS晶体管92p及第3PMOS晶体管93p；以及第1NMOS晶体管71c及第2NMOS晶体管72c。第1PMOS晶体管91p、第2PMOS晶体管92p以及第3PMOS晶体管93p分别是多晶硅TFT。第1NMOS晶体管71c及第2NMOS晶体管72c分别是氧化物半导体TFT。
偏置电路80的PMOS晶体管81p的漏极电极和栅极电极与输出缓冲电路90的第1PMOS晶体管91p的栅极电极是被连接的。另外，PMOS晶体管81p的源极电极与第1PMOS晶体管91p的源极电极连接到高位侧电源VDD。恒流源Ia设置于PMOS晶体管81p的漏极电极与低位侧电源VSS之间，使恒定电流在从PMOS晶体管81p的漏极电极朝向低电位侧电源VSS的方向上流动。
输出缓冲电路90的第2PMOS晶体管92p的栅极电极和第3PMOS晶体管93p的栅极电极连接到输出缓冲电路90的两个输入端子。两个输入端子中的一个输入端子连接到DAC34，另一个输入端子与输出缓冲电路90的输出端子短路。
第1PMOS晶体管91p的漏极电极、第2PMOS晶体管92p的源极电极以及第3PMOS晶体管93p的源极电极是被连接的。另外，第2PMOS晶体管92p的漏极电极、第1NMOS晶体管71c的漏极电极及栅极电极、以及第2NMOS晶体管72的栅极电极是被连接的。而且，第3PMOS晶体管93p的漏极电极和第2NMOS晶体管的漏极电极连接到输出缓冲电路90的输出端子。
输出缓冲电路90的输出端子连接着源极配线。另外，第1NMOS晶体管71c的源极电极和第2NMOS晶体管72c的源极电极连接到低位侧电源VSS。
在图17所示的缓冲部35中，输出缓冲电路90的第1NMOS晶体管71c和第2NMOS晶体管72c作为电流镜电路70发挥功能。当对输出缓冲电路90的两个输入端子中的一个输入端子(未与输出端子短路的输入端子)输入了来自DAC34的模拟信号时，电流从输出端子流向源极配线或者从源极配线流向输出端子，使得输出缓冲电路90的输出端子成为与该模拟信号相同的电位。因此，能将模拟信号电压经由源极配线写入各像素。
如上所述，在图17所示的缓冲部35中，输出缓冲电路90包含电流镜电路70。该电流镜电路70使用的是氧化物半导体TFT71c和72c，因此能抑制构成电流镜电路70的TFT71c和72c之间的元件特性的差异。因此，输出精度提高。另外，电流镜电路70包括两个氧化物半导体TFT71c和72c(即元件数量为2)，因此能缩小电路规模。因此，能实现有源矩阵基板的(进而是具备有源矩阵基板的显示装置的)的低功耗化和窄边框化。另外，成品率也提高。
此外，缓冲部35的具体的电路构成不限于图17所示的例子。在图18中示出缓冲部35的电路构成的另一例子。
如图18所示，偏置电路80包含恒流源Ia和NMOS晶体管71c。NMOS晶体管71c是氧化物半导体TFT。
输出缓冲电路90包含第1PMOS晶体管91p及第2PMOS晶体管92以及第1NMOS晶体管93c、第2NMOS晶体管94c及第3NMOS晶体管72c。第1PMOS晶体管91p和第2PMOS晶体管92分别是多晶硅TFT。第1NMOS晶体管93c、第2NMOS晶体管94c以及第3NMOS晶体管72c分别是氧化物半导体TFT。
偏置电路80的NMOS晶体管71c的漏极电极和栅极电极与输出缓冲电路90的第3NMOS晶体管72c的栅极电极是被连接的。另外，NMOS晶体管71c的源极电极和第3NMOS晶体管72c的源极电极连接到低位侧电源VSS。恒流源Ia设置于NMOS晶体管71c的漏极电极与高位侧电源VDD之间，使恒定电流在从高位侧电源VDD朝向NMOS晶体管71c的漏极电极的方向上流动。
输出缓冲电路90的第1NMOS晶体管93c的栅极电极和第2NMOS晶体管94c的栅极电极连接到输出缓冲电路90的两个输入端子。两个输入端子中的一个输入端子连接到DAC34，另一个输入端子与输出缓冲电路90的输出端子短路。
第3NMOS晶体管72c的漏极电极、第1NMOS晶体管93c的源极电极以及第2NMOS晶体管94c的源极电极是被连接的。另外，第1NMOS晶体管93c的漏极电极、第1PMOS晶体管91p的漏极电极和栅极电极、以及第2PMOS晶体管92p的栅极电极是被连接的。而且，第2NMOS晶体管94c的漏极电极和第2PMOS晶体管92p的漏极电极连接到输出缓冲电路90的输出端子。
输出缓冲电路90的输出端子连接着源极配线。另外，第1PMOS晶体管91p的源极电极和第2PMOS晶体管92p的源极电极连接到高位侧电源VDD。
在图18所示的缓冲部35中，偏置电路80的NMOS晶体管71c和输出缓冲电路90的第3NMOS晶体管72c作为电流镜电路70发挥功能。当对输出缓冲电路90的两个输入端子中的一个输入端子(未与输出端子短路的输入端子)输入了来自DAC34的模拟信号时，电流从输出端子流向源极配线或者从源极配线流向输出端子，使得输出缓冲电路90的输出端子成为与该模拟信号相同的电位。因此，能将模拟信号电压经由源极配线写入各像素。
如上所述，在图18所示的缓冲部35中，偏置电路80与输出缓冲电路90的连接部分(NMOS晶体管71c和第3NMOS晶体管72c)构成了电流镜电路70。换句话说，电流镜电路70是横跨偏置电路80和输出缓冲电路90而配置的。该电流镜电路70使用的是氧化物半导体TFT71c和72c，因此能抑制构成电流镜电路70的TFT71c和72c之间的元件特性的差异。因此，输出精度提高。另外，电流镜电路70包括两个氧化物半导体TFT71c和72c(即元件数量为2)，因此能缩小电路规模。因此，能实现有源矩阵基板的(进而是具备有源矩阵基板的显示装置的)的低功耗化和窄边框化。另外，成品率也提高。
在图19中示出缓冲部35的电路构成的再一例。
如图19所示，偏置电路80包含恒流源Ia和Ia’、PMOS晶体管81p以及NMOS晶体管71c。PMOS晶体管81p是多晶硅TFT，NMOS晶体管71c是氧化物半导体TFT。
输出缓冲电路90包含第1PMOS晶体管91p、第2PMOS晶体管92p及第3PMOS晶体管93p、以及第1NMOS晶体管94c、第2NMOS晶体管95c及第3NMOS晶体管72c。第1PMOS晶体管91p、第2PMOS晶体管92p以及第3PMOS晶体管93p分别是多晶硅TFT。第1NMOS晶体管94c、第2NMOS晶体管95c以及第3NMOS晶体管72c分别是氧化物半导体TFT。
偏置电路80的PMOS晶体管81p的漏极电极和栅极电极与输出缓冲电路90的第1PMOS晶体管91p的栅极电极是被连接的。另外，PMOS晶体管81p的源极电极和第1PMOS晶体管91p的源极电极连接到高位侧电源VDD。恒流源Ia设置于PMOS晶体管81p的漏极电极与低位侧电源VSS之间，使恒定电流在从PMOS晶体管81p的漏极电极朝向低位侧电源VSS的方向上流动。
偏置电路80的NMOS晶体管71c的漏极电极和栅极电极与输出缓冲电路90的第3NMOS晶体管72c的栅极电极是被连接的。另外，NMOS晶体管71c的源极电极和第3NMOS晶体管72c的源极电极连接到低位侧电源VSS。恒流源Ia’设置于NMOS晶体管71c的漏极电极与高位侧电源VDD之间，使恒定电流在从高位侧电源VDD朝向NMOS晶体管71c的漏极电极的方向上流动。
第3NMOS晶体管72c的漏极电极、第1NMOS晶体管94c的源极电极以及第2NMOS晶体管95c的源极电极是被连接的。另外，第1PMOS晶体管91p的漏极电极、第2PMOS晶体管92p的源极电极以及第3PMOS晶体管93p的源极电极是被连接的。
输出缓冲电路90的第2PMOS晶体管92p的栅极电极和第1NMOS晶体管94c的栅极电极连接到输出缓冲电路90的两个输入端子中的一个输入端子。另外，第3PMOS晶体管93p的栅极电极和第2NMOS晶体管95c的栅极电极连接到输出缓冲电路90的两个输入端子中的另一个输入端子。输出缓冲电路90的两个输入端子中的一个输入端子连接到DAC34，另一个输入端子与输出缓冲电路90的输出端子短路。
在图19所示的缓冲部35中，偏置电路80的NMOS晶体管71c和输出缓冲电路90的第3NMOS晶体管72c作为电流镜电路70发挥功能。当对输出缓冲电路90的两个输入端子中的一个输入端子(未与输出端子短路的输入端子)输入了来自DAC34的模拟信号时，电流从输出端子流向源极配线或者从源极配线流向输出端子，使得输出缓冲电路90的输出端子成为与该模拟信号相同的电位。因此，能将模拟信号电压经由源极配线写入各像素。
如上所述，在图19所示的缓冲部35中，偏置电路80与输出缓冲电路90的连接部分(NMOS晶体管71c和第3NMOS晶体管72c)构成了电流镜电路70。换句话说，电流镜电路70是横跨偏置电路80和输出缓冲电路90而配置的。该电流镜电路70使用的是氧化物半导体TFT71c和72c，因此能抑制构成电流镜电路70的TFT71c和72c之间的元件特性的差异。因此，输出精度提高。另外，电流镜电路70包括两个氧化物半导体TFT71c和72c(即元件数量为2)，因此能缩小电路规模。因此，能实现有源矩阵基板的(进而是具备有源矩阵基板的显示装置的)的低功耗化和窄边框化。另外，成品率也提高。
(关于TFT结构和氧化物半导体)
如已经说明的，实施方式1～4的有源矩阵基板具备形成于同一基板上的氧化物半导体TFT和多晶硅TFT。
将实施方式1～4的有源矩阵基板的截面结构的例子在图20中示出。图20所示的有源矩阵基板100具备像素TFT10A、第1电路用TFT10B以及第2电路用TFT10C。像素TFT10A是形成于显示区域DR的氧化物半导体TFT。第1电路用TFT10B是形成于非显示区域FR的多晶硅TFT。第2电路用TFT10C是形成于非显示区域FR的氧化物半导体TFT。例如，图9所示的电平移位电路50所具有的TFT中的、第1PMOS晶体管51p及第2PMOS晶体管52p与第1电路用TFT10B对应，第1NMOS晶体管71c和第2NMOS晶体管72c与第2电路用TFT10C对应。
如图20所示，有源矩阵基板100具备：基板1；基底膜16，其形成于基板1的表面；以及像素TFT10A、第1电路用TFT10B及第2电路用TFT10C，其形成于基底膜16上。第1电路用TFT10B具有主要包含多晶硅的活性区域。第2电路用TFT10C和像素TFT10A具有主要包含氧化物半导体的活性区域。第1电路用TFT10B、第2电路用TFT10C以及像素TFT10A被一体地制作于基板1。在此所说的“活性区域”是指TFT的成为活性层的半导体层中的形成沟道的区域。
第1电路用TFT10B具有：多晶硅半导体层17，其形成于基底膜16上；下部绝缘层18，其覆盖多晶硅半导体层17；以及栅极电极2B，其设置于下部绝缘层18上。下部绝缘层18中的位于多晶硅半导体层17与栅极电极2B之间的部分作为第1电路用TFT10B的栅极绝缘膜发挥功能。多晶硅半导体层17具有形成沟道的区域(活性区域)17c和分别位于活性区域的两侧的源极区域17s及漏极区域17d。在该例中，多晶硅半导体层17中的、隔着下部绝缘层18与栅极电极2B重叠的部分成为活性区域17c。第1电路用TFT10B还具有分别连接到源极区域17s和漏极区域17d的源极电极5B和漏极电极6B。也可以是，源极电极5B和漏极电极6B设置于将栅极电极2B和多晶硅半导体层17覆盖的层间绝缘膜(在此为栅极绝缘层3)上，在形成于层间绝缘膜的接触孔内与多晶硅半导体层17连接。
第2电路用TFT10C具有：栅极电极2C，其设置于基底膜16上；栅极绝缘层3，其覆盖栅极电极2C；以及氧化物半导体层4C，其配置于栅极绝缘层3上。如图所示，第1电路用TFT10B的作为栅极绝缘膜的下部绝缘层18也可以还形成于第2电路用TFT10C所形成到的区域。氧化物半导体层4C具有形成沟道的区域(活性区域)4c和分别位于活性区域的两侧的源极接触区域4s及漏极接触区域4d。在该例中，氧化物半导体层4C中的、隔着栅极绝缘层3与栅极电极2C重叠的部分成为活性区域4c。另外，第2电路用TFT10C还具有分别连接到源极接触区域4s和漏极接触区域4d的源极电极5C和漏极电极6C。
像素TFT10A具有：栅极电极2A，其设置于基底膜16上；栅极绝缘层3，其覆盖栅极电极2A；以及氧化物半导体层4A，其配置于栅极绝缘层3上。如图所示，第1电路用TFT10B的作为栅极绝缘膜的下部绝缘层18也可以延伸设置到形成像素TFT10A的区域。氧化物半导体层4A具有形成沟道的区域(活性区域)4c和分别位于活性区域的两侧的源极接触区域4s及漏极接触区域4d。在该例中，氧化物半导体层4A中的、隔着栅极绝缘层3与栅极电极2A重叠的部分成为活性区域4c。另外，像素TFT10A还具有分别连接到源极接触区域4s和漏极接触区域4d的源极电极5A和漏极电极6A。此外，也能是在基板1上不设置基底膜16的构成。
第1电路用TFT10B、第2电路用TFT10C以及像素TFT10C被无机绝缘层(保护膜)7和有机绝缘层(平坦化膜)8覆盖。在像素TFT10A中，栅极电极2A连接到栅极配线(未图示)，源极电极5A连接到源极配线(未图示)，漏极电极6A连接到像素电极PE。在该例中，漏极电极6A在形成于无机绝缘层7和有机绝缘层8的开口部内与对应的像素电极PE连接。经由源极配线对源极电极5A供应显示信号，基于来自栅极配线的扫描信号对像素电极PE写入所需的电荷。
此外，如图所示，也可以是在有机绝缘层8上作为共用电极CE而形成下部透明电极11，在共用电极CE(下部透明电极11)与像素电极PE(上部透明电极13)之间形成有电介质层12。在该情况下，也可以在像素电极PE设置有狭缝状的开口。这种有源矩阵基板100例如能应用于FFS(Fringe Field Switching)模式的显示装置。FFS模式是在一个基板上设置一对电极并对液晶分子在与基板面平行的方向(横向)上施加电场的横向电场方式的模式。在该例中，生成用从像素电极PE出发并经过液晶层(未图示)进而经过像素电极PE的狭缝状的开口后到达共用电极CE的电力线表示的电场。该电场相对于液晶层具有横向的成分。其结果是，能将横向的电场施加于液晶层。在横向电场方式中，液晶分子不会从基板立起，因此与纵向电场方式相比有能实现宽视角的优点。
在图示的例子中，第1电路用TFT10B具有在栅极电极2B与基板1(基底膜16)之间配置有多晶硅半导体层17的顶栅结构。另一方面，第2电路用TFT10C和像素TFT10A具有在氧化物半导体层4C、4A与基板1(基底膜16)之间配置有栅极电极2C、2A的底栅结构。通过采用这种结构，在同一基板1上一体地形成两种TFT(多晶硅TFT和氧化物半导体TFT)时，能更有效地抑制制造工序数量或制造成本的增加。
第1电路用TFT10B、第2电路用TFT10C以及像素用TFT10A的TFT结构不限于上述内容。例如，第1电路用TFT10B与第2电路用TFT10C和像素用TFT10A也可以具有相同的TFT结构。或者也可以是，第1电路用TFT10B具有底栅结构，第2电路用TFT10C和像素TFT10A具有顶栅结构。另外，在底栅结构的情况下，既可以是如例示那样的沟道蚀刻型，也可以是蚀刻阻挡型。
也可以是，第2电路用TFT10C和像素TFT10A的作为栅极绝缘膜的栅极绝缘层3延伸设置到形成第1电路用TFT10B的区域，作为将第1电路用TFT10B的栅极电极2B和多晶硅半导体层17覆盖的层间绝缘膜发挥功能。在这样将第1电路用TFT10B的层间绝缘膜与第2电路用TFT10C和像素TFT10A的栅极绝缘膜形成于同一层(栅极绝缘层)3内的情况下，栅极绝缘层3也可以具有层叠结构。
第1电路用TFT10B的栅极电极2B与第2电路用TFT10C和像素TFT10A的栅极电极2C及2A也可以形成于同一层内。另外，第1电路用TFT10B的源极电极5B及漏极电极6B、第2电路用TFT10C的源极电极5C及漏极电极6C、以及像素TFT10A的源极电极5A及漏极电极6A也可以形成于同一层内。“形成于同一层内”是指使用同一膜(导电膜)形成。由此，能抑制制造工序数量和制造成本的增加。
氧化物半导体层4A和4C例如包含In-Ga-Zn-O系的半导体(以下称为“In-Ga-Zn-O系半导体”。)。其中，In-Ga-Zn-O系半导体是In(铟)、Ga(镓)、Zn(锌)的三元系氧化物，并且In、Ga以及Zn的比例(组分比)没有特别限定，例如包括In：Ga：Zn＝2：2：1、In：Ga：Zn＝1：1：1、In：Ga：Zn＝1：1：2等。
具有In-Ga-Zn-O系半导体层的TFT具有高迁移率(与a-SiTFT相比超过20倍)和低漏电电流(与a-SiTFT相比不到百分之一)，因此能适合作为驱动TFT和像素TFT使用。若使用具有In-Ga-Zn-O系半导体层的TFT，则能大幅度削减显示装置的耗电量。
In-Ga-Zn-O系的半导体既可以是非晶质，也可以是结晶质。作为结晶质In-Ga-Zn-O系的半导体，优选c轴与层面大致垂直取向的结晶质In-Ga-Zn-O系的半导体。这种In-Ga-Zn-O系半导体的结晶结构例如公开于特开2012-134475号公报。为了参照，将特开2012-134475号公报的全部公开内容引用到本说明书中。
氧化物半导体层4A和4C也可以代替In-Ga-Zn-O系半导体而包含其它氧化物半导体。例如也可以包含Zn-O系半导体(ZnO)、In-Zn-O系半导体(IZO(注册商标))、Zn-Ti-O系半导体(ZTO)、Cd-Ge-O系半导体、Cd-Pb-O系半导体、CdO(氧化镉)、Mg-Zn-O系半导体、In-Sn-Zn-O系半导体(例如In2O3-SnO2-ZnO)、In-Ga-Sn-O系半导体等。
(其它实施方式)
在至此为止的说明中例示了电流镜电路70生成、输出与参照电压Iref实质上相同的大小的输出电压Iout的情况，但本发明的实施方式不限于此。例如，通过使构成电流镜电路70的两个氧化物半导体TFT71c和72c的沟道大小相互不同，从而能生成、输出与参照电压Iref不同的大小的输出电压Iout。
另外，在至此为止的说明中例示了栅极驱动器和源极驱动器中的一方是单片驱动器的构成，但也可以是栅极驱动器和源极驱动器这两者均为单片驱动器。
也可以是，单片驱动器中的至少一部分配置于显示区域DR内。通过采用这种构成，能进一步减小非显示区域FR(实现进一步的窄边框化)。将单片驱动器中的至少一部分配置于显示区域DR内的构成例如公开于国际公开第2014/069529号。为了参照，将国际公开第2014/069529号的全部公开内容引用到本申请说明书中。
另外，在至此为止的说明中例示了有源矩阵基板具备氧化物半导体TFT和多晶硅TFT这两者的情况，但本发明的实施方式不限于此。有源矩阵基板也可以仅具备作为TFT的氧化物半导体TFT。
本发明的实施方式的有源矩阵基板适合应用于显示装置。显示装置可以具备：本发明的实施方式的有源矩阵基板；相对基板，其以与有源矩阵基板相对的方式配置；以及显示介质层，其设置于有源矩阵基板与相对基板之间。此外，至此为止，以通过FFS模式等横向电场模式进行显示的液晶显示装置的有源矩阵基板为例进行了说明，但也能应用于通过在液晶层的厚度方向上施加电压的纵向电场模式(例如TN模式或垂直取向模式)进行显示的液晶显示装置的有源矩阵基板。另外，本发明的实施方式的有源矩阵基板也能适合应用于液晶显示装置以外的显示装置(具备液晶层以外的显示介质层的显示装置)。
工业上的可利用性
根据本发明的实施方式，能提高有源矩阵基板的驱动电路所具有的电流镜电路的输出精度并且抑制电路元件数量的增大。
附图标记说明
1 基板
2、2A、2B、2C 栅极电极
3 栅极绝缘层
4、4A、4C 氧化物半导体层
5、5A、5B、5C 源极电极
6、6A、6B、6C 漏极电极
7 无机绝缘层
8 有机绝缘层
9 层间绝缘层
10、10A 像素TFT
10B 第1电路用TFT
10C 第2电路用TFT
11 下部透明电极
12 电介质层
13 上部透明电极
16 基底膜
17 多晶硅半导体层
18 下部绝缘层
20 栅极驱动器
30 源极驱动器
31 移位寄存电路
32 采样锁存电路
33 保持锁存电路
34 DAC
35 缓冲部
40 移位寄存电路
41 第1时钟控制反相器
42 第2时钟控制反相器
43 反相器
50 电平移位电路
60 输出缓冲电路
70 电流镜电路
71c、72c 氧化物半导体TFT
80 偏置电路
90 输出缓冲电路
100 有源矩阵基板
DR 显示区域
FR 非显示区域
P 像素区域(像素)
GL 栅极配线
SL 源极配线
PE 像素电极
CE 共用电极。

Claims (15)

1.一种有源矩阵基板，具有包含多个像素区域的显示区域和位于上述显示区域的周边的非显示区域，上述有源矩阵基板的特征在于，具备：
基板；
多个像素TFT，其支撑于上述基板，并且配置于上述多个像素区域；
多个栅极配线，其对上述多个像素TFT供应扫描信号；
多个源极配线，其对上述多个像素TFT供应显示信号；
栅极驱动器，其驱动上述多个栅极配线；以及
源极驱动器，其驱动上述多个源极配线，
上述栅极驱动器和上述源极驱动器中的至少一方包含电流镜电路，
上述电流镜电路包括分别包含氧化物半导体层的两个氧化物半导体TFT。
2.根据权利要求1所述的有源矩阵基板，
上述两个氧化物半导体TFT分别是NMOS晶体管。
3.根据权利要求1或2所述的有源矩阵基板，
上述栅极驱动器包含上述电流镜电路。
4.根据权利要求3所述的有源矩阵基板，
上述栅极驱动器包含移位寄存电路、电平移位电路以及输出缓冲电路，
上述电平移位电路包含上述电流镜电路。
5.根据权利要求4所述的有源矩阵基板，
上述移位寄存电路和上述输出缓冲电路分别包含多个TFT，
上述电平移位电路包含多个PMOS晶体管和多个NMOS晶体管，
上述移位寄存电路的上述多个TFT和上述电平移位电路的上述多个PMOS晶体管是分别包含多晶硅半导体层的多晶硅TFT，
上述电平移位电路的上述多个NMOS晶体管和上述输出缓冲电路的上述多个TFT是分别包含氧化物半导体层的氧化物半导体TFT。
6.根据权利要求4所述的有源矩阵基板，
上述栅极驱动器包含多个PMOS晶体管和多个NMOS晶体管，
上述多个PMOS晶体管是分别包含多晶硅半导体层的多晶硅TFT，
上述多个NMOS晶体管是分别包含氧化物半导体层的氧化物半导体TFT。
7.根据权利要求3至6中的任意一项所述的有源矩阵基板，
上述栅极驱动器以单片形成于上述基板上。
8.根据权利要求1至7中的任意一项所述的有源矩阵基板，
上述源极驱动器包含上述电流镜电路。
9.根据权利要求8所述的有源矩阵基板，
上述源极驱动器包含：缓冲部，其包含偏置电路和输出缓冲电路，
上述缓冲部包含上述电流镜电路。
10.根据权利要求9所述的有源矩阵基板，
上述缓冲部包含多个PMOS晶体管和多个NMOS晶体管，
上述多个PMOS晶体管是分别包含多晶硅半导体层的多晶硅TFT，
上述多个NMOS晶体管是分别包含氧化物半导体层的氧化物半导体TFT。
11.根据权利要求8至10中的任意一项所述的有源矩阵基板，
上述源极驱动器以单片形成于上述基板上。
12.根据权利要求1至11中的任意一项所述的有源矩阵基板，
上述多个像素TFT是分别包含氧化物半导体层的氧化物半导体TFT。
13.根据权利要求1至12中的任意一项所述的有源矩阵基板，
上述氧化物半导体层包含In-Ga-Zn-O系半导体。
14.根据权利要求13所述的有源矩阵基板，
上述In-Ga-Zn-O系半导体包含结晶质部分。
15.一种显示装置，其特征在于，具备：
权利要求1至14中的任意一项所述的有源矩阵基板；
相对基板，其以与上述有源矩阵基板相对的方式配置；以及
显示介质层，其设置于上述有源矩阵基板与上述相对基板之间。
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