CN109585455B - 半导体装置 - Google Patents

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Abstract

提供具备具有稳定的特性的可靠性高的氧化物半导体TFT的半导体装置。半导体装置中的至少1个薄膜晶体管(101)包括半导体层(7)、栅极电极(3)、栅极绝缘层(5)、源极电极(8)和漏极电极(9)，半导体层具有层叠结构，上述层叠结构包括：多个沟道形成层，其包括第1沟道形成层(70A)和第2沟道形成层(70B)；以及至少1个中间层，其包括配置于第1沟道形成层和第2沟道形成层之间的第1中间层(71a)，第1沟道形成层(70A)配置于比第2沟道形成层(70B)靠栅极绝缘层侧的位置且与栅极绝缘层(5)接触，多个沟道形成层和至少1个中间层均是氧化物半导体层，多个沟道形成层分别具有比至少1个中间层高的迁移率。

Description

半导体装置
技术领域
本发明涉及使用氧化物半导体形成的半导体装置。
背景技术
液晶显示装置等所使用的有源矩阵基板按每一像素具备薄膜晶体管(Thin FilmTransistor；以下为“TFT”)等开关元件。作为这种TFT(以下为“像素TFT”)，以往以来广泛使用以非晶硅膜为活性层的TFT(以下为“非晶硅TFT”)或以多晶硅膜为活性层的TFT(以下为“多晶硅TFT”)。
另一方面，已知将驱动电路等周边电路单片(一体)地设置于基板上的技术。通过将驱动电路形成为单片，能实现非显示区域的窄小化、由安装工序的简化带来的成本下降。在本说明书中，将构成以单片形成于有源矩阵基板的周边电路的TFT称为“电路TFT”。
近年来，作为TFT的活性层的材料，有时使用氧化物半导体来替代非晶硅或多晶硅。将这种TFT称为“氧化物半导体TFT”。氧化物半导体具有比非晶硅高的迁移率。因此，氧化物半导体TFT能以比非晶硅TFT快的速度动作。因而，氧化物半导体TFT不仅能适合用作像素TFT，还能适合用作电路TFT。
已提出了在氧化物半导体TFT中将使多个氧化物半导体层层叠而成的层叠半导体层作为活性层使用。在本说明书中，将这种TFT结构称为“层叠沟道结构”，将具有层叠沟道结构的TFT称为“层叠沟道结构TFT”。例如专利文献1公开了将包括2层氧化物半导体层的层叠半导体层作为活性层使用的TFT(称为“2层沟道结构TFT”。)。
另外，专利文献2公开了在具有底栅结构的TFT中使用了第1氧化物半导体层、第2氧化物半导体层以及第3氧化物半导体层按该顺序层叠于栅极绝缘膜上的3层结构的活性层的TFT(称为“3层沟道结构TFT”。)。在专利文献2公开的3层沟道结构TFT中，第2氧化物半导体层具有比第1和第3氧化物半导体层小的能隙，其作为沟道发挥功能。根据专利文献2，第1氧化物半导体层是为了使沟道远离栅极绝缘膜，形成埋入沟道结构而配置的，第3氧化物半导体层是作为用于抑制源极电极和漏极电极的构成元素扩散到沟道的缓冲层而配置的。
现有技术文献
专利文献
专利文献1：特开2013-41945号公报
专利文献2：特开2014-033194号公报
发明内容
发明要解决的问题
氧化物半导体与多晶硅相比迁移率小约1个数量级，所以氧化物半导体TFT与多晶硅TFT相比电流驱动力较小。因此，氧化物半导体TFT要求有更高的电流驱动力。
在通过提高氧化物半导体TFT的电流驱动力而将氧化物半导体TFT作为像素TFT使用的情况下，能实现有源矩阵基板的大型化或高清化。另外，能进行高频驱动(例如120Hz)。而且，在将其作为电路TFT使用的情况下，能减小电路TFT的尺寸，因此能减小周边电路的面积。因此，能实现有源矩阵基板的低功耗化或窄边框化。
本发明的发明人研究后发现：根据专利文献1、2等公开的现有的TFT结构，有时难以既控制阈值电压Vth且充分地提高氧化物半导体TFT的电流驱动力(导通电流)。具体内容后述。
本发明的一实施方式是鉴于上述情况而完成的，其目的在于提供具备能具有高迁移率的氧化物半导体TFT的半导体装置。
用于解决问题的方案
本发明的一实施方式的半导体装置具备基板和支撑于上述基板的多个薄膜晶体管，在上述半导体装置中，上述多个薄膜晶体管中的至少1个薄膜晶体管包括：半导体层、栅极电极、形成于上述栅极电极和上述半导体层之间的栅极绝缘层、以及与上述半导体层电连接的源极电极及漏极电极，上述半导体层具有层叠结构，上述层叠结构包括：多个沟道形成层，其包括第1沟道形成层和第2沟道形成层；以及至少1个中间层，其包括配置于上述第1沟道形成层和上述第2沟道形成层之间的第1中间层，上述第1沟道形成层配置于比上述第2沟道形成层靠上述栅极绝缘层侧的位置，且与上述栅极绝缘层接触，上述多个沟道形成层和上述至少1个中间层均是氧化物半导体层，上述多个沟道形成层分别具有比上述至少1个中间层高的迁移率。
在某实施方式中，上述多个沟道形成层和上述至少1个中间层均包括第1金属元素和第2金属元素，上述第1金属元素是In，上述第2金属元素是Ga和Zn中的任意一种，上述多个沟道形成层中的每一个沟道形成层中的、上述第1金属元素相对于全部金属元素的原子数比与上述至少1个中间层中的、上述第1金属元素相对于全部金属元素的原子数比不同，上述多个沟道形成层中的每一个沟道形成层中的、上述第1金属元素相对于全部金属元素的原子数比是上述第2金属元素相对于全部金属元素的原子数比以上，上述至少1个中间层中的、上述第1金属元素相对于全部金属元素的原子数比是上述第2金属元素相对于全部金属元素的原子数比以下。
本发明的另一实施方式的半导体装置具备基板和支撑于上述基板的多个薄膜晶体管，在上述半导体装置中，上述多个薄膜晶体管中的至少1个薄膜晶体管包括：半导体层、栅极电极、形成于上述栅极电极和上述半导体层之间的栅极绝缘层、以及与上述半导体层电连接的源极电极及漏极电极，上述半导体层具有层叠结构，上述层叠结构包括：多个沟道形成层，其包括第1沟道形成层和第2沟道形成层；以及至少1个中间层，其包括配置于上述第1沟道形成层和上述第2沟道形成层之间的第1中间层，上述第1沟道形成层配置于比上述第2沟道形成层靠上述栅极绝缘层侧的位置，且与上述栅极绝缘层接触，上述多个沟道形成层和上述至少1个中间层均是包括第1金属元素和第2金属元素的氧化物半导体层，上述第1金属元素是In，上述第2金属元素是Ga和Zn中的任意一种，上述多个沟道形成层中的每一个沟道形成层中的、上述第1金属元素相对于全部金属元素的原子数比与上述至少1个中间层中的、上述第1金属元素相对于全部金属元素的原子数比不同，上述多个沟道形成层中的每一个沟道形成层中的、上述第1金属元素相对于全部金属元素的原子数比是上述第2金属元素相对于全部金属元素的原子数比以上，上述至少1个中间层中的、上述第1金属元素相对于全部金属元素的原子数比是上述第2金属元素相对于全部金属元素的原子数比以下。
在某实施方式中，上述第1沟道形成层和上述第2沟道形成层具有实质上相同的组成。
在某实施方式中，上述第1中间层与上述第1沟道形成层和上述第2沟道形成层接触。
在某实施方式中，上述第1沟道形成层和上述第2沟道形成层的厚度分别小于上述第1中间层的厚度。
在某实施方式中，上述多个沟道形成层还包括配置于上述第2沟道形成层的与上述第1中间层相反的一侧的第3沟道形成层，上述至少1个中间层还包括位于上述第3沟道形成层和上述第2沟道形成层之间的第2中间层。
在某实施方式中，上述栅极电极配置于上述半导体层和上述基板之间。
在某实施方式中，上述至少1个薄膜晶体管具有沟道蚀刻结构，上述半导体层的上述层叠结构包括作为最上层的保护层，上述保护层是具有比上述多个沟道形成层低的迁移率的氧化物半导体层。
在某实施方式中，上述至少1个薄膜晶体管具有蚀刻阻挡结构。
在某实施方式中，上述至少1个薄膜晶体管还具备隔着上部绝缘层设置于上述半导体层上的上部电极。
在某实施方式中，上述多个沟道形成层中的1个沟道形成层是上述层叠结构的最上层，并与上述上部绝缘层接触。
在某实施方式中，上述栅极电极隔着上述栅极绝缘层配置于上述半导体层的与上述基板相反的一侧。
在某实施方式中，上述栅极绝缘层配置于上述半导体层的一部分上，且仅位于上述半导体层和上述栅极电极之间，还具备覆盖上述半导体层、上述栅极电极以及上述栅极绝缘层的层间绝缘层，上述源极电极和上述漏极电极分别配置于上述层间绝缘层上，在形成于上述层间绝缘层的开口部内与上述半导体层接触。
在某实施方式中，上述至少1个薄膜晶体管还具备：下部电极，其配置于上述基板和上述半导体层之间；以及下部绝缘层，其配置于上述下部电极和上述半导体层之间。
在某实施方式中，上述多个沟道形成层中的1个沟道形成层是上述层叠结构的最下层，并与上述下部绝缘层接触。
在某实施方式中，上述半导体装置是具备具有多个像素的显示区域和上述显示区域以外的非显示区域的有源矩阵基板。
在某实施方式中，上述至少1个薄膜晶体管包括配置于上述多个像素中的每一个像素的像素TFT。
在某实施方式中，还具备配置于上述非显示区域的驱动电路，上述至少1个薄膜晶体管包括构成上述驱动电路的电路TFT。
在某实施方式中，上述多个沟道形成层和上述至少1个中间层均包括In、Ga以及Zn。
在某实施方式中，上述多个沟道形成层和上述至少1个中间层均是结晶质氧化物半导体层。
发明效果
根据本发明的一实施方式，能提供具备能具有高迁移率的氧化物半导体TFT的半导体装置。
附图说明
图1的(a)是第1实施方式的半导体装置的TFT101的示意性截面图，(b)是TFT101的半导体层7的放大截面图。
图2的(a)～(c)分别是比较例1～比较例3的TFT的半导体层91、92、93的示意性截面图。
图3是例示实施例和各比较例的TFT的VG(栅极-源极电压)-ID(漏极电流)特性的图。
图4是表示半导体层7的变形例的放大截面图。
图5的(a)和(b)是分别表示半导体层7的其它变形例的放大截面图。
图6是例示第1实施方式的另一TFT102的示意性截面图。
图7是表示第1实施方式的半导体装置(有源矩阵基板)1000的一例的示意性俯视图。
图8的(a)和(b)分别是沿着有源矩阵基板1000的1个像素区域P的俯视图和沿着I-I’线的截面图。
图9是例示构成栅极驱动器(单片栅极驱动器)GD的移位寄存器电路的图。
图10的(a)是表示单位电路SRk的一例的图，(b)是表示单位电路SRk的信号波形的图。
图11的(a)是第2实施方式的TFT103的截面图，(b)是TFT103的半导体层7的放大截面图。
图12的(a)是例示第2实施方式的TFT104(栅极驱动器的输出晶体管T5)的俯视图，(b)是沿着II-II’线的TFT104的截面图。
图13的(a)是第3实施方式的TFT105的截面图，(b)是TFT105的半导体层27的放大截面图。
图14是例示第3实施方式的另一TFT106的示意性截面图。
附图标记说明
1：基板
3、32：栅极电极
5、30：栅极绝缘层
7、27：半导体层
7c：沟道区域
7d：漏极接触区域
7s：源极接触区域
8、28：源极电极
9、29：漏极电极
11：上部绝缘层
13、35：层间绝缘层
16：上部电极
21：蚀刻阻挡层
23：下部电极
25：下部绝缘层
70A：第1沟道形成层
70B：第2沟道形成层
70C：第3沟道形成层
71a：第1中间层
71b：第2中间层
72：保护层
170、270、370：高迁移率层
171a、171b、271：低迁移率层
101、102、103、104、105、106：薄膜晶体管
1000：有源矩阵基板
CML：载流子移动层
CE：共用电极
PE：像素电极
CT：接触部
DR：显示区域
FR：非显示区域
GD：栅极驱动器
GL：栅极总线
SD：源极驱动器
SL：源极总线
Tp、T1～T5：薄膜晶体管
具体实施方式
(第1实施方式)
以下，参照附图说明半导体装置的第1实施方式。本实施方式的半导体装置只要具备氧化物半导体TFT即可，广泛地包括有源矩阵基板等电路基板、各种显示装置、电子设备等。
图1的(a)是表示本实施方式的半导体装置的氧化物半导体TFT101的一例的示意性截面图，图1的(b)是TFT101的半导体层7的放大截面图。
本实施方式的半导体装置具备基板1和氧化物半导体TFT(以下简称为“TFT”)101。TFT101可以被上部绝缘层11覆盖。
TFT101具备：栅极电极3，其支撑于基板1上；半导体层7；栅极绝缘层5，其配置于半导体层7和栅极电极3之间；以及源极电极8及漏极电极9，其电连接到半导体层7。
在该例中，TFT101是沟道蚀刻型的底栅结构TFT。栅极电极3配置于半导体层7的基板1侧。栅极绝缘层5覆盖栅极电极3。半导体层7以隔着栅极绝缘层5与栅极电极3重叠的方式配置于栅极绝缘层5上。另外，源极电极8和漏极电极9分别以与半导体层7的上表面的一部分接触的方式配置。将半导体层7中的、与源极电极8接触的部分称为源极接触区域7s，与漏极电极9接触的部分称为漏极接触区域7d。在从基板1的法线方向观看时，位于源极接触区域7s和漏极接触区域7d之间且与栅极电极3重叠的区域成为“沟道区域7c”。
本实施方式的半导体层7具有层叠结构。半导体层7的层叠结构具有：多个沟道形成层(以下统称为“沟道形成层70”。)，其包括第1沟道形成层70A和第2沟道形成层70B；以及至少1个中间层(以下统称为“中间层71”。)，其包括配置于第1沟道形成层70A和第2沟道形成层70B之间的第1中间层71a。第1沟道形成层70A配置于比第2沟道形成层70B靠栅极绝缘层5侧的位置，与栅极绝缘层5接触。沟道形成层70和中间层71均是氧化物半导体层。
沟道形成层70具有比中间层71高的迁移率(换句话说，沟道形成层70具有比中间层71低的带隙)。或者，沟道形成层70和中间层71的组成(组成比)分别被控制为使得沟道形成层70能表现出比中间层71高的迁移率。
在该例中，半导体层7具有从栅极绝缘层5侧起第1沟道形成层70A、第1中间层71a以及第2沟道形成层70B按该顺序被层叠的3层结构。第1沟道形成层70A与栅极绝缘层5接触，半导体层7的最上层(在该例中为第2沟道形成层70B)与上部绝缘层11接触。第1沟道形成层70A的与栅极绝缘层5相反的一侧的表面(在此为上表面)可以与第1中间层71a接触。另外，第2沟道形成层70B的第1中间层71a侧的表面可以与第1中间层71a接触。
根据本实施方式，半导体层7的多个沟道形成层70(在此为第1沟道形成层70A和第2沟道形成层70B)主要作为供载流子流动的层(以下为“载流子移动层”)CML发挥功能。在该例中，如在图1的(b)中用箭头所示，载流子(电子)在源极电极8和漏极电极9之间在第1沟道形成层70A和第2沟道形成层70B内移动。在半导体层7内形成多层(在此为2层)载流子移动层CML，因此与载流子移动层CML是1层的情况相比，能提高导通电流。
另外，通过在2个载流子移动层CML之间设置迁移率低的中间层71，从而能使TFT101的阈值电压Vth向正方向移位。因此，例如在将TFT101用于电路TFT的情况下，能减小电路TFT的截止漏电流，因此能抑制由截止漏电流导致的动作不良。
这样，根据本实施方式，能得到具有高的电流驱动力并且驱动电压Vth被控制为希望的值的TFT101。TFT101例如能适合应用于有源矩阵基板的像素TFT和电路TFT这两者。
半导体层7只要具有包括第1沟道形成层70A、第1中间层71a以及第2沟道形成层70B的层叠结构即可，不限于3层结构。优选半导体层7与层叠数量无关地具有沟道形成层70和中间层71被交替层叠的结构。在这种结构中，通过增加半导体层7的沟道形成层70的数量，能进一步提高电流驱动力。
此外，在专利文献1等公开的现有的2层沟道结构TFT中，2层结构的半导体层从栅极绝缘层侧起具有能具有高迁移率的氧化物半导体层(高迁移率层)和迁移率低的低迁移率层。在该构成中，2层之中，仅高迁移率层作为载流子移动层CML发挥功能。即，载流子移动层CML是1层。而根据本实施方式，能设置多个载流子移动层CML，因此能进一步提高TFT101的导通电流。
另外，在专利文献2公开的现有的3层沟道结构TFT中，在3层结构的半导体层的中间配置有能隙低的第2氧化物半导体层(高迁移率层)，以夹着高迁移率层的方式配置有能隙高的第1和第3氧化物半导体层(低迁移率层)。本发明的发明人研究的结果是，在该构成中，载流子的一部分也会在与栅极绝缘层接触的低迁移率层中流动，因此有时无法得到高的导通电流。特别是，当为了进行阈值电压Vth的控制而使低迁移率层变厚时，载流子易于在低迁移率层中流动，因此，导通电流有可能进一步下降。另一方面，当使低迁移率层变薄时，虽然能抑制导通电流的下降，但是有可能无法充分地得到使TFT的阈值电压Vth正移位的效果。因而，难以兼顾阈值电压Vth的控制和高的电流驱动力。而根据本实施方式，即使使中间层71变厚，载流子也主要在沟道形成层70中流动，因此既能确保电流驱动力又能通过中间层71以高自由度控制阈值电压Vth。
＜半导体层7的各层的组成和厚度＞
沟道形成层70和中间层71的组成可以分别被控制为使得沟道形成层70能表现出比中间层71高的迁移率。此外，在具有沟道形成层70能表现出高迁移率的组成的情况下，由于工艺损伤等，一部分沟道形成层70的实际迁移率有时也会下降。例如，在沟道蚀刻型TFT中，成为半导体层7的最上层的沟道形成层70(在此为第2沟道形成层70B)有可能在源极/漏极分离工序中受到损伤。
沟道形成层70和中间层71均可以包括In、以及Ga和/或Zn。在本说明书中，将In称为“第1金属元素”，将Ga和Zn中的任意一种称为“第2金属元素”。例如，已知有如下倾向：氧化物半导体中的第1金属元素的比率越高则迁移率越高，第2金属元素的比率越高则迁移率越下降但结晶性越高。因而，通过调整这些金属元素的比率，能形成具有希望的迁移率的氧化物半导体层。
每一个沟道形成层70中的、第1金属元素相对于全部金属元素的原子数比可以与中间层71中的、第1金属元素相对于全部金属元素的原子数比不同。作为一例，每一个沟道形成层70中的、第1金属元素相对于全部金属元素的原子数比可以是第2金属元素相对于全部金属元素的原子数比以上。优选第1金属元素的原子数比大于第2金属元素的原子数比。另一方面，中间层71中的、第1金属元素相对于全部金属元素的原子数比可以是第2金属元素相对于全部金属元素的原子数比以下。由此，能使沟道形成层70的迁移率高于中间层71的迁移率。
沟道形成层70和中间层71的组成不限于上述内容。在沟道形成层70和中间层71包括相互相同的金属元素(例如沟道形成层70和中间层71均是In-Ga-Zn-O系半导体层)的情况下，也可以是与第2金属元素的原子数比无关地使沟道形成层70中的In的原子数比高于中间层71中的In的原子数比。由此，能使沟道形成层70的迁移率高于中间层71的迁移率。
作为能用作沟道形成层70和中间层71的、包括第1金属元素和第2金属元素的氧化物半导体层，可举出In-Ga-Zn-O系半导体层、In-Sn-Zn-O系半导体层、In-Al-Sn-Zn-O系半导体层、In-Zn-O系半导体层、In-Ga-O系半导体层、In-Ga-Zn-Sn-O系半导体层、In-Ga-Sn-O系半导体层等。此外，沟道形成层70和/或中间层71也可以不包括第1金属元素和第2金属元素中的一者，或者两者都不包括。沟道形成层70和中间层71既可以包括相同的金属元素，也可以包括相互不同的金属元素。
半导体层7中包含的多个沟道形成层70的组成既可以相同，也可以相互不同。“组成不同”是指各层中包含的金属元素的种类或组成比不同。另外，各沟道形成层70的厚度既可以相同，也可以不同。作为一例，第1沟道形成层70A和第2沟道形成层70B具有实质上相同的组成和厚度(即，按具有相同的组成和厚度的条件形成)。由此，能在TFT101的半导体层7内配置多个相同特性的载流子移动层CML，能更容易地控制TFT特性。同样地在半导体层7具有多个中间层71的情况下，各中间层71的组成既可以相同，也可以不同。另外，各中间层71的厚度既可以相同，也可以不同。
以下，更具体地说明沟道形成层70和中间层71所优选的组成。在以下的说明中，将In相对于构成氧化物半导体的全部金属元素的原子数比(组成比)简称为“In比率”，将Zn相对于构成氧化物半导体的全部金属元素的原子数比简称为“Zn比率”。例如In-Ga-Zn-O系半导体层的In比率是In的原子数相对于In、Ga以及Zn的合计原子数的比例。若将In的原子数记为[In]，将Ga的原子数记为[Ga]，将锌的原子数记为[Zn]，则In比率用[In]/([In]+[Ga]+[Zn])表示。
沟道形成层70的In比率可以是Zn比率或Ga比率以上([In]≥[Zn]和/或[In]≥[Ga])。沟道形成层70中的In比率例如可以是1/3以上。在沟道形成层70是In-Ga-Zn-O系半导体层的情况下，Ga比率或Zn比率可以是1/3以下。
沟道形成层70是In-Ga-Zn-O系半导体层时优选的组成范围的一例如下所示。
[In]/([In]+[Ga]+[Zn])≥1/3
[In]≥[Ga]、[In]≥[Zn]、[Zn]≥[Ga]
[Ga]/([In]+[Ga]+[Zn])≤1/3
在沟道形成层70中，能使用In：Ga：Zn＝1：1：1(＝1/3：1/3：1/3)、In：Ga：Zn＝3：1：2(＝3/6：1/6：2/6)、In：Ga：Zn＝4：2：3(＝4/9：2/9：3/9)、In：Ga：Zn＝5：1：3(＝5/9：1/9：3/9)、In：Ga：Zn＝5：3：4(＝5/12：3/12：4/12)、In：Ga：Zn＝6：2：4(＝6/12：2/12：4/12)、In：Ga：Zn＝7：1：3(＝7/11：1/11：3/11)、或In：Ga：Zn＝5：1：4(＝5/10：1/10：4/10)的组成(原子数比)的In-Ga-Zn系氧化物或该组成附近的氧化物半导体。此外，当使用具有上述组成的溅射靶材来形成氧化物半导体层时，有时会在工艺上产生误差或者掺杂杂质，但在这种情况下，形成后的氧化物半导体层也能具有与溅射靶材的组成对应(大致相等)的组成。
另一方面，中间层71的Zn比率或Ga比率可以比In比率高([In]＜[Zn]和/或[In]＜[Ga])。Zn比率或Ga比率例如可以是1/2以上。在中间层71是In-Ga-Zn-O系半导体层的情况下，In比率可以小于1/3。
中间层71是In-Ga-Zn-O系半导体层时所优选的组成范围的一例如下所示。
[In]/([In]+[Ga]+[Zn])＜1/3
[Zn]＞[In]
[Ga]＞[In]
或者，在沟道形成层70的In比率大于Zn比率或Ga比率([In]＞[Zn]和/或[In]＞[Ga])的情况下，中间层71的Zn比率和/或Ga比率既可以高于In比率，也可以与In比率相同([In]＝[Zn]和/或[In]＝[Ga])。
在中间层71中，能使用In：Ga：Zn＝1：3：2(＝1/6：3/6：2/6)、In：Ga：Zn＝2：4：3(＝2/9：4/9：3/9)、In：Ga：Zn＝1：5：3(＝1/9：5/9：3/9)、In：Ga：Zn＝1：3：6(＝1/10：3/10：6/10)、或In：Ga：Zn＝1：1：1(＝1/3：1/3：1/3)的组成(原子数比)的In-Ga-Zn-O系氧化物或该组成附近的氧化物半导体。
沟道形成层70的厚度没有特别限定，例如可以是5nm以上。若是5nm以上，则能更有效地提高导通电流。另一方面，若沟道形成层70过厚，则阈值电压Vth会向负方向移位，有可能无法得到希望的截止特性。因此，沟道形成层70的厚度例如可以是20nm以下。
中间层71可以比沟道形成层70厚。中间层71的厚度没有特别限定，例如可以大于20nm。若大于20nm，则能充分地得到使TFT101的阈值电压Vth正移位的效果。另一方面，若中间层71过厚，则反之阈值电压Vth有可能下降。因此，中间层71的厚度例如可以是80nm以下。
半导体层7整体的厚度没有特别限定，例如可以是30nm以上120nm以下。
＜TFT101的制造方法＞
以下，一边参照图1，一边说明TFT101的制造方法的一例。
首先，在基板1上形成栅极电极3。作为基板1，例如能使用玻璃基板、硅基板、具有耐热性的塑料基板(树脂基板)等。栅极电极3能使用与后述的栅极总线GL相同的导电膜(以下为“栅极用导电膜”)来形成。在此，在基板(例如玻璃基板)1上，通过溅射法等形成未图示的栅极用导电膜(厚度：例如50nm以上500nm以下)。接着，通过对栅极用导电膜进行图案化而得到栅极电极3和栅极总线GL。作为栅极用导电膜，例如使用以Ti膜(厚度：30nm)为下层、以Cu膜(厚度：300nm)为上层的层叠膜。此外，栅极用导电膜的材料没有特别限定。能适当使用包括铝(Al)、钨(W)、钼(Mo)、钽(Ta)、铬(Cr)、钛(Ti)、铜(Cu)等金属或其合金、或其金属氮化物的膜。
接着，在栅极电极3上形成栅极绝缘层5。栅极绝缘层5能通过CVD法等形成。作为栅极绝缘层5，能适当使用氧化硅(SiO2)层、氮化硅(SiNx)层、氧氮化硅(SiOxNy；x＞y)层、氮氧化硅(SiNxOy；x＞y)层等。栅极绝缘层5可以具有层叠结构。例如可以是为了防止杂质等从基板1扩散而在基板侧(下层)形成氮化硅层、氮氧化硅层等，为了确保绝缘性而在其之上的层(上层)形成氧化硅层、氧氮化硅层等。在此，使用以厚度50nm的SiO2膜为上层、以厚度300nm的SiNx膜为下层的层叠膜。这样，当使用包含氧的绝缘层(例如SiO2等的氧化物层)作为栅极绝缘层5的最上层(即与氧化物半导体层接触的层)时，在半导体层7中发生了氧缺损的情况下，能通过氧化物层中包含的氧而从氧缺损恢复，因此能减少半导体层7的氧缺损。
接下来，在栅极绝缘层5上形成从栅极绝缘层5侧起按顺序包括第1沟道形成层70A、第1中间层71a以及第2沟道形成层70B的半导体层7。
如下所示进行半导体层7的形成。
首先，例如使用溅射法从栅极绝缘层5侧起形成第1氧化物半导体膜、中间氧化物半导体膜以及第2氧化物半导体膜，得到氧化物半导体层叠膜。各氧化物半导体膜分别具有与第1沟道形成层70A、第1中间层71a以及第2沟道形成层70B对应的组成和厚度。各氧化物半导体膜既可以是结晶质氧化物半导体膜，也可以是非晶质氧化物半导体膜。
在此，第1和第2氧化物半导体膜例如是使用原子数比In：Ga：Zn为5：1：4的靶材并通过溅射法形成的。作为溅射气体(气氛气体)，能使用氩等稀有气体原子与氧化性气体的混合气体。氧化性气体可举出O2、CO2、O3、H2O、N2O等。在此，使用包括氩(Ar)气和氧气(O2)的混合气体。通过溅射法成膜时的氧气的比例例如按分压比被设定为5％以上20％以下。另外，成膜时的基板温度例如设定为27～180℃。气体气氛的压力(溅射压力)只要是等离子体能稳定地放电的范围即可，没有特别限定，例如设定为0.1～3.0Pa。
中间氧化物半导体膜是使用例如原子数比In：Ga：Zn为1：3：2的靶材并通过溅射法形成的。作为溅射气体，使用包括氩(Ar)气和氧气(O2)的混合气体。通过溅射法成膜时的氧气的比例例如按分压比被设定为大于0％且小于等于20％。成膜时的基板温度和溅射压力可以与形成第1氧化物半导体膜时的基板温度和溅射压力相同。
接着，进行氧化物半导体层叠膜的退火处理。在此，在大气气氛中按照300℃以上500℃以下的温度进行热处理。热处理时间例如是30分钟以上2小时以下。
接着，进行热处理后的氧化物半导体层叠膜的图案化，得到半导体层7。氧化物半导体层叠膜的图案化是使用例如磷酸-硝酸-乙酸蚀刻液并通过湿蚀刻进行的。由此，得到从栅极绝缘层5侧起按顺序包括第1沟道形成层70A、第1中间层71a以及第2沟道形成层70B的半导体层7。
接着，将以与半导体层7的上表面接触的方式形成源极电极8和漏极电极9。源极电极8和漏极电极9既可以具有单层结构，也可以具有层叠结构。源极电极8和漏极电极9能使用与后述的源极总线SL相同的导电膜(以下为“源极用导电膜”)来形成。在此，作为源极用导电膜，形成从半导体层7侧起按顺序层叠有Ti膜(厚度：30nm)、Cu膜(厚度：300nm)这2层的层叠膜。或者也可以层叠Ti膜(厚度：30nm)、Al(厚度：300nm)以及Ti膜(厚度50nm)这3层。源极用导电膜例如通过溅射法等形成。
接下来，通过对源极用导电膜进行图案化而得到源极电极8和漏极电极9(源极/漏极分离)。
源极电极8配置成与半导体层7的源极接触区域7s接触，漏极电极9配置成与半导体层7的漏极接触区域7d接触。在该工序中，半导体层7的表面部分(在此为第2沟道形成层70B的表面部分)有时也被蚀刻(过度蚀刻)。其后，可以对半导体层7的沟道区域进行氧化处理、例如使用了N2O气体的等离子体处理。这样得到TFT101。
接着，以与TFT101的沟道区域7c接触的方式形成上部绝缘层11。上部绝缘层11例如是无机绝缘层(钝化膜)。无机绝缘层例如可以是氧化硅(SiO2)膜、氮化硅(SiNx)膜、氧氮化硅(SiOxNy；x＞y)膜、氮氧化硅(SiNxOy；x＞y)膜等。在此，作为无机绝缘层，通过CVD法形成厚度例如为300nm的SiO2层。无机绝缘层的形成温度例如可以是200℃以上450℃以下。虽未图示，但也可以在上部绝缘层11上形成有机绝缘层。作为有机绝缘层，例如可以形成厚度为2000nm的正型感光性树脂膜。
＜实施例和比较例＞
本发明的发明人为了确认本实施方式的层叠沟道结构的效果，制作实施例和比较例的底栅结构TFT，对这些TFT的特性进行了评价。
在以下的说明中，将具有表现出高迁移率的组成而能作为沟道发挥功能的氧化物半导体层称为“高迁移率层”，将具有表现出比高迁移率层低的迁移率的组成的氧化物半导体层称为“低迁移率层”。
实施例的TFT是图1所示的3层沟道结构TFT。半导体层7是In-Ga-Zn-O系半导体层，具有作为高迁移率层的第1沟道形成层70A、第2沟道形成层70B以及作为位于它们之间的低迁移率层的中间层71。
比较例1～3的TFT分别具有与实施例的TFT不同的半导体层。半导体层以外的结构与实施例的TFT相同。
图2的(a)～(c)分别是比较例1～比较例3的TFT的半导体层91、92、93的示意性截面图。这些半导体层均是In-Ga-Zn-O系半导体层。
在比较例1的TFT中，半导体层91具有以高迁移率层170为中间层并在其上层和下层配置有低迁移率层171a、171b的3层结构。此外，例如在专利文献2中公开了使高迁移率层位于中间的3层结构。
在比较例2的TFT中，半导体层92具有从栅极绝缘层5侧起按顺序层叠有高迁移率层270和低迁移率层271的2层结构。例如在专利文献1中公开有这种2层结构。
在比较例3的TFT中，半导体层93具有高迁移率层370的单层结构。
在表1中示出实施例和比较例1～3的半导体层中的各层的组成和厚度。
[表1]
Figure BDA0001810327690000171
接着，说明实施例和各比较例的TFT的评价结果。
图3是例示实施例和各比较例的TFT的VG(栅极-源极电压)-ID(漏极电流)特性的图。另外，将对实施例和各比较例的TFT的阈值电压Vth和TFT迁移率μ进行测定后的结果在表1中一并示出。此外，TFT迁移率μ是层叠半导体层整体的迁移率。
根据表1可知，在实施例的TFT中，得到了与比较例1～3相比更高的TFT迁移率μ。推测其原因如下。
在比较例1的TFT中，如图2的(a)所示，载流子在位于最靠近栅极绝缘层侧的低迁移率层171a中流动或者载流子分散到低迁移率层171a和高迁移率层170而被蓄积。由于载流子在低迁移率层171a内移动，因此可认为比较例1的TFT迁移率μ与高迁移率层成为载流子移动层CML的实施例和比较例2、3的TFT迁移率μ相比大幅度下降。
另一方面，在比较例2的TFT中，如图2的(b)所示，载流子在位于栅极绝缘层侧的高迁移率层270中流动，因此，高迁移率层270成为载流子移动层CML。在比较例3的TFT中，如图2的(c)所示，高迁移率层370作为载流子移动层CML发挥功能。在比较例2和比较例3的TFT中，载流子移动层CML是1层。
而在实施例的TFT中，作为高迁移率层的第1沟道形成层70A和第2沟道形成层70B这2层作为载流子移动层CML发挥功能(参照图1的(b))。因此，与1层的情况(比较例2、3)相比，可认为在载流子移动层CML中流动的载流子的数量增加，导通电流(TFT迁移率μ)提高了。具体地说，可知实施例的TFT迁移率μ与比较例2、3的TFT迁移率μ相比提高了30％程度。
另外，在实施例和比较例1、2的TFT中，得到了与比较例3的TFT相比更高的(在正方向上更大的)阈值电压Vth。根据该结果，确认了通过在半导体层中设置低迁移率层，阈值电压Vth会向正方向移位。特别是在实施例和比较例2的TFT中，在半导体层7、92中设置有比较厚的低迁移率层71a、271，因此得到了更高的阈值电压Vth。另一方面，在比较例1的TFT中，低迁移率层171a、171b薄，因此可认为无法充分地得到使阈值电压Vth向正方向移位的效果。此外，若使比较例1的半导体层91的低迁移率层171a、171b变厚，则推测虽然能提高阈值电压Vth，但是在低迁移率层171a中流动的载流子的数量会增加，TFT迁移率μ会进一步降低。
因而，根据这些结果可确认，在实施例的TFT中，能将阈值电压Vth控制为希望的正电压，且与比较例1～3的TFT相比更能提高TFT迁移率μ。
＜变形例＞
半导体层7也可以还包括沟道形成层70和中间层71以外的层。例如在TFT101具有沟道蚀刻结构的情况下，作为半导体层7的最上层，也可以形成成为保护层(也称为牺牲层)的氧化物半导体层。
图4是表示半导体层7的变形例的放大截面图。在图4和以后的附图中，对与图1同样的构成要素附上相同的附图标记，适当省略说明。
图4中例示的半导体层7在第2沟道形成层70B与上部绝缘层11之间具有用于保护第2沟道形成层70B的保护层72。保护层72的上表面可以与上部绝缘层11接触。
保护层72例如是具有比沟道形成层70低的迁移率的氧化物半导体层。保护层72的组成和厚度例如可以与中间层71相同。
通过在第2沟道形成层70B上设置保护层72，从而例如在源极/漏极分离工序中能减小第2沟道形成层70B所受到的工艺损伤。因而，能抑制TFT特性的波动、阈值电压的负移位等，能实现可靠性优异的TFT101。
在图1中，示出了TFT101的半导体层7具有2个沟道形成层70的例子，但也可以通过将沟道形成层70和中间层71交替层叠来形成包括3层以上的沟道形成层70的半导体层7。
图5的(a)和(b)是分别表示半导体层7的其它变形例的放大截面图。
在图5的(a)所示的例子中，半导体层7的层叠结构与图1所示的TFT101的不同之处在于，还包括第3沟道形成层70C和第2中间层71b。第3沟道形成层70C配置于第2沟道形成层70B的与第1中间层71a相反的一侧(在此为上部绝缘层11侧)。第2中间层71b配置于第2沟道形成层70B和第3沟道形成层70C之间。
半导体层7中的第1沟道形成层70A、第2沟道形成层70B以及第3沟道形成层70C作为载流子移动层CML发挥功能。这样，在半导体层7内形成3层的沟道形成层70，由此与沟道形成层70为2层的情况(图1)相比，能进一步提高导通电流。
此外，虽未图示，但同样也能形成具有4层以上的沟道形成层70的半导体层。
另外，如图5的(b)所示，作为半导体层7的最上层(在此为在第3沟道形成层70C上)，也可以形成保护层72。如参照图4说明的，保护层72是与沟道形成层70相比迁移率较低的氧化物半导体层。
图6是例示本实施方式的另一TFT102的示意性截面图。TFT102是蚀刻阻挡型的TFT。
如图1所示，在沟道蚀刻型的TFT101中，在沟道区域7c上没有形成蚀刻阻挡层，源极电极8和漏极电极9的沟道侧的端部下表面配置成与半导体层7的上表面接触。
而在蚀刻阻挡型的TFT102中，如图6所示，在沟道区域7c上形成有蚀刻阻挡层(沟道保护层)21。源极电极8和漏极电极9的沟道侧的端部下表面例如位于蚀刻阻挡层21上。源极电极8和漏极电极9分别在形成于蚀刻阻挡层21的开口部内与半导体层7的源极接触区域7s和漏极接触区域7d接触。作为蚀刻阻挡层21，没有特别限定，例如能使用氧化硅层、氮化硅层、氧氮化硅层等(厚度：例如30nm以上200nm以下)。
蚀刻阻挡型的TFT102例如是通过在形成了覆盖成为半导体层7的沟道区域的部分的蚀刻阻挡层21后在半导体层7和蚀刻阻挡层21上形成源极/漏极电极用的导电膜并进行源极/漏极分离而形成的。在TFT102中，能通过蚀刻阻挡层21来减少对半导体层7的最上层的工艺损伤。因此，在不设置保护层72并在最上层配置沟道形成层70的情况下，也能抑制工艺损伤所致的特性劣化。
＜有源矩阵基板的结构＞
本实施方式例如能应用于显示装置的有源矩阵基板。在将本实施方式应用于有源矩阵基板的情况下，只要设于有源矩阵基板的多个TFT中的至少一部分TFT是具有上述的层叠沟道结构的TFT101、102即可。例如配置于各像素的像素TFT和/或构成单片驱动器的TFT(电路TFT)可以具有层叠沟道结构。
以下，一边参照附图，一边说明有源矩阵基板的构成。
图7是表示本实施方式的有源矩阵基板1000的俯视结构的一例的概略图。
有源矩阵基板1000具有显示区域DR和显示区域DR以外的区域(非显示区域或边框区域)FR。显示区域DR包括按矩阵状排列的像素区域P。像素区域P是与显示装置的像素对应的区域，有时也简称为“像素”。各像素区域P具有作为像素TFT的薄膜晶体管Tp和像素电极PE。虽未图示，但在将有源矩阵基板1000应用于FFS(Fringe Field Switching：边缘场开关)模式等横向电场模式的显示装置的情况下，在有源矩阵基板1000中，以隔着绝缘层(电介质层)与像素电极PE相对的方式设置有共用电极。
非显示区域FR是位于显示区域DR的周边且无助于显示的区域。非显示区域FR包括要形成端子部的端子部形成区域、要一体(单片)地设置驱动电路的驱动电路形成区域等。在驱动电路形成区域中例如以单片设置有栅极驱动器GD、检查电路(未图示)等。源极驱动器SD例如安装于有源矩阵基板1000。在显示区域DR中形成有在行方向上延伸的多个栅极总线GL和在列方向上延伸的多个源极总线SL。各像素例如由栅极总线GL和源极总线SL来规定。栅极总线GL分别连接到栅极驱动器GD的各端子。源极总线SL分别连接到安装于有源矩阵基板1000的源极驱动器SD的各端子。
·像素区域P的构成
接着，说明有源矩阵基板1000的各像素区域P的构成。在此，以在FFS模式的LCD面板中应用的有源矩阵基板为例进行说明。
图8的(a)和(b)分别是有源矩阵基板1000的1个像素区域P的俯视图和沿着I-I’线的截面图。
像素区域P是被源极总线SL和在与源极总线SL交叉的方向上延伸的栅极总线GL包围的区域。像素区域P具有基板1、支撑于基板1的薄膜晶体管(像素TFT)Tp、下部透明电极15以及上部透明电极19。在该例中，下部透明电极15是共用电极CE，上部透明电极19是像素电极PE。此外，也可以下部透明电极15是像素电极PE，上部透明电极19是共用电极CE。
作为薄膜晶体管Tp，能使用如图1、图4～图6所示那样的层叠沟道结构TFT。在图8的(b)中，作为薄膜晶体管Tp例示了图1所示的沟道蚀刻型TFT。
薄膜晶体管Tp的栅极电极3连接到对应的栅极总线GL，源极电极8连接到对应的源极总线SL。漏极电极9与像素电极PE电连接。栅极电极3和栅极总线GL可以使用同一导电膜一体地形成。源极电极8、漏极电极9以及源极总线SL可以使用同一导电膜一体地形成。
层间绝缘层13没有特别限定，例如可以包括无机绝缘层(钝化膜)13a和配置于无机绝缘层13a上的有机绝缘层13b。此外，层间绝缘层13也可以不包括有机绝缘层13b。
像素电极PE和共用电极CE以隔着电介质层17局部重叠的方式配置。像素电极PE按每一像素是分离的。共用电极CE也可以不按每一像素分离。在该例中，共用电极CE形成于层间绝缘层13上。像素电极PE形成于电介质层17上，在设置于层间绝缘层13和电介质层17的开口部CH1内与漏极电极9电连接。虽未图示，但像素电极PE按每一像素具有至少1个狭缝或缺口部。共用电极CE也可以形成于除了形成有开口部CH1的区域以外的整个像素区域P。
像素电极PE和共用电极CE可以分别由例如ITO(铟/锡氧化物)膜、In-Zn-O系氧化物(铟/锌氧化物)膜、ZnO膜(氧化锌膜)等形成。像素电极PE和共用电极CE的厚度例如可以分别是50nm以上200nm以下。电介质层17例如可以是氮化硅(SiNx)膜、氧化硅(SiOx)膜、氧氮化硅(SiOxNy；x＞y)膜、氮氧化硅(SiNxOy；x＞y)膜等。电介质层17的厚度例如可以是70nm以上300nm以下。
这种有源矩阵基板1000例如能应用于FFS模式的显示装置。FFS模式是在其中一个基板上设置一对电极(像素电极PE和共用电极CE)并对液晶分子在与基板面平行的方向(横向)上施加电场的横向电场方式的模式。
例如在国际公开第2012/086513号中记载有像素电极PE隔着电介质层17配置于共用电极CE上的电极结构。例如在特开第2008-032899号公报、特开第2010-008758号公报中记载有共用电极CE隔着电介质层17配置于像素电极PE上的电极结构。为了参照，将国际公开第2012/086513号、特开第2008-032899号公报以及特开第2010-008758号公报的全部公开内容引用到本说明书中。
·驱动电路
接着，以栅极驱动器GD为例说明一体地形成于有源矩阵基板1000的驱动电路的构成。栅极驱动器GD包括移位寄存器。移位寄存器包括按多级连接的多个单位电路。
图9是例示构成栅极驱动器(单片栅极驱动器)GD的移位寄存器电路的图。
移位寄存器电路具有多个单位电路SR1～SRn。各级的单位电路SRk(k是1≤k≤n的自然数)具备：置位端子，其输入置位信号SET；输出端子，其输出输出信号GOUT；复位端子，其输入复位信号RESET；低电源输入端子，其输入低电源电位VSS；以及时钟输入端子，其输入时钟信号CLK1、CLK2。在单位电路SRk(k≥2)中，前级的单位电路SRk-1的输出信号GOUTk-1输入到其置位端子。栅极起始脉冲信号GSP输入到第一级的单位电路SR1的置位端子。在各级的单位电路SRk(k≥1)中，输出端子将输出信号GOUTk输出到配置于显示区域的对应的扫描信号线。下一级的单位电路SRk+1的输出信号GOUTk+1输入到单位电路SRk(k≤n-1)的复位端子。清除信号CLR输入到最后一级的单位电路SRn的复位端子。
各单位电路SRk的作为低电位侧的电源电压的低电源电位VSS输入到低电源输入端子。时钟信号CLK1输入到2个时钟输入端子中的一个时钟输入端子，并且时钟信号CLK2输入到另一个时钟输入端子。输入到时钟输入端子的时钟信号构成为在相邻的级间交替地更换。时钟信号CLK1和时钟信号CLK2具有激活的时钟脉冲期间(在此为高电平期间)相互不重叠的互补的相位关系。时钟信号CLK1、CLK2的高电平侧(激活侧)的电压是VGH，低电平侧(非激活侧)的电压是VGL。低电源电压VSS与时钟信号CLK1、CLK2的低电平侧的电压VGL相等。栅极起始脉冲信号GSP是在1帧期间的最初的时钟脉冲期间内成为激活的信号。清除信号CLR是在1帧期间的最后的时钟脉冲期间内成为激活(在此成为高)的信号。
在移位寄存器电路中，在1帧期间的最开始，栅极起始脉冲信号GSP作为移位脉冲输入到第一级的单位电路SR1的置位端子。移位寄存器电路通过被级联连接的各级的单位电路SRk按顺序交接该移位脉冲而输出输出信号GOUTk的激活的脉冲。
图10的(a)是表示单位电路SRk的一例的图。图10的(b)是表示单位电路SRk的信号波形的图。
单位电路SRk具备5个n沟道型薄膜晶体管T1～T5和电容部CAP。
薄膜晶体管T1～T5中的全部或一部分可以具有上述的层叠沟道结构。这些薄膜晶体管中的薄膜晶体管T5尤其要求有大的电流驱动力，TFT的尺寸(沟道宽度)也大。因此，至少在薄膜晶体管T5中应用本实施方式的层叠沟道结构是有利的。
T1是输入晶体管。T1的栅极和漏极连接到置位端子，T1的源极连接到T5的栅极。T5是输出晶体管。T5的漏极连接到时钟输入端子，T5的源极连接到输出端子。即，T5作为传输门使输入到时钟输入端子的时钟信号CLK1通过或将其阻断。
电容部(自举电容部)CAP连接到作为输出晶体管的T5的栅极和源极之间。另外，将连接到T5的栅极的节点称为“节点netA”，将连接到输出端子的节点称为“节点GOUT”。电容部CAP的一个电极连接到T5的栅极和节点netA，另一个电极连接到T5的源极和节点GOUT。
T3配置于低电源输入端子和节点netA之间。T3是用于使节点netA的电位降低的下拉晶体管。T3的栅极连接到复位端子，T3的漏极连接到节点netA，T3的源极连接到低电源输入端子。将连接到下拉晶体管(在此为T3)的栅极的节点称为“节点netB”。
节点GOUT连接有T2、T4。T4的栅极连接到复位端子，T4的漏极连接到输出端子，T4的源极连接到低电源输入端子。T2的栅极连接到时钟信号CLK2的输入端子，T2的漏极连接到节点GOUT，T2的源极连接到低电源输入端子。
在单位电路SRk中，直至移位脉冲输入到置位端子为止，是T4、T5为高阻抗状态，并且T2每当从时钟输入端子输入的时钟信号CLK2成为高电平时就变为导通状态，输出端子保持低电平的期间。
如图10的(b)所示，当对置位端子输入移位脉冲时，输出信号GOUT的作为激活的脉冲的栅极脉冲的生成期间开始，T1成为导通状态而对电容部CAP进行充电。由于电容部CAP被充电，所以当将栅极脉冲的高电平设为VGH、将T1的阈值电压设为Vth时，节点netA的电位V(netA)上升到VGH-Vth为止(V(netA)＝VGH-Vth)。其结果是，T5成为导通状态，在TFT35的源极出现从时钟输入端子输入的时钟信号CLK1。在该时钟脉冲(高电平)被输入的瞬间，节点netA的电位由于电容部CAP的自举效应而被推高，因此，T5会得到大的过驱动(overdrive)电压。由此，输入到时钟输入端子的时钟脉冲的VGH的大致全振幅被传送到输出端子并输出，成为栅极脉冲。
当移位脉冲向置位端子的输入结束时，T1成为截止状态，netA保持浮动状态。在栅极输出(GOUT)完成后，通过复位脉冲信号来解除各节点的浮动状态。具体地说，下一级的单位电路SRk+1的栅极脉冲作为复位脉冲输入到复位端子。由此，T3、T4成为导通状态，节点netA和输出端子被连接到低电源电压VSS。因而，T5成为截止状态。当复位脉冲的输入结束时，该单位电路SRk的栅极脉冲的生成期间结束，再次成为输出端子保持低电平的期间。
(第2实施方式)
第2实施方式的半导体装置具备具有隔着氧化物半导体层配置有2个栅极电极的双栅极结构的TFT。
图11的(a)是本实施方式的TFT103的截面图，图11的(b)是TFT103的半导体层7的放大截面图。
TFT103是将包括沟道形成层70和中间层71的半导体层7作为活性层的层叠沟道结构TFT。在图11的(b)所示的例子中，半导体层7具有3层结构，但也可以具有如图5的(a)中例示的5层以上的层叠结构。
TFT103与图1所示的TFT101的不同之处在于，在半导体层7上隔着层间绝缘层13具有上部电极16。上部电极16以隔着层间绝缘层13与半导体层7的至少沟道区域7c相对的方式配置。层间绝缘层13作为栅极绝缘层(也称为上部栅极绝缘层。)发挥功能。
上部电极16可以被接地(固定为GND电位)。由此，能确保TFT31的特性的稳定性。上部电极16也可以通过未图示的接触部连接到源极电极8。或者，上部电极16也可以与栅极电极3电连接。
上部电极16例如可以是使用与像素电极PE或共用电极CE相同的透明导电膜形成的透明电极。或者，也可以是金属电极。例如在设置用于辅助共用电极CE的低电阻的金属辅助配线的情况下，可以由与金属辅助配线相同的金属膜形成上部电极16。
层间绝缘层13可以是与图1所示的上部绝缘层11同样的无机绝缘层。或者，如在图8的(b)中例示的，也可以具有无机绝缘层13a与配置于其之上的有机绝缘层13b的层叠结构。
在本实施方式的TFT103中，当对栅极电极3和上部电极16分别施加规定的电压时，半导体层7的多个沟道形成层70作为载流子移动层CML发挥功能。在本实施方式中，不仅是作为半导体层7的最下层的第1沟道形成层70A与栅极绝缘层5接触，作为半导体层7的最上层的第2沟道形成层70B也与作为下部栅极绝缘层发挥功能的层间绝缘层13接触。因而，与TFT101相比，能增加在第2沟道形成层70B中流动的载流子，能进一步提高导通电流。
在本实施方式中，优选不仅在半导体层7的最下层(栅极绝缘层5侧)还在其最上层(层间绝缘层13侧)配置沟道形成层70。即，优选沟道形成层70中的1个是半导体层7的最上层，与层间绝缘层13接触。当在沟道形成层70与层间绝缘层13之间设置其它半导体层(例如图4所示的保护层72等)时，载流子的一部分有可能在保护层72中流动。而当将沟道形成层70配置成与层间绝缘层13接触时，载流子主要在沟道形成层70中流动，因此能有效地提高导通电流。
此外，在上述的比较例1、2的TFT中，在作为上部栅极绝缘层发挥功能的层间绝缘层13侧配置有低迁移率层，因此利用上部电极来提高导通电流的效果小。而根据本实施方式，以与层间绝缘层13接触的方式配置沟道形成层70(在此为第2沟道形成层70B)，因此能利用上部电极16进一步提高导通电流。
本实施方式的TFT也能在参照图7～图10之前说明过的有源矩阵基板中用作像素TFT和/或电路TFT。
以下，说明将本实施方式的双栅极结构TFT应用于构成栅极驱动器的电路TFT(例如输出晶体管T5(参照图10))的例子。
图12的(a)是例示栅极驱动器的输出晶体管T5的俯视图，图12的(b)是沿着图12的(a)的II-II’线的输出晶体管T5的截面图。
作为输出晶体管T5发挥功能的TFT104构成为与其它电路TFT相比沟道宽度较大。在此，输出晶体管T5的源极电极8和漏极电极9具有所谓的梳齿结构。源极电极8和漏极电极9分别具有例如在第1方向上延伸的主部8m、9m和从主部向与第1方向交叉的第2方向延伸的1个或多个枝部(梳齿部)8r、9r。源极电极8和漏极电极9的梳齿部8r、9r以相互咬合的方式相对配置。
在TFT104的上方，在层间绝缘层13中的有机绝缘层13b中可以配置有开口部13q。当从基板1的法线方向观看时，开口部13q可以以与半导体层7中的至少成为沟道区域的部分重叠的方式配置。由此，能仅使无机绝缘层13a作为上部栅极绝缘层发挥功能。
上部电极16在接触部CT中连接到源极电极8的主部8m。在该例中，像素电极PE是上部透明电极，共用电极CE是下部透明电极，上部电极16是使用与共用电极CE相同的透明导电膜(即在下部透明导电层内)形成的。在接触部CT中，上部电极16隔着使用与像素电极PE相同的透明导电膜(即在上部透明导电层内)形成的岛状的透明连接部18电连接到源极电极8。具体地说，透明连接部18在形成于电介质层17的开口部17p1内与上部电极16接触，且在形成于电介质层17的开口部17p2内和形成于层间绝缘层13的开口部13p内与源极电极8接触。
此外，薄膜晶体管T5和接触部CT的结构不限于图示的例子。例如也可以在下部透明导电层内形成上部电极16。在该情况下，在接触部CT中，上部电极16可以在形成于层间绝缘层13的开口部内与源极电极8接触。
(第3实施方式)
第3实施方式的半导体装置具有在半导体层的与基板相反的一侧配置有栅极电极的顶栅极结构TFT。
图13的(a)是本实施方式的TFT105的截面图，图13的(b)是TFT105的半导体层7的放大截面图。
TFT105具有半导体层27、栅极绝缘层30、栅极电极32、源极电极28以及漏极电极29。
半导体层27形成于基板1上。半导体层27可以配置于形成于基板1的下部绝缘层25上。半导体层27包括例如In-Ga-Zn-O系半导体。
半导体层27具有与在前述的实施方式中说明的半导体层7同样的层叠结构。在此，半导体层27在下部绝缘层25上具有第2沟道形成层70B、中间层71和第1沟道形成层70A按该顺序层叠而成(即从栅极绝缘层30侧起按顺序包括第1沟道形成层70A、中间层71以及第2沟道形成层70B)的3层结构。第1沟道形成层70A与栅极绝缘层30接触。由此，与前述的实施方式同样地，能使第1沟道形成层70A、70B这2层作为载流子移动层CML发挥功能，因此能提高导通电流。此外，虽未图示，但半导体层27也可以具有5层以上的层叠结构(参照图5)。另外，也可以在第2沟道形成层70B的基板1侧还具有沟道形成层70和中间层71以外的氧化物半导体层。
栅极绝缘层30设置于半导体层27的一部分上。栅极绝缘层30可以仅在与栅极电极32重叠的区域内按岛状形成。栅极电极32设置于栅极绝缘层30上。栅极电极32隔着栅极绝缘层30与半导体层27相对。
半导体层27、栅极绝缘层30以及栅极电极32被层间绝缘层35覆盖。源极电极28和漏极电极29配置于层间绝缘层35上，在形成于层间绝缘层35的接触孔内连接到半导体层27。
当制造本实施方式的TFT105时，在用栅极绝缘层30、栅极电极32和层间绝缘层35保护了半导体层27的状态下进行源极/漏极分离工序。因此，成为半导体层27的最上层的第1沟道形成层70A不易受到工艺损伤。因而，能更可靠地提高包括第1沟道形成层70A在内的全部沟道形成层70的迁移率，因此能通过层叠沟道结构更有效地提高导通特性。
＜TFT105的制造方法＞
例如，能如下所示形成TFT105。首先，在绝缘层(例如SiO2层)25上形成具有3层结构的半导体层27。半导体层27能通过与TFT101的半导体层7同样的方法形成。
接着，以覆盖半导体层27的方式形成栅极绝缘膜和上部栅极用导电膜。作为栅极绝缘膜，能适当使用氧化硅(SiO2)层、氮化硅(SiNx)层、氧氮化硅(SiOxNy；x＞y)层、氮氧化硅(SiNxOy；x＞y)层、氧化铝层或氧化钽层等。在此，作为栅极绝缘膜，使用CVD法形成氧化硅(SiOx)层(厚度：80nm以上250nm以下、例如150nm)。作为上部栅极用导电膜，可以使用与TFT101的栅极电极3同样的导电膜。在此，作为上部栅极用导电膜，通过溅射法形成以Ti膜为下层、以Cu膜为上层的层叠膜。
接着，进行上部栅极用导电膜和栅极绝缘膜的蚀刻，得到栅极电极32和栅极绝缘层30。在此，在上部栅极用导电膜上形成蚀刻掩模，使用蚀刻掩模同时进行上部栅极用导电膜和栅极绝缘膜的蚀刻(在此为干蚀刻)。因而，栅极绝缘膜中的未被栅极电极32覆盖的部分被除去。
之后，可以从栅极电极32的上方对基板1的整个面实施等离子体处理。由此，半导体层27中的仅未被栅极电极32覆盖的区域通过等离子体处理而被低电阻化。
接下来，以覆盖半导体层27、栅极绝缘层30和栅极电极32的方式形成层间绝缘层35(厚度：例如100nm以上500nm以下)。作为层间绝缘层35，能使氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜形成为单层或者层叠形成。在此，作为层间绝缘层35，将SiNx(厚度：100nm)和SiO2膜(厚度：300nm)通过CVD法连续地形成。
此外，在栅极电极32和栅极绝缘层30的图案化后，以与半导体层7的上表面中的从栅极电极32露出的部分接触的方式形成使氧化物半导体还原的绝缘膜(例如SiNx等氮化膜)。由此，半导体层27的露出部分被还原而低电阻化(自对准(Self-alignment)结构)。在该情况下，也可以不进行上述的等离子体处理。
之后，在层间绝缘层35中形成将半导体层27的一部分露出的接触孔。接下来，在层间绝缘层35上和接触孔内形成源极配线用导电膜。在此，使用与TFT101同样的源极配线用导电膜(以Ti膜为下层、以Al膜为上层的层叠膜)。接着，通过进行源极配线用导电膜的图案化，得到源极电极28和漏极电极29。这样制造TFT105。
＜变形例＞
图14是例示本实施方式的另一TFT106的截面图。
TFT106与图13所示的TFT105的不同之处在于，具有在基板1和下部绝缘层25之间配置有下部电极23的双栅极结构。
下部电极23配置成当从基板1的法线方向观看时至少与沟道区域7c重叠。下部电极23可以是金属层。由此，下部电极23还能作为TFT106的遮光层发挥功能。例如，下部电极23可以由与栅极总线GL(图1)相同的导电膜形成。
下部电极23可以被接地。由此，能确保TFT106的特性的稳定性。下部电极23也可以电连接到源极电极28。或者，也可以以下部电极23成为与栅极电极32相同电位的方式使下部电极23电连接到栅极电极32(或栅极总线)。
TFT106由于具有双栅极结构，因此优选与TFT103同样地不仅在半导体层27的最上层(栅极绝缘层30侧)还在最下层也配置沟道形成层70。即，优选沟道形成层70中的1个是半导体层27的最下层，与下部绝缘层25接触。由此，能得到通过配置下部电极23所带来的提高导通电流的效果。
TFT106除了在基板1上形成下部电极23这一点以外，能用与上述TFT105同样的方法制造。下部电极23是通过在基板1上形成下部电极用导电膜(厚度：例如50nm以上500nm以下)并进行图案化而形成的。作为下部电极用导电膜，能使用与TFT101的栅极电极3同样的膜。在此，作为下部电极用导电膜，通过溅射法形成以Ti膜为下层、以Cu膜为上层的层叠膜。例如通过干蚀刻进行下部电极用导电膜的图案化。
接着，以覆盖下部电极23的方式形成下部绝缘层25。之后的工序与TFT105相同。
本实施方式的TFT105、106也能作为像素TFT和/或电路TFT应用于参照图7～图10说明过的有源矩阵基板中。
(关于TFT结构和氧化物半导体)
TFT结构不限于在第1～第3实施方式中例示的结构。例如，图1所示的TFT101具有源极电极和漏极电极与半导体层的上表面接触的顶部接触结构，但也可以具有源极电极和漏极电极与半导体层的下表面接触的底部接触结构。另外，顶栅极结构和底栅结构TFT的构成也不限于上述的构成。
在上述的实施方式中，氧化物半导体层中包含的氧化物半导体既可以是非晶氧化物半导体，也可以是具有结晶质部分的结晶质氧化物半导体。作为结晶质氧化物半导体，可举出多晶氧化物半导体、微晶氧化物半导体、c轴与层面大致垂直取向的结晶质氧化物半导体等。
氧化物半导体层可以具有包括非晶质氧化物半导体层和结晶质氧化物半导体层的层叠结构。或者，也可以包括结晶结构不同的多个结晶质氧化物半导体层，另外，也可以包括多个非晶质氧化物半导体层。例如在特开2014-007399号公报中记载有非晶质氧化物半导体和上述的各结晶质氧化物半导体的材料、结构、成膜方法、具有层叠结构的氧化物半导体层的构成等。为了参照，将特开2014-007399号公报的全部公开内容引用到本说明书中。
构成半导体层7的各氧化物半导体层(沟道形成层70和中间层71)也可以分别包括例如In、Ga和Zn中的至少1种金属元素。氧化物半导体层包括例如In-Ga-Zn-O系半导体(例如氧化铟镓锌)。在此，In-Ga-Zn-O系半导体是In(铟)、Ga(镓)、Zn(锌)的三元系氧化物，In、Ga和Zn的比例(组成比)没有特别限定，例如包括In：Ga：Zn＝2：2：1、In：Ga：Zn＝1：1：1、In：Ga：Zn＝1：1：2等。这种氧化物半导体层能由包括In-Ga-Zn-O系半导体的氧化物半导体膜形成。
In-Ga-Zn-O系半导体既可以是非晶质，也可以是结晶质。作为结晶质In-Ga-Zn-O系半导体，优选c轴与层面大致垂直取向的结晶质In-Ga-Zn-O系半导体。
此外，例如在上述的特开2014-007399号公报、特开2012-134475号公报、特开2014-209727号公报等中公开了结晶质In-Ga-Zn-O系半导体的结晶结构。为了参照，将特开2012-134475号公报和特开2014-209727号公报的全部公开内容引用到本说明书中。具有In-Ga-Zn-O系半导体层的TFT具有高迁移率(与a-SiTFT相比超出20倍)和低漏电流(与a-SiTFT相比小于百分之一)，因此适合用作驱动TFT(例如在包括多个像素的显示区域的周边设置于与显示区域相同的基板上的驱动电路中包含的TFT)和像素TFT(设置于像素的TFT)。
沟道形成层70和中间层71也可以包括其它氧化物半导体来代替In-Ga-Zn-O系半导体。例如可以包括In-Sn-Zn-O系半导体(例如In2O3-SnO2-ZnO；InSnZnO)。In-Sn-Zn-O系半导体是In(铟)、Sn(锡)和Zn(锌)的三元系氧化物。或者，氧化物半导体层也可以包括In-Al-Zn-O系半导体、In-Al-Sn-Zn-O系半导体、Zn-O系半导体、In-Zn-O系半导体、Zn-Ti-O系半导体、Cd-Ge-O系半导体、Cd-Pb-O系半导体、CdO(氧化镉)、Mg-Zn-O系半导体、In-Ga-Sn-O系半导体、In-Ga-O系半导体、Zr-In-Zn-O系半导体、Hf-In-Zn-O系半导体、Al-Ga-Zn-O系半导体、Ga-Zn-O系半导体、In-Ga-Zn-Sn-O系半导体、In-Ga-Sn-O系半导体等。
上述的实施方式适合应用于使用了氧化物半导体TFT的有源矩阵基板。有源矩阵基板能用于液晶显示装置、有机EL显示装置、无机EL显示装置等各种显示装置和具备显示装置的电子设备等。在有源矩阵基板中，氧化物半导体TFT不仅能作为设置于各像素的开关元件使用，还能作为驱动器等周边电路的电路用元件使用(单片化)。在这种情况下，本发明的氧化物半导体TFT将具有高迁移率(例如10cm2/Vs以上)的氧化物半导体层用作活性层，因此也能适合用作电路用元件。
工业上的可利用性
本发明的实施方式能广泛地应用于具有氧化物半导体TFT的各种半导体装置。例如还能应用于有源矩阵基板等电路基板、液晶显示装置、有机电致发光(EL)显示装置和无机电致发光显示装置、MEMS显示装置等显示装置、图像传感器装置等摄像装置、图像输入装置、指纹读取装置、半导体存储器等各种电子装置。

Claims (37)

1.一种半导体装置，具备基板和支撑于上述基板的多个薄膜晶体管，上述半导体装置的特征在于，
上述多个薄膜晶体管中的至少1个薄膜晶体管包括：半导体层、栅极电极、形成于上述栅极电极和上述半导体层之间的栅极绝缘层、以及与上述半导体层电连接的源极电极及漏极电极，
上述半导体层具有层叠结构，上述层叠结构包括：
多个沟道形成层，其包括第1沟道形成层和第2沟道形成层；以及
至少1个中间层，其包括配置于上述第1沟道形成层和上述第2沟道形成层之间的第1中间层，
上述第1沟道形成层配置于比上述第2沟道形成层靠上述栅极绝缘层侧的位置，且与上述栅极绝缘层接触，
上述多个沟道形成层和上述至少1个中间层均是氧化物半导体层，上述多个沟道形成层分别具有比上述至少1个中间层高的迁移率。
2.根据权利要求1所述的半导体装置，
上述多个沟道形成层和上述至少1个中间层均包括第1金属元素和第2金属元素，上述第1金属元素是In，上述第2金属元素是Ga和Zn中的任意一种，
上述多个沟道形成层中的每一个沟道形成层中的、上述第1金属元素相对于全部金属元素的原子数比与上述至少1个中间层中的、上述第1金属元素相对于全部金属元素的原子数比不同，
上述多个沟道形成层中的每一个沟道形成层中的、上述第1金属元素相对于全部金属元素的原子数比是上述第2金属元素相对于全部金属元素的原子数比以上，
上述至少1个中间层中的、上述第1金属元素相对于全部金属元素的原子数比是上述第2金属元素相对于全部金属元素的原子数比以下。
3.根据权利要求1或2所述的半导体装置，
上述第1沟道形成层和上述第2沟道形成层具有实质上相同的组成。
4.根据权利要求1或2所述的半导体装置，
上述第1中间层与上述第1沟道形成层和上述第2沟道形成层接触。
5.根据权利要求1或2所述的半导体装置，
上述第1沟道形成层和上述第2沟道形成层的厚度分别小于上述第1中间层的厚度。
6.根据权利要求1或2所述的半导体装置，
上述多个沟道形成层还包括配置于上述第2沟道形成层的与上述第1中间层相反的一侧的第3沟道形成层，
上述至少1个中间层还包括位于上述第3沟道形成层和上述第2沟道形成层之间的第2中间层。
7.根据权利要求1或2所述的半导体装置，
上述栅极电极配置于上述半导体层和上述基板之间。
8.根据权利要求7所述的半导体装置，
上述至少1个薄膜晶体管具有沟道蚀刻结构，
上述半导体层的上述层叠结构包括作为最上层的保护层，上述保护层是具有比上述多个沟道形成层低的迁移率的氧化物半导体层。
9.根据权利要求7所述的半导体装置，
上述至少1个薄膜晶体管具有蚀刻阻挡结构。
10.根据权利要求7所述的半导体装置，
上述至少1个薄膜晶体管还具备隔着上部绝缘层设置于上述半导体层上的上部电极。
11.根据权利要求10所述的半导体装置，
上述多个沟道形成层中的1个沟道形成层是上述层叠结构的最上层，并与上述上部绝缘层接触。
12.根据权利要求1或2所述的半导体装置，
上述栅极电极隔着上述栅极绝缘层配置于上述半导体层的与上述基板相反的一侧。
13.根据权利要求12所述的半导体装置，
上述栅极绝缘层配置于上述半导体层的一部分上，且仅位于上述半导体层和上述栅极电极之间，
上述半导体装置还具备覆盖上述半导体层、上述栅极电极以及上述栅极绝缘层的层间绝缘层，
上述源极电极和上述漏极电极分别配置于上述层间绝缘层上，在形成于上述层间绝缘层的开口部内与上述半导体层接触。
14.根据权利要求12所述的半导体装置，
上述至少1个薄膜晶体管还具备：
下部电极，其配置于上述基板和上述半导体层之间；以及
下部绝缘层，其配置于上述下部电极和上述半导体层之间。
15.根据权利要求14所述的半导体装置，
上述多个沟道形成层中的1个沟道形成层是上述层叠结构的最下层，并与上述下部绝缘层接触。
16.根据权利要求1或2所述的半导体装置，
上述半导体装置是具备具有多个像素的显示区域和上述显示区域以外的非显示区域的有源矩阵基板。
17.根据权利要求16所述的半导体装置，
上述至少1个薄膜晶体管包括配置于上述多个像素中的每一个像素的像素TFT。
18.根据权利要求16所述的半导体装置，
还具备配置于上述非显示区域的驱动电路，
上述至少1个薄膜晶体管包括构成上述驱动电路的电路TFT。
19.根据权利要求1或2所述的半导体装置，
上述多个沟道形成层和上述至少1个中间层均包括In、Ga以及Zn。
20.一种半导体装置，具备基板和支撑于上述基板的多个薄膜晶体管，上述半导体装置的特征在于，
上述多个薄膜晶体管中的至少1个薄膜晶体管包括：半导体层、栅极电极、形成于上述栅极电极和上述半导体层之间的栅极绝缘层、以及与上述半导体层电连接的源极电极及漏极电极，
上述半导体层具有层叠结构，上述层叠结构包括：
多个沟道形成层，其包括第1沟道形成层和第2沟道形成层；以及
至少1个中间层，其包括配置于上述第1沟道形成层和上述第2沟道形成层之间的第1中间层，
上述第1沟道形成层配置于比上述第2沟道形成层靠上述栅极绝缘层侧的位置，且与上述栅极绝缘层接触，
上述多个沟道形成层和上述至少1个中间层均是包括第1金属元素和第2金属元素的氧化物半导体层，上述第1金属元素是In，上述第2金属元素是Ga和Zn中的任意一种，
上述多个沟道形成层中的每一个沟道形成层中的、上述第1金属元素相对于全部金属元素的原子数比与上述至少1个中间层中的、上述第1金属元素相对于全部金属元素的原子数比不同，
上述多个沟道形成层中的每一个沟道形成层中的、上述第1金属元素相对于全部金属元素的原子数比是上述第2金属元素相对于全部金属元素的原子数比以上，
上述至少1个中间层中的、上述第1金属元素相对于全部金属元素的原子数比是上述第2金属元素相对于全部金属元素的原子数比以下。
21.根据权利要求20所述的半导体装置，
上述第1沟道形成层和上述第2沟道形成层具有实质上相同的组成。
22.根据权利要求20或21所述的半导体装置，
上述第1中间层与上述第1沟道形成层和上述第2沟道形成层接触。
23.根据权利要求20或21所述的半导体装置，
上述第1沟道形成层和上述第2沟道形成层的厚度分别小于上述第1中间层的厚度。
24.根据权利要求20或21所述的半导体装置，
上述多个沟道形成层还包括配置于上述第2沟道形成层的与上述第1中间层相反的一侧的第3沟道形成层，
上述至少1个中间层还包括位于上述第3沟道形成层和上述第2沟道形成层之间的第2中间层。
25.根据权利要求20或21所述的半导体装置，
上述栅极电极配置于上述半导体层和上述基板之间。
26.根据权利要求25所述的半导体装置，
上述至少1个薄膜晶体管具有沟道蚀刻结构，
上述半导体层的上述层叠结构包括作为最上层的保护层，上述保护层是具有比上述多个沟道形成层低的迁移率的氧化物半导体层。
27.根据权利要求25所述的半导体装置，
上述至少1个薄膜晶体管具有蚀刻阻挡结构。
28.根据权利要求25所述的半导体装置，
上述至少1个薄膜晶体管还具备隔着上部绝缘层设置于上述半导体层上的上部电极。
29.根据权利要求28所述的半导体装置，
上述多个沟道形成层中的1个沟道形成层是上述层叠结构的最上层，并与上述上部绝缘层接触。
30.根据权利要求20或21所述的半导体装置，
上述栅极电极隔着上述栅极绝缘层配置于上述半导体层的与上述基板相反的一侧。
31.根据权利要求30所述的半导体装置，
上述栅极绝缘层配置于上述半导体层的一部分上，且仅位于上述半导体层和上述栅极电极之间，
上述半导体装置还具备覆盖上述半导体层、上述栅极电极以及上述栅极绝缘层的层间绝缘层，
上述源极电极和上述漏极电极分别配置于上述层间绝缘层上，在形成于上述层间绝缘层的开口部内与上述半导体层接触。
32.根据权利要求30所述的半导体装置，
上述至少1个薄膜晶体管还具备：
下部电极，其配置于上述基板和上述半导体层之间；以及
下部绝缘层，其配置于上述下部电极和上述半导体层之间。
33.根据权利要求32所述的半导体装置，
上述多个沟道形成层中的1个沟道形成层是上述层叠结构的最下层，并与上述下部绝缘层接触。
34.根据权利要求20或21所述的半导体装置，
上述半导体装置是具备具有多个像素的显示区域和上述显示区域以外的非显示区域的有源矩阵基板。
35.根据权利要求34所述的半导体装置，
上述至少1个薄膜晶体管包括配置于上述多个像素中的每一个像素的像素TFT。
36.根据权利要求34所述的半导体装置，
还具备配置于上述非显示区域的驱动电路，
上述至少1个薄膜晶体管包括构成上述驱动电路的电路TFT。
37.根据权利要求20或21所述的半导体装置，
上述多个沟道形成层和上述至少1个中间层均包括In、Ga以及Zn。
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