CN105993077B - 有源矩阵基板 - Google Patents

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Abstract

有源矩阵基板(100)具有设置有多个像素的显示区域(R1)和设置在显示区域的周围的边框区域(R2)，在边框区域设置有构成驱动电路的多个周边电路TFT(5)，多个周边电路TFT各自具有栅极电极(12)、源极电极(16)、漏极电极(18)和氧化物半导体层(14)，在多个周边电路TFT中的至少一部分周边电路TFT中，非对称地形成有源极连接区域(Rs)和漏极连接区域(Rd)，其中，源极连接区域(Rs)为氧化物半导体层与源极电极的连接区域，漏极连接区域(Rd)为氧化物半导体层与漏极电极的连接区域。

Description

有源矩阵基板
技术领域
本发明涉及在显示装置等中使用的有源矩阵基板，特别涉及具备氧化物半导体TFT的有源矩阵基板。
背景技术
液晶显示装置等中使用的有源矩阵基板，按每个像素设置有薄膜晶体管(ThinFilm Transistor，以下称为“TFT”)等开关元件。作为这样的开关元件，以往广泛使用以非晶硅膜作为有源层(活性层)的TFT(以下称为“非晶硅TFT”)和以多晶硅膜作为有源层的TFT(以下称为“多晶硅TFT”)。
近年来，进行了使用非晶硅和多晶硅以外的材料作为TFT的有源层的材料的尝试。例如，在专利文献1中，记载有利用InGaZnO(包含铟、镓、锌的氧化物)等氧化物半导体膜形成TFT的有源层的液晶显示装置。将这样的TFT称为“氧化物半导体TFT”。
氧化物半导体TFT与非晶硅TFT相比能够以更高速度进行动作。此外，氧化物半导体膜能够利用比多晶硅膜更简便的工艺形成，也能够应用于需要大面积的装置。因此，氧化物半导体TFT，作为能够抑制制造工序数和制造成本地制作的高性能的有源元件，在显示装置等中的利用进一步发展。
此外，氧化物半导体的迁移率高，因此，即使与以往的非晶硅TFT相比使尺寸小型化也能够得到同等以上的性能。因此，如果使用氧化物半导体TFT制作有源矩阵基板，则能够使像素内的TFT的占有面积降低，使像素开口率提高。由此，能够抑制背光源的光量而进行明亮的显示，能够实现低消耗电力。
特别是在智能手机等中使用的小型·高精细的显示装置中，由于配线的最小宽度制限(工艺规则)等，提高像素的开口率并不容易。因此，如果能够使用氧化物半导体TFT提高像素开口率，则能够在抑制消耗电力的同时进行高精细的图像的显示。
此外，氧化物半导体TFT的截止泄露特性优异，因此，也能够利用使图像的改写频度降低而进行显示的方式。例如，在静止图像显示时等，能够进行动作使得以1秒1次的频度改写图像数据。这样的驱动方式被称为休止驱动或低频驱动方式等。通过利用休止驱动方式，能够大幅削减显示装置的消耗电力。
现有技术文献
专利文献
专利文献1：日本特开2012-134475号公报
专利文献2：国际公开第2011/024499号
专利文献3：日本特开2012-74681号公报
发明内容
发明要解决的技术问题
在液晶显示装置用的有源矩阵基板中，在显示区域内的各像素分别设置的TFT(以下，有时称为像素TFT)的源极电极与信号线连接，漏极电极与像素电极连接。在像素TFT导通时，通过信号线向像素电极施加像素电压。此外，在像素TFT截止的期间中，像素电压由液晶电容Clc和辅助电容Ccs等保持。
在像素TFT中，截止期间中的漏极电极的电位并不那么高。因此，在使用氧化物半导体TFT时，抑制截止漏电流比较容易。
另一方面，在一般的有源矩阵基板中，在显示区域的外侧设置有用于配置连接端子和驱动电路的边框区域。此外，已知有在边框区域中，在基板上单片地(一体地)形成栅极驱动器和源极驱动器等驱动电路的技术。这些单片驱动器例如包括使用多个TFT(以下，有时称为周边电路TFT)构成的移位寄存器。例如在专利文献2中公开了具备各自与栅极配线连接的多级移位寄存器的单片栅极驱动器的结构。
单片驱动器能够与像素TFT同时、即利用制作像素TFT的工艺制作。在像素TFT和周边电路TFT的有源层由氧化物半导体形成的情况下，能够使各TFT的尺寸比较小。因此，在窄的边框区域也能够设置包括多个周边电路TFT的单片驱动器。根据这样的结构，不需要像以往那样在基板上安装驱动器用的IC芯片，因此，能够削减部件个数和制造工序数。此外，因为能够在狭窄的区域配置驱动器，所以也能够实现边框区域的狭小化。
但是，本发明的发明人确认了：即使在使用氧化物半导体TFT作为周边电路TFT的情况下，当将TFT的尺寸(特别是沟道长度)设计得小时，存在截止泄漏特性恶化的情况。周边电路TFT中包括截止时相对于源极电位的漏极电位的大小(源极·漏极间电压)比像素TFT的情况大的周边电路TFT。因此，在周边电路TFT中产生在像素TFT中不成为问题的截止时的绝缘破坏，漏电流有可能增大。
作为提高TFT的截止泄漏特性的(即使TFT高耐压化的)技术，例如在专利文献3中公开了将栅极电极和漏极电极形成为偏置结构，使得降低栅极电极与漏极电极的重叠面积的结构。但是，在专利文献3中记载的TFT中，虽然能够期待高耐压化，但是因为栅极电极与漏极电极错开地配置，所以有可能导致导通电流减少。此外，因为需要辅助栅极电极，所以会引起TFT的面积增大，当将这样的结构应用于周边电路TFT时，存在难以实现窄边框的技术问题。
本发明是为了解决上述技术问题而做出的，其目的在于，提供具备耐压性优异的氧化物半导体TFT的有源矩阵基板。
用于解决技术问题的手段
本发明的实施方式的有源矩阵基板具有设置有多个像素的显示区域和设置在上述显示区域的外侧的边框区域，在上述边框区域设置有构成驱动电路的多个周边电路TFT，上述有源矩阵基板的特征在于，上述多个周边电路TFT各自具有：栅极电极；氧化物半导体层，该氧化物半导体层以在与上述栅极电极绝缘的状态下与上述栅极电极至少部分地重叠的方式配置；以及与上述氧化物半导体层连接的源极电极和漏极电极，在上述多个周边电路TFT中的至少一部分周边电路TFT中，非对称地形成有源极连接区域和漏极连接区域，其中，上述源极连接区域为上述氧化物半导体层与上述源极电极的连接区域，上述漏极连接区域为上述氧化物半导体层与上述漏极电极的连接区域。
在一个实施方式中，上述漏极连接区域的宽度比上述源极连接区域的宽度小。
在一个实施方式中，上述漏极连接区域的面积比上述源极连接区域的面积小。
在一个实施方式中，上述漏极电极的宽度比上述源极电极的宽度小。
在一个实施方式中，还具有绝缘层，该绝缘层介于上述氧化物半导体层与上述源极电极以及上述漏极电极之间，在与上述源极电极和上述漏极电极对应的位置形成有源极接触孔和漏极接触孔，上述源极电极和上述漏极电极分别在述源极接触孔和上述漏极接触孔的内部与上述氧化物半导体层连接，上述源极接触孔与上述漏极接触孔具有不同的形状。
在一个实施方式中，上述栅极电极设置在上述绝缘层之上。
在一个实施方式中，上述栅极电极设置在上述绝缘层之下。
在一个实施方式中，上述多个周边电路TFT包括：上述非对称地形成有上述源极连接区域和上述漏极连接区域的周边电路TFT；和对称地形成有上述源极连接区域和上述漏极连接区域的周边电路TFT。
在一个实施方式中，在上述非对称地形成有上述源极连接区域和上述漏极连接区域的周边电路TFT的截止期间，上述漏极电极被施加的电压为20V以上。
在一个实施方式中，上述氧化物半导体层包含选自In、Ga和Zn中的至少1种元素。
在一个实施方式中，上述氧化物半导体层包含In-Ga-Zn-O类半导体，上述In-Ga-Zn-O类半导体包含结晶部分。
发明效果
根据本发明的实施方式，能够在设置于有源矩阵基板的氧化物TFT中实现高耐压化，抑制截止漏电流。
附图说明
图1是表示比较例的氧化物半导体TFT的结构的平面图。
图2是表示本发明的实施方式1的有源矩阵基板的平面图。
图3是表示实施方式1的TFT的结构的图，(a)为平面图，(b)为沿(a)的x-x线的截面图。
图4是用于对图3的(a)和(b)所示的TFT的源极连接区域和漏极连接区域的宽度和面积的大小关系进行说明的平面图。
图5是表示源极·漏极非对称结构(S/D非对称)的情况和源极·漏极对称结构(S/D对称)的情况下的、相对于截止时的施加电压的大小的漏极电流(漏电流)的大小的图表。
图6是表示实施方式1的单片栅极驱动器的电路图。
图7是表示实施方式1的栅极驱动器中包含的双稳态电路的图。
图8是表示实施方式2的TFT的结构的图，(a)为平面图，(b)为沿(a)的x-x线的截面图。
图9是用于对图8的(a)和(b)所示的TFT的源极连接区域和漏极连接区域的宽度和面积的大小关系进行说明的平面图。
图10是表示实施方式3的TFT的结构的图，(a)为平面图，(b)为沿(a)的x-x线的截面图。
图11是用于对图10的(a)和(b)所示的TFT的源极连接区域和漏极连接区域的宽度和面积的大小关系进行说明的平面图。
图12是表示实施方式3的变形例的TFT的结构的平面图。
图13是表示实施方式4的TFT的结构的平面图，(a)和(b)分别表示不同的形态。
具体实施方式
以下，参照附图对本发明的实施方式的有源矩阵基板(TFT基板)进行说明，但是本发明并不限定于下述的实施方式。
本发明的实施方式的有源矩阵基板例如适合用于以纵向电场模式(例如VA(Vertical Alignment：垂直取向)、TN(Twisted Nematic：扭转向列))或横向电场模式(例如IPS(In Plane Switching：面内开关)、FFS(Fringe Field Switching：边缘场开关))进行动作的液晶显示装置。此外，也适合用于有机EL显示装置等其它显示装置。此外，在本发明的实施方式的有源矩阵基板中形成的TFT的结构，也能够应用于使用TFT构成的功率器件(例如电源电路、高电压I/O器件等)。
在本发明的实施方式的有源矩阵基板设置有显示区域和显示区域外侧的边框区域。在显示区域，呈矩阵状配置有多个像素，在多个像素中的每个像素设置有作为有源元件的像素TFT。此外，当在边框区域设置单片驱动器的情况下，在边框区域设置有构成单片驱动器的多个周边电路TFT。
在此，对在周边电路TFT可能产生的截止时的绝缘破坏进行说明。图1是表示设置在边框区域的比较例的TFT90(周边电路TFT)的平面图。TFT90可以包含在构成单片栅极驱动器的移位寄存器中，例如可以为其漏极与栅极配线连接的输出缓冲晶体管。
TFT90具有：栅极电极92；覆盖栅极电极92的栅极绝缘层(未图示)；和以隔着栅极绝缘层重叠在栅极电极92之上的方式设置的岛状的氧化物半导体层94。此外，源极电极96和漏极电极98分别与氧化物半导体层94连接。源极电极96和漏极电极98以在它们之间形成沟道区域94C的方式彼此相对且分离地配置。
如图1所示，源极电极96和漏极电极98分别作为横穿氧化物半导体层94的端部而呈直线状延伸的源极线6和漏极线8的一部分设置。在该结构中，源极线6与氧化物半导体层94的连接区域(以下，有时称为源极连接区域Rs)是与TFT90的源极电极96对应的区域，漏极线8与氧化物半导体层94的连接区域(以下，有时称为漏极连接区域Rd)是与TFT90的漏极电极98对应的区域。TFT90的沟道区域94C设置在源极连接区域Rs与漏极连接区域Rd之间，其沟道宽度与氧化物半导体层94的宽度实质上相同。
另外，在本说明书中，氧化物半导体层的宽度和沟道宽度是指，与从源极电极向漏极电极去的方向(有时称为沟道电流方向)正交的方向(有时称为宽度方向)上的、氧化物半导体层和沟道区域的尺寸。此外，沟道长度是指，与从源极电极向漏极电极去的方向平行的方向上的、沟道区域的尺寸。此外，在称为源极连接区域Rs(或源极电极)的宽度和漏极连接区域(或漏极电极)的宽度时，是指上述的宽度方向上的各自的尺寸。
为了使边框区域狭小，优选将多个TFT90尽可能密集地配置。如果采用像上述那样将源极电极96和漏极电极98作为源极线6和漏极线8的一部分设置的结构，则能够使各个TFT90的尺寸变小。因此，能够在比较狭窄的区域集中配置大量的TFT90。
但是，这样的结构的TFT90中，漏极电极98与氧化物半导体层94的重叠面积大，因此，在漏极电极侧的电位高时，在TFT截止时(在对栅极电压92施加的栅极电压Vg小于阈值电压Vth的状态下)有可能在源极·漏极间流动漏电流。
栅极驱动器中包含的周边电路TFT，包括与像素TFT相比在截止时被施加高的漏极电压的周边电路TFT。可认为，在TFT90的截止期间在漏极电极98侧施加有高电压的情况下，在氧化物半导体层94与漏极电极98之间产生静电电容耦合而使氧化物半导体层94的沟道区域94C活化，由此，漏电流增大。
为了提高TFT截止时的耐压性，可考虑使TFT的沟道宽度变窄，使沟道长度变长。但是，在该情况下，会产生导通电流容易降低的问题。此外，为了确保沟道长度，元件尺寸会变大，因此，栅极驱动器的布置面积增加，难以实现窄边框化。
因此，本发明的发明人考虑在周边电路TFT中使漏极电极与氧化物半导体层的连接区域(源极连接区域Rs)的宽度或面积比源极电极与氧化物半导体层的连接区域(漏极连接区域Rd)的宽度或面积小。该结构例如能够通过将漏极电极的宽度设定得比源极电极的宽度小来实现。在该情况下，与图1所示的以往的一般的周边电路TFT的结构不同，源极连接区域Rs与漏极连接区域Rd具有非对称的形状。在本说明书中，有时将这样的结构称为源极·漏极非对称结构。
通过这样使漏极连接区域的宽度和面积比源极连接区域的宽度和面积小，即使当在TFT截止时漏极侧被施加高的电压时，漏极电位对沟道电位的影响也降低，能够抑制漏电流。此外，因为能够不增加沟道长度而抑制漏电流，所以能够通过将TFT的尺寸设计得比较小来实现窄边框化。另外，源极连接区域的面积被充分地确保，而且，沟道长度比较短，因此，也能够防止导通电流的降低。
另外，可以在周边电路TFT中的特别需要高耐压化的TFT(即在截止时漏极电极被施加的电压比较大的TFT)有选择地应用上述的源极·漏极非对称结构，对其它TFT应用如图1所示的源极·漏极对称结构。
作为需要高耐压化的TFT，例如可以列举在构成单片栅极驱动器的移位寄存器中，漏极与如后述那样设计成通过自举导通的TFT(例如输出缓冲晶体管)的栅极连接的各种TFT。在仅在这样的特定的TFT中应用源极·漏极非对称结构的情况下，在单片栅极驱动器中，源极·漏极非对称结构的TFT和源极·漏极对称结构的TFT混合存在。
以下，对本发明的实施方式的有源矩阵基板的更具体的结构进行说明。
(实施方式1)
图2是示意性地表示实施方式1的有源矩阵基板100的整体结构的平面图。有源矩阵基板100具有：显示区域R1；和设置在显示区域R1的外侧的作为非显示区域的边框区域R2。在图2所示的方式中，边框区域R2作为位于显示区域R1的上侧和左侧的带状的区域设置。但是边框区域R2也可以以其它方式设置，例如可以仅设置在显示区域R1的下侧。
在显示区域R1中，多个像素Px呈矩阵状排列。各像素Px具备作为开关元件的像素TFT50。像素TFT50的栅极与沿水平方向(行方向)延伸的栅极总线2连接，像素TFT50的源极与沿垂直方向(列方向)延伸的源极总线4连接。此外，像素TFT50的漏极与像素电极连接。
此外，在边框区域R2中，在显示区域R1的左侧和上侧的带状区域分别设置有栅极驱动器110和源极驱动器120。在本实施方式中，栅极驱动器110为单片栅极驱动器，是利用用于制作像素TFT50等的制造工艺在基板上一体地形成的电路。另外，源极驱动器120可以与栅极驱动器110同样作为在基板上单片地形成的驱动器设置，也可以通过安装IC芯片来设置。
栅极驱动器110经由在行方向上排列的与多个像素Px共用地连接的栅极总线2，向像素TFT50的栅极电极供给栅极电压Vg。更详细而言，栅极驱动器110包括多个移位寄存器112，该多个移位寄存器112各自与沿行方向相互平行地延伸的多个栅极总线2分别连接，构成为在规定的定时向各行的每个像素Px依次供给栅极导通电压Vgh。
图3的(a)和(b)是表示构成栅极驱动器110的移位寄存器112中包含的多个TFT中的一部分TFT5(周边电路TFT)的结构的平面图和截面图。TFT5如后所述例如可以为构成移位寄存器112的多个TFT中的特别要求高耐压化的特定的TFT。
本实施方式的TFT5在绝缘基板10上具有栅极电极12、覆盖栅极电极12的栅极绝缘层20、和以隔着栅极绝缘层20重叠在栅极电极12之上的方式设置的岛状的氧化物半导体层14。此外，在氧化物半导体层14的上表面，连接有以彼此分离的方式设置的源极电极16和漏极电极18，在源极电极16与漏极电极18之间形成有氧化物半导体层14的沟道区域14C。在向栅极电极12施加导通电压Vgh时，TFT5成为导通状态，源极电极16与漏极电极18通过氧化物半导体层14电导通。
在TFT5中，源极电极16作为横穿氧化物半导体层14的左端部而沿垂直方向呈直线状延伸的源极线6(图2所示的源极总线4)的一部分设置。在该结构中，源极电极16为和源极线6与氧化物半导体层14的连接区域(源极连接区域Rs)对应的部分。此外，源极电极16(或源极连接区域Rs)的宽度与氧化物半导体层14的宽度相同。另外，在本实施方式的TFT5中，不仅在氧化物半导体层14之下存在栅极电极12，而且在源极线6之下也存在栅极电极12。
另一方面，漏极电极18与源极电极16不同，以位于氧化物半导体层14的宽度方向内侧的方式具有更窄的宽度地设置。漏极电极18具有朝向源极电极16从图中右侧向左侧突出的形状，在其前端部形成有与氧化物半导体层14连接的连接区域Rd。另外，虽然在图中未示出，但是与漏极电极18的和源极电极16侧相反的一侧连接的漏极线可以与源极线6平行地设置。该漏极线例如以不覆盖氧化物半导体层14的方式设置，但是也可以与氧化物半导体层14的右端部稍微重叠。
图4是用于对TFT5中的源极电极16(或源极连接区域Rs)的宽度Ws、漏极电极18(或漏极连接区域Rd)的宽度Wd、源极连接区域Rs的面积As、漏极连接区域Rd的面积Ad等的大小关系进行说明的图。
如图4所示，漏极连接区域Rd的宽度Wd比源极连接区域Rs的宽度Ws小。此外，漏极连接区域Rd的面积Ad比源极连接区域Rs的面积As小。利用这样的源极·漏极非对称结构，即使在漏极侧被施加高电压的情况下也能够抑制截止漏电流。
为了在防止导通电流降低的同时有效地抑制截止漏电流，漏极连接区域Rd的宽度Wd被设定为源极连接区域Rs的宽度Ws的例如0.5倍以上0.8倍以下。此外，漏极连接区域Rd的面积Ad被设定为源极连接区域Rs的面积As的例如0.5倍以上0.8倍以下。
在该结构中，在源极连接区域Rs与漏极连接区域Rd之间形成的有效的沟道区域14C，形成为以源极电极16的边缘为下底、以漏极电极18的边缘为上底的梯形状。在以通过沟道电流方向上的源极·漏极中央部并且与沟道电流方向正交的直线C分割该沟道区域14C时，与源极电极16侧的有效的沟道区域的面积Acs相比，漏极电极18侧的有效的沟道区域的面积Acd更小。
另外，为方便起见，上述的有效的沟道区域14C作为被源极连接区域Rs的边缘、漏极连接区域Rd的边缘和将它们的端部彼此连结的2条直线围成的梯形区域进行说明，但是实际上，氧化物半导体层14中的梯形区域附近的外侧部分也能够作为TFT5的沟道发挥作用。
图5针对在氧化物半导体TFT中采用源极·漏极非对称结构(S/D非对称：图3)的情况和采用源极·漏极对称结构(S/D对称：图1)的情况，分别表示出截止时(Vg＝0)相对于源极电压或漏极电压的大小的、漏极电流的大小(即漏电流的大小)。将图5中用虚线表示的图表(S/D非对称)和用实线表示的图表(S/D对称)进行比较可知，采用S/D非对称时漏电流被抑制。
接着，参照图6和图7对图2所示的栅极驱动器110的结构例进行说明。另外，在国际公开第2011/024499号(专利文献2)中记载有与图6和图7所示的栅极驱动器110同样的结构。为了参考，在本说明书中援用国际公开第2011/024499号的全部公开内容。
图6是表示栅极驱动器110的电路结构例的图。如图所示，栅极驱动器110由多级移位寄存器112构成。各级移位寄存器112与像素矩阵的各行对应。
移位寄存器112包括2a个双稳态电路，各个双稳态电路构成为能够通过触发信号来切换输出2个稳定状态中的一个稳定状态。在各个双稳态电路中设置有：接收4相的时钟信号CKA、CKB、CKC、CKD的输入端子；接收置位信号S的输入端子；接收复位信号R的输入端子；接收清除信号CLR的输入端子；接收低电位的直流电压VSS的输入端子；和输出状态信号Q的输出端子。
此外，在边框区域中的外周部分，设置有栅极时钟信号(第一栅极时钟信号CK1、第二栅极时钟信号CK1B、第三栅极时钟信号CK2和第四栅极时钟信号CK2B)用的主干配线、低电位的直流电压VSS用的主干配线、清除信号CLR用的主干配线。
图7是表示双稳态电路112A(移位寄存器112的1级的结构)的更详细结构的电路图。如图7所示，双稳态电路112A包括10个薄膜晶体管(MA、MB、MI、MF、MJ、MK、ME、ML、MN和MD)和电容器CAP1。此外，该双稳态电路112A包括接收时钟信号CKA、CKB、CKC、CKD的输入端子、接收置位信号S的输入端子、接收复位信号R的输入端子、接收清除信号CLR的输入端子、和输出状态信号Qn的输出端子OUT。
薄膜晶体管MB的源极端子、薄膜晶体管MA的漏极端子、薄膜晶体管MJ的栅极端子、薄膜晶体管ME的漏极端子、薄膜晶体管ML的漏极端子、薄膜晶体管MI的栅极端子和电容器CAP1的一端相互连接。另外，为方便起见，将它们相互连接的配线部称为“第一节点”，在图中用符号N1表示。
此外，薄膜晶体管MJ的漏极端子、薄膜晶体管MK的漏极端子、薄膜晶体管MF的源极端子和薄膜晶体管ME的栅极端子相互连接。另外，为方便起见，将它们相互连接的配线部称为“第二节点”，在图中用符号N2表示。
在该结构中，图左侧所示的薄膜晶体管MA在清除信号CLR成为高电平时，将第一节点N1的电位设定为低电平。另一方面，薄膜晶体管MB在置位信号S成为高电平时，将第一节点N1的电位设定为高电平。
此外，图右侧所示的薄膜晶体管MI作为输出缓冲晶体管发挥作用，在第一节点N1的电位成为高电平时，将第一时钟信号CKA的电位提供给输出端子。此外，图中央上部所示的薄膜晶体管MF在第三时钟信号CKC成为高电平时，使第二节点N2的电位为高电平。
薄膜晶体管MJ在第一节点N1的电位成为高电平时使第二节点N2的电位为低电平。在与该双稳态电路112A的输出端子OUT连接的栅极总线被选择的期间中，当第二节点N2成为高电平，薄膜晶体管ME成为导通状态时，第一节点N1的电位降低，薄膜晶体管MI成为截止状态。为了防止这样的现象，设置有薄膜晶体管MJ。
薄膜晶体管MK在第四时钟信号CKD成为高电平时使第二节点N2的电位为低电平。如果没有设置薄膜晶体管MK，则在选择期间以外的期间中，第二节点N2的电位总是成为高电平，持续对薄膜晶体管ME施加偏压。如此，则薄膜晶体管ME的阈值电压上升，薄膜晶体管ME不能作为开关充分地发挥作用。为了防止这样的现象，设置有薄膜晶体管MK。
薄膜晶体管ME在第二节点N2的电位成为高电平时使第一节点N1的电位为低电平。薄膜晶体管ML在复位信号R成为高电平时使第一节点N1的电位为低电平。薄膜晶体管MN在复位信号R成为高电平时使输出端子的电位为低电平。薄膜晶体管MD在第二时钟CKB成为高电平时使输出端子OUT的电位为低电平。电容器CAP1在与该双稳态电路112A的输出端子OUT连接的栅极总线被选择的期间中作为用于将第一节点N1的电位维持在高电平的补偿电容发挥作用。
在该结构中，图7所示的第一节点N1是电位通过自举被提高至电源电压以上的节点。另外，在本电路结构中，自举是指以下的动作：在使输出缓冲晶体管MI导通时，利用通过由输出缓冲晶体管MI的源极电位的上升引起的寄生电容进行的向栅极端子的电压施加和在电容器CAP1的蓄电，在将栅极电压提升至超过置位信号S的电位的状态下使输出缓冲晶体管MI导通。
将第一节点N1下拉的薄膜晶体管MA、ME、ML的漏极侧与第一节点N1连接，源极侧与VSS连接。在自举动作时，第一节点N1成为高电压时，上述的各薄膜晶体管MA、ME、ML为截止状态，而且漏极-源极间被施加高电压。此时，如果各薄膜晶体管MA、ME、ML的沟道长度短、截止耐压低，则不能保持正常的截止状态，其结果是，有可能第一节点N1电位降低，驱动器的选择/非选择动作失败。
此外，输出缓冲晶体管MI的漏极端子被输入DUTY比(占空比)为50％的时钟信号CKA，但是在该级没有被选择的情况下，不将时钟信号CKA作为状态信号Qn输出。在该晶体管MI的截止耐压低的情况下，在非选择时，时钟信号CKA的电压也被作为状态信号Qn输出，成为误动作的主要原因。
因此，对上述那样的薄膜晶体管要求高耐压，但是，如果使沟道长度变长则薄膜晶体管的截止耐压处于上升的趋势，容易确保驱动器的动作，另一方面，薄膜晶体管的面积增加，从而栅极驱动器的布置面积增加。这会导致显示面板的外形尺寸的增加，不能满足器件的小型化的要求。
因此，对要求截止耐压性的薄膜晶体管，应用使用图3和图4说明的本实施方式的TFT5的结构(源极·漏极非对称结构)。由此，能够不使器件大型化而提高截止耐压。另外，对不是特别需要截止耐压性的薄膜晶体管MD、MF、MN等，也可以应用图1所示的比较例的TFT90的结构。
以上，对单片栅极驱动器110的例示的结构进行了说明，但是也可以具有其它结构，这是不言而喻的。在该情况下也是，对在单片栅极驱动器中在截止时漏极侧有可能被施加高电压的任意的TFT应用上述的源极·漏极非对称结构即可。例如，优选对在截止时漏极侧被施加的电压可能为20V～60V的TFT应用源极·漏极非对称结构。
以下，参照图3的(a)和(b)对本实施方式的周边电路TFT5的制造方法进行说明。该周边电路TFT5能够利用应用于设置在显示区域R1的像素TFT50(参照图2)的制造工艺来制作。
首先，在基板10上形成栅极电极12。更具体而言，在玻璃基板上，利用溅射装置以100～300nm的厚度形成成为栅极电极的金属膜(Mo、Ti、Al、Ta、Cr、Au等)。该金属膜可以具有叠层结构(例如Ti/Al/Ti)。成膜后，通过利用光刻法对金属膜进行图案化，能够得到栅极电极12等。
接着，形成栅极绝缘层20。更具体而言，通过利用等离子体CVD装置在300～400℃的温度以300～400nm的厚度形成硅氧化膜SiO2或硅氮化膜SiNx而得到栅极绝缘层20。栅极绝缘层20也可以具有SiO2与SiNx的叠层结构。
接着，形成作为有源层的氧化物半导体层14。更具体而言，利用溅射装置在200～400℃的温度以40～50nm的厚度形成由氧化物半导体(In-Ga-Zn-O类半导体、In-Zn-O类半导体、ZnO类半导体等)构成的薄膜。然后，可以将不活泼的氩气Ar(流量：100～300sccm)与氧气O2(流量：5～20sccm)导入溅射装置。另外，氧化物半导体膜也可以不利用溅射法而利用涂敷工艺以40～50nm的厚度形成。成膜后，利用光刻法对氧化物半导体膜进行图案化，能够得到成为各TFT的有源层的岛状的氧化物半导体层14。氧化物半导体层14的宽度方向的尺寸例如被设定为5μm～50μm，沟道电流方向的尺寸例如被设定为10μm～20μm。
接着，形成源极·漏极电极16、18。更具体而言，利用溅射装置以100～300nm的厚度形成金属膜(Mo、Ti、Al、Ta、Cr、Au等)，利用光刻法对该金属膜进行图案化，由此得到源极·漏极电极16、18。在该工序中，TFT5完成。另外，金属膜也可以具有叠层结构(例如Ti/Al/Ti)。
此时，如已使用图4说明的那样，适当选择源极·漏极电极16、18的形状和配置，使得漏极连接区域Rd的宽度和面积比源极连接区域Rs的宽度和面积小。因此，在光刻法中，例如在使用由感光性树脂构成的抗蚀剂进行金属膜的蚀刻的情况下，适当地选择决定抗蚀剂图案的掩模的图案和对准即可。
具体而言，源极连接区域Rs的宽度(在本实施方式中与氧化物半导体层14的宽度相同)例如可以为5μm～50μm，漏极连接区域Rd的宽度例如可以为2.5μm～40μm。此外，源极·漏极间的间隔(即TFT5的沟道长度)例如可以为5μm～15μm。
然后，根据需要形成作为覆盖TFT5的保护层的钝化层(未图示)。更具体而言，利用等离子体CVD装置在200～300℃的温度以200～300nm的厚度形成氧化膜SiO2或氮化膜SiNx。保护层也可以具有SiO2与SiNx的叠层结构。
然后，在200～400℃的温度，在干燥空气或大气中进行1～2小时的热处理。通过该热处理，能够提高TFT5的元件特性。
以上说明的用于制作TFT5的工艺，与制作像素TFT50的工艺相同，像素TFT50的对应的各构成要素也能够通过上述的各工艺形成。
另外，为了制作有源矩阵基板100，可以在上述的热处理工序之后，在显示区域R1进行例如形成有机层间绝缘膜的工序、形成透明共用电极的工序、以及隔着绝缘层形成像素电极的工序等。这些工序能够利用公知的方法进行，因此在此省略说明。
此外，上述的氧化物半导体层14例如包括In-Ga-Zn-O类的半导体(以下，简称为“In-Ga-Zn-O类半导体”)。在此，In-Ga-Zn-O类半导体为In(铟)、Ga(镓)、Zn(锌)的三元类氧化物，In、Ga和Zn的比例(组成比)没有特别限定，例如包括In:Ga:Zn＝2:2:1、In:Ga:Zn＝1:1:1、In:Ga:Zn＝1:1:2等。在本实施方式中，氧化物半导体层14可以为例如以In:Ga:Zn＝1:1:1的比例包含In、Ga、Zn的In-Ga-Zn-O类半导体层。
具有In-Ga-Zn-O类半导体层的TFT具有高的迁移率(与a-Si TFT相比超过20倍)和低的漏电流(与a-Si TFT相比小于百分之一)，因此，适合用作驱动TFT和像素TFT。如果使用具有In-Ga-Zn-O类半导体层的TFT，则能够大幅削减显示装置的消耗电力。
In-Ga-Zn-O类半导体可以为非晶，也可以包含结晶部分。作为结晶In-Ga-Zn-O类半导体，优选c轴与层面大致垂直地取向的结晶In-Ga-Zn-O类半导体。这样的In-Ga-Zn-O类半导体的结晶结构例如在日本特开2012-134475号公报(专利文献1)中公开。为了参考，在本说明书中援用日本特开2012-134475号公报的全部公开内容。
氧化物半导体层14可以包含其它的氧化物半导体来代替In-Ga-Zn-O类半导体。例如可以包含Zn-O类半导体(ZnO)、In-Zn-O类半导体(IZO(注册商标))、Zn-Ti-O类半导体(ZTO)、Cd-Ge-O类半导体、Cd-Pb-O类半导体、CdO(氧化镉)、Mg-Zn-O类半导体、In-Sn-Zn-O类半导体(例如In2O3-SnO2-ZnO)、In-Ga-Sn-O类半导体等。
在使用以上说明的本实施方式的有源矩阵基板100制作液晶面板的情况下，可以采用在有源矩阵基板100之外另外准备对置基板，在有源矩阵基板100与对置基板之间设置液晶层的结构。
对置基板例如在纵向电场模式的情况下通过在玻璃基板上设置由透明导电膜(例如厚度100nm的ITO膜)形成的对置电极而得到。此外，在进行彩色显示的情况下，可以在对置基板上设置例如RGB三色的彩色滤光片。此外，也可以在对置基板上设置有用于维持对置基板与有源矩阵基板100的间隙的感光间隔物。另外，彩色滤光片和感光间隔物也可以设置在有源矩阵基板100上。
此外，为了制作液晶面板，例如可以在使用配置在外周部的环状的密封件将有源矩阵基板100和对置基板空出间隙地贴合后，在由密封件包围的基板间的空隙中注入液晶材料。除此以外，也可以在将密封件和感光间隔物设置在对置基板上之后，滴下液晶材料，然后将有源矩阵基板100与对置基板贴合来制作液晶面板。另外，在使用1块母玻璃制造多个液晶面板的情况下，进行用于分割成各液晶面板的切断工序。
此外，在制作透射型的液晶显示装置的情况下，在上述的液晶面板的背面(TFT基板侧)设置背光源单元。背光源单元中可以设置有扩散膜等各种光学元件。
另外，在本申请人提出的国际公开第2014/069260号中记载有在像素TFT50中采用源极·漏极非对称结构的例子。在本实施方式的有源矩阵基板100中，可以在周边电路TFT5中应用上述的源极·漏极非对称结构，并且在像素TFT50中也应用源极·漏极非对称结构。
(实施方式2)
以下，对实施方式2的有源矩阵基板进行说明。本实施方式2的有源矩阵基板与实施方式1的有源矩阵基板100的主要不同点在于，在构成单片栅极驱动器的至少一部分TFT52(周边电路TFT)中，采用栅极电极12配置在氧化物半导体层14的上层的顶栅型的TFT结构。另外，在以下的说明中，对与实施方式1的有源矩阵基板100相同的构成要素标注相同的参照符号，避免说明的重复。
图8的(a)和(b)是表示本实施方式的有源矩阵基板中，构成单片栅极驱动器的移位寄存器具备的多个TFT中的一部分TFT52(周边电路TFT)的结构的平面图和截面图。TFT52可以为构成移位寄存器的多个TFT中的特别要求高耐压化的特定的TFT。
TFT52在绝缘基板10上具有缓冲层11(例如，厚度100～300nm的SiO2膜或SiNx膜)、岛状的氧化物半导体层14、覆盖氧化物半导体层14的栅极绝缘层20、和以隔着栅极绝缘层20与氧化物半导体层14重叠的方式设置的栅极电极12。此外，以覆盖栅极电极12的方式设置有层间绝缘层22(例如，厚度200～300nm的SiO2膜或SiNx膜)。
此外，在层间绝缘层22之上设置有漏极电极16和源极电极18。漏极电极16和源极电极18分别通过以贯通栅极绝缘层20和层间绝缘层22的方式设置的源极接触孔CHS和漏极接触孔CHD与氧化物半导体层14的上表面连接。
在TFT52中，在源极接触孔CHS内形成有源极电极16与氧化物半导体层14的连接区域(源极连接区域Rs)，在漏极接触孔CHD内，形成有漏极电极18与氧化物半导体层14的连接区域(漏极连接区域Rd)。另外，源极电极16和漏极电极18可以为沿宽度方向延伸的源极线6和漏极线8的一部分。
源极连接区域Rs和漏极连接区域Rd在氧化物半导体层14的两端部以彼此分离的方式形成，在源极连接区域Rs与漏极连接区域Rd之间形成有氧化物半导体层14的沟道区域14C。
图9是用于对TFT52中的源极连接区域Rs的宽度Ws、漏极连接区域Rd的宽度Wd、源极连接区域Rs的面积As、漏极连接区域Rd的面积Ad等的大小关系进行说明的图。
如图9所示，与实施方式1的TFT5同样，漏极连接区域Rd的宽度Wd比源极连接区域Rs的宽度Ws小。此外，漏极连接区域Rd的面积Ad比源极连接区域Rs的面积As小。另外，与实施方式1的TFT5同样，在以中央直线C分割沟道区域14C时，与源极电极16侧的有效的沟道区域的面积Acs相比，漏极电极18侧的有效的沟道区域的面积Acd更小。
与实施方式1的TFT5同样，为了在防止导通电流降低的同时有效地抑制截止漏电流，漏极连接区域Rd的宽度Wd被设定为源极连接区域Rs的宽度Ws的例如0.5倍以上0.8倍以下。
此外，在本实施方式中，氧化物半导体层14的宽度与源极连接区域Rs的宽度Ws可以不同。典型地，决定源极接触孔CHS的形状，使得源极连接区域Rs的宽度Ws比氧化物半导体层14的宽度小。但是，也可以使源极接触孔CHS的宽度比氧化物半导体层14的宽度大，在该情况下，源极连接区域Rs的宽度Ws与氧化物半导体层14的宽度相同。
这样，在顶栅型的TFT52中，通过采用源极·漏极非对称结构，也能够抑制漏极侧被施加高电压的情况下的截止漏电流。另外，对本实施方式的TFT52，也与图5所示的图表同样确认了：在使用源极·漏极非对称结构(S/D非对称)的情况下，与使用源极·漏极对称结构(S/D对称)的情况相比，截止漏电流降低。
以下，参照图8的(a)和(b)说明TFT52的制造工艺。
首先，在绝缘基板10上形成缓冲层11。缓冲层11例如通过利用等离子体CVD装置在200～300℃的温度形成厚度100～300nm的SiO2膜或SiNx膜而得到。
接着，利用与实施方式1的TFT5同样的工艺形成氧化物半导体层14。进一步，利用与TFT5同样的工艺在氧化物半导体层14上形成栅极绝缘层20。进一步，利用与TFT5同样的工艺，以隔着栅极绝缘层20与氧化物半导体层14重叠的方式形成栅极电极12。
然后，形成层间绝缘层22。更具体而言，通过使用等离子体CVD装置在200～300℃的温度以200～300nm的厚度形成SiO2膜或SiNx膜而得到层间绝缘层22。层间绝缘层22也可以为SiO2膜与SiNx膜的叠层结构。
然后，通过进行光刻工序和干式或湿式蚀刻，形成贯通层间绝缘层22和栅极绝缘层20的一对接触孔CHS、CHD。此时，形成各接触孔CHS、CHD，使得漏极接触孔CHD的面积和宽度比源极接触孔CHS的面积和宽度小。
然后，利用与TFT5同样的工艺形成源极电极16和漏极电极18。源极电极16和漏极电极18也可以作为源极线6和漏极线8的一部分形成。源极电极16和漏极电极18以分别完全覆盖源极接触孔CHS和漏极接触孔CHD的方式设置。在该工序中，源极电极16在源极接触孔CHS的内部与氧化物半导体层14连接而形成源极连接区域Rs，漏极电极18在漏极接触孔CHD的内部与氧化物半导体层14连接而形成漏极连接区域Rs。
源极连接区域Rs的宽度和面积由源极接触孔CHS的尺寸决定，漏极连接区域Rd的宽度和面积由漏极接触孔CHD的尺寸决定。因为如上述那样设定各接触孔的尺寸，所以漏极连接区域Rd的宽度和面积比源极连接区域Rs的宽度和面积小。
然后，可以进行与TFT5同样的热处理，由此，能够提高TFT52的元件特性。
以上说明的用于制作TFT52的工艺，与制作在显示区域形成的像素TFT的工艺相同，像素TFT的对应的各构成要素也能够利用上述的各工艺形成。在本实施方式中，制作成像素TFT也与周边电路TFT52同样地具有顶栅型的TFT结构。
(实施方式3)
以下，对实施方式3的有源矩阵基板进行说明。本实施方式3的有源矩阵基板与实施方式1的有源矩阵基板100的主要不同点在于，在构成单片栅极驱动器的至少一部分TFT53(周边电路TFT)中，在氧化物半导体层14的上层设置有蚀刻阻挡层24。另外，在以下的说明中，对与TFT基板100相同的构成要素标注相同的参照符号，避免说明的重复。
图10的(a)和(b)是表示本实施方式的有源矩阵基板中构成单片栅极驱动器的移位寄存器具备的多个TFT中的一部分TFT53(周边电路TFT)的结构的平面图和截面图。TFT53可以为构成移位寄存器的多个TFT中的特别要求高耐压化的特定的TFT。
TFT53在绝缘基板10上具有栅极电极12、覆盖栅极电极12的栅极绝缘层20、和以隔着栅极绝缘层20重叠在栅极电极12之上的方式设置的岛状的氧化物半导体层14。
此外，在氧化物半导体层14之上，设置有由SiO2等形成的蚀刻阻挡层24。设置蚀刻阻挡层24是用于在后述的源极·漏极形成工序中对金属膜进行图案化时，防止在氧化物半导体层14的沟道区域14C产生蚀刻损伤。
在图10的(a)和(b)所示的方式中，蚀刻阻挡层24以将氧化物半导体层14整体地覆盖的方式设置。但是，以贯通蚀刻阻挡层24的方式，在与氧化物半导体层14的左端部对应的位置形成有源极接触孔CHS，在与右端部对应的位置形成有漏极接触孔CHD。源极接触孔CHS的宽度和面积形成得比漏极接触孔CHD的宽度和面积大。
以彼此分离的方式设置的源极电极16和漏极电极18，通过该源极接触孔CHS和漏极接触孔CHD与氧化物半导体层14连接。在该结构中，在源极接触孔CHS内形成有源极电极16与氧化物半导体层14的连接区域(源极连接区域Rs)，在漏极接触孔CHD内，形成有漏极电极18与氧化物半导体层14的连接区域(漏极连接区域Rd)。另外，源极电极16和漏极电极18可以为沿垂直方向延伸的源极线6和漏极线8的一部分。
源极连接区域Rs和漏极连接区域Rd在氧化物半导体层14的两端部以彼此分离的方式形成，在源极连接区域Rs与漏极连接区域Rd之间形成有氧化物半导体层14的沟道区域14C。
图11是用于对TFT53中的源极连接区域Rs的宽度Ws、漏极连接区域Rd的宽度Wd、源极连接区域Rs的面积As、漏极连接区域Rd的面积Ad等的关系进行说明的图。
如图11所示，在本实施方式中，漏极连接区域Rd的宽度Wd也比源极连接区域Rs的宽度Ws小。此外，漏极连接区域Rd的面积Ad也比源极连接区域Rs的面积As小。另外，与实施方式2的TFT52同样，在以中央直线C分割沟道区域14C时，与源极电极16侧的有效的沟道区域的面积Acs相比，漏极电极18侧的有效的沟道区域的面积Acd更小。
这样，通过在具有蚀刻阻挡层24的TFT53中采用源极·漏极非对称结构，也能够在漏极侧被施加高电压的情况下抑制截止漏电流。另外，对本实施方式的TFT53，也与图5所示的图表同样确认了：在使用源极·漏极非对称结构(S/D非对称)的情况下，与使用源极·漏极对称结构(S/D对称)的情况相比，截止漏电流降低。
以下，参照图10说明TFT53的制造工艺。
利用与实施方式1的TFT5同样的工艺，在绝缘基板10上形成栅极电极12、栅极绝缘层20、氧化物半导体层14。
然后，以至少覆盖成为氧化物半导体层14的沟道区域的部分的方式形成蚀刻阻挡层24。更具体而言，使用等离子体CVD装置在300～400℃的温度以100～400nm的厚度形成SiO2膜，使用光刻法在SiO2膜设置一对接触孔CHS、CHD，由此能够得到蚀刻阻挡层24。此时，形成各接触孔CHS、CHD使得漏极接触孔CHD的面积和宽度比源极接触孔CHS的面积和宽度小。
然后，利用与TFT5同样的工艺形成源极电极16和漏极电极18。源极电极16和漏极电极18作为源极线6和漏极线8的一部分，以分别完全覆盖源极接触孔CHS和漏极接触孔CHD的方式设置。在该工序中，源极电极16在源极接触孔CHS的内部与氧化物半导体层14连接而形成源极连接区域Rs，漏极电极18在漏极接触孔CHD的内部与氧化物半导体层14连接而形成漏极连接区域Rs。
源极连接区域Rs的宽度和面积由源极接触孔CHS的尺寸决定，漏极连接区域Rd的宽度和面积由漏极接触孔CHD的尺寸决定。因为如上述那样设定各接触孔的尺寸，所以漏极连接区域Rd的宽度和面积比源极连接区域Rs的宽度和面积小。
然后，根据需要，可以与实施方式1的TFT5同样地设置保护层(未图示)。保护层通过利用等离子体CVD装置在200～300℃的温度以200～300nm的厚度形成氧化膜SiO2或氮化膜SiNx而形成。保护膜也可以为SiO2与SiNx的叠层结构。另外，可以进行与实施方式1的TFT5同样的热处理，由此，能够提高TFT53的元件特性。
以上说明的用于制作TFT53的工艺与制作在显示区域形成的像素TFT的工艺相同，像素TFT的对应的各构成要素也能够利用上述的各工艺形成。在本实施方式中，在像素TFT也与周边电路TFT53同样地设置有蚀刻阻挡层24，对氧化物半导体层的沟道区域的蚀刻损伤被降低。
以下，参照图12对本实施方式的变形例的有源矩阵基板进行说明。
如图12所示，在设置在变形例的有源矩阵基板上的TFT53’(周边电路TFT)中，以覆盖氧化物半导体层14的至少沟道部分14C的方式呈岛状设置有蚀刻阻挡层24’。但是，该岛状的蚀刻阻挡层24’在源极侧和漏极侧具有不同的非对称的形状。
更具体而言，在变形例的TFT53’中，岛状的蚀刻阻挡层24’设置成覆盖氧化物半导体层14的沟道区域14C，但是将氧化物半导体层14的端部露出。源极电极16和漏极电极18形成为覆盖蚀刻阻挡层24’的各个横侧边缘，在氧化物半导体层14的露出部分形成有连接区域Rs和Rd。
在此，为了形成非对称的连接区域Rs和Rd，蚀刻阻挡层24’在源极侧和漏极侧具有不同的边缘形状。更具体而言，在源极侧形成有横穿氧化物半导体层的直线状的边缘，而在漏极侧，在边缘形成有使氧化物半导体层部分地露出的矩形的缺口部。通过将漏极电极18与在该缺口部露出的氧化物半导体层14连接，能够得到与源极侧相比，宽度和面积小的漏极连接区域。
(实施方式4)
以下，对实施方式4的有源矩阵基板进行说明。本实施方式4的有源矩阵基板与实施方式1的有源矩阵基板100的主要不同点在于，在构成单片栅极驱动器的至少一部分TFT54a、54b(周边电路TFT)中，使用在源极侧和漏极侧具有非对称的平面形状的氧化物半导体层14’。另外，在以下的说明中，对与TFT基板100相同的构成要素标注相同的参照符号，避免说明的重复。
图13的(a)是表示本实施方式的有源矩阵基板的周边电路TFT54a的结构的平面图。TFT54a可以为单片栅极驱动器中包含的多个TFT中的特别要求高耐压化的特定的TFT。
TFT54a为底栅型的TFT，与实施方式1的TFT5同样，在绝缘基板上具有栅极电极12、栅极绝缘层、氧化物半导体层14’。在此，氧化物半导体层14’具有梯形的平面形状，该梯形具有与沟道宽度方向大致平行的上底和下底。
在TFT54a中，源极线6以覆盖氧化物半导体层14’的下底的方式，与沟道宽度方向平行地呈直线状延伸。源极线6中的与氧化物半导体层14’连接的部分作为源极电极16发挥作用，在该部分形成有源极连接区域Rs。
此外，漏极线8以覆盖氧化物半导体层14’的上底的方式，与沟道宽度方向平行地呈直线状延伸。漏极线8中的与氧化物半导体层14’连接的部分作为漏极电极18发挥作用，在该部分形成有漏极连接区域Rd。
通过这样将氧化物半导体层14’的平面形状设置成在源极侧和漏极侧非对称的梯形，能够使漏极连接区域Rd的宽度和面积比源极连接区域Rs的宽度和面积小。
图13的(b)是表示本实施方式的变形例的周边电路TFT54b的结构的平面图。在图13的(b)所示的变形例中，氧化物半导体层14’具有横向T字型(凸型)的平面形状，沿沟道宽度方向延伸的T字型的上边部分与源极线6连接，T字型的突出部分与漏极线8连接。在这样的结构中，也能够使漏极连接区域Rd的宽度和面积比源极连接区域Rs的宽度和面积小。
通过如以上那样使氧化物半导体层14’的形状为在源极侧和漏极侧非对称的形状，能够将源极线6与漏极线8比较接近地配置。在本实施方式中，能够不将氧化物半导体层14与源极电极16和漏极电极18经由在介于它们之间的绝缘层设置的面积不同的一对接触孔连接(实施方式2和3)，而将呈直线状延伸的源极线6与漏极线8的一部分作为源极电极16和漏极电极18使用。因此，能够省去在氧化物半导体层14’与源极电极、漏极电极16、18之间设置绝缘层的工艺，此外，能够将元件尺寸设定得更小。
另外，如本实施方式4那样使氧化物半导体层14’为源极·漏极非对称形状的结构，也能够与上述的实施方式1～3中说明的TFT组合使用。
产业上的可利用性
本发明的实施方式的有源矩阵基板例如适合应用于液晶显示装置等显示装置。此外，能够用于在使用氧化物半导体TFT构成的各种器件中，抑制要求高耐压化的TFT的截止漏电流。
符号说明
2 栅极总线
4 源极总线
5 TFT(周边电路TFT)
6 源极线
8 漏极线
10 基板
11 缓冲层
12 栅极电极
14 氧化物半导体层
16 源极电极
18 漏极电极
20 栅极绝缘层
22 层间绝缘层
24 蚀刻阻挡层
100 有源矩阵基板
110 栅极驱动器
112 移位寄存器
112A 双稳态电路
120 源极驱动器
CHS 源极接触孔
CHD 漏极接触孔
R1 显示区域
R2 边框区域
Rs 源极连接区域
Rd 漏极连接区域

Claims (12)

1.一种有源矩阵基板，其具有设置有多个像素的显示区域和设置在所述显示区域的外侧的边框区域，在所述边框区域设置有构成驱动电路的多个周边电路TFT，所述有源矩阵基板的特征在于：
所述多个周边电路TFT各自具有：栅极电极；氧化物半导体层，该氧化物半导体层以在与所述栅极电极绝缘的状态下与所述栅极电极至少部分地重叠的方式配置；以及与所述氧化物半导体层连接的源极电极和漏极电极，
所述多个周边电路TFT包含第一周边电路TFT和第二周边电路TFT，
所述第一周边电路TFT中，非对称地形成有源极连接区域和漏极连接区域，其中，所述源极连接区域为所述氧化物半导体层与所述源极电极的连接区域，所述漏极连接区域为所述氧化物半导体层与所述漏极电极的连接区域，且所述漏极连接区域的宽度比所述源极连接区域的宽度小，
所述第二周边电路TFT中，对称地形成有所述源极连接区域和所述漏极连接区域的周边电路TFT，
所述第一周边电路TFT中，所述源极电极和所述漏极电极分别是横穿所述氧化物半导体层的端部而延伸的源极线和漏极线的一部分，所述氧化物半导体层的平面形状在所述源极电极侧和所述漏极电极侧为非对称。
2.如权利要求1所述的有源矩阵基板，其特征在于：
在所述第一周边电路TFT中，所述漏极连接区域的面积比所述源极连接区域的面积小。
3.如权利要求1或2所述的有源矩阵基板，其特征在于：
在所述第一周边电路TFT的截止期间，所述漏极电极被施加的电压为20V以上。
4.如权利要求1或2所述的有源矩阵基板，其特征在于：
所述多个周边电路TFT各自的所述氧化物半导体层包含选自In、Ga和Zn中的至少1种元素。
5.如权利要求4所述的有源矩阵基板，其特征在于：
所述多个周边电路TFT各自的所述氧化物半导体层包含In-Ga-Zn-O类半导体，所述In-Ga-Zn-O类半导体包含结晶部分。
6.一种有源矩阵基板，其具有设置有多个像素的显示区域和设置在所述显示区域的外侧的边框区域，在所述边框区域设置有构成驱动电路的多个周边电路TFT，所述有源矩阵基板的特征在于：
所述多个周边电路TFT各自具有：栅极电极；氧化物半导体层，该氧化物半导体层以在与所述栅极电极绝缘的状态下与所述栅极电极至少部分地重叠的方式配置；以及与所述氧化物半导体层连接的源极电极和漏极电极，
所述多个周边电路TFT包含第一周边电路TFT，
所述第一周边电路TFT中，非对称地形成有源极连接区域和漏极连接区域，其中，所述源极连接区域为所述氧化物半导体层与所述源极电极的连接区域，所述漏极连接区域为所述氧化物半导体层与所述漏极电极的连接区域，且所述漏极连接区域的宽度比所述源极连接区域的宽度小，
所述第一周边电路TFT还具有绝缘层，该绝缘层介于所述氧化物半导体层与所述源极电极以及所述漏极电极之间，在与所述源极电极和所述漏极电极对应的位置形成有源极接触孔和漏极接触孔，
所述源极电极和所述漏极电极分别是横穿所述氧化物半导体层的端部而延伸的源极线和漏极线的一部分，并且在所述源极接触孔和所述漏极接触孔的内部与所述氧化物半导体层连接，
所述源极接触孔与所述漏极接触孔具有不同的形状。
7.根据权利要求6所述的有源矩阵基板，其特征在于：
在所述第一周边电路TFT中，所述漏极连接区域的面积比所述源极连接区域的面积小。
8.如权利要求6或7所述的有源矩阵基板，其特征在于：
所述第一周边电路TFT中，所述栅极电极设置在所述绝缘层之上。
9.如权利要求6或7所述的有源矩阵基板，其特征在于：
所述第一周边电路TFT中，所述栅极电极设置在所述绝缘层之下。
10.如权利要求6或7所述的有源矩阵基板，其特征在于：
在所述第一周边电路TFT的截止期间，所述漏极电极被施加的电压为20V以上。
11.如权利要求6或7所述的有源矩阵基板，其特征在于：
所述多个周边电路TFT各自的所述氧化物半导体层包含选自In、Ga和Zn中的至少1种元素。
12.如权利要求11所述的有源矩阵基板，其特征在于：
所述多个周边电路TFT各自的所述氧化物半导体层包含In-Ga-Zn-O类半导体，所述In-Ga-Zn-O类半导体包含结晶部分。
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