WO2017099024A1 - アクティブマトリクス基板およびそれを備える液晶表示パネル - Google Patents

アクティブマトリクス基板およびそれを備える液晶表示パネル Download PDF

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active matrix
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雅裕 冨田
明博 織田
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シャープ株式会社
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Definitions

  • the present invention relates to an active matrix substrate and a liquid crystal display panel including the active matrix substrate, and more particularly to an active matrix substrate and a liquid crystal display panel in which a peripheral circuit includes an oxide semiconductor TFT.
  • a liquid crystal display panel provided with a thin film transistor (hereinafter also referred to as “pixel TFT”) provided for each pixel is widely used from a small size to a large size.
  • pixel TFT thin film transistor
  • peripheral circuits for example, a gate driver and / or a source driver
  • a liquid crystal display panel including a TFT having an oxide semiconductor layer hereinafter sometimes referred to as “oxide semiconductor TFT”) as a pixel TFT.
  • a liquid crystal display panel using an oxide semiconductor TFT formed monolithically as a TFT included in a peripheral circuit hereinafter sometimes referred to as “peripheral circuit TFT”.
  • Patent Document 1 discloses a technique for improving the breakdown voltage of a TFT by adopting an offset structure that reduces an overlapping area between a gate electrode and a drain electrode.
  • the gate electrode and the drain electrode are arranged so as to be shifted from each other, there is a risk of reducing the on-current.
  • an auxiliary gate electrode is required, there is a problem that the area of the TFT increases.
  • Patent Document 2 refers to a connection region between the source electrode and the oxide semiconductor (referred to as “source connection region”) and a connection region between the drain electrode and the oxide semiconductor (referred to as “drain connection region”). ) Is disclosed as a technique for improving the breakdown voltage. According to the technique of Patent Document 2, the problem described above with respect to Patent Document 1 can be avoided.
  • Patent Document 3 as a TFT suitable for electrostatic countermeasures, the length (width) of an active layer (oxide semiconductor layer) in a direction orthogonal to the channel length direction (referred to as “channel width direction”) is used as a source. It is disclosed that the withstand voltage against static electricity can be increased by making it larger than the length (width) of the electrode and drain electrode (see FIG. 4 of Patent Document 3).
  • JP 2012-74681 A International Publication No. 2015/122393 JP 2011-216721 A
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide an active matrix substrate and a liquid crystal display panel including an oxide semiconductor TFT having at least improved breakdown voltage. Another object of the present invention is to provide an active matrix substrate and a liquid crystal display panel including an oxide semiconductor TFT in which variation in breakdown voltage is suppressed.
  • An active matrix substrate is an active matrix substrate having an active region and a peripheral circuit region disposed outside the active region, the substrate, and a plurality of TFTs supported on the substrate,
  • the plurality of TFTs includes a plurality of first TFTs formed in the active region and a plurality of second TFTs formed in the peripheral circuit region, and the plurality of second TFTs includes a gate electrode.
  • an oxide semiconductor layer a gate insulating layer disposed between the gate electrode and the oxide semiconductor layer, a source electrode and a drain electrode connected to the oxide semiconductor layer, and the substrate
  • the source / drain current flows through the oxide semiconductor layer when viewed from the direction perpendicular to the channel length direction, the channel length direction is substantially perpendicular to the channel length direction.
  • the length of the oxide semiconductor layer in the channel width direction is smaller than the length of the gate electrode in the channel width direction, and the channel width of the source electrode region where the source electrode is in contact with the oxide semiconductor layer
  • the length in the direction is smaller than the length in the channel width direction of the oxide semiconductor layer, and the drain electrode is in contact with the oxide semiconductor layer at a plurality of drain electrode regions arranged in the channel width direction,
  • the entire length of the plurality of drain electrode regions in the channel width direction includes a third TFT that is smaller than the length of the oxide semiconductor layer in the channel width direction.
  • At least one of the source electrode region and the plurality of drain electrode regions includes a third TFT that completely overlaps the gate electrode when viewed from a direction perpendicular to the substrate.
  • At least one of the source electrode and the drain electrode includes a region that overlaps with the gate electrode and does not overlap with the oxide semiconductor layer when viewed from a direction perpendicular to the substrate.
  • the length of the source electrode region in the channel width direction is substantially equal to the overall length of the plurality of drain electrode regions in the channel width direction.
  • the oxide semiconductor layer is n-type, and at least one of the source electrode region and the plurality of drain electrode regions is only the plurality of drain electrode regions. That is, the plurality of drain electrode regions of the third TFT completely overlap with the gate electrode, and a part of the source electrode region does not overlap with the gate electrode.
  • At least one of the source electrode region and the plurality of drain electrode regions includes the source electrode region and the plurality of drain electrode regions.
  • the semiconductor device further includes an etch stop layer formed between the oxide semiconductor layer and the source electrode and the drain electrode, and the source electrode region and the plurality of drain electrode regions are each etched in the etch process. It is formed in a contact hole that the stop layer has.
  • the peripheral circuit includes a gate driver, and the gate driver includes the third TFT.
  • the plurality of TFTs are channel etch types.
  • the oxide semiconductor layer includes an In—Ga—Zn—O based semiconductor.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based crystalline semiconductor.
  • the oxide semiconductor layer has a stacked structure.
  • the plurality of TFTs are a top gate type.
  • a liquid crystal display panel includes the active matrix substrate according to any one of the above, a liquid crystal layer, and a counter substrate arranged to face the active matrix substrate with the liquid crystal layer interposed therebetween. .
  • an active matrix substrate and a liquid crystal display panel including an oxide semiconductor TFT having at least improved breakdown voltage are provided.
  • an active matrix substrate and a liquid crystal display panel including an oxide semiconductor TFT in which variation in breakdown voltage is suppressed are provided.
  • FIG. 1 is a plan view
  • FIG. 2 is a plan view
  • FIG. 2 is a plan view
  • FIG. 1 A and (b) are schematic views of a peripheral circuit TFT 10C included in an active matrix substrate according to Embodiment 3 of the present invention, (a) is a plan view, and (b) is a 3B- in FIG. It is sectional drawing along line 3B '.
  • FIG. 1 A) and (b) are schematic views of a peripheral circuit TFT 10D included in an active matrix substrate according to Embodiment 4 of the present invention, (a) is a plan view, and (b) is a 4B-in FIG. It is sectional drawing along a 4B 'line.
  • FIG. 1 A and (b) are schematic views of a peripheral circuit TFT 10E included in an active matrix substrate according to Embodiment 5 of the present invention, (a) is a plan view, and (b) is a schematic view of 5B- in FIG. It is sectional drawing along a 5B 'line.
  • FIG. 1 A) and (b) are schematic views of a peripheral circuit TFT 10F included in an active matrix substrate according to Embodiment 6 of the present invention, (a) is a plan view, and (b) is a view of 6B- in (a). It is sectional drawing along a 6B 'line.
  • FIG. 3 is a circuit diagram illustrating a gate driver 110 included in an active matrix substrate 100A according to an embodiment of the present invention. It is a circuit diagram which shows the bistable circuit 110b which the gate driver 110 has.
  • A) is a typical top view which shows the liquid crystal display panel 100 by embodiment of this invention,
  • (b) is typical sectional drawing of the part corresponding to a pixel.
  • peripheral circuit TFT10P which the active matrix substrate of a comparative example has, (a) is a top view, (b) is sectional drawing along the 11B-11B 'line in (a).
  • an active matrix substrate and a liquid crystal display panel according to embodiments of the present invention will be described with reference to the drawings, but the present invention is not limited to the following embodiments.
  • the active matrix substrate is also applied to other display panels such as an organic EL display panel.
  • FIG. 10A is a schematic plan view showing the liquid crystal display panel 100 according to the embodiment of the present invention
  • FIG. 10B is a schematic cross-sectional view of a portion corresponding to a pixel.
  • the liquid crystal display panel 100 may have the same structure as a known liquid crystal display panel, except that the gate driver 110 includes TFTs having a structure described later (for example, TFTs 10A to 10G). Therefore, the structure of the liquid crystal display panel 100 will be briefly described below.
  • the liquid crystal display panel 100 illustrated here is an FFS (Fringe Field Switching) mode liquid crystal display panel, but the liquid crystal display panel according to the embodiment is not limited to this, and is also an IPS (In Plane Switching) mode liquid crystal display panel. Applicable. Further, the present invention is not limited to the horizontal electric field mode such as the FFS mode or the IPS mode, but can be applied to a liquid crystal display panel in a vertical electric field mode (for example, VA mode and TN mode).
  • FFS Flexible Field Switching
  • IPS In Plane Switching
  • the liquid crystal display panel 100 includes an active matrix substrate 100A, a liquid crystal layer 126, and a counter substrate 100B arranged to face the active matrix substrate 100A via the liquid crystal layer 126.
  • the liquid crystal display panel 100 has a display area R1 composed of a plurality of pixels Pix arranged in a matrix and a non-display area R2 arranged outside the display area R1.
  • a region of the active matrix substrate 100A corresponding to the display region R1 is referred to as an active region R1
  • a region of the active matrix substrate 100A corresponding to the non-display region R2 is referred to as a peripheral circuit region R2.
  • the active matrix substrate 100A has a plurality of pixels Pix in the active region R1.
  • Each pixel Pix has a pixel electrode 124 connected to the source bus line 115 via the pixel TFT 118.
  • the gate electrode 112 of the pixel TFT 118 is connected to the gate bus line 112.
  • a scanning signal is supplied from the gate driver 110 to the gate bus line 112, and a display signal is supplied from the source driver 120 to the source bus line 115.
  • the pixel TFT 118 is supported by a substrate (for example, a glass substrate) 111, a gate electrode 112 formed on the substrate 111, a gate insulating layer 113 covering the gate electrode 112, and a semiconductor formed on the gate insulating layer 113.
  • the layer 114 includes a source electrode 115 and a drain electrode 116 which are formed so as to partially contact the semiconductor layer 114.
  • the pixel TFT 118 is a bottom gate type TFT. Since the gate electrode 112 can be formed integrally with the gate bus line 112, it is indicated by a common reference numeral, and the source electrode 115 is indicated by a common reference numeral because it can be formed integrally with the source bus line 115.
  • the pixel TFT 118 is covered with, for example, a passivation layer 117.
  • An interlayer insulating layer 119 is formed over the passivation layer 117, and a counter electrode (also referred to as “common electrode”) 122 is formed over the interlayer insulating layer 119.
  • the interlayer insulating layer 119 is an organic insulating layer, for example, and also functions as a planarization film.
  • An inorganic insulating layer 123 is formed over the counter electrode 122, and a pixel electrode 124 is formed over the inorganic insulating layer 123. The pixel electrode 124 is in contact with the drain electrode 116 in a contact hole CH formed in the inorganic insulating layer 123, the interlayer insulating layer 119, and the passivation layer 117.
  • the pixel electrode 124 has a plurality of slits 124 a, and a lateral electric field corresponding to the potential difference between the pixel electrode 124 and the counter electrode 122 is generated in the liquid crystal layer 126.
  • An alignment film (not shown) is formed on the surface of the active matrix substrate 100A on the liquid crystal layer 126 side.
  • a substrate for example, a glass substrate
  • a color filter layer for example, a color filter layer
  • a black matrix both not shown
  • a gate driver 110 and a source driver 120 are provided in the peripheral circuit region R2 of the active matrix substrate 100A. At least the gate driver 110 is monolithically formed on the substrate 111.
  • the source driver 120 may be formed monolithically on the substrate 111 or may be mounted as an IC.
  • other circuits and wirings can be formed in the peripheral circuit region R2, in addition to the gate driver 110 and the source driver 120, other circuits and wirings can be formed.
  • the peripheral circuit TFT included in the gate driver 110 can be formed by the same process as the pixel TFT.
  • the peripheral circuit TFT may be formed using the oxide semiconductor TFT.
  • an oxide semiconductor TFT is used for the peripheral circuit TFT included in the gate driver 110 will be described.
  • the pixel TFT and the peripheral circuit included in the active matrix substrate according to the embodiment of the present invention may be either channel etch type or etch stop type.
  • the etch stop layer is not formed on the channel region, and the lower surface of the end of the source and drain electrodes on the channel side is formed of the oxide semiconductor layer. It arrange
  • a channel etch type TFT is formed, for example, by forming a conductive film for a source / drain electrode on an oxide semiconductor layer and performing source / drain separation. In the source / drain separation step, the surface portion of the channel region may be etched.
  • etch stop type TFT in which an etch stop layer is formed on the channel region
  • the lower surfaces of the end portions on the channel side of the source and drain electrodes are located on the etch stop layer, for example.
  • a conductive film for a source / drain electrode is formed on the oxide semiconductor layer and the etch stop layer.
  • the pixel TFT and the peripheral circuit included in the active matrix substrate according to the embodiment of the present invention are not limited to the bottom gate type TFT but may be a top gate type TFT (see FIG. 7). However, since the embodiment of the present invention is more effective for the problem in the bottom gate type TFT, an embodiment using the bottom gate type TFT will be described below first.
  • FIG. 11 is a schematic diagram of the peripheral circuit TFT 10P included in the active matrix substrate of the comparative example.
  • FIG. 11A is a plan view of the TFT 10P
  • FIG. 11B is a cross-sectional view taken along the line 11B-11B 'in FIG. 11A.
  • the TFT 10P is obtained by applying the TFT structure described in Patent Document 3 to the peripheral circuit TFT.
  • the active matrix substrate of the comparative example has the same structure as the active matrix substrate 100A except that the structure of the peripheral circuit TFT is different.
  • the TFT 10P is obtained by applying a structure in which the width of the oxide semiconductor layer is larger than the width of the source electrode and the drain electrode (see FIG. 4 of Patent Document 3) to the peripheral circuit TFT.
  • Patent Document 3 describes that the structure in which the width of the oxide semiconductor layer is smaller than the width of the source electrode and the drain electrode (see FIG. 3 of Patent Document 3) is suitable for a driver circuit because the capacitance is smaller. Has been. However, according to the study of the present inventor, by adopting a structure in which the width of the oxide semiconductor layer is larger than the width of the source electrode and the drain electrode, the breakdown voltage can be increased and the margin for the misalignment can be increased. Can do.
  • the TFT 10P is supported by the substrate 11, a gate electrode 12 formed on the substrate 11, a gate insulating layer 13 covering the gate electrode 12, an oxide semiconductor layer 14 formed on the gate insulating layer 13,
  • the oxide semiconductor layer 14 includes a source electrode 15 and a drain electrode 16 that are partly in contact with each other.
  • the TFT 10P is also a bottom gate type TFT.
  • the TFT 10P is covered with a passivation layer (not shown) as necessary.
  • a region where the source electrode 15 is in contact with the oxide semiconductor layer 14 is referred to as a source electrode region 15R
  • a region where the drain electrode 16 is in contact with the oxide semiconductor layer 14 is referred to as a drain electrode region 16R.
  • the direction in which the source / drain current flows in the oxide semiconductor layer 14 is the channel length direction, and the direction substantially orthogonal to the channel length direction is the channel width direction.
  • the channel length is represented by L.
  • the breakdown voltage between the source and the drain (the breakdown voltage between the source and the drain, sometimes referred to as “Vds breakdown voltage”)
  • Vds breakdown voltage the breakdown voltage between the source and the drain
  • the breakdown voltage can be improved without increasing the channel length L of the TFT 10P, that is, without reducing the on-current between the source and the drain (first problem).
  • the active matrix substrate according to the embodiment of the present invention can solve the following problems in addition to the first problem.
  • the length Wos of the oxide semiconductor layer 14 in the channel width direction is smaller than the length Wg of the gate electrode 12 in the channel width direction.
  • the source electrode 15 overlaps with the oxide semiconductor layer 14 and the gate electrode 12 and how the drain electrode 16 overlaps with the oxide semiconductor layer 14 and the gate electrode 12.
  • Both the source electrode 15 and the drain electrode 16 overlap with both the gate electrode 12 and the oxide semiconductor layer 14, the region only overlapping the oxide semiconductor layer 14, and the gate electrode 12 and the oxide semiconductor layer 14. These regions are arranged in order from the channel region (the region between the source electrode 15 and the drain electrode 16) to the outside.
  • the oxide semiconductor layer 14 overlaps the edge 12Es on the source electrode 15 side and the edge 12Ed on the drain electrode 16 side of the gate electrode 12, and the source electrode 15 and the drain electrode 16 are also on the source electrode 15 side of the gate electrode 12, respectively.
  • the edge 12Es overlaps with the edge 12Ed on the drain electrode 16 side.
  • the source electrode region 15 ⁇ / b> R where the source electrode 15 is in contact with the oxide semiconductor layer 14 includes a region that partially overlaps with the gate electrode 12 and does not overlap with the gate electrode 12.
  • the drain electrode region 16 ⁇ / b> R in which the drain electrode 16 is in contact with the oxide semiconductor layer 14 includes a region that partially overlaps with the gate electrode 12 and does not overlap with the gate electrode 12.
  • the oxide semiconductor layer 14 is formed so as to cover the tapered portion (slope) forming the edge 12Es of the gate electrode 12, and the source electrode 15 is further formed. Similarly, an oxide semiconductor layer 14 is formed so as to cover a tapered portion (slope) forming the edge 12Ed of the gate electrode 12, and a drain electrode 16 is further formed.
  • the gate insulating layer 13 covering the tapered portion including the edge 12Ed of the gate electrode 12 is insulated.
  • the leakage current may flow between the gate electrode 12 and the drain electrode 16. Since the gate insulating layer 13 covering the tapered portion of the gate electrode 12 is likely to be thinner than the gate insulating layer 13 formed on the flat portion, the breakdown voltage is likely to fluctuate due to manufacturing variations. Therefore, the drain breakdown voltage of the large number of TFTs 10P included in the gate driver 110 varies. Then, a leakage current is generated in some TFTs 10P of the gate driver 110, and as a result, the gate driver 110 may not operate normally.
  • the same problem may occur on the source electrode 15 side, in the gate driver, since the source voltage is often lower than the drain voltage, it is preferable to improve the breakdown voltage on at least the drain electrode 16 side. Further, it is possible to design a circuit operation in which a high voltage is not applied to the source electrode 15 side.
  • the above problem occurs on the source electrode 15 side.
  • the peripheral circuit TFT it is assumed that the carrier enters the source and the carrier exits the drain.
  • the pixel TFT regardless of the conductivity type of the semiconductor layer, the one connected to the source bus line 115 is called the source and the other is called the drain according to the custom.
  • the active matrix substrate 100A includes, for example, peripheral circuits TFTs 10A to 10G shown in FIGS.
  • peripheral circuits TFTs 10A to 10G shown in FIGS.
  • an example using an n-type oxide semiconductor will be described below, it will be apparent to those skilled in the art that the present invention can also be applied to a case where a p-type oxide semiconductor is used.
  • FIG. 1 is a schematic diagram of a peripheral circuit TFT 10A included in an active matrix substrate according to Embodiment 1 of the present invention.
  • 1A is a plan view of the TFT 10A
  • FIG. 1B is a cross-sectional view taken along the line 1B-1B 'in FIG. 1A.
  • the TFT 10A is supported by the substrate 11A, and includes a gate electrode 12A formed on the substrate 11A, a gate insulating layer 13A covering the gate electrode 12A, an oxide semiconductor layer 14A formed on the gate insulating layer 13A, A source electrode 15A and a drain electrode 16A are formed so as to partially contact the oxide semiconductor layer 14A.
  • the length WAos of the oxide semiconductor layer 14A in the channel width direction is smaller than the length WAg of the gate electrode 12A in the channel width direction.
  • the drain electrode 16A has a branched structure, and the drain electrode 16A is in contact with the oxide semiconductor layer 14A at a plurality of drain electrode regions 16AR arranged in the channel width direction.
  • the plurality of drain electrode regions 16AR are discontinuously arranged.
  • the total length WAd of the plurality of drain electrode regions 16AR in the channel width direction is smaller than the length WAos of the oxide semiconductor layer 14A in the channel width direction.
  • the length WAAd ′ in the channel width direction of each drain electrode region 16AR is, for example, 1/6 of WAd.
  • an example having four drain electrode regions 16AR is shown, but the number of drain electrode regions 16AR may be two or more.
  • the distance between two drain electrode regions 16AR adjacent to each other arranged in the channel width direction is preferably smaller than the length WAd 'of the drain electrode region 16AR in the channel width direction. This is because the total area of the drain electrode region 16AR is reduced.
  • the distance between two adjacent drain electrode regions 16AR is preferably, for example, 1 ⁇ m or more.
  • the electric lines of force of the electric field E generated between the source electrode 15A and the drain electrode 16A are converted into the source electrode 15A and the drain. Since it is necessary to pass a distance (the length of the dashed arrow in the figure) larger than the distance (channel length) L from the electrode 16A, the electric field E is dispersed and weakened, and as a result, the breakdown voltage of Vds is improved. Be made. Further, the length WAs of the source electrode region 15AR in the channel width direction is substantially equal to the total length WAd of the plurality of drain electrode regions 16AR in the channel width direction.
  • substantially equal means equal within the patterning accuracy, and means that the change in TFT characteristics due to the difference between WAs and WAd is not observed.
  • a high voltage can be applied to both the source electrode 15A and the drain electrode 16A, and there is an advantage that the degree of freedom in setting the voltage for driving the TFT is widened.
  • the stacked structure on the source electrode 15A side and the drain electrode 16A side is the same as that of the TFT 10P of the comparative example shown in FIG. 11, and the source electrode region 15AR and the drain electrode region 16AR partially overlap with the gate electrode 12A. And a region not overlapping with the gate electrode 12A.
  • the problem (second problem) caused by this laminated structure is solved by the embodiment shown in FIGS.
  • the TFT 10A satisfies the relationship WAs, WAd ⁇ WAos ⁇ WAg.
  • Each dimension is as follows, for example.
  • the channel length refers to the shortest distance between the source electrode region 15AR and the drain electrode region 16AR.
  • Channel length 1 ⁇ m or more and 100 ⁇ m or less WAs
  • WAd ′ 1 ⁇ m or more and less than WAd / 2 WAos: 2 ⁇ m or more and 101 ⁇ m or less WAg: 3 ⁇ m or more and 102 ⁇ m or less
  • the TFT 10A is a so-called channel etch type TFT and can be manufactured by the following process, for example.
  • the channel etch process is well known and will be briefly described below.
  • a gate metal layer (metal layer of Mo, Ti, Al, Ta, Cr, Au, etc.) is formed on the glass substrate 11A so as to have a thickness of 100 nm to 300 nm by a sputtering method.
  • the gate metal layer may have a laminated structure (for example, Ti / Al / Ti).
  • the gate electrode 12A is formed by patterning the gate metal layer by a photolithography process. At this time, wiring such as a gate bus line is also formed.
  • the gate insulating layer 13A for example, a SiO 2 layer or a SiN x layer is formed by plasma CVD at a temperature of 300 ° C. to 400 ° C. so as to have a thickness of 300 nm to 400 nm.
  • the gate insulating layer 13A may have a stacked structure of a SiO 2 layer and a SiN x layer.
  • an oxide semiconductor layer eg, an In—Ga—Zn—O-based semiconductor layer, an In—Zn—O-based semiconductor layer, or a ZnO-based semiconductor layer
  • an oxide semiconductor layer is sputtered at 200 ° C. to 400 ° C. to a thickness of 40 nm to A film is formed to a thickness of 50 nm.
  • an inert argon gas Ar 100 sccm to 300 sccm
  • an oxygen gas O 2 5 sccm to 20 sccm
  • the oxide semiconductor layer may be formed by a coating method. By patterning the obtained oxide semiconductor layer by photolithography, an oxide semiconductor layer 14A having a predetermined pattern is obtained.
  • a source metal layer (metal layer such as Mo, Ti, Al, Ta, Cr, Au) is formed by sputtering to have a thickness of 100 nm to 300 nm.
  • the source metal layer may have a laminated structure (for example, Ti / Al / Ti).
  • a source electrode 15A and a drain electrode 16A having a predetermined shape are formed.
  • wiring such as source bus lines is also formed. In this way, the TFT 10A is formed.
  • a passivation layer (corresponding to the passivation layer 117 in FIG. 10B) covering the TFT 10A may be formed.
  • the passivation layer can be obtained, for example, by forming a SiO 2 layer or a SiN x layer by plasma CVD at 200 ° C. to 300 ° C. and a thickness of 200 nm to 300 nm.
  • the passivation layer may have a laminated structure of a SiO 2 layer and a SiN x layer.
  • heat treatment is performed at 200 ° C. to 400 ° C. in dry air or air for 1 to 2 hours. This heat treatment can improve TFT characteristics.
  • the pixel TFT 118 shown in FIG. 10B can be formed at the same time.
  • FIG. 2 shows a schematic diagram of the peripheral circuit TFT 10B included in the active matrix substrate according to the second embodiment of the present invention.
  • 2A is a plan view of the TFT 10B
  • FIG. 2B is a cross-sectional view taken along the line 2B-2B 'in FIG. 2A.
  • the TFT 10B is different from the TFT 10A in that it is manufactured using a manufacturing process using an etch stop layer.
  • the TFT 10B is supported by the substrate 11B, a gate electrode 12B formed on the substrate 11B, a gate insulating layer 13B covering the gate electrode 12B, an oxide semiconductor layer 14B formed on the gate insulating layer 13B, A source electrode 15B and a drain electrode 16B are formed so as to partially contact the oxide semiconductor layer 14B.
  • the length WBos in the channel width direction of the oxide semiconductor layer 14B is smaller than the length WBg in the channel width direction of the gate electrode 12B.
  • the drain electrode 16B has a branched structure, and the drain electrode 16B is in contact with the oxide semiconductor layer 14B at a plurality of drain electrode regions 16BR arranged in the channel width direction.
  • the plurality of drain electrode regions 16BR are discontinuously arranged.
  • the overall length WBd in the channel width direction of the plurality of drain electrode regions 16BR is smaller than the length WBos in the channel width direction of the oxide semiconductor layer 14B.
  • the length WBd ′ in the channel width direction of each drain electrode region BR is, for example, 1/6 of WBd.
  • an example having four drain electrode regions 16BR is shown, but the number of drain electrode regions 16BR may be two or more.
  • the distance between two adjacent drain electrode regions 16BR arranged in the channel width direction is preferably smaller than the length WBd ′ of the drain electrode region 16BR in the channel width direction. This is because the total area of the drain electrode region 16BR becomes small.
  • the distance between two adjacent drain electrode regions 16BR is preferably, for example, 1 ⁇ m or more.
  • the TFT 10B further includes an etch stop layer 22B formed between the oxide semiconductor layer 14B and the source electrode 15B and the drain electrode 16B.
  • the source electrode 15B and the drain electrode 16B are These are in contact with the oxide semiconductor layer 14B in the contact hole 22Ba and the plurality of contact holes 22Bb of the etch stop layer 22B. That is, the source electrode region 15BR and the plurality of drain electrode regions 16BR are formed in the contact hole 22Ba and the plurality of contact holes 22Bb of the etch stop layer 22B, respectively.
  • the TFT 10B has a plurality of drain electrode regions 16BR, like the TFT 10A, the withstand voltage of Vds is improved. Further, since the length WBs in the channel width direction of the source electrode region 15BR and the overall length WBd in the channel width direction of the plurality of drain electrode regions 16BR are substantially equal, the voltage setting for driving the TFT is set in the same manner as the TFT 10A. The advantage is that the degree of freedom increases.
  • TFT 10B also satisfies the relationship of WBs, WBd ⁇ WBos ⁇ WBg. Each dimension is the same as that of the TFT 10A.
  • the TFT 10B is a so-called etch stop type TFT, and can be manufactured by the following process, for example.
  • the etch stop process is well known and will be briefly described below.
  • the gate electrode 12B, the gate insulating layer 13B, and the oxide semiconductor layer 14B are formed on the substrate 11B by the same process as the TFT 10A of the first embodiment.
  • an insulating layer that becomes the etch stop layer 22B is formed so as to cover a portion that becomes the channel region of the oxide semiconductor layer 14B.
  • the SiO 2 layer is formed by plasma CVD at a temperature of 300 to 400 ° C. so as to have a thickness of 100 nm to 400 nm.
  • Etch stop layer 22B is obtained by forming contact holes 22Ba and 22Bb at predetermined positions by using photolithography in the SiO 2 layer.
  • the source electrode 15B and the drain electrode 16B are formed by the same process as the TFT 10A. At this time, wiring such as source bus lines is also formed. In this way, the TFT 10B is formed. If necessary, a passivation layer covering the TFT 10B may be formed. Moreover, you may heat-process as needed.
  • FIG. 3 is a schematic diagram of the peripheral circuit TFT 10C included in the active matrix substrate according to the third embodiment of the present invention.
  • 3A is a plan view of the TFT 10C
  • FIG. 3B is a cross-sectional view taken along the line 3B-3B 'in FIG. 3A.
  • the TFT 10C is supported by the substrate 11C, a gate electrode 12C formed on the substrate 11C, a gate insulating layer 13C covering the gate electrode 12C, an oxide semiconductor layer 14C formed on the gate insulating layer 13C, A source electrode 15C and a drain electrode 16C are formed so as to partially contact the oxide semiconductor layer 14C.
  • the laminated structure on the drain electrode 16C side of the TFT 10C is different from the TFT 10A shown in FIG.
  • the stacked structure on the source electrode 15C side of the TFT 10C is the same as that of the TFT 10A shown in FIG. 1, and the source electrode region 15CR includes a region that partially overlaps the gate electrode 12C and does not overlap the gate electrode 12C.
  • the plurality of drain electrode regions 16CR completely overlap with the gate electrode 12C. That is, the plurality of drain electrode regions 16CR do not include a region that does not overlap with the gate electrode 12C.
  • the oxide semiconductor layer 14C overlaps the edge 12CEs on the source electrode 15C side of the gate electrode 12C, and the source electrode 15C also has an edge on the source electrode 15C side of the gate electrode 12C.
  • the oxide semiconductor layer 14C does not overlap with the edge 12CEd of the gate electrode 12C on the drain electrode 16C side, whereas it overlaps with 12CEs.
  • the breakdown voltage on the drain electrode 16C side is higher than that of the TFT 10A, and variations in the breakdown voltage are suppressed.
  • TFT10C also satisfies the relationship of WCs, WCd ⁇ WCos ⁇ WCg. Each dimension is the same as that of the TFT 10A.
  • the TFT 10C can be manufactured by a channel etch process similar to the TFT 10A.
  • FIG. 4 is a schematic diagram of the peripheral circuit TFT 10D included in the active matrix substrate according to the fourth embodiment of the present invention.
  • 4A is a plan view of the TFT 10D
  • FIG. 4B is a cross-sectional view taken along the line 4B-4B 'in FIG. 4A.
  • the TFT 10D is supported by the substrate 11D, the gate electrode 12D formed on the substrate 11D, the gate insulating layer 13D covering the gate electrode 12D, the oxide semiconductor layer 14D formed on the gate insulating layer 13D, A source electrode 15D and a drain electrode 16D are formed so as to partially contact the oxide semiconductor layer 14D.
  • Each WDd is smaller than the length WDos of the oxide semiconductor layer 14D in the channel width direction.
  • the length WDos in the channel width direction of the oxide semiconductor layer 14D is smaller than the length WDg in the channel width direction of the gate electrode 12D.
  • the TFT 10D is different from the TFT 10C in that the laminated structure on the source electrode 15D side is the same as the laminated structure on the drain electrode 16D side.
  • the plurality of drain electrode regions 16DR completely overlap with the gate electrode 12D. That is, the plurality of drain electrode regions 16DR does not include a region that does not overlap with the gate electrode 12D.
  • the source electrode region 15DR completely overlaps with the gate electrode 12D. That is, the source electrode region 15DR does not include a region that does not overlap with the gate electrode 12D.
  • the oxide semiconductor layer 14D does not overlap the edge 12DEd of the gate electrode 12D on the drain electrode 16D side nor the edge 12DEs of the gate electrode 12D on the source electrode 15D side.
  • the TFT 10D has the above laminated structure not only on the drain electrode 16D side but also on the source electrode 15D side, the breakdown voltage on the drain electrode 16D side and the source electrode 15D side is higher than that of the TFT 10A and variation in breakdown voltage is present. It is suppressed.
  • TFT 10D also satisfies the relationship of WDs, WDd ⁇ WDos ⁇ WDg. Each dimension is the same as that of the TFT 10A. Similarly to the TFT 10A, the TFT 10D can be manufactured by a channel etch process.
  • the structure of the TFT 10E of Embodiment 5 and the TFT 10F of Embodiment 6 will be described with reference to FIGS.
  • the TFT 10E corresponds to the TFT 10C
  • the TFT 10F corresponds to the TFT 10D
  • the TFT 10E and the TFT 10F are different from the TFT 10C and the TFT 10D in that they are manufactured using a manufacturing process using an etch stop layer.
  • FIG. 5 is a schematic diagram of the peripheral circuit TFT 10E included in the active matrix substrate according to the fifth embodiment of the present invention.
  • 5A is a plan view of the TFT 10E
  • FIG. 5B is a cross-sectional view taken along the line 5B-5B 'in FIG. 5A.
  • the length WEs of the source electrode region 15ER in the channel width direction and the overall length WEd of the plurality of drain electrode regions 16ER are both the channel width of the oxide semiconductor layer 14E. It is smaller than the length WEos in the direction.
  • the length WEos of the oxide semiconductor layer 14E in the channel width direction is smaller than the length WEg of the gate electrode 12E in the channel width direction.
  • the TFT 10E further includes an etch stop layer 22E formed between the oxide semiconductor layer 14E, the source electrode 15E, and the drain electrode 16E.
  • the source electrode 15E and the drain electrode 16E are The oxide stop layer 22E is in contact with the oxide semiconductor layer 14E in the contact hole 22Ea and the plurality of contact holes 22Eb of the etch stop layer 22E. That is, the source electrode region 15ER and the drain electrode region 16ER are respectively formed in the contact hole 22Ea and the plurality of contact holes 22Eb included in the etch stop layer 22E.
  • the source electrode region 15ER includes a region that partially overlaps with the gate electrode 12E and does not overlap with the gate electrode 12E, whereas the plurality of drain electrode regions 16ER includes the gate electrode 12E. And completely overlap. That is, the plurality of drain electrode regions 16ER does not include a region that does not overlap with the gate electrode 12E.
  • the breakdown voltage on the drain electrode 16E side is higher than that of the TFT 10B, and variations in breakdown voltage are suppressed.
  • TFT 10E also satisfies the relationship of WEs, WEd ⁇ WEos ⁇ WEg. Each dimension is the same as that of the TFT 10C.
  • FIG. 6 is a schematic diagram of the peripheral circuit TFT 10F included in the active matrix substrate according to the sixth embodiment of the present invention.
  • 6A is a plan view of the TFT 10F
  • FIG. 6B is a cross-sectional view taken along the line 6B-6B 'in FIG. 6A.
  • the length WFs of the source electrode region 15FR in the channel width direction and the overall length WFd of the plurality of drain electrode regions 16FR are both the channel width of the oxide semiconductor layer 14F.
  • the length in the direction is smaller than WFos.
  • the length WFos of the oxide semiconductor layer 14F in the channel width direction is smaller than the length WFg of the gate electrode 12F in the channel width direction.
  • the TFT 10F further includes an etch stop layer 22F formed between the oxide semiconductor layer 14F, the source electrode 15F, and the drain electrode 16F, and the source electrode 15F and the drain electrode 16F are
  • the oxide stop layer 22F is in contact with the oxide semiconductor layer 14F in the contact hole 22Fa and the plurality of contact holes 22Fb of the etch stop layer 22F. That is, the source electrode region 15FR and the plurality of drain electrode regions 16FR are respectively formed in the contact hole 22Fa and the plurality of contact holes 22Fb included in the etch stop layer 22F.
  • the laminated structure on the source electrode 15F side is the same as the laminated structure on the drain electrode 16F side.
  • the plurality of drain electrode regions 16FR completely overlap with the gate electrode 12F. That is, the plurality of drain electrode regions 16FR do not include a region that does not overlap with the gate electrode 12F.
  • the source electrode region 15FR completely overlaps with the gate electrode 12F. That is, the source electrode region 15FR does not include a region that does not overlap with the gate electrode 12F.
  • the TFT 10F has the above laminated structure not only on the drain electrode 16F side but also on the source electrode 15F side, the breakdown voltage on the drain electrode 16F side and the source electrode 15F side is higher than that of the TFT 10B and the variation in breakdown voltage is large. It is suppressed.
  • TFT10F also satisfies the relationship of WFs, WFd ⁇ WFos ⁇ WFg. Each dimension is the same as that of the TFT 10D.
  • FIG. 7 is a schematic diagram of the peripheral circuit TFT 10G included in the active matrix substrate according to the seventh embodiment of the present invention.
  • FIG. 7A is a plan view of the TFT 10G
  • FIG. 7B is a cross-sectional view taken along the line 7B-7B 'in FIG. 7A.
  • the TFT 10G is a top gate type
  • the TFTs 10A to 10F included in the active matrix substrate of the previous embodiment are a bottom gate type.
  • the TFT 10G includes a gate electrode 12G, an oxide semiconductor layer 14G, a gate insulating layer 13G disposed between the gate electrode 12G and the oxide semiconductor layer 14G, a source electrode 15G connected to the oxide semiconductor layer 14G, and And a drain electrode 16G.
  • the oxide semiconductor layer 14G is formed on the buffer layer 21G formed on the substrate 11G.
  • the gate electrode 12G is formed on the gate insulating layer 13G, and an interlayer insulating layer 22G that covers the gate electrode 12G is formed.
  • the source electrode 15G and the drain electrode 16G are formed on the interlayer insulating layer 22G, and are in contact with the oxide semiconductor layer 14G in the contact hole 22Ga and the plurality of contact holes 22Gb included in the interlayer insulating layer 22G.
  • the TFT 10G also has a plurality of drain electrode regions 16GR, the Vds breakdown voltage is improved as compared with a TFT having a single drain electrode region having a width of WGd.
  • the gate electrode 12G and the drain electrode 16G and the source electrode 15G are insulated by the interlayer insulating layer 22G. Therefore, unlike the bottom gate type TFT, the gate electrode 12G and the drain electrode 16G are used. In addition, a leakage current between the source electrode 15G and the source electrode 15G hardly occurs.
  • the TFT that requires a high breakdown voltage at least on the drain electrode side among the plurality of TFTs formed in the peripheral circuit region may have the above-described structure.
  • the above structure is applied only to various TFTs whose drains are connected to the gate of a TFT (for example, an output buffer transistor) that is designed to be turned on by bootstrap. Apply.
  • a configuration example of the gate driver 110 will be described with reference to FIGS.
  • a configuration similar to that of the gate driver 110 shown in FIGS. 8 and 9 is described in International Publication No. 2011/024499.
  • the entire disclosure of International Publication No. 2011/024499 is incorporated herein by reference.
  • FIG. 8 is a circuit diagram showing the gate driver 110 included in the active matrix substrate 100A according to the embodiment of the present invention.
  • FIG. 9 is a circuit diagram showing a bistable circuit 110b included in the gate driver 110.
  • the gate driver 110 has a plurality of stages of shift registers 110a.
  • the shift register 110a at each stage corresponds to each row of the pixel matrix.
  • the shift register 110a has 2a bistable circuits 110b.
  • Each bistable circuit 110b is configured to switch and output one of the two stable states by a trigger signal.
  • Each of the bistable circuits 110b receives an input terminal that receives four-phase clock signals CKA, CKB, CKC, and CKD, an input terminal that receives a set signal S, an input terminal that receives a reset signal R, and a clear signal CLR.
  • An input terminal, an input terminal that receives a low potential DC voltage VSS, and an output terminal that outputs a status signal Q are provided.
  • a trunk wiring for gate clock signals (first gate clock signal CK1, second gate clock signal CK1B, third gate clock signal CK2, and fourth gate clock signal CK2B), A main wiring for the low potential DC voltage VSS and a main wiring for the clear signal CLR are provided.
  • the bistable circuit 110b includes 10 TFTs (MA, MB, MI, MF, MJ, MK, ME, ML, MN, and MD) and a capacitor CAP1.
  • the bistable circuit 110b includes an input terminal that receives the clock signals CKA, CKB, CKC, and CKD, an input terminal that receives the set signal S, an input terminal that receives the reset signal R, an input terminal that receives the clear signal CLR, and a state An output terminal OUT for outputting the signal Qn is provided.
  • Source terminal of TFT-MB, drain terminal of TFT-MA, gate terminal of TFT-MJ, drain terminal of TFT-ME, drain terminal of TFT-ML, gate terminal of TFT-MI, and capacitor CAP1 Are connected to each other.
  • the wiring part in which these are connected to each other is referred to as a “first node” for the sake of convenience, and is denoted by reference numeral N1 in the drawing.
  • drain terminal of the TFT-MJ the drain terminal of the TFT-MK, the source terminal of the TFT-MF, and the gate terminal of the TFT-ME are connected to each other.
  • the wiring part in which these are connected to each other is referred to as a “second node” for the sake of convenience, and is indicated by a symbol N2 in the drawing.
  • the TFT-MA shown on the left side of the figure sets the potential of the first node N1 to the low level when the clear signal CLR is at the high level.
  • the TFT-MB sets the potential of the first node N1 to a high level when the set signal S is at a high level.
  • the TFT-MI shown on the right side of the figure functions as an output buffer transistor, and applies the potential of the first clock signal CKA to the output terminal when the potential of the first node N1 is at a high level.
  • the TFT-MF shown in the upper center of the figure sets the potential of the second node N2 to the high level when the third clock signal CKC is at the high level.
  • the TFT-MJ sets the potential of the second node N2 to low level when the potential of the first node N1 is high level. If the second node N2 becomes high level and the TFT-ME is turned on during the period when the gate bus line connected to the output terminal OUT of the bistable circuit 110b is selected, the potential of the first node N1 is turned on. Decreases and the TFT-MI is turned off. In order to prevent such a phenomenon, a TFT-MJ is provided.
  • the TFT-MK sets the potential of the second node N2 to the low level when the fourth clock signal CKD is at the high level. If the TFT-MK is not provided, the potential of the second node N2 is always at a high level during a period other than the selection period, and a bias voltage is continuously applied to the TFT-ME. Then, the threshold voltage of the TFT-ME increases, and the TFT-ME does not function sufficiently as a switch. In order to prevent such a phenomenon, a TFT-MK is provided.
  • the TFT-ME sets the potential of the first node N1 to low level when the potential of the second node N2 is high level.
  • the TFT-ML sets the potential of the first node N1 to the low level when the reset signal R is at the high level.
  • the TFT-MN sets the potential of the output terminal to a low level when the reset signal R is at a high level.
  • the TFT-MD sets the potential of the output terminal OUT to a low level when the second clock CKB is at a high level.
  • the capacitor CAP1 functions as a compensation capacitor for maintaining the potential of the first node N1 at a high level during the period when the gate bus line connected to the output terminal OUT of the bistable circuit 110b is selected.
  • the first node N1 shown in FIG. 9 is a node whose potential is boosted to the power supply voltage or higher by the bootstrap.
  • the bootstrap means that when the output buffer transistor MI is turned on, the voltage applied to the gate terminal via the parasitic capacitance due to the rise of the source potential of the output buffer transistor MI and the storage of the capacitor CAP1. This means an operation of turning on the output buffer transistor MI in a state where the gate voltage is raised to a potential exceeding the set signal S.
  • the drain side of TFT-MA, ME, ML that pulls down the first node N1 is connected to the first node N1, and the source side is connected to VSS.
  • each of the TFT-MA, ME, ML is in an off state, and a high voltage is applied between the drain and the source.
  • the channel length of each of the TFT-MA, ME, and ML is short and the off breakdown voltage is low, the normal off state cannot be maintained. As a result, the potential at the first node N1 is lowered and the driver selection / non-selection operation is performed. There is a risk of breaking.
  • the clock signal CKA having a duty ratio of 50% is input to the drain terminal of the output buffer transistor MI. However, if this stage is not selected, the clock signal CKA should not be output as the status signal Qn. When the off-breakdown voltage of the transistor MI is low, the voltage of the clock signal CKA is output as the status signal Qn even when it is not selected, causing malfunction.
  • the TFT as described above is required to have a high breakdown voltage.
  • the off breakdown voltage of the TFT tends to increase, and it becomes easy to ensure the operation of the driver.
  • the layout area of the gate driver increases. This leads to an increase in the outer dimensions of the display panel, which makes it impossible to meet the demand for device miniaturization.
  • the TFTs 10A to 10G shown in FIGS. 1 to 7 may be used as TFTs that require off-voltage resistance.
  • the off breakdown voltage can be improved without increasing the size of the device.
  • the TFT 10P of the comparative example shown in FIG. 11 may be used for TFT-MD, MF, MN, etc. that do not particularly require off-voltage resistance.
  • the TFTs 10A to 10G may be used for arbitrary TFTs in which a high voltage may be applied to the drain side when the gate driver is off.
  • TFTs 10A to 10G may be used so that the voltage applied to the drain side when off can be 20V to 60V.
  • the oxide semiconductor layer of the oxide TFT included in the active matrix substrate 100A according to the embodiment of the present invention will be described. The following description is common to the oxide semiconductor layers of the pixel TFT and the peripheral circuit TFT.
  • the oxide semiconductor contained in the oxide semiconductor layer may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer may have a stacked structure of two or more layers.
  • the oxide semiconductor layer may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor layer may contain at least one metal element of In, Ga, and Zn, for example.
  • the oxide semiconductor layer includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer can be formed using an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • a channel-etch TFT having an active layer containing an oxide semiconductor such as an In—Ga—Zn—O-based semiconductor may be referred to as a “CE-OS-TFT”.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT). It is preferably used as a peripheral circuit TFT and a pixel TFT.
  • the oxide semiconductor layer may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O based semiconductor.
  • Cd—Ge—O based semiconductor Cd—Pb—O based semiconductor, CdO (cadmium oxide), Mg—Zn—O based semiconductor, In—Ga—Sn—O based semiconductor, In—Ga—O based semiconductor, A Zr—In—Zn—O based semiconductor, an Hf—In—Zn—O based semiconductor, an Al—Ga—Zn—O based semiconductor, a Ga—Zn—O based semiconductor, or the like may be included.
  • the present invention is suitably used for an active matrix substrate of a display panel such as a liquid crystal display panel.

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Abstract

実施形態のアクティブマトリクス基板が有する周辺回路領域に形成された複数のＴＦＴは、基板（１１Ａ）に垂直な方向から見たとき、酸化物半導体層（１４Ａ）のチャネル幅方向の長さ（ＷＡｏｓ）はゲート電極（１２Ａ）のチャネル幅方向の長さ（ＷＡｇ）よりも小さく、ソース電極（１５Ａ）が酸化物半導体層（１４Ａ）と接触するソース電極領域（１５ＡＲ）のチャネル幅方向の長さ（ＷＡｓ）は酸化物半導体層（１４Ａ）のチャネル幅方向の長さ（ＷＡｏｓ）よりも小さく、かつ、ドレイン電極（１６Ａ）は酸化物半導体層（１４Ａ）と、チャネル幅方向に配置された複数のドレイン電極領域（１６ＡＲ）で接触し、複数のドレイン電極領域（１６ＡＲ）の全体のチャネル幅方向の長さ（ＷＡｄ）は酸化物半導体層（１４Ａ）のチャネル幅方向の長さ（ＷＡｏｓ）よりも小さいＴＦＴ（１０Ａ）を含む。

Description

アクティブマトリクス基板およびそれを備える液晶表示パネル
　本発明はアクティブマトリクス基板およびそれを備える液晶表示パネルに関し、特に、周辺回路が酸化物半導体ＴＦＴを備えるアクティブマトリクス基板および液晶表示パネルに関する。
　画素毎に設けられた薄膜トランジスタ（以下、「画素ＴＦＴ」ということがある。）を備えた液晶表示パネルが小型から大型まで広く利用されている。また、液晶表示パネルの周辺回路（例えば、ゲートドライバおよび／またはソースドライバ）をモノリシックに形成した液晶表示パネルも開発されている。
　本出願人は、画素ＴＦＴとして、酸化物半導体層を有するＴＦＴ（以下、「酸化物半導体ＴＦＴ」ということがある。）を備える液晶表示パネルを実用化している。さらに、周辺回路が有するＴＦＴ（以下、「周辺回路ＴＦＴ」ということがある。）として、モノリシックに形成された酸化物半導体ＴＦＴを用いた液晶表示パネルを開発している。
　周辺回路ＴＦＴとして酸化物半導体ＴＦＴを用いると、画素ＴＦＴでは問題にならなかったオフ時の絶縁破壊が生じ、リーク電流が増大するおそれがある。これは、周辺回路ＴＦＴには、画素ＴＦＴに比べて、高いソース・ドレイン間電圧が印加される場合があるからである。
　特許文献１には、ゲート電極とドレイン電極との重なり面積を低減させるオフセット構造を採用することによって、ＴＦＴの耐圧を向上させる技術が開示されている。しかしながら、特許文献１に記載のＴＦＴでは、ゲート電極とドレイン電極とがずれて配置されているために、オン電流の減少を招くおそれがある。また、補助ゲート電極を必要としているので、ＴＦＴの面積が増大するという問題もある。
　そこで、本出願人は、特許文献２に、ソース電極と酸化物半導体との接続領域（「ソース接続領域」という。）とドレイン電極と酸化物半導体との接続領域（「ドレイン接続領域」という。）を非対称な構造とすることによって、耐圧を向上させる技術を開示している。特許文献２の技術によると、特許文献１について上述した問題を回避することができる。
　特許文献３には、静電対策用に好適なＴＦＴとして、チャネル長方向に直交する方向（「チャネル幅方向」という。）において、活性層（酸化物半導体層）の長さ（幅）をソース電極およびドレイン電極の長さ（幅）よりも大きくすることによって、静電気に対する耐圧を高められることが開示されている（特許文献３の図４参照）。
特開２０１２－７４６８１号公報 国際公開第２０１５／１２２３９３号 特開２０１１－２１６７２１号公報
　本発明者が、特許文献３に記載のＴＦＴの構造を周辺回路ＴＦＴに適用したところ、さらなる耐圧が求められること、および／または、耐圧のばらつきを抑制することが求められることがあった。
　本発明は、上記課題を解決するためになされたものであり、少なくとも耐圧を向上させた酸化物半導体ＴＦＴを備えるアクティブマトリクス基板および液晶表示パネルを提供することをその目的とする。本発明は、さらに、耐圧のばらつきが抑制された酸化物半導体ＴＦＴを備えるアクティブマトリクス基板および液晶表示パネルを提供することをその目的とする。
　本発明の実施形態のアクティブマトリクス基板は、アクティブ領域と、前記アクティブ領域外に配置された周辺回路領域とを有する、アクティブマトリクス基板であって、基板と、前記基板に支持された複数のＴＦＴとを有し、前記複数のＴＦＴは、前記アクティブ領域内に形成された複数の第１ＴＦＴと、前記周辺回路領域に形成された複数の第２ＴＦＴとを有し、前記複数の第２ＴＦＴは、ゲート電極と、酸化物半導体層と、前記ゲート電極と前記酸化物半導体層との間に配置されたゲート絶縁層と、前記酸化物半導体層に接続されたソース電極およびドレイン電極とを有し、前記基板に垂直な方向から見たとき、前記酸化物半導体層中をソース・ドレイン電流が流れる方向をチャネル長方向、前記チャネル長方向に略直交する方向をチャネル幅方向とすると、前記酸化物半導体層のチャネル幅方向の長さは前記ゲート電極のチャネル幅方向の長さよりも小さく、前記ソース電極が前記酸化物半導体層と接触するソース電極領域のチャネル幅方向の長さは前記酸化物半導体層のチャネル幅方向の長さよりも小さく、かつ、前記ドレイン電極は前記酸化物半導体層と、チャネル幅方向に配置された複数のドレイン電極領域で接触し、前記複数のドレイン電極領域の全体のチャネル幅方向の長さは前記酸化物半導体層のチャネル幅方向の長さよりも小さい第３ＴＦＴを含む。
　ある実施形態において、前記ソース電極領域および前記複数のドレイン電極領域の少なくとも一方は、前記基板に垂直な方向から見たとき、前記ゲート電極と完全に重なっている第３ＴＦＴを含む。
　ある実施形態において、前記ソース電極および前記ドレイン電極の少なくとも一方は、前記基板に垂直な方向から見たとき、前記ゲート電極と重なり、かつ前記酸化物半導体層とは重ならない領域を含む。
　ある実施形態において、前記ソース電極領域のチャネル幅方向の長さと、前記複数のドレイン電極領域の全体のチャネル幅方向の長さとは実質的に等しい。
　ある実施形態において、前記酸化物半導体層はｎ型であって、前記ソース電極領域および前記複数のドレイン電極領域の少なくとも一方は、前記複数のドレイン電極領域だけである。すなわち、前記第３ＴＦＴの前記複数のドレイン電極領域は前記ゲート電極と完全に重なっており、前記ソース電極領域の一部は前記ゲート電極と重ならない。
　ある実施形態において、前記ソース電極領域および前記複数のドレイン電極領域の少なくとも一方は、前記ソース電極領域および前記複数のドレイン電極領域を含む。
　ある実施形態において、前記酸化物半導体層と前記ソース電極および前記ドレイン電極との間に形成されたエッチストップ層をさらに有し、前記ソース電極領域および前記複数のドレイン電極領域は、それぞれ、前記エッチストップ層が有するコンタクトホール内に形成されている。
　ある実施形態において、前記周辺回路は、ゲートドライバを含み、前記ゲートドライバは前記第３ＴＦＴを含む。
　ある実施形態において、前記複数のＴＦＴは、チャネルエッチ型である。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の結晶質半導体を含む。
　ある実施形態において、前記酸化物半導体層は、積層構造を有する。
　ある実施形態において、前記複数のＴＦＴは、トップゲート型である。
　本発明の実施形態による液晶表示パネルは、上記のいずれかに記載のアクティブマトリクス基板と、液晶層と、前記液晶層を介して前記アクティブマトリクス基板と対向するように配置された対向基板とを有する。
　本発明の実施形態によると、少なくとも耐圧を向上させた酸化物半導体ＴＦＴを備えるアクティブマトリクス基板および液晶表示パネルが提供される。また、本発明の実施形態によると、耐圧のばらつきが抑制された酸化物半導体ＴＦＴを備えるアクティブマトリクス基板および液晶表示パネルが提供される。
（ａ）および（ｂ）は、本発明の実施形態１によるアクティブマトリクス基板が有する周辺回路ＴＦＴ１０Ａの模式図であり、（ａ）は平面図であり、（ｂ）は（ａ）中の１Ｂ－１Ｂ’線に沿った断面図である。 （ａ）および（ｂ）は、本発明の実施形態２によるアクティブマトリクス基板が有する周辺回路ＴＦＴ１０Ｂの模式図であり、（ａ）は平面図であり、（ｂ）は（ａ）中の２Ｂ－２Ｂ’線に沿った断面図である。 （ａ）および（ｂ）は、本発明の実施形態３によるアクティブマトリクス基板が有する周辺回路ＴＦＴ１０Ｃの模式図であり、（ａ）は平面図であり、（ｂ）は（ａ）中の３Ｂ－３Ｂ’線に沿った断面図である。 （ａ）および（ｂ）は、本発明の実施形態４によるアクティブマトリクス基板が有する周辺回路ＴＦＴ１０Ｄの模式図であり、（ａ）は平面図であり、（ｂ）は（ａ）中の４Ｂ－４Ｂ’線に沿った断面図である。 （ａ）および（ｂ）は、本発明の実施形態５によるアクティブマトリクス基板が有する周辺回路ＴＦＴ１０Ｅの模式図であり、（ａ）は平面図であり、（ｂ）は（ａ）中の５Ｂ－５Ｂ’線に沿った断面図である。 （ａ）および（ｂ）は、本発明の実施形態６によるアクティブマトリクス基板が有する周辺回路ＴＦＴ１０Ｆの模式図であり、（ａ）は平面図であり、（ｂ）は（ａ）中の６Ｂ－６Ｂ’線に沿った断面図である。 （ａ）および（ｂ）は、本発明の実施形態７によるアクティブマトリクス基板が有する周辺回路ＴＦＴ１０Ｇの模式図であり、（ａ）は平面図であり、（ｂ）は（ａ）中の７Ｂ－７Ｂ’線に沿った断面図である。 本発明の実施形態によるアクティブマトリクス基板１００Ａが有するゲートドライバ１１０を示す回路図である。 ゲートドライバ１１０が有する双安定回路１１０ｂを示す回路図である。 （ａ）は本発明の実施形態による液晶表示パネル１００を示す模式的な平面図であり、（ｂ）は画素に対応する部分の模式的な断面図である。 比較例のアクティブマトリクス基板が有する周辺回路ＴＦＴ１０Ｐの模式図であり、（ａ）は平面図であり、（ｂ）は（ａ）中の１１Ｂ－１１Ｂ’線に沿った断面図である。
　以下、図面を参照して、本発明の実施形態によるアクティブマトリクス基板および液晶表示パネルを説明するが、本発明は下記の実施形態に限定されるものではない。特に、アクティブマトリクス基板は、有機ＥＬ表示パネルなど他の表示パネルにも適用される。
　まず、図１０を参照して、本発明の実施形態による液晶表示パネル１００の構造を説明する。図１０（ａ）は本発明の実施形態による液晶表示パネル１００を示す模式的な平面図であり、図１０（ｂ）は画素に対応する部分の模式的な断面図である。液晶表示パネル１００は、ゲートドライバ１１０が後述する構造のＴＦＴ（例えば、ＴＦＴ１０Ａ～１０Ｇ）を有する点を除いて、公知の液晶表示パネルと同じ構造を有していてよい。したがって、以下では、液晶表示パネル１００の構造を簡単に説明する。
　ここで例示する液晶表示パネル１００は、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードの液晶表示パネルであるが、実施形態による液晶表示パネルはこれに限られず、ＩＰＳ（Ｉｎ　Ｐｌａｎｅ　Ｓｗｉｔｃｈｉｎｇ）モードの液晶表示パネルにも適用できる。また、ＦＦＳモードやＩＰＳモードなどの横電界モードに限られず、縦電界モード（例えば、ＶＡモードおよびＴＮモード）の液晶表示パネルにも適用できる。
　液晶表示パネル１００は、アクティブマトリクス基板１００Ａと、液晶層１２６と、液晶層１２６を介してアクティブマトリクス基板１００Ａと対向するように配置された対向基板１００Ｂとを有している。
　液晶表示パネル１００は、マトリクス状に配列された複数の画素Ｐｉｘで構成される表示領域Ｒ１と、表示領域Ｒ１外に配置された非表示領域Ｒ２とを有している。表示領域Ｒ１に対応するアクティブマトリクス基板１００Ａの領域をアクティブ領域Ｒ１といい、非表示領域Ｒ２に対応するアクティブマトリクス基板１００Ａの領域を周辺回路領域Ｒ２ということにする。
　アクティブマトリクス基板１００Ａは、アクティブ領域Ｒ１に、複数の画素Ｐｉｘを有している。各画素Ｐｉｘは、画素ＴＦＴ１１８を介してソースバスライン１１５に接続された画素電極１２４を有している。画素ＴＦＴ１１８のゲート電極１１２は、ゲートバスライン１１２に接続されている。ゲートバスライン１１２には、ゲートドライバ１１０から走査信号が供給され、ソースバスライン１１５には、ソースドライバ１２０から表示信号が供給される。
　画素Ｐｉｘの構造を図１０（ｂ）を参照して説明する。
　画素ＴＦＴ１１８は、基板（例えばガラス基板）１１１に支持されており、基板１１１上に形成されたゲート電極１１２と、ゲート電極１１２を覆うゲート絶縁層１１３と、ゲート絶縁層１１３上に形成された半導体層１１４と、半導体層１１４に一部が接触するように形成されたソース電極１１５およびドレイン電極１１６とを有している。画素ＴＦＴ１１８は、ボトムゲート型のＴＦＴである。なお、ゲート電極１１２はゲートバスライン１１２と一体に形成され得るので共通の参照符号で示し、ソース電極１１５はソースバスライン１１５と一体に形成され得るので共通の参照符号で示す。画素ＴＦＴ１１８は例えばパッシベーション層１１７で覆われている。
　パッシベーション層１１７上に、層間絶縁層１１９が形成されており、層間絶縁層１１９上に対向電極（「共通電極」ともいう。）１２２が形成されている。層間絶縁層１１９は例えば有機絶縁層であり、平坦化膜としても機能する。対向電極１２２上に無機絶縁層１２３が形成されており、無機絶縁層１２３上に画素電極１２４が形成されている。画素電極１２４は、無機絶縁層１２３、層間絶縁層１１９およびパッシベーション層１１７に形成されたコンタクトホールＣＨ内で、ドレイン電極１１６と接触している。画素電極１２４は、複数のスリット１２４ａを有し、画素電極１２４と対向電極１２２との間の電位差に応じた横電界が液晶層１２６に生成される。アクティブマトリクス基板１００Ａの液晶層１２６側の表面には不図示の配向膜が形成されている。対向基板１００Ｂは、基板（例えばガラス基板）１３１と、カラーフィルタ層およびブラックマトリクス（いずれも不図示）が形成されている。対向基板１００Ｂの液晶層１２６側の表面には不図示の配向膜が形成されている。
　アクティブマトリクス基板１００Ａの周辺回路領域Ｒ２には、ゲートドライバ１１０およびソースドライバ１２０が設けられている。少なくともゲートドライバ１１０は、基板１１１上にモノリシックに形成されている。ソースドライバ１２０は基板１１１上にモノリシックに形成されてもよいし、ＩＣとして実装されてもよい。周辺回路領域Ｒ２には、ゲートドライバ１１０およびソースドライバ１２０の他、他の回路および配線が形成され得る。
　ゲートドライバ１１０が有する周辺回路ＴＦＴは、画素ＴＦＴと同じプロセスで形成され得る。例えば、画素ＴＦＴ１１８に酸化物半導体ＴＦＴを用いる場合には、周辺回路ＴＦＴも酸化物半導体ＴＦＴで形成すればよい。以下、ゲートドライバ１１０が有する周辺回路ＴＦＴに酸化物半導体ＴＦＴを用いる場合を説明する。
　本発明の実施形態によるアクティブマトリクス基板が有する画素ＴＦＴおよび周辺回路は、いずれも、チャネルエッチ型でもエッチストップ型でもよい。「チャネルエッチ型のＴＦＴ」では、例えば図１に示されるように、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極のチャネル側の端部下面は、酸化物半導体層の上面と接するように配置されている。チャネルエッチ型のＴＦＴは、例えば酸化物半導体層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。一方、チャネル領域上にエッチストップ層が形成されたＴＦＴ（エッチストップ型ＴＦＴ）では、ソースおよびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば酸化物半導体層のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、酸化物半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。
　本発明の実施形態によるアクティブマトリクス基板が有する画素ＴＦＴおよび周辺回路は、ボトムゲートタイプのＴＦＴに限られず、トップゲートタイプのＴＦＴであってよい（図７参照）。ただし、本発明の実施形態は、ボトムゲートタイプのＴＦＴにおける課題に対してより有効なので、以下ではまずボトムゲートタイプのＴＦＴを用いた実施形態を説明する。
　図１１を参照して、本発明の実施形態が解決する課題を説明する。図１１は、比較例のアクティブマトリクス基板が有する周辺回路ＴＦＴ１０Ｐの模式図である。図１１（ａ）はＴＦＴ１０Ｐの平面図であり、図１１（ｂ）は図１１（ａ）中の１１Ｂ－１１Ｂ’線に沿った断面図である。ＴＦＴ１０Ｐは、上述の特許文献３に記載のＴＦＴの構造を周辺回路ＴＦＴに適用したものである。比較例のアクティブマトリクス基板は、周辺回路ＴＦＴの構造が異なる点を除いて、アクティブマトリクス基板１００Ａと同じ構造を有する。
　ＴＦＴ１０Ｐは、酸化物半導体層の幅をソース電極およびドレイン電極の幅よりも大きくした構造（特許文献３の図４参照）を周辺回路ＴＦＴに適用したものである。特許文献３には、酸化物半導体層の幅をソース電極およびドレイン電極の幅よりも小さくした構成（特許文献３の図３参照）の方が、容量が小さいので駆動回路に適していると記載されている。しかしながら、本発明者の検討によると、酸化物半導体層の幅をソース電極およびドレイン電極の幅よりも大きくした構造を採用することによって、耐圧を高められるとともに、アレイメントずれに対するマージンを大きくすることができる。
　ＴＦＴ１０Ｐは、基板１１に支持されており、基板１１上に形成されたゲート電極１２と、ゲート電極１２を覆うゲート絶縁層１３と、ゲート絶縁層１３上に形成された酸化物半導体層１４と、酸化物半導体層１４に一部が接触するように形成されたソース電極１５およびドレイン電極１６とを有している。ＴＦＴ１０Ｐもボトムゲート型のＴＦＴである。ＴＦＴ１０Ｐは必要に応じてパッシベーション層（不図示）によって覆われる。本明細書において、ソース電極１５が酸化物半導体層１４と接触する領域をソース電極領域１５Ｒといい、ドレイン電極１６が酸化物半導体層１４と接触する領域をドレイン電極領域１６Ｒという。
　基板１１に垂直な方向から見たとき、酸化物半導体層１４中をソース・ドレイン電流が流れる方向をチャネル長方向、チャネル長方向に略直交する方向をチャネル幅方向とする。チャネル長をＬで表すことにする。
　ＴＦＴ１０Ｐの耐圧（ソース・ドレイン間の耐圧、「Ｖｄｓ耐圧」ということがある。）を向上させるために、チャネル長Ｌを大きくすることが考えられる。しかしながら、チャネル長を大きくすると、ソース・ドレイン間のオン電流が低下する。本発明の実施形態によると、ＴＦＴ１０Ｐのチャネル長Ｌを大きくすることなく、すなわち、ソース・ドレイン間のオン電流を低下させることなく、耐圧を向上させることができる（第１の課題）。
　本発明の実施形態によるアクティブマトリクス基板は、第１の課題に加えて、下記の課題を解決することもできる。
　図１１（ａ）に示す様に、ＴＦＴ１０Ｐにおいて、ソース電極１５のチャネル幅方向の長さ（＝ソース電極領域１５Ｒのチャネル幅方向の長さ）Ｗｓおよびドレイン電極１６のチャネル幅方向の長さ（＝ドレイン電極領域１６Ｒのチャネル幅方向の長さ）Ｗｄはいずれも酸化物半導体層１４のチャネル幅方向の長さＷｏｓよりも小さい。酸化物半導体層１４のチャネル幅方向の長さＷｏｓはゲート電極１２のチャネル幅方向の長さＷｇよりも小さい。
　ソース電極１５と、酸化物半導体層１４およびゲート電極１２との重なり方およびドレイン電極１６と、酸化物半導体層１４およびゲート電極１２との重なり方に着目する。ソース電極１５およびドレイン電極１６のいずれも、ゲート電極１２および酸化物半導体層１４の両方に重なる領域、酸化物半導体層１４にだけ重なる領域、ゲート電極１２および酸化物半導体層１４のいずれにも重ならない領域を有し、これらの領域は、チャネル領域（ソース電極１５とドレイン電極１６との間の領域）から外側に順に配列されている。酸化物半導体層１４は、ゲート電極１２のソース電極１５側のエッジ１２Ｅｓおよびドレイン電極１６側のエッジ１２Ｅｄと重なっており、ソース電極１５およびドレイン電極１６もそれぞれ、ゲート電極１２のソース電極１５側のエッジ１２Ｅｓおよびドレイン電極１６側のエッジ１２Ｅｄと重なっている。すなわち、ソース電極１５が酸化物半導体層１４と接触するソース電極領域１５Ｒは、ゲート電極１２と一部でのみ重なり、ゲート電極１２と重ならない領域を含んでいる。同様に、ドレイン電極１６が酸化物半導体層１４と接触するドレイン電極領域１６Ｒは、ゲート電極１２と一部でのみ重なり、ゲート電極１２と重ならない領域を含んでいる。
　したがって、図１１（ｂ）に示す様に、ゲート電極１２のエッジ１２Ｅｓを形成するテーパ部分（斜面）を覆うように、酸化物半導体層１４が形成され、さらにソース電極１５が形成されている。同様に、ゲート電極１２のエッジ１２Ｅｄを形成するテーパ部分（斜面）を覆うように、酸化物半導体層１４が形成され、さらにドレイン電極１６が形成されている。
　このような積層構造を有すると、酸化物半導体層１４がｎ型のとき、ドレイン電極１６に高い電圧が印加されると、ゲート電極１２のエッジ１２Ｅｄを含むテーパ部分を覆うゲート絶縁層１３が絶縁破壊し、ゲート電極１２とドレイン電極１６との間にリーク電流が流れることがある。ゲート電極１２のテーパ部分を覆うゲート絶縁層１３は、平坦部上に形成されるゲート絶縁層１３に比べて厚さが小さくなりやすいので、製造ばらつきによって、耐圧が変動しやすい。したがって、ゲートドライバ１１０が有する多数のＴＦＴ１０Ｐのドレイン耐圧にばらつきが生じることになる。そうすると、ゲートドライバ１１０の一部のＴＦＴ１０Ｐにリーク電流が発生し、その結果、ゲートドライバ１１０が正常に動作しないことがある。なお、ソース電極１５側でも同様の問題が発生し得るが、ゲートドライバにおいては、ソース電圧はドレイン電圧より低い場合が多いので、少なくともドレイン電極１６側の耐圧を向上させることが好ましい。また、ソース電極１５側には高電圧が印加されないような回路動作を設計することもできる。
　酸化物半導体層１４がｐ型の場合には、ソース電極１５側において上記の問題が発生する。周辺回路ＴＦＴについては、キャリアが入って行く方がソース、キャリアが出て行く方がドレインとする。画素ＴＦＴについては、半導体層の導電型に拘わらず、慣例にならって、ソースバスライン１１５に接続されている方をソース、他方をドレインという。
　本発明の実施形態によると、ＴＦＴ１０Ｐの耐圧のばらつきを抑制することができる（第２の課題）。
　本発明の実施形態によるアクティブマトリクス基板１００Ａは、例えば、図１～図７に示す周辺回路ＴＦＴ１０Ａ～１０Ｇを有する。なお、以下でも、ｎ型の酸化物半導体を用いた例を説明するが、ｐ型の酸化物半導体を用いた場合にも適用され得ることは当業者には明らかである。
　図１に、本発明の実施形態１によるアクティブマトリクス基板が有する周辺回路ＴＦＴ１０Ａの模式図を示す。図１（ａ）はＴＦＴ１０Ａの平面図であり、図１（ｂ）は図１（ａ）中の１Ｂ－１Ｂ’線に沿った断面図である。
　ＴＦＴ１０Ａは、基板１１Ａに支持されており、基板１１Ａ上に形成されたゲート電極１２Ａと、ゲート電極１２Ａを覆うゲート絶縁層１３Ａと、ゲート絶縁層１３Ａ上に形成された酸化物半導体層１４Ａと、酸化物半導体層１４Ａに一部が接触するように形成されたソース電極１５Ａおよびドレイン電極１６Ａとを有している。
　図１（ａ）に示す様に、酸化物半導体層１４Ａのチャネル幅方向の長さＷＡｏｓはゲート電極１２Ａのチャネル幅方向の長さＷＡｇよりも小さい。ソース電極１５Ａのチャネル幅方向の長さ（＝ソース電極領域１５ＡＲのチャネル幅方向の長さ）ＷＡｓは酸化物半導体層１４Ａのチャネル幅方向の長さＷＡｏｓよりも小さい。
　ドレイン電極１６Ａは、分岐構造を有しており、ドレイン電極１６Ａは酸化物半導体層１４Ａと、チャネル幅方向に配置された複数のドレイン電極領域１６ＡＲで接触している。複数のドレイン電極領域１６ＡＲは不連続に配置されている。複数のドレイン電極領域１６ＡＲの全体のチャネル幅方向の長さＷＡｄは酸化物半導体層１４Ａのチャネル幅方向の長さＷＡｏｓよりも小さい。各ドレイン電極領域１６ＡＲのチャネル幅方向の長さＷＡｄ’は、例えば、ＷＡｄの６分の１である。ここでは、４つのドレイン電極領域１６ＡＲを有する例を示しているが、ドレイン電極領域１６ＡＲの数は２以上であればよい。また、チャネル幅方向に配列された互いに隣接する２つのドレイン電極領域１６ＡＲ間の距離は、ドレイン電極領域１６ＡＲのチャネル幅方向の長さＷＡｄ’よりも小さいことが好ましい。ドレイン電極領域１６ＡＲのトータルの面積が小さくなるからである。なお、ドレイン電極領域１６ＡＲを分岐構造とした効果を得るためには、隣接する２つのドレイン電極領域１６ＡＲ間の距離は例えば、１μｍ以上であることが好ましい。
　このように複数のドレイン電極領域１６ＡＲを設けると、図１（ａ）に示すように、ソース電極１５Ａとドレイン電極１６Ａとの間に生成される電界Ｅの電気力線が、ソース電極１５Ａとドレイン電極１６Ａとの距離（チャネル長さ）Ｌよりも大きい距離（図中の破線矢印の長さ）を通過する必要が生じるので、電界Ｅが分散され、弱められ、その結果、Ｖｄｓの耐圧が向上させられる。また、ソース電極領域１５ＡＲのチャネル幅方向の長さＷＡｓと複数のドレイン電極領域１６ＡＲのチャネル幅方向の全体の長さＷＡｄとは実質的に等しい。ここで、実質的に等しいとは、パターニング精度内で等しいことをいい、ＷＡｓとＷＡｄとが異なることによるＴＦＴ特性の変化が見られないことを意味する。ソース電極１５Ａとドレイン電極１６Ａどちらにも高い電圧を印加することができ、ＴＦＴを駆動させる電圧の設定の自由度が広がるという利点が得られる。
　なお、ソース電極１５Ａ側およびドレイン電極１６Ａ側の積層構造は、図１１に示した比較例のＴＦＴ１０Ｐと同じであり、ソース電極領域１５ＡＲおよびドレイン電極領域１６ＡＲは、ゲート電極１２Ａと一部でのみ重なり、ゲート電極１２Ａと重ならない領域を含んでいる。この積層構造に起因する課題（第２の課題）は、図３および図４に示す実施形態で解決する。
　ＴＦＴ１０Ａは、ＷＡｓ、ＷＡｄ＜ＷＡｏｓ＜ＷＡｇの関係を満足する。各寸法は例えば、以下の通りである。なお、チャネル長はソース電極領域１５ＡＲとドレイン電極領域１６ＡＲ間の最短距離をいう。
　チャネル長：１μｍ以上１００μｍ以下
　ＷＡｓ、ＷＡｄ（それぞれ独立に）：１μｍ以上１００μｍ以下
　ＷＡｄ’：１μｍ以上ＷＡｄ／２未満
　ＷＡｏｓ：２μｍ以上１０１μｍ以下
　ＷＡｇ：３μｍ以上１０２μｍ以下
　ＴＦＴ１０Ａは、いわゆるチャネルエッチ型のＴＦＴであり、例えば、以下のプロセスで製造され得る。チャネルエッチプロセスは良く知られているので、以下では簡単に説明する。
　まず、ガラス基板１１Ａ上にゲートメタル層（Ｍｏ、Ｔｉ、Ａｌ、Ｔａ、Ｃｒ、Ａｕなどの金属層）をスパッタ法で厚さが１００ｎｍ～３００ｎｍとなるように成膜する。ゲートメタル層は積層構造（例えばＴｉ／Ａｌ／Ｔｉ）を有してもよい。ゲートメタル層をフォトリソグラフィープロセスでパターニングすることによって、ゲート電極１２Ａを形成する。このとき、ゲートバスラインなどの配線も形成される。
　次に、ゲート絶縁層１３Ａとして、例えば、ＳｉＯ2層またはＳｉＮx層をプラズマＣＶＤ法で３００℃～４００℃の温度にて、厚さが３００ｎｍ～４００ｎｍとなるように成膜する。ゲート絶縁層１３Ａは、ＳｉＯ2層とＳｉＮx層との積層構造であってもよい。
　次に、酸化物半導体層（例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層、Ｉｎ－Ｚｎ－Ｏ系半導体層、ＺｎＯ系半導体層）をスパッタ法で２００℃～４００℃で厚さが４０ｎｍ～５０ｎｍとなるように成膜する。その後、不活性アルゴンガスＡｒ（１００ｓｃｃｍ～３００ｓｃｃｍ）と酸素ガスＯ2（５ｓｃｃｍ～２０ｓｃｃｍ）をスパッタ装置のチャンバー内に導入してもよい。酸化物半導体層は、塗布法で形成してもよい。得られた酸化物半導体層を、フォトリソグラフィでパターニングすることによって、所定のパーンを有する酸化物半導体層１４Ａを得る。
　次に、ソースメタル層（Ｍｏ、Ｔｉ、Ａｌ、Ｔａ、Ｃｒ、Ａｕなど金属層）をスパッタ法で、厚さが１００ｎｍ～３００ｎｍとなるように成膜する。ソースメタル層は積層構造（例えばＴｉ／Ａｌ／Ｔｉ）を有してもよい。ソースメタル層をフォトリソグラフィープロセスでパターニングすることによって、所定の形状のソース電極１５Ａ、ドレイン電極１６Ａを形成する。このとき、ソースバスラインなどの配線も形成される。このようにしてＴＦＴ１０Ａが形成される。
　ＴＦＴ１０Ａを覆うパッシベーション層（図１０（ｂ）のパッシベーション層１１７に対応）を形成してもよい。パッシベーション層は、例えば、ＳｉＯ2層またはＳｉＮx層をプラズマＣＶＤ法で、２００℃～３００℃で、厚さが２００ｎｍ～３００ｎｍとなるように成膜することによって得られる。パッシベーション層は、ＳｉＯ2層とＳｉＮx層との積層構造を有してもよい。
　その後、必要に応じて、熱処理を２００℃～４００℃にて、ドライエア中または大気中で、１時間～２時間行う。この熱処理によって、ＴＦＴ特性を向上させることができる。
　周辺回路ＴＦＴ１０Ａを製造する上記のプロセスで、同時に図１０（ｂ）に示した画素ＴＦＴ１１８を形成することができる。
　図２に、本発明の実施形態２によるアクティブマトリクス基板が有する周辺回路ＴＦＴ１０Ｂの模式図を示す。図２（ａ）はＴＦＴ１０Ｂ平面図であり、図２（ｂ）は図２（ａ）中の２Ｂ－２Ｂ’線に沿った断面図である。ＴＦＴ１０Ｂは、エッチストップ層を用いる製造プロセスを用いて製造される点で、ＴＦＴ１０Ａと異なっている。
　ＴＦＴ１０Ｂは、基板１１Ｂに支持されており、基板１１Ｂ上に形成されたゲート電極１２Ｂと、ゲート電極１２Ｂを覆うゲート絶縁層１３Ｂと、ゲート絶縁層１３Ｂ上に形成された酸化物半導体層１４Ｂと、酸化物半導体層１４Ｂに一部が接触するように形成されたソース電極１５Ｂおよびドレイン電極１６Ｂとを有している。
　図２（ａ）に示す様に、酸化物半導体層１４Ｂのチャネル幅方向の長さＷＢｏｓはゲート電極１２Ｂのチャネル幅方向の長さＷＢｇよりも小さい。ソース電極１５Ｂのチャネル幅方向の長さ（＝ソース電極領域１５ＢＲのチャネル幅方向の長さ）ＷＢｓは酸化物半導体層１４Ｂのチャネル幅方向の長さＷＢｏｓよりも小さい。
　ドレイン電極１６Ｂは、分岐構造を有しており、ドレイン電極１６Ｂは酸化物半導体層１４Ｂと、チャネル幅方向に配置された複数のドレイン電極領域１６ＢＲで接触している。複数のドレイン電極領域１６ＢＲは不連続に配置されている。複数のドレイン電極領域１６ＢＲの全体のチャネル幅方向の長さＷＢｄは酸化物半導体層１４Ｂのチャネル幅方向の長さＷＢｏｓよりも小さい。各ドレイン電極領域ＢＲのチャネル幅方向の長さＷＢｄ’は、例えば、ＷＢｄの６分の１である。ここでは、４つのドレイン電極領域１６ＢＲを有する例を示しているが、ドレイン電極領域１６ＢＲの数は２以上であればよい。また、チャネル幅方向に配列された互いに隣接する２つのドレイン電極領域１６ＢＲ間の距離は、ドレイン電極領域１６ＢＲのチャネル幅方向の長さＷＢｄ’よりも小さいことが好ましい。ドレイン電極領域１６ＢＲのトータルの面積が小さくなるからである。なお、ドレイン電極領域１６ＢＲを分岐構造とした効果を得るためには、隣接する２つのドレイン電極領域１６ＢＲ間の距離は例えば、１μｍ以上であることが好ましい。
　図２（ｂ）に示すように、ＴＦＴ１０Ｂは、酸化物半導体層１４Ｂとソース電極１５Ｂおよびドレイン電極１６Ｂとの間に形成されたエッチストップ層２２Ｂをさらに有し、ソース電極１５Ｂおよびドレイン電極１６Ｂは、それぞれ、エッチストップ層２２Ｂが有するコンタクトホール２２Ｂａおよび複数のコンタクトホール２２Ｂｂ内で酸化物半導体層１４Ｂと接触している。すなわち、ソース電極領域１５ＢＲおよび複数のドレイン電極領域１６ＢＲは、それぞれ、エッチストップ層２２Ｂが有するコンタクトホール２２Ｂａおよび複数のコンタクトホール２２Ｂｂ内に形成されている。
　ＴＦＴ１０Ｂは、ＴＦＴ１０Ａと同様に、複数のドレイン電極領域１６ＢＲを有するので、Ｖｄｓの耐圧が向上させられる。また、ソース電極領域１５ＢＲのチャネル幅方向の長さＷＢｓと複数のドレイン電極領域１６ＢＲの全体のチャネル幅方向の長さＷＢｄとは実質的に等しいので、ＴＦＴ１０Ａと同様にＴＦＴを駆動させる電圧の設定の自由度が広がるという利点が得られる。
　ＴＦＴ１０Ｂも、ＷＢｓ、ＷＢｄ＜ＷＢｏｓ＜ＷＢｇの関係を満足する。各寸法は、ＴＦＴ１０Ａと同様である。
　ＴＦＴ１０Ｂは、いわゆるエッチストップ型のＴＦＴであり、例えば、以下のプロセスで製造され得る。エッチストッププロセスは良く知られているので、以下では簡単に説明する。
　実施形態１のＴＦＴ１０Ａと同様のプロセスによって、基板１１Ｂ上に、ゲート電極１２Ｂ、ゲート絶縁層１３Ｂおよび酸化物半導体層１４Ｂを形成する。
　その後、酸化物半導体層１４Ｂのチャネル領域となる部分を覆うようにエッチストップ層２２Ｂとなる絶縁層を形成する。例えば、ＳｉＯ2層をプラズマＣＶＤ法を用いて、３００～４００℃の温度にて、厚さが１００ｎｍ～４００ｎｍとなるように成膜する。ＳｉＯ2層にフォトリソグラフィ法を用いて、所定の位置にコンタクトホール２２Ｂａ、２２Ｂｂを形成することによってエッチストップ層２２Ｂが得られる。
　その後、ＴＦＴ１０Ａと同様のプロセスによって、ソース電極１５Ｂおよびドレイン電極１６Ｂを形成する。このとき、ソースバスラインなどの配線も形成される。このようにしてＴＦＴ１０Ｂが形成される。必要に応じて、ＴＦＴ１０Ｂを覆うパッシベーション層を形成してもよい。また、必要に応じて、熱処理を行ってもよい。
　図３に、本発明の実施形態３によるアクティブマトリクス基板が有する周辺回路ＴＦＴ１０Ｃの模式図を示す。図３（ａ）はＴＦＴ１０Ｃの平面図であり、図３（ｂ）は図３（ａ）中の３Ｂ－３Ｂ’線に沿った断面図である。
　ＴＦＴ１０Ｃは、基板１１Ｃに支持されており、基板１１Ｃ上に形成されたゲート電極１２Ｃと、ゲート電極１２Ｃを覆うゲート絶縁層１３Ｃと、ゲート絶縁層１３Ｃ上に形成された酸化物半導体層１４Ｃと、酸化物半導体層１４Ｃに一部が接触するように形成されたソース電極１５Ｃおよびドレイン電極１６Ｃとを有している。
　ＴＦＴ１０Ｃは、ドレイン電極１６Ｃ側の積層構造が図１に示したＴＦＴ１０Ａと異なっている。ＴＦＴ１０Ｃのソース電極１５Ｃ側の積層構造は、図１に示したＴＦＴ１０Ａと同じであり、ソース電極領域１５ＣＲは、ゲート電極１２Ｃと一部でのみ重なり、ゲート電極１２Ｃと重ならない領域を含んでいる。これに対し、複数のドレイン電極領域１６ＣＲは、ゲート電極１２Ｃと完全に重なっている。すなわち、複数のドレイン電極領域１６ＣＲは、ゲート電極１２Ｃと重ならない領域を含んでいない。
　図３（ｂ）を見ると明らかなように、酸化物半導体層１４Ｃは、ゲート電極１２Ｃのソース電極１５Ｃ側のエッジ１２ＣＥｓと重なっており、ソース電極１５Ｃもゲート電極１２Ｃのソース電極１５Ｃ側のエッジ１２ＣＥｓと重なっているのに対し、酸化物半導体層１４Ｃは、ゲート電極１２Ｃのドレイン電極１６Ｃ側のエッジ１２ＣＥｄと重なっていない。
　ＴＦＴ１０Ｃは、ドレイン電極１６Ｃ側に上記の積層構造を有しているので、ドレイン電極１６Ｃ側の耐圧は、ＴＦＴ１０Ａに比べて高く、かつ耐圧のばらつきが抑制される。
　ＴＦＴ１０Ｃも、ＷＣｓ、ＷＣｄ＜ＷＣｏｓ＜ＷＣｇの関係を満足する。各寸法は、ＴＦＴ１０Ａと同様である。ＴＦＴ１０Ｃは、ＴＦＴ１０Ａと同様に、チャネルエッチプロセスで製造され得る。
　図４に、本発明の実施形態４によるアクティブマトリクス基板が有する周辺回路ＴＦＴ１０Ｄの模式図を示す。図４（ａ）はＴＦＴ１０Ｄの平面図であり、図４（ｂ）は図４（ａ）中の４Ｂ－４Ｂ’線に沿った断面図である。
　ＴＦＴ１０Ｄは、基板１１Ｄに支持されており、基板１１Ｄ上に形成されたゲート電極１２Ｄと、ゲート電極１２Ｄを覆うゲート絶縁層１３Ｄと、ゲート絶縁層１３Ｄ上に形成された酸化物半導体層１４Ｄと、酸化物半導体層１４Ｄに一部が接触するように形成されたソース電極１５Ｄおよびドレイン電極１６Ｄとを有している。
　図４（ａ）に示す様に、ソース電極１５Ｄのチャネル幅方向の長さ（＝ソース電極領域１５ＤＲのチャネル幅方向の長さ）ＷＤｓおよび複数のドレイン電極１６Ｄの全体のチャネル幅方向の長さＷＤｄはいずれも酸化物半導体層１４Ｄのチャネル幅方向の長さＷＤｏｓよりも小さい。酸化物半導体層１４Ｄのチャネル幅方向の長さＷＤｏｓはゲート電極１２Ｄのチャネル幅方向の長さＷＤｇよりも小さい。
　ＴＦＴ１０Ｄは、ソース電極１５Ｄ側の積層構造もドレイン電極１６Ｄ側の積層構造と同じである点において、ＴＦＴ１０Ｃと異なっている。
　複数のドレイン電極領域１６ＤＲは、ゲート電極１２Ｄと完全に重なっている。すなわち、複数のドレイン電極領域１６ＤＲは、ゲート電極１２Ｄと重ならない領域を含んでいない。同様に、ソース電極領域１５ＤＲも、ゲート電極１２Ｄと完全に重なっている。すなわち、ソース電極領域１５ＤＲも、ゲート電極１２Ｄと重ならない領域を含んでいない。
　図４（ｂ）を見ると明らかなように、酸化物半導体層１４Ｄは、ゲート電極１２Ｄのドレイン電極１６Ｄ側のエッジ１２ＤＥｄともゲート電極１２Ｄのソース電極１５Ｄ側のエッジ１２ＤＥｓとも重なっていない。
　ＴＦＴ１０Ｄは、ドレイン電極１６Ｄ側だけでなくソース電極１５Ｄ側も上記の積層構造を有しているので、ドレイン電極１６Ｄ側およびソース電極１５Ｄ側の耐圧が、ＴＦＴ１０Ａに比べて高く、かつ耐圧のばらつきが抑制される。
　ＴＦＴ１０Ｄも、ＷＤｓ、ＷＤｄ＜ＷＤｏｓ＜ＷＤｇの関係を満足する。各寸法は、ＴＦＴ１０Ａと同様である。ＴＦＴ１０Ｄも、ＴＦＴ１０Ａと同様に、チャネルエッチプロセスで製造され得る。
　図５および図６を参照して、実施形態５のＴＦＴ１０Ｅおよび実施形態６のＴＦＴ１０Ｆの構造を説明する。ＴＦＴ１０ＥはＴＦＴ１０Ｃに対応し、ＴＦＴ１０ＦはＴＦＴ１０Ｄに対応し、ＴＦＴ１０ＥおよびＴＦＴ１０Ｆは、エッチストップ層を用いる製造プロセスを用いて製造される点で、ＴＦＴ１０ＣおよびＴＦＴ１０Ｄと異なっている。
　図５に、本発明の実施形態５によるアクティブマトリクス基板が有する周辺回路ＴＦＴ１０Ｅの模式図を示す。図５（ａ）はＴＦＴ１０Ｅの平面図であり、図５（ｂ）は図５（ａ）中の５Ｂ－５Ｂ’線に沿った断面図である。
　図５（ａ）に示す様に、ソース電極領域１５ＥＲのチャネル幅方向の長さＷＥｓおよび複数のドレイン電極領域１６ＥＲの全体のチャネル幅方向の長さＷＥｄはいずれも酸化物半導体層１４Ｅのチャネル幅方向の長さＷＥｏｓよりも小さい。酸化物半導体層１４Ｅのチャネル幅方向の長さＷＥｏｓはゲート電極１２Ｅのチャネル幅方向の長さＷＥｇよりも小さい。
　図５（ｂ）に示すように、ＴＦＴ１０Ｅは、酸化物半導体層１４Ｅとソース電極１５Ｅおよびドレイン電極１６Ｅとの間に形成されたエッチストップ層２２Ｅをさらに有し、ソース電極１５Ｅおよびドレイン電極１６Ｅは、それぞれ、エッチストップ層２２Ｅが有するコンタクトホール２２Ｅａおよび複数のコンタクトホール２２Ｅｂ内で酸化物半導体層１４Ｅと接触している。すなわち、ソース電極領域１５ＥＲおよびドレイン電極領域１６ＥＲは、それぞれ、エッチストップ層２２Ｅが有するコンタクトホール２２Ｅａおよび複数のコンタクトホール２２Ｅｂ内に形成されている。
　ＴＦＴ１０Ｅは、ＴＦＴ１０Ｂと同様に、ソース電極領域１５ＥＲは、ゲート電極１２Ｅと一部でのみ重なり、ゲート電極１２Ｅと重ならない領域を含んでいるのに対し、複数のドレイン電極領域１６ＥＲは、ゲート電極１２Ｅと完全に重なっている。すなわち、複数のドレイン電極領域１６ＥＲは、ゲート電極１２Ｅと重ならない領域を含んでいない。
　ＴＦＴ１０Ｅは、ドレイン電極１６Ｅ側に上記の積層構造を有しているので、ドレイン電極１６Ｅ側の耐圧が、ＴＦＴ１０Ｂに比べて高く、かつ耐圧のばらつきが抑制される。
　ＴＦＴ１０Ｅも、ＷＥｓ、ＷＥｄ＜ＷＥｏｓ＜ＷＥｇの関係を満足する。各寸法は、ＴＦＴ１０Ｃと同様である。
　図６に、本発明の実施形態６によるアクティブマトリクス基板が有する周辺回路ＴＦＴ１０Ｆの模式図を示す。図６（ａ）はＴＦＴ１０Ｆの平面図であり、図６（ｂ）は図６（ａ）中の６Ｂ－６Ｂ’線に沿った断面図である。
　図６（ａ）に示す様に、ソース電極領域１５ＦＲのチャネル幅方向の長さＷＦｓおよび複数のドレイン電極領域１６ＦＲの全体のチャネル幅方向の長さＷＦｄはいずれも酸化物半導体層１４Ｆのチャネル幅方向の長さＷＦｏｓよりも小さい。酸化物半導体層１４Ｆのチャネル幅方向の長さＷＦｏｓはゲート電極１２Ｆのチャネル幅方向の長さＷＦｇよりも小さい。
　図６（ｂ）に示すように、ＴＦＴ１０Ｆは、酸化物半導体層１４Ｆとソース電極１５Ｆおよびドレイン電極１６Ｆとの間に形成されたエッチストップ層２２Ｆをさらに有し、ソース電極１５Ｆおよびドレイン電極１６Ｆは、それぞれ、エッチストップ層２２Ｆが有するコンタクトホール２２Ｆａおよび複数のコンタクトホール２２Ｆｂ内で酸化物半導体層１４Ｆと接触している。すなわち、ソース電極領域１５ＦＲおよび複数のドレイン電極領域１６ＦＲは、それぞれ、エッチストップ層２２Ｆが有するコンタクトホール２２Ｆａおよび複数のコンタクトホール２２Ｆｂ内に形成されている。
　ＴＦＴ１０Ｆは、ＴＦＴ１０Ｄと同様に、ソース電極１５Ｆ側の積層構造もドレイン電極１６Ｆ側の積層構造と同じである。
　複数のドレイン電極領域１６ＦＲは、ゲート電極１２Ｆと完全に重なっている。すなわち、複数のドレイン電極領域１６ＦＲは、ゲート電極１２Ｆと重ならない領域を含んでいない。同様に、ソース電極領域１５ＦＲも、ゲート電極１２Ｆと完全に重なっている。すなわち、ソース電極領域１５ＦＲも、ゲート電極１２Ｆと重ならない領域を含んでいない。
　ＴＦＴ１０Ｆは、ドレイン電極１６Ｆ側だけでなくソース電極１５Ｆ側も上記の積層構造を有しているので、ドレイン電極１６Ｆ側およびソース電極１５Ｆ側の耐圧が、ＴＦＴ１０Ｂに比べて高く、かつ耐圧のばらつきが抑制される。
　ＴＦＴ１０Ｆも、ＷＦｓ、ＷＦｄ＜ＷＦｏｓ＜ＷＦｇの関係を満足する。各寸法は、ＴＦＴ１０Ｄと同様である。
　図７に、本発明の実施形態７によるアクティブマトリクス基板が有する周辺回路ＴＦＴ１０Ｇの模式図を示す。図７（ａ）はＴＦＴ１０Ｇの平面図であり、図７（ｂ）は図７（ａ）中の７Ｂ－７Ｂ’線に沿った断面図である。ＴＦＴ１０Ｇは、先の実施形態のアクティブマトリクス基板が有するＴＦＴ１０Ａ～１０Ｆがボトムゲート型であったのに対し、トップゲート型である。
　ＴＦＴ１０Ｇは、ゲート電極１２Ｇと、酸化物半導体層１４Ｇと、ゲート電極１２Ｇと酸化物半導体層１４Ｇとの間に配置されたゲート絶縁層１３Ｇと、酸化物半導体層１４Ｇに接続されたソース電極１５Ｇおよびドレイン電極１６Ｇとを有している。酸化物半導体層１４Ｇは、基板１１Ｇ上に形成された緩衝層２１Ｇ上に形成されている。ゲート電極１２Ｇは、ゲート絶縁層１３Ｇ上に形成されており、ゲート電極１２Ｇを覆う層間絶縁層２２Ｇが形成されている。ソース電極１５Ｇおよびドレイン電極１６Ｇは、層間絶縁層２２Ｇ上に形成されており、層間絶縁層２２Ｇが有するコンタクトホール２２Ｇａおよび複数のコンタクトホール２２Ｇｂ内で酸化物半導体層１４Ｇと接触している。
　ＴＦＴ１０Ｇも、複数のドレイン電極領域１６ＧＲを有するので、幅がＷＧｄの単一のドレイン電極領域を有するＴＦＴよりも、Ｖｄｓ耐圧が向上させられる。なお、トップゲート型のＴＦＴ１０Ｇにおいては、ゲート電極１２Ｇとドレイン電極１６Ｇおよびソース電極１５Ｇとの間は、層間絶縁層２２Ｇによって絶縁されるので、ボトムゲート型ＴＦＴと異なり、ゲート電極１２Ｇとドレイン電極１６Ｇおよびソース電極１５Ｇとの間のリーク電流は発生しにくい。
　本発明の実施形態によるアクティブマトリクス基板１００Ａは、周辺回路領域に形成された複数のＴＦＴの内、少なくともドレイン電極側に高い耐圧が必要とされるＴＦＴだけが上記の構造を有せばよい。例えば、ゲートドライバが有するシフトレジスタにおいて、ブートストラップによってオンとなるように設計されているＴＦＴ（例えば出力バッファトランジスタ）のゲートに対し、そのドレインが接続されている種々のＴＦＴにだけ上記の構造を適用すればよい。
　図８および図９を参照して、ゲートドライバ１１０の構成例を説明する。なお、図８および図９に示すゲートドライバ１１０と同様の構成が国際公開第２０１１／０２４４９９号に記載されている。参考のために、国際公開第２０１１／０２４４９９号の開示内容の全てを本明細書に援用する。
　図８は、本発明の実施形態によるアクティブマトリクス基板１００Ａが有するゲートドライバ１１０を示す回路図である。図９は、ゲートドライバ１１０が有する双安定回路１１０ｂを示す回路図である。
　図８に示すように、ゲートドライバ１１０は、複数段のシフトレジスタ１１０ａを有している。各段のシフトレジスタ１１０ａは、画素マトリクスの各行に対応している。
　例えば、２ａ行の画素行が配列されているとすると、シフトレジスタ１１０ａは２ａ個の双安定回路１１０ｂを有する。それぞれの双安定回路１１０ｂはトリガ信号によって２つの安定状態のうちの一方の安定状態を切り替えて出力することができるように構成されている。双安定回路１１０ｂのそれぞれには、４相のクロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤを受け取る入力端子と、セット信号Ｓを受け取る入力端子と、リセット信号Ｒを受け取る入力端子と、クリア信号ＣＬＲを受け取る入力端子と、低電位の直流電圧ＶＳＳを受け取る入力端子と、状態信号Ｑを出力する出力端子とが設けられている。
　また、周辺回路領域における外周部分には、ゲートクロック信号（第１ゲートクロック信号ＣＫ１、第２ゲートクロック信号ＣＫ１Ｂ、第３ゲートクロック信号ＣＫ２、および、第４ゲートクロック信号ＣＫ２Ｂ）用の幹配線、低電位の直流電圧ＶＳＳ用の幹配線、クリア信号ＣＬＲ用の幹配線が設けられている。
　図９に示すように、双安定回路１１０ｂは、１０個のＴＦＴ（ＭＡ、ＭＢ、ＭＩ、ＭＦ、ＭＪ、ＭＫ、ＭＥ、ＭＬ、ＭＮ、および、ＭＤ）と、キャパシタＣＡＰ１とを備えている。また、この双安定回路１１０ｂは、クロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤを受け取る入力端子、セット信号Ｓを受け取る入力端子、リセット信号Ｒを受け取る入力端子、クリア信号ＣＬＲを受け取る入力端子、および、状態信号Ｑｎを出力する出力端子ＯＵＴを備えている。
　ＴＦＴ－ＭＢのソース端子と、ＴＦＴ－ＭＡのドレイン端子と、ＴＦＴ－ＭＪのゲート端子と、ＴＦＴ－ＭＥのドレイン端子と、ＴＦＴ－ＭＬのドレイン端子と、ＴＦＴ－ＭＩのゲート端子と、キャパシタＣＡＰ１の一端とは互いに接続されている。なお、これらが互いに接続されている配線部のことを便宜上「第１ノード」と称し、図において符号Ｎ１で示している。
　また、ＴＦＴ－ＭＪのドレイン端子と、ＴＦＴ－ＭＫのドレイン端子と、ＴＦＴ－ＭＦのソース端子と、ＴＦＴ－ＭＥのゲート端子とは互いに接続されている。なお、これらが互いに接続されている配線部のことを便宜上「第２ノード」と称し、図において符号Ｎ２で示している。
　この構成において、図左側に示すＴＦＴ－ＭＡは、クリア信号ＣＬＲがハイレベルになっているときに、第１ノードＮ１の電位をローレベルに設定する。一方で、ＴＦＴ－ＭＢは、セット信号Ｓがハイレベルになっているときに、第１ノードＮ１の電位をハイレベルに設定する。
　また、図右側に示すＴＦＴ－ＭＩは、出力バッファトランジスタとして機能し、第１ノードＮ１の電位がハイレベルになっているときに、第１クロック信号ＣＫＡの電位を出力端子に与える。また図中央上部に示すＴＦＴ－ＭＦは、第３クロック信号ＣＫＣがハイレベルになっているときに、第２ノードＮ２の電位をハイレベルにする。
　ＴＦＴ－ＭＪは、第１ノードＮ１の電位がハイレベルになっているときに、第２ノードＮ２の電位をローレベルにする。この双安定回路１１０ｂの出力端子ＯＵＴに接続されたゲートバスラインが選択されている期間中に、第２ノードＮ２がハイレベルとなってＴＦＴ－ＭＥがオン状態になると、第１ノードＮ１の電位が低下してＴＦＴ－ＭＩがオフ状態となる。このような現象を防止するためにＴＦＴ－ＭＪが設けられている。
　ＴＦＴ－ＭＫは、第４クロック信号ＣＫＤがハイレベルになっているときに、第２ノードＮ２の電位をローレベルにする。ＴＦＴ－ＭＫが設けられていなければ、選択期間以外の期間中、第２ノードＮ２の電位は常にハイレベルとなりＴＦＴ－ＭＥにバイアス電圧がかかり続ける。そうすると、ＴＦＴ－ＭＥの閾値電圧が上昇し、ＴＦＴ－ＭＥはスイッチとして充分に機能しなくなる。このような現象を防止するためにＴＦＴ－ＭＫが設けられている。
　ＴＦＴ－ＭＥは、第２ノードＮ２の電位がハイレベルになっているときに、第１ノードＮ１の電位をローレベルにする。ＴＦＴ－ＭＬは、リセット信号Ｒがハイレベルになっているときに、第１ノードＮ１の電位をローレベルにする。ＴＦＴ－ＭＮは、リセット信号Ｒがハイレベルになっているときに、出力端子の電位をローレベルにする。ＴＦＴ－ＭＤは、第２クロックＣＫＢがハイレベルになっているときに、出力端子ＯＵＴの電位をローレベルにする。キャパシタＣＡＰ１は、この双安定回路１１０ｂの出力端子ＯＵＴに接続されたゲートバスラインが選択されている期間中に第１ノードＮ１の電位をハイレベルに維持するための補償容量として機能する。
　この構成において、図９に示す第１ノードＮ１は、ブートストラップにより電位が電源電圧以上にブーストされるノードである。なお、本回路構成においてブートストラップとは、出力バッファトランジスタＭＩをオンにする際に、出力バッファトランジスタＭＩのソース電位の上昇による寄生容量を介したゲート端子への電圧印加およびキャパシタＣＡＰ１への蓄電を利用して、セット信号Ｓを超える電位にゲート電圧を引き上げた状態で出力バッファトランジスタＭＩをオンにする動作を意味する。
　第１ノードＮ１をプルダウンするＴＦＴ－ＭＡ、ＭＥ、ＭＬのドレイン側は第１ノードＮ１に接続され、ソース側はＶＳＳに接続されている。ブートストラップ動作時、第１ノードＮ１が高電圧になる際、上記の各ＴＦＴ－ＭＡ、ＭＥ、ＭＬはオフ状態であり、しかもドレイン－ソース間には高電圧が印加される。このとき、各ＴＦＴ－ＭＡ、ＭＥ、ＭＬのチャネル長が短くオフ耐圧が低いと正常なオフ状態が保てなくなり、その結果、第１ノードＮ１電位が低下してドライバの選択／非選択動作が破たんするおそれがある。
　また、出力バッファトランジスタＭＩのドレイン端子には、ＤＵＴＹ比５０％のクロック信号ＣＫＡが入力されるが、この段が選択されていない場合は、クロック信号ＣＫＡを状態信号Ｑｎとして出力してはならない。このトランジスタＭＩのオフ耐圧が低い場合、非選択時にも、クロック信号ＣＫＡの電圧が状態信号Ｑｎとして出力され、誤動作の要因となる。
　したがって、上述したようなＴＦＴについては高耐圧であることが求められるが、チャネル長を長くすればＴＦＴのオフ耐圧は上昇する傾向にありドライバの動作を確保しやすくなる一方で、ＴＦＴの面積が増加してゲートドライバのレイアウト面積が増加する。これはディスプレイパネルの外形寸法の増加につながり、デバイスの小型化の要求を満たせなくなる。
　そこで、オフ耐圧性が求められるＴＦＴに、図１～図７に示したＴＦＴ１０Ａ～１０Ｇを用いればよい。これによって、デバイスを大型化させずにオフ耐圧を向上させることができる。なお、特にオフ耐圧性を必要としないＴＦＴ－ＭＤ、ＭＦ、ＭＮなどについては、図１１に示した比較例のＴＦＴ１０Ｐを用いてもよい。
　ここでは、ゲートドライバ１１０の例示的な構成を説明したが、他の構成を有していても良いことは言うまでもない。この場合にも、ゲートドライバにおいてオフ時にドレイン側に高電圧が印加される可能性のある任意のＴＦＴにＴＦＴ１０Ａ～１０Ｇを用いればよい。例えば、オフ時にドレイン側に印加される電圧が２０Ｖ～６０Ｖであり得るようなＴＦＴ１０Ａ～１０Ｇを用いればよい。
　本発明の実施形態によるアクティブマトリクス基板１００Ａが有する酸化物ＴＦＴの酸化物半導体層について説明する。以下の説明は、画素ＴＦＴおよび周辺回路ＴＦＴの酸化物半導体層に共通する。
　酸化物半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。なお、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体等、酸化物半導体を含む活性層を有するチャネルエッチ型のＴＦＴを、「ＣＥ－ＯＳ－ＴＦＴ」と呼ぶことがある。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、周辺回路ＴＦＴおよび画素ＴＦＴとして好適に用いられる。
　酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　本発明は、例えば、液晶表示パネルなど表示パネルのアクティブマトリクス基板に好適に用いられる。
　１０Ａ　　ＴＦＴ
　１１Ａ　　基板
　１２Ａ　　ゲート電極
　１３Ａ　　ゲート絶縁層
　１４Ａ　　酸化物半導体層
　１５Ａ　　ソース電極
　１５ＡＲ　ソース電極領域
　１６Ａ　　ドレイン電極
　１６ＡＲ　ドレイン電極領域
　１００　　液晶表示パネル
　１００Ａ　アクティブマトリクス基板

Claims (14)

  1. 　アクティブ領域と、前記アクティブ領域外に配置された周辺回路領域とを有する、アクティブマトリクス基板であって、
    　基板と、前記基板に支持された複数のＴＦＴとを有し、
    　前記複数のＴＦＴは、前記アクティブ領域内に形成された複数の第１ＴＦＴと、前記周辺回路領域に形成された複数の第２ＴＦＴとを有し、
    　　前記複数の第２ＴＦＴは、
    　　ゲート電極と、酸化物半導体層と、前記ゲート電極と前記酸化物半導体層との間に配置されたゲート絶縁層と、前記酸化物半導体層に接続されたソース電極およびドレイン電極とを有し、
    　　前記基板に垂直な方向から見たとき、
    　　前記酸化物半導体層中をソース・ドレイン電流が流れる方向をチャネル長方向、前記チャネル長方向に略直交する方向をチャネル幅方向とすると、
    　　前記酸化物半導体層のチャネル幅方向の長さは前記ゲート電極のチャネル幅方向の長さよりも小さく、
    　　前記ソース電極が前記酸化物半導体層と接触するソース電極領域のチャネル幅方向の長さは前記酸化物半導体層のチャネル幅方向の長さよりも小さく、かつ、
    　　前記ドレイン電極は前記酸化物半導体層と、チャネル幅方向に配置された複数のドレイン電極領域で接触し、前記複数のドレイン電極領域の全体のチャネル幅方向の長さは前記酸化物半導体層のチャネル幅方向の長さよりも小さい第３ＴＦＴを含む、アクティブマトリクス基板。
  2. 　前記ソース電極領域および前記複数のドレイン電極領域の少なくとも一方は、前記基板に垂直な方向から見たとき、前記ゲート電極と完全に重なっている第３ＴＦＴを含む、請求項１に記載のアクティブマトリクス基板。
  3. 　前記ソース電極および前記ドレイン電極の少なくとも一方は、前記基板に垂直な方向から見たとき、前記ゲート電極と重なり、かつ前記酸化物半導体層とは重ならない領域を含む、請求項１または２に記載のアクティブマトリクス基板。
  4. 　前記ソース電極領域のチャネル幅方向の長さと、前記複数のドレイン電極領域の全体のチャネル幅方向の長さとは実質的に等しい、請求項１から３のいずれかに記載のアクティブマトリクス基板。
  5. 　前記酸化物半導体層はｎ型であって、
    　前記ソース電極領域および前記複数のドレイン電極領域の少なくとも一方は、前記複数のドレイン電極領域だけである、請求項１から４のいずれかに記載のアクティブマトリクス基板。
  6. 　前記ソース電極領域および前記複数のドレイン電極領域の少なくとも一方は、前記ソース電極領域および前記複数のドレイン電極領域を含む、請求項１から４のいずれかに記載のアクティブマトリクス基板。
  7. 　前記酸化物半導体層と前記ソース電極および前記ドレイン電極との間に形成されたエッチストップ層をさらに有し、
    　前記ソース電極領域および前記複数のドレイン電極領域は、それぞれ、前記エッチストップ層が有するコンタクトホール内に形成されている、請求項１から６のいずれかに記載のアクティブマトリクス基板。
  8. 　前記周辺回路は、ゲートドライバを含み、前記ゲートドライバは前記第３ＴＦＴを含む、請求項１から７のいずれかに記載のアクティブマトリクス基板。
  9. 　前記複数のＴＦＴは、チャネルエッチ型である、請求項１から８のいずれかに記載のアクティブマトリクス基板。
  10. 　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む、請求項１から９のいずれかに記載のアクティブマトリクス基板。
  11. 　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の結晶質半導体を含む、請求項１から１０のいずれかに記載のアクティブマトリクス基板。
  12. 　前記酸化物半導体層は、積層構造を有する、請求項１から１１のいずれかに記載のアクティブマトリクス基板。
  13. 　前記複数のＴＦＴは、トップゲート型である、請求項１に記載のアクティブマトリクス基板。
  14. 　請求項１から１３のいずれかに記載のアクティブマトリクス基板と、液晶層と、前記液晶層を介して前記アクティブマトリクス基板と対向するように配置された対向基板とを有する液晶表示パネル。
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