WO2018043643A1 - アクティブマトリクス基板およびアクティブマトリクス基板を備えた表示装置 - Google Patents

アクティブマトリクス基板およびアクティブマトリクス基板を備えた表示装置 Download PDF

Info

Publication number
WO2018043643A1
WO2018043643A1 PCT/JP2017/031356 JP2017031356W WO2018043643A1 WO 2018043643 A1 WO2018043643 A1 WO 2018043643A1 JP 2017031356 W JP2017031356 W JP 2017031356W WO 2018043643 A1 WO2018043643 A1 WO 2018043643A1
Authority
WO
WIPO (PCT)
Prior art keywords
inspection
tft
tfts
active matrix
gate
Prior art date
Application number
PCT/JP2017/031356
Other languages
English (en)
French (fr)
Inventor
西村　淳
義仁 原
近間　義雅
幸伸 中田
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US16/329,784 priority Critical patent/US10777587B2/en
Priority to CN201780053900.4A priority patent/CN109690661B/zh
Publication of WO2018043643A1 publication Critical patent/WO2018043643A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133388—Constructional arrangements; Manufacturing methods with constructional differences between the display region and the peripheral region
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136254—Checking; Testing
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line

Definitions

  • the present invention relates to an active matrix substrate formed using an oxide semiconductor and a display device including the active matrix substrate.
  • An active matrix substrate used for a liquid crystal display device or the like has a display area having a plurality of pixels and an area other than the display area (non-display area or frame area).
  • the display region includes a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • TFT thin film transistor
  • a switching element such as a thin film transistor (hereinafter, “TFT”)
  • a TFT having an amorphous silicon film as an active layer hereinafter referred to as “amorphous silicon TFT”
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • oxide semiconductor TFT instead of amorphous silicon or polycrystalline silicon as a material for the active layer of TFT.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • a semiconductor chip constituting a driving circuit such as a source driver and a gate driver is mounted (COG (Chip on Glass) mounting).
  • COG Chip on Glass
  • a region where a semiconductor chip is mounted in the active matrix substrate is referred to as a “semiconductor chip mounting region”.
  • a plurality of terminal portions for connecting the terminals of the semiconductor chip and the gate bus lines or source bus lines of the display area are arranged. These terminal portions are formed, for example, in a semiconductor chip mounting region (that is, disposed between the semiconductor chip and the substrate).
  • drive circuits such as a gate driver and a source driver may be provided monolithically (integrated).
  • a drive circuit formed monolithically is referred to as a “monolithic driver”.
  • a monolithic driver is usually configured using TFTs. Recently, a technique for manufacturing a monolithic driver using an oxide semiconductor TFT has been used. As a result, the frame area can be narrowed and the cost can be reduced by simplifying the mounting process.
  • the gate driver circuit is monolithically formed in the non-display area, and the source driver circuit is mounted by the COG method. Many.
  • the non-display area is further provided with an inspection circuit for performing a pseudo dynamic lighting inspection which is a defect detection method of the liquid crystal display device (liquid crystal display panel).
  • a pseudo dynamic lighting inspection which is a defect detection method of the liquid crystal display device (liquid crystal display panel).
  • the inspection circuit includes, for example, a plurality of TFTs (hereinafter referred to as “inspection TFTs”). Each inspection TFT is connected to a source bus line or a gate bus line. At the time of lighting inspection, an inspection signal is supplied to the source bus line or the gate bus line by turning on the inspection TFT. After the lighting inspection, during the normal operation of the liquid crystal display panel, the inspection TFT is maintained in the off state.
  • the inspection TFT has been arranged between the semiconductor chip mounting area and the display area, or in the non-display area on the opposite side of the display area.
  • a configuration in which an inspection circuit including an inspection TFT is arranged in a semiconductor chip mounting region has been proposed for the purpose of further narrowing the non-display region (for example, Patent Documents 1 and 2).
  • the inspection TFT is disposed below the semiconductor chip.
  • the semiconductor chip becomes considerably hot (for example, 10 to 20 ° C. higher than the ambient temperature) during the normal operation of the liquid crystal display panel, so that it is considered that the temperature below the semiconductor chip is also high. For this reason, there is a possibility that the characteristics of the inspection TFT shift with temperature, and the OFF state cannot be maintained, and high reliability cannot be obtained.
  • the inspection TFT is usually formed by a process common to the pixel TFT, and often has the same or similar structure. For this reason, if an inspection TFT having characteristics that can withstand high temperatures is to be formed, the characteristics of the pixel TFT formed by a process common to the inspection TFT may deviate from the required characteristics.
  • Embodiments of the present invention have been made in view of the above circumstances, and an object of the present invention is to provide an active matrix substrate that can be reduced in size and includes a highly reliable inspection TFT constituting a lighting inspection circuit. It is in.
  • An active matrix substrate is an active matrix substrate having a display region including a plurality of pixel regions and a non-display region other than the display region, and the substrate and a plurality of substrates supported by the substrate Source bus lines and a plurality of gate bus lines, a plurality of pixel TFTs supported by the substrate and disposed in each of the plurality of pixel regions, and supported by the substrate and in the non-display region A plurality of inspection TFTs arranged, each of the plurality of inspection TFTs being connected to at least one of the plurality of source bus lines or the plurality of gate bus lines An inspection circuit including the plurality of inspection TFTs, the plurality of source bus lines or the plurality of gate bus lines.
  • a plurality of terminal portions for connecting to terminals of a semiconductor chip mounted on a matrix substrate, and a first insulating layer disposed in the display region and the non-display region and covering the plurality of pixel TFTs in the display region
  • at least some of the plurality of inspection TFTs are disposed in a semiconductor chip mounting region on which the semiconductor chip is mounted, and each of the plurality of inspection TFTs includes a semiconductor layer and a semiconductor layer.
  • a lower gate electrode disposed on the substrate side via a gate insulating layer; and an upper gate electrode disposed on an opposite side of the semiconductor layer from the substrate via an insulating layer including the first insulating layer;
  • the plurality of pixel TFTs are bottom-gate TFTs, and are formed using the same semiconductor film as the semiconductor layer of the plurality of inspection TFTs.
  • the inspection circuit is electrically connected to the first inspection gate wiring electrically connected to the lower gate electrodes of the plurality of inspection TFTs and to the upper gate electrodes of the plurality of inspection TFTs. And a second inspection gate wiring connected to.
  • the semiconductor device further includes a second insulating layer including an organic insulating layer disposed on the first insulating layer, and the second insulating layer has a plurality of the plurality of the plurality of second insulating layers when viewed from the normal direction of the substrate.
  • One or a plurality of openings arranged so as to overlap at least a part of the semiconductor layer in each of the inspection TFTs, and the second inspection gate wiring is formed on the second insulating layer and the opening A portion of the second inspection gate wiring located in the opening functions as the upper gate electrode.
  • the one or more openings are provided so as to overlap with a region including the semiconductor layer of the plurality of inspection TFTs. It is.
  • the first inspection gate wiring includes the lower gate electrode
  • the second inspection gate wiring includes the upper gate electrode
  • the plurality of inspection gate wirings when viewed from the normal direction of the substrate, the plurality of inspection gate wirings.
  • the TFTs for inspection are arranged in a first direction, and the first inspection gate wiring and the second inspection gate wiring overlap the semiconductor layer of the plurality of inspection TFTs at least partially. It extends in the first direction.
  • the plurality of inspection TFTs when viewed from the normal direction of the substrate, are arranged in a first direction, and the first inspection gate wiring and the second inspection gate wiring One of the wirings extends in the first direction so as to at least partially overlap the semiconductor layer of the plurality of inspection TFTs, and the other of the first inspection gate wiring and the second inspection gate wiring
  • the wiring includes a trunk portion extending in the first direction and a plurality of protruding portions extending from the trunk portion so as to at least partially overlap the semiconductor layers of the plurality of inspection TFTs.
  • the semiconductor layer, the source electrode, and the drain electrode have channels along a second direction perpendicular to the first direction in the semiconductor layer. It is arranged to be formed.
  • the display region further comprises a lower transparent electrode provided on the first insulating layer, and an upper transparent electrode disposed on the lower transparent electrode via a dielectric layer,
  • the upper gate electrode of the plurality of inspection TFTs is formed of the same transparent conductive film as the lower transparent electrode or the upper transparent electrode.
  • the circuit further includes a circuit including a plurality of circuit TFTs arranged in the non-display region, wherein the plurality of pixel TFTs and the plurality of inspection TFTs are oxide semiconductor TFTs, and the plurality of circuits
  • the TFT for use is a crystalline silicon TFT.
  • the inspection circuit further includes a plurality of other inspection TFTs, and each of the plurality of other inspection TFTs is connected in series to one of the plurality of inspection TFTs.
  • the plurality of other inspection TFTs are crystalline silicon TFTs formed using the same crystalline silicon semiconductor film as the plurality of circuit TFTs.
  • the plurality of pixel TFTs and the plurality of inspection TFTs are oxide semiconductor TFTs formed using the same oxide semiconductor film.
  • the oxide semiconductor TFT is an etch stop TFT.
  • the oxide semiconductor TFT is a channel etch type TFT.
  • the oxide semiconductor film includes an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor includes a crystalline portion.
  • the oxide semiconductor TFT includes an oxide semiconductor layer having a stacked structure.
  • a display device wherein the active matrix substrate according to any one of the above, a semiconductor chip mounted in the semiconductor chip mounting region of the active matrix substrate, and the active matrix substrate are opposed to each other.
  • a counter substrate disposed; and a display medium layer provided between the active matrix substrate and the counter substrate.
  • an active matrix substrate that can be reduced in size and includes a highly reliable TFT for inspection that constitutes a lighting inspection circuit.
  • FIG. 1 is a schematic plan view for explaining an active matrix substrate 1001 of a first embodiment.
  • 5 is a diagram illustrating an example of a test TFT 10Q in an active matrix substrate 1001.
  • FIG. 2 is a diagram illustrating an example of a configuration of a semiconductor chip mounting region R.
  • FIG. (A) And (b) is typical sectional drawing of pixel TFT10P and TFT10Q for test
  • the voltage V BG that is applied to the back gate electrode is a diagram illustrating the relationship between the threshold voltage Vth of the back-gate structure TFT. It is a figure which illustrates back gate electric potential dependence of the Id-Vg characteristic of a back gate structure TFT.
  • FIG. 2 is a schematic plan view showing one pixel region in an active matrix substrate 1001.
  • FIG. 2 is a schematic plan view of an inspection circuit 200 in an active matrix substrate 1001.
  • FIG. 2 is a schematic cross-sectional view showing an example of an inspection TFT 10Q and a pixel TFT 10P on an active matrix substrate 1001.
  • FIG. It is a top view which shows the test
  • FIG. 10 is a schematic cross-sectional view illustrating another inspection TFT 10Q and pixel TFT 10P in the active matrix substrate 1001.
  • FIG. FIG. 15 is a schematic cross-sectional view illustrating still another inspection TFT 10Q and pixel TFT 10P in the active matrix substrate 1001.
  • FIG. 15 is a schematic cross-sectional view illustrating still another inspection TFT 10Q and pixel TFT 10P in the active matrix substrate 1001.
  • FIG. 10 is a cross-sectional view illustrating an inspection TFT 10Q, a circuit TFT 10A, and a pixel TFT 10P in an active matrix substrate 1002 of a second embodiment. It is a top view which shows an example of the active matrix substrate 1003 of 3rd Embodiment.
  • an active matrix substrate having a semiconductor chip constituting a source driver circuit and having a gate driver circuit formed monolithically will be described as an example.
  • the active matrix substrate of the present embodiment only needs to include a semiconductor chip that forms at least one of a gate driver circuit and a source driver circuit.
  • the active matrix substrate may include a semiconductor chip that forms a gate driver circuit.
  • FIG. 1 is a schematic plan view for explaining an active matrix substrate 1001 of this embodiment.
  • the active matrix substrate 1001 has a display area 800 including a plurality of pixel areas and an area (non-display area) 900 other than the display area 800.
  • the “pixel region” is a region corresponding to a pixel in the display device, and may be simply referred to as “pixel” in this specification.
  • a plurality of gate bus lines GL and a plurality of source bus lines SL are formed in the display area 800, and each area defined by these wirings becomes a “pixel”.
  • the plurality of pixels are arranged in a matrix.
  • Each pixel has a pixel electrode (not shown) and a TFT (pixel TFT) 10P disposed in the vicinity of each intersection of the plurality of source bus lines SL and the plurality of gate bus lines GL.
  • a pixel electrode (not shown) is formed in each pixel.
  • the source electrode of each pixel TFT 10P is electrically connected to the corresponding source bus line SL, and the gate electrode is electrically connected to the corresponding gate bus line GL.
  • the drain electrode of each pixel TFT 10P is electrically connected to the pixel electrode.
  • the display region 800 is provided with a common electrode (not shown) to which a common signal is applied.
  • the common electrode is connected to a common wiring (not shown).
  • the pixel electrode and the common electrode are arranged so as to partially overlap with each other through the dielectric layer.
  • the pixel electrode may be disposed on the common electrode via a dielectric layer, or the common electrode may be disposed on the pixel electrode via a dielectric layer.
  • the electrode located on the substrate side of the pixel electrode and the common electrode may be referred to as a “lower transparent electrode”, and the other electrode may be referred to as an “upper transparent electrode”.
  • the non-display area 900 is provided with a gate driver circuit 140, an inspection circuit 200, a terminal portion for electrically connecting the gate bus line GL or the source bus line SL and an external wiring.
  • a semiconductor chip (not shown) constituting a source driver circuit is mounted in the non-display area 900.
  • a region R shown in FIG. 1 is a region where a semiconductor chip is mounted (semiconductor chip mounting region).
  • a flexible printed circuit board (FPC board) 700 for supplying power, signals, and the like from the outside may be mounted.
  • the semiconductor chip mounting region R is disposed between the FPC substrate 700 and the display region 800, for example.
  • the source driver circuit of the semiconductor chip is connected to the source bus line SL via, for example, a terminal portion (terminal pad) provided in the semiconductor chip mounting region R.
  • An input terminal of the source driver circuit is connected to an external wiring formed on the FPC board 700 through another terminal pad formed in the non-display area 900.
  • the inspection circuit 200 has a plurality of TFTs (inspection TFTs) 10Q.
  • the plurality of inspection TFTs 10Q in the inspection circuit 200 are arranged in the semiconductor chip mounting region R.
  • all the inspection TFTs 10Q constituting the inspection circuit 200 are arranged in the semiconductor chip mounting region R, but only a part of the inspection TFTs 10Q may be arranged in the semiconductor chip mounting region R.
  • the inspection TFT 10Q is a back gate structure TFT having a back gate structure.
  • the “back gate structure” refers to a structure having two gate electrodes with a semiconductor layer interposed therebetween.
  • the gate electrode positioned on the substrate side is referred to as a “lower gate electrode”
  • the gate electrode positioned on the opposite side of the substrate is referred to as an “upper gate electrode”.
  • Each of the lower gate electrode and the upper gate electrode is disposed so as to overlap at least a part of the semiconductor layer (including a part where a channel is formed) with an insulating layer functioning as a gate insulating film interposed therebetween.
  • one of the upper gate electrode and the lower gate electrode may be referred to as a “front gate electrode” and the other as a “back gate electrode”.
  • the pixel TFT 10P is, for example, a single gate structure TFT.
  • the “single gate structure” refers to a structure in which a gate electrode is disposed only on either the substrate side or the opposite side of the semiconductor layer.
  • the pixel TFT 10P may have a bottom gate structure having a gate electrode on the substrate side of the semiconductor layer, or may have a top gate structure having a gate electrode on the opposite side of the substrate.
  • the inspection TFT 10Q and the pixel TFT 10P are oxide semiconductor TFTs.
  • the inspection TFT 10Q and the pixel TFT 10P may be formed using the same oxide semiconductor film.
  • the pixel TFT 10P is, for example, a bottom gate structure TFT, and the inspection TFT 10Q may have a structure similar to that of the pixel TFT 10P except that an upper gate electrode is further provided above the semiconductor layer.
  • the inspection TFT 10Q and the pixel TFT 10P are not limited to oxide semiconductor TFTs, and may be, for example, amorphous silicon TFTs or crystalline silicon TFTs. These TFTs may be formed from the same semiconductor film.
  • the active matrix substrate 1001 may further include TFTs other than the pixel TFT and the inspection TFT 10Q.
  • the gate driver circuit 140 may include a plurality of TFTs (circuit TFTs).
  • the circuit TFT may be formed using the same semiconductor film as the inspection TFT 10Q and the pixel TFT 10P.
  • the circuit TFT may have a single gate structure or a back gate structure.
  • the inspection TFT 10Q when a predetermined negative voltage is applied to the back gate electrode of the inspection TFT 10Q during the normal operation of the active matrix substrate 1001, the characteristic variation of the inspection TFT 10Q, in particular, the threshold value is increased. It is possible to suppress the voltage Vth from shifting in the negative direction. Therefore, the inspection TFT 10Q can be more reliably maintained in the off state even at high temperatures, and the reliability can be improved.
  • the TFT structures are different, so that the characteristics required for each TFT can be made compatible.
  • the TFT characteristics required for the inspection TFT 10Q can be realized by controlling the signal supplied to the back gate electrode.
  • FIG. 2A is a circuit diagram illustrating an example of the inspection circuit 200.
  • the inspection circuit 200 includes a plurality of inspection TFTs 10Q connected to one of a plurality of source bus lines SL (1) to SL (n) (n is an integer) (hereinafter may be collectively referred to as source bus lines SL).
  • (1) to 10Q (n) hereinafter may be collectively referred to as an inspection TFT 10Q
  • an inspection gate wiring 20 an inspection wiring 30, and an inspection gate terminal TG1 for supplying signals to these wirings.
  • TG2 and inspection terminals T1, T2, and T3 are provided.
  • the inspection gate wiring 20 includes a first inspection gate wiring 21 and a second inspection gate wiring 22.
  • the inspection gate terminal TG 1 supplies a signal to the first inspection gate wiring 21, and the inspection gate terminal TG 2 supplies a signal to the second inspection gate wiring 22.
  • the inspection wiring 30 includes a first inspection wiring 31, a second inspection wiring 32, and a third inspection wiring 33.
  • the inspection terminals T1 to T3 supply signals to the first inspection wiring 31 to the third inspection wiring 33, respectively.
  • the front gate electrode FG (for example, the lower gate electrode) of each inspection TFT 10Q is electrically connected to the first inspection gate wiring 21, and the back gate electrode BG of each inspection TFT 10Q is electrically connected to the second inspection gate wiring 22. Connected.
  • the first inspection gate wiring 21 and the second inspection gate wiring 22 are common to all the inspection TFTs 10Q.
  • each inspection TFT 10Q is connected to a corresponding one source bus line SL.
  • each inspection TFT 10Q is connected to any one of the inspection wirings 30.
  • the inspection TFTs 10Q (1) and 10Q (4) are connected to the first inspection wiring 31
  • the inspection TFTs 10Q (2) and 10Q (5) are connected to the second inspection wiring 32
  • the inspection TFT 10Q (3 ) 10Q (n) is connected to the third inspection wiring 33.
  • the pixel column in the display area includes the first pixel column to which the source signal is supplied from the inspection terminal T1 and the first inspection wiring 31, and the source signal from the inspection terminal T2 and the second inspection wiring 32.
  • the second pixel column to be supplied and the third pixel column to which the source signal is supplied from the inspection terminal T3 and the third inspection wiring 33 are included.
  • the first pixel column, the second pixel column, and the third pixel column may correspond to, for example, red (R), green (G), and blue (B) pixel columns. That is, the inspection terminals T1 to T3 correspond to, for example, red (R), green (G), and blue (B) pixel columns.
  • a plurality of inspection TFTs 10Q of the inspection circuit 200 are arranged in the semiconductor chip mounting region R. Although all the inspection TFTs 10Q constituting the inspection circuit 200 are preferably arranged in the semiconductor chip mounting region R, only a part of the inspection TFTs 10Q may be arranged in the semiconductor chip mounting region R. The entire inspection circuit 200 including the wirings 20 and 30 and the inspection terminal portion may be disposed in the semiconductor chip mounting region R.
  • a part of the inspection TFT 10Q and the wirings 20 and 30 are arranged in the semiconductor chip mounting region R, and the inspection terminal part Further, a part of the wirings 20 and 30 may be arranged outside the semiconductor chip mounting region R.
  • FIG. 2B is a diagram illustrating a configuration of the semiconductor chip mounting region R.
  • inspection terminal portions such as inspection gate terminals TG1 and TG2 and inspection terminal T1 are arranged outside the semiconductor chip mounting region R.
  • terminal pads ST for connecting each source bus line SL and the source driver circuit of the semiconductor chip are arranged on the display region side of the inspection circuit 200.
  • the terminal pad ST may be formed in the same layer as the back gate BG, for example.
  • the position of the terminal pad ST is not limited to the illustrated example.
  • the inspection circuit 200 may be disposed closer to the display region than the terminal pad ST.
  • the inspection circuit 200 at the time of lighting inspection, all the inspection TFTs 10Q are turned on by signals supplied from the inspection gate terminal TG1 and the inspection gate terminal TG2 to the front gate electrode FG and the back gate electrode BG of the inspection TFT 10Q. Become. As a result, a signal is supplied from the inspection wiring 30 to each source bus line SL, and a lighting inspection can be performed.
  • the gate voltage of the inspection TFT 10Q is controlled so that the inspection TFT 10Q is turned off. For example, a negative voltage is applied to the front gate electrode FG and the back gate electrode BG via the first inspection gate line 21 and the second inspection gate line 22 to maintain the inspection TFT 10Q in the off state. Also good.
  • the voltage applied to the back gate electrode BG of the inspection TFT 10Q may be controlled separately from the voltage applied to the front gate electrode FG.
  • the same voltage may be applied to the front gate electrode FG and the back gate electrode BG.
  • the first inspection gate line 21 and the second inspection gate line 22 are connected to one common inspection terminal, and the same signal is supplied to the front gate electrode FG and the back gate electrode BG of the inspection TFT 10Q. May be.
  • the number of inspection wirings 30 may be one or more, and is not limited to the illustrated example (three). For example, when applied to a display panel driven by a frame inversion method, two inspection wirings may be provided for each of the R, G, and B pixel columns.
  • FIG. 2A shows an example in which one inspection TFT 10Q is arranged for one source bus line SL, one inspection TFT 10Q may be provided for a plurality of source bus lines SL.
  • a semiconductor chip constituting the gate driver circuit may be mounted on the active matrix substrate 1001.
  • the inspection TFT 10Q is provided in the mounting area of the semiconductor chip that constitutes the gate driver circuit.
  • the configuration of the inspection circuit is the same as that shown in FIG. 2A.
  • the drain electrode of the inspection TFT 10Q is connected to the corresponding gate bus line GL.
  • a signal supplied from the inspection wiring 30 is input to each gate bus line GL via the inspection TFT 10Q.
  • 3A and 3B are schematic cross-sectional views showing examples of the pixel TFT 10P and the inspection TFT 10Q, respectively.
  • the pixel TFT 10P and the inspection TFT 10Q are supported on a common substrate 1.
  • the pixel TFT 10P has, for example, a bottom gate structure.
  • the inspection TFT 10Q has a structure similar to that of the pixel TFT 10P except that a back gate electrode is provided above the oxide semiconductor layer.
  • the pixel TFT 10P and the inspection TFT 10Q include a gate electrode 3P, 3Q provided on the substrate 1, a gate insulating layer 4 covering the gate electrode 3P, 3Q, and an oxide semiconductor layer disposed on the gate insulating layer 4, respectively.
  • the oxide semiconductor layers 5P and 5Q are arranged so as to at least partially overlap the gate electrodes 3P and 3Q when viewed from the normal direction of the substrate 1.
  • the source electrodes 7P and 7Q and the drain electrodes 8P and 8Q are electrically connected to the oxide semiconductor layers 5P and 5Q, respectively.
  • a region in contact with the source electrodes 7P and 7Q is referred to as a source contact region 5s
  • a region in contact with the drain electrodes 8P and 8Q is referred to as a drain contact region 5d.
  • a channel is formed in a region 5c located between the source contact region 5s and the drain contact region 5d and overlapping the gate electrodes 3P and 3Q through the gate insulating layer 4. .
  • the region 5c including a portion to be a channel is referred to as a “channel region” for convenience.
  • the length of the channel region 5c in the channel length direction is called “channel length L”, and the length of the channel region 5c in the direction orthogonal to the channel length direction is called “channel width W”.
  • channel length L The length of the channel region 5c in the channel length direction
  • channel width W the length of the channel region 5c in the direction orthogonal to the channel length direction.
  • the entire channel region 5c may not function as a channel due to diffusion of an impurity element into the channel region 5c or the like.
  • the first insulating layer 11 is formed so as to cover the oxide semiconductor layers 5P and 5Q, the source electrodes 7P and 7Q, and the drain electrodes 8P and 8Q.
  • the inspection TFT 10Q includes another gate electrode (hereinafter referred to as “back gate electrode”) BG disposed on the first insulating layer 11.
  • the gate electrode 3Q of the inspection TFT 10Q is referred to as a “front gate electrode”.
  • the first insulating layer 11 functions as a gate insulating layer of the back gate electrode BG.
  • the back gate electrode BG is disposed so as to at least partially overlap with the channel region 5c of the oxide semiconductor layer 5Q when viewed from the normal direction of the substrate 1. You may arrange
  • the material of the back gate electrode BG is not particularly limited. Although not shown, it may be formed of the same transparent conductive film as the pixel electrode or common electrode provided in each pixel. Since the back gate electrode BG does not need to have a light transmitting property, it may be a metal film having a light shielding property.
  • the active matrix substrate may further include a metal wiring electrically separated from the pixel electrode and the common electrode, and the back gate electrode BG may be formed using the same metal film as the metal wiring.
  • the metal wiring may be a wiring provided so as to be in contact with a part of the common electrode in order to reduce the resistance of the common electrode (lower transparent electrode), for example.
  • the pixel TFT 10P has a single gate structure.
  • the oxide semiconductor layers 5P and 5Q are formed of the same oxide semiconductor film.
  • the source electrodes 7P and 7Q and the drain electrodes 8P and 8Q are formed from the same conductive film.
  • the characteristics of the inspection TFT 10Q can be controlled independently of the pixel TFT 10P. Specifically, by applying a predetermined voltage to the back gate electrode BG of the inspection TFT 10Q, the threshold value of the inspection TFT 10Q can be controlled separately from other TFTs on the same substrate such as the pixel TFT 10P. It is.
  • the voltage V BG that is applied to the back gate electrode is a diagram illustrating the relationship between the threshold voltage Vth of the back-gate structure TFT.
  • FIG. 4 also shows the threshold voltage Vth (float) when the back gate electrode is in a floating state.
  • FIG. 5 is a diagram illustrating the back gate potential dependence of the Id-Vg characteristics of the back gate structure TFT.
  • 6 and 7 are diagrams illustrating changes in the Id-Vg characteristics with respect to light minus bias stress of the single gate structure TFT and the back gate structure TFT, respectively.
  • the threshold voltage Vth shifts in the minus direction as the application time of the light minus bias stress becomes longer.
  • the threshold voltage Vth can be kept substantially constant even when a negative bias stress is applied.
  • the present inventors have examined that when operated in a high temperature environment, the single gate structure TFT accelerates a negative shift of the threshold voltage Vth, but the back gate structure TFT has a back gate electrode. It has been found that application of a negative voltage can suppress fluctuations in the threshold voltage Vth due to temperature.
  • the inspection TFT is maintained in the off state during the normal operation of the display device after the lighting inspection.
  • the threshold voltage Vth of the inspection TFT When the threshold voltage Vth of the inspection TFT is negatively shifted, the OFF state of the inspection TFT may collapse.
  • the inspection TFT when the inspection TFT is disposed below the semiconductor chip, the inspection TFT is exposed to a high temperature while the display device is being driven. As a result, the minus shift of the threshold voltage Vth is accelerated by the influence of the temperature. For this reason, it becomes difficult to maintain the OFF state. If the on-state of the inspection TFT collapses during driving of the display device, it may be a cause of malfunction of the active matrix substrate and the display device.
  • the inspection TFT 10Q has a back gate structure, and fluctuations in TFT characteristics can be suppressed by controlling the voltage applied to the back gate electrode. For this reason, since the inspection TFT 10Q can be maintained in the OFF state more reliably, the reliability of the active matrix substrate and the display device can be improved.
  • the pixel region and the inspection circuit 200 in the active matrix substrate 1001 of this embodiment are taken as an example of an active matrix substrate that is driven by a frame inversion method and is applied to an FFS mode display device.
  • the FFS mode is a transverse electric field mode in which a pair of electrodes is provided on one substrate and an electric field is applied to liquid crystal molecules in a direction parallel to the substrate surface (lateral direction).
  • FIG. 8 is a schematic plan view showing one pixel region in the active matrix substrate 1001.
  • FIG. 9 is a schematic plan view of the inspection circuit 200 in the active matrix substrate 1001.
  • FIG. 10 is a schematic cross-sectional view showing an example of the inspection TFT 10Q and the pixel TFT 10P. 10 shows a cross section of the inspection TFT 10Q along the line BB in FIG. 9, and a cross section of the pixel TFT 10P along the line AA in FIG. 8 to 10, the same components as those in FIGS. 1 to 3 are denoted by the same reference numerals.
  • differences from the above-described configuration will be mainly described with reference to FIGS.
  • Each pixel area has a pixel TFT 10P, a gate bus line GL, a source bus line SL, a pixel electrode PE, and a common electrode CE.
  • the pixel TFT 10P has the configuration described above with reference to FIG.
  • the pixel TFT 10 ⁇ / b> P is covered with an interlayer insulating layer 13 including a first insulating layer 11 and a second insulating layer 12 formed on the first insulating layer 11.
  • the first insulating layer 11 is, for example, an inorganic insulating layer (passivation layer, and may be a SiNx layer, a SiOx layer, etc.
  • the thickness of the first insulating layer 11 is, for example, not less than 100 nm and not more than 500 nm.
  • the second insulating layer 12 is thicker than the first insulating layer 11 and has a thickness of 1 ⁇ m to 3 ⁇ m, for example.
  • the second insulating layer 12 is a surface of the upper layer of the pixel TFT. Is used to reduce the capacitance formed between the pixel electrode and the source wiring or the like.
  • a lower transparent electrode 15 and an upper transparent electrode 19 disposed on the lower transparent electrode 15 via a dielectric layer 17 are formed above the interlayer insulating layer 13.
  • the upper transparent electrode 19 has a slit or notch for each pixel.
  • the lower transparent electrode 15 is a common electrode CE
  • the upper transparent electrode 19 is a pixel electrode PE.
  • Such an electrode structure is described in, for example, International Publication No. 2012/0886513.
  • the lower transparent electrode 15 may be the pixel electrode PE
  • the upper transparent electrode 19 may be the common electrode CE.
  • Such electrode structures are described in, for example, Japanese Patent Application Laid-Open Nos. 2008-032899 and 2010-008758.
  • the entire disclosures of International Publication No. 2012/086513, Japanese Patent Application Laid-Open No. 2008-032899, and Japanese Patent Application Laid-Open No. 2010-008758 are incorporated herein by reference.
  • the pixel electrode PE (here, the upper transparent electrode 19) is separated for each pixel.
  • the drain electrode 8P of the pixel TFT 10P is electrically connected to the corresponding pixel electrode PE.
  • a contact hole (pixel contact hole) CH1 reaching the drain electrode 8P is formed in the interlayer insulating layer 13, and the drain electrode is formed in the pixel contact hole CH1 on the interlayer insulating layer 13 and in the pixel contact hole CH1.
  • An upper transparent electrode 19 is provided so as to be in direct contact with 8P.
  • the common electrode CE (here, the lower transparent electrode 15) may not be separated for each pixel.
  • the common electrode CE may be formed over substantially the entire display area except for the area located on the pixel TFT 10P.
  • the common electrode CE has an opening 15p so as to overlap the pixel TFT 10P and the contact hole CH1 for connecting the pixel TFT 10P and the pixel electrode 19 when viewed from the normal direction of the substrate 1. ing.
  • the inspection TFT 10Q has the same configuration as the pixel TFT 10P shown in FIG. However, the second insulating layer 12 has an opening 12q above the inspection TFT 10Q.
  • the opening 12q is disposed so as to overlap at least the entire channel region 5c of the inspection TFT 10Q.
  • the opening 12q may be disposed so as to overlap the entire oxide semiconductor layer 5Q.
  • a back gate electrode BG is disposed in the opening 12q.
  • the back gate electrode BG is disposed so as to overlap at least part of the oxide semiconductor layer 5Q with an insulating film including the first insulating layer 11 interposed therebetween.
  • the back gate electrode BG is formed using the same transparent conductive film as the lower transparent electrode (here, the common electrode), and is in contact with the upper surface of the first insulating layer 11.
  • Japanese Patent Application Laid-Open No. 2014-103142 proposes a structure in which a back gate electrode is provided on an organic insulating layer.
  • a back gate electrode is provided on the organic insulating layer
  • a relatively thick organic insulating layer is interposed between the semiconductor layer and the back gate electrode, so that the effect of suppressing variation in threshold voltage is reduced.
  • no organic insulating layer is interposed between the back gate electrode BG and the oxide semiconductor layer 5Q.
  • the threshold control of the inspection TFT 10Q by the back gate electrode BG can be performed more appropriately.
  • the inspection circuit 200 includes a plurality of inspection TFTs 10Q, a plurality of inspection gate wirings 20, and a plurality of inspection wirings 30.
  • the inspection TFTs 10Q When viewed from the normal direction of the substrate 1, in the semiconductor chip mounting region R, the inspection TFTs 10Q are arranged in the first direction, and the inspection gate wiring 20 and the inspection wiring 30 extend in the first direction. Also good.
  • the arrangement direction (first direction) of the inspection TFTs 10Q may be a direction (x direction) intersecting a direction (y direction or second direction) in which the source bus line SL extends in the display region.
  • the inspection TFT 10Q and the inspection gate wiring 20 are arranged on the display area side with respect to the inspection wiring 30.
  • the inspection gate wiring 20 includes a first inspection gate wiring 21 and a second inspection gate wiring 22.
  • the second inspection gate line 22 may extend so as to overlap the first inspection gate line 21 when viewed from the normal direction of the substrate 1.
  • the inspection wiring 30 includes first inspection wiring 31 to third inspection wiring 33 that supply source signals to the first to third pixel columns.
  • the first to third pixel columns are each a pixel column A and a pixel column to which a signal having a polarity different from that of the pixel column A is supplied.
  • Each of the first inspection wiring 31 to the third inspection wiring 33 includes two wirings (first inspection wiring 31A and first inspection wiring 31B) for supplying signals having different polarities to the pixel columns A and B. , Second inspection wiring 32A, second inspection wiring 32B, third inspection wiring 33A, and third inspection wiring 33B).
  • the first to third pixel columns are R, G, and B pixels, respectively. Corresponds to the column.
  • the first to third pixel columns correspond to RG, GB, and BR pixels, respectively.
  • each inspection TFT 10Q is electrically connected to the first inspection gate wiring 21, and the back gate electrode BG is electrically connected to the second inspection gate wiring 22.
  • the first inspection gate wiring 21, the inspection wiring 30, and the gate electrodes 3P and 3Q may be formed in a gate metal layer (a layer formed using the same conductive film as the gate bus line GL).
  • the first inspection gate wiring 21 and the gate electrode 3Q may be formed integrally. That is, the first inspection gate wiring 21 may include a portion that functions as the gate electrode 3Q.
  • the plurality of inspection TFTs 10Q may be arranged on the first inspection gate wiring 21.
  • at least the oxide semiconductor layer 5Q of the inspection TFT 10Q overlaps the first inspection gate wiring 21 with the gate insulating layer 4 interposed therebetween.
  • a portion of the first inspection gate wiring 21 that overlaps each oxide semiconductor layer 5Q functions as the gate electrode 3Q.
  • the second inspection gate wiring 22 and the back gate electrode BG may be integrally formed using the same transparent conductive film as the lower transparent electrode (here, the common electrode).
  • the second inspection gate wiring 22 is disposed on the interlayer insulating layer 13 and in the opening 12q.
  • the portion located in the opening 12 q and overlapping each oxide semiconductor layer 5 ⁇ / b> Q via the insulating layer functions as the back gate electrode BG of the inspection TFT 10 ⁇ / b> Q.
  • the second inspection gate wiring 22 may extend so as to overlap with the oxide semiconductor layers 5Q of the plurality of inspection TFTs 10Q when viewed from the normal direction of the substrate 1.
  • the second inspection gate wiring 22 when viewed from the normal direction of the substrate 1, extends so as to cross the plurality of openings 12 q located on the oxide semiconductor layer 5 ⁇ / b> Q of the inspection TFT 10 ⁇ / b> Q.
  • a portion of the second inspection gate wiring 22 that is located in the opening 12q and overlaps with each oxide semiconductor layer 5Q via the first insulating layer 11 functions as a back gate electrode BG.
  • the drain electrode 8Q of each inspection TFT 10Q is connected to the corresponding source bus line SL.
  • the source bus line SL may extend over a part of the oxide semiconductor layer 5Q and be in contact with the oxide semiconductor layer 5Q. In this case, a portion of the source bus line SL that is in contact with the oxide semiconductor layer 5Q functions as a drain electrode.
  • the source electrode 7Q of each inspection TFT 10Q is connected to one of the inspection wirings 30.
  • the wiring 9 formed integrally with the source electrode 7 ⁇ / b> Q may extend to the wiring to be connected among the inspection wiring 30.
  • the wiring 9 including the source electrode 7Q, which is formed integrally with the source electrode 7Q is referred to as a “connection wiring”.
  • the connection wiring 9 may be formed in a source metal layer (a layer formed using the same conductive film as the source bus line SL). In this case, the connection wiring 9 is connected to one of the inspection wirings 30 in the opening CH2 provided in the gate insulating layer, for example.
  • the connection wiring 9 may be electrically connected to the inspection wiring 30 via, for example, a connection portion formed from the same conductive film as the lower transparent electrode.
  • each inspection TFT 10Q the source electrode 7Q and the drain electrode 8Q are arranged so that a channel is formed along the y direction.
  • the arrangement is as follows.
  • Each oxide semiconductor layer 5Q is, for example, rectangular when viewed from the normal direction of the substrate 1, extends in the x direction, and faces two edges 5e (x1), 5e (x2), and the y direction. And two edges 5e (y1) and 5e (y2) facing each other.
  • the source bus line SL (including the drain electrode 8Q) is in contact with the oxide semiconductor layer 5Q in the vicinity of the edge 5e (x1) on the display region side of the oxide semiconductor layer 5Q.
  • connection wiring 9 (including the source electrode 7Q) is in contact with the oxide semiconductor layer 5Q in the vicinity of the edge 5e (x2) on the opposite side of the oxide semiconductor layer 5Q.
  • the channel length direction in the channel region of the inspection TFT 10Q is the y direction.
  • FIG. 11 is a plan view showing Modification 1 of the inspection circuit according to the present embodiment.
  • the second insulating layer 12 has one opening 12q for a plurality of inspection TFTs 10Q.
  • the other structure is the same as that of the inspection circuit 200 shown in FIG. Hereinafter, differences from the inspection circuit 200 will be described.
  • the opening 12q of the second insulating layer 12 may extend in the x direction, for example.
  • the opening 12q is disposed so as to overlap with a region including the oxide semiconductor layer 5Q of the plurality of inspection TFTs 10Q when viewed from the normal direction of the substrate 1.
  • a portion of the second inspection gate wiring 22 that overlaps with each oxide semiconductor layer 5Q via the first insulating layer 11 functions as a back gate electrode BG.
  • the distance between two adjacent inspection TFTs 10Q is designed such that the distance between the openings 12q is equal to or greater than a predetermined width.
  • the distance d between the inspection TFTs 10Q can be made smaller than the configuration shown in FIG. Therefore, the area required for the inspection circuit 200 can be further reduced.
  • FIG. 12 is a plan view showing Modification Example 2 of the inspection circuit in the present embodiment.
  • the inspection circuit 202 of Modification 2 when viewed from the normal direction of the substrate 1, a channel is formed in the oxide semiconductor layer 5Q along the arrangement direction (here, the x direction) of the inspection TFT 10Q. A source electrode 7Q and a drain electrode 8Q are arranged. Further, the second inspection gate wiring 22 has a comb structure. Other structures are the same as those of the inspection circuit 201 of the first modification shown in FIG. Hereinafter, points different from the inspection circuit 201 will be described more specifically.
  • the source bus line SL extends so as to overlap with the edge 5e (y1) extending in the y direction of the oxide semiconductor layer 5Q when viewed from the normal direction of the substrate 1, and in the vicinity of the edge 5e (y1). In contact with the oxide semiconductor layer 5Q. Accordingly, the drain contact region is disposed in a portion of the oxide semiconductor layer 5Q located on the edge 5e (y1) side.
  • the connection wiring 9 extends so as to overlap the edge 5e (y2) facing the edge 5e (y1) of the oxide semiconductor layer 5Q, and is in contact with the oxide semiconductor layer 5Q in the vicinity of the edge 5e (y2).
  • the source contact region is disposed in a portion located on the edge 5e (y2) side of the oxide semiconductor layer 5Q.
  • the channel length direction of the inspection TFT 10Q is the x direction.
  • the width in the y direction of the oxide semiconductor layer 5Q is the channel width W It becomes.
  • the first inspection gate wiring 21 extends in the x direction so as to at least partially overlap with the oxide semiconductor layer 5P, as in the first modification.
  • the second inspection gate wiring 22 includes a trunk portion 22a extending in the x direction and a plurality of protruding portions 22b protruding from the trunk portion.
  • a wiring structure is referred to as a “comb structure”.
  • Each protruding portion 22b extends so as to at least partially overlap the corresponding oxide semiconductor layer 5Q.
  • a portion of the protruding portion 22b that overlaps with the oxide semiconductor layer 5Q functions as the back gate electrode BG.
  • a current considerably larger than that of the pixel TFT 10P flows through the inspection TFT 10Q, so that the channel width can be increased.
  • 7Q and drain electrode 8Q are preferably arranged.
  • the oxide semiconductor layer 5Q, the source electrode 7Q, and the drain electrode 8Q are arranged so that a channel is formed in the y direction in the oxide semiconductor layer 5Q.
  • the oxide semiconductor layer 5Q, the source electrode 7Q, and the drain electrode 8Q are arranged such that a channel is formed along the x direction that is the arrangement direction of the inspection TFTs 10Q.
  • the channel width W is determined by the length of the source electrode 7Q and the drain electrode 8Q extending in the y direction on the oxide semiconductor layer 5Q. Therefore, the channel width W can be further increased while suppressing an increase in the width of the inspection TFT formation region.
  • the second inspection gate wiring 22 has a comb structure. Therefore, it is possible to increase the channel width while suppressing an increase in the overlapping capacitance between the second inspection gate wiring 22 and the source electrode 7Q and the drain electrode 8Q.
  • the second inspection gate wiring 22 extends in the x direction across the plurality of oxide semiconductor layers 5Q when viewed from the normal direction of the substrate 1, and the first inspection gate wiring 21 has a comb structure. It may be. Alternatively, both the first inspection gate wiring 21 and the second inspection gate wiring 22 may have a comb structure.
  • the configuration and operation of the inspection circuit are not limited to the above.
  • the inspection circuit can be variously changed.
  • Japanese Patent Application Laid-Open Nos. 2011-54161 and 2014-153493 of inspection circuits are disclosed.
  • the entire contents disclosed in Japanese Patent Application Laid-Open Nos. 2011-54161 and 2014-153493 are incorporated herein by reference.
  • FIGS. 13 to 15 are cross-sectional views showing other examples of the inspection TFT 10Q and the pixel TFT 10P, respectively.
  • the back gate electrode BG may be formed of the same transparent conductive film as the upper transparent electrode.
  • the second inspection gate wiring 22 and the back gate electrode BG are formed of the same transparent conductive film as the upper transparent electrode 19 (here, the pixel electrode PE).
  • the back gate electrode BG is disposed in the opening 17q of the second insulating layer 12 and the dielectric layer 17, and is in contact with the upper surface of the first insulating layer 11. Accordingly, the first insulating layer 11 functions as a gate insulating layer on the back gate side.
  • the dielectric layer 17 and the back gate electrode BG may be disposed in the opening 12 p of the second insulating layer 12.
  • the dielectric layer 17 in contact with the upper surface of the first insulating layer 11, and the back gate electrode BG is in contact with the upper surface of the dielectric layer 17.
  • the first insulating layer 11 and the dielectric layer 17 function as a gate insulating layer on the back gate side.
  • the lower transparent electrode 15 may be the pixel electrode PE, and the upper transparent electrode 19 may be the common electrode CE.
  • the back gate electrode BG is formed in the same layer as the lower transparent electrode 15, but the back gate electrode BG may be provided in the same layer as the upper transparent electrode 19.
  • the structure of the inspection circuit 200 is not limited to the structure shown in FIGS.
  • the first inspection gate line 21 and the inspection line 30 may be formed in the source metal layer.
  • the gate electrode 3Q is connected to the first inspection gate wiring 21 in, for example, an opening provided in the gate insulating layer 4.
  • the source electrode 7Q and the connection wiring 9 can be formed integrally with one of the inspection wirings 30.
  • the second inspection gate line 22 may not be formed integrally with the back gate electrode BG.
  • the second inspection gate line 22 may be provided in the gate metal layer or the source metal layer, and the back gate electrode BG may be connected to the second inspection gate line 22 by a contact portion. Even in this case, one common back gate electrode BG may be used for the plurality of inspection TFTs 10Q.
  • one common wiring connected to both the back gate electrode BG and the front gate electrode FG of the plurality of inspection TFTs 10Q may be provided.
  • a circuit including the inspection TFT 10Q, the pixel TFT 10P, the gate bus line GL, the source bus line SL, and the like are formed on the substrate 1 by a known method.
  • a gate wiring layer including the gate bus line GL and the gate electrodes 3P and 3Q is formed on the substrate 1.
  • the substrate for example, a glass substrate, a silicon substrate, a heat-resistant plastic substrate (resin substrate), or the like can be used.
  • the gate wiring layer can be obtained by forming a gate conductive film (thickness: for example, 50 nm or more and 500 nm or less) on the substrate 1 by sputtering or the like and patterning it.
  • a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or a metal thereof
  • Al aluminum
  • Mo molybdenum
  • Ta tantalum
  • Cr chromium
  • Ti titanium
  • Cu copper
  • a film containing nitride can be used as appropriate.
  • a laminated film in which these plural films are laminated may be used.
  • a gate insulating layer (thickness: for example, 200 nm or more and 500 nm or less) 4 is formed by CVD or the like so as to cover the gate wiring layer.
  • a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is appropriately used. it can.
  • the gate insulating layer 4 may have a stacked structure.
  • an oxide semiconductor film is formed over the gate insulating layer 4, and the oxide semiconductor film (thickness: for example, 30 nm or more and 200 nm or less) is patterned, whereby the oxide semiconductor layer 5Q that becomes an active layer of the inspection TFT, An oxide semiconductor layer 5P to be an active layer of the pixel TFT is formed.
  • the oxide semiconductor film may have a stacked structure.
  • a protective layer (thickness: for example, 30 nm or more and 200 nm or less) serving as an etch stop layer (channel protection layer) of the TFT is formed here.
  • a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like can be used as appropriate.
  • the protective layer may have a laminated structure. Next, the protective layer is patterned to form a source opening that exposes the source contact region of the oxide semiconductor layers 5Q and 5P and a drain opening that exposes the drain contact region.
  • a source conductive film (thickness: for example, 50 nm or more and 500 nm or less) is formed on the substrate 1 and patterned to form a source electrode 7Q in contact with the source bus line SL and the oxide semiconductor layers 5Q and 5P, 7P and drain electrodes 8Q and 8P are formed to obtain inspection TFT 10Q and pixel TFT 10P.
  • a source conductive film a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or a metal thereof A film containing nitride can be used as appropriate. Further, a laminated film in which these plural films are laminated may be used.
  • an inorganic insulating layer (thickness: for example, 100 to 500 nm, preferably 200 to 500 nm) is formed as the first insulating layer 11 by, for example, a CVD method so as to cover the inspection TFT 10Q and the pixel TFT 10P.
  • an inorganic insulating film such as a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y) film
  • Passivation film can be used.
  • the first insulating layer 11 may be a laminated film.
  • an organic insulating layer (thickness; for example, 1 to 3 ⁇ m, preferably 2 to 3 ⁇ m) is formed as the second insulating layer 12 on the first insulating layer 11.
  • an organic insulating film containing a photosensitive resin material may be formed.
  • the second insulating layer 12 is patterned by a photolithography process. Thereby, an opening 12q that exposes a portion of the first insulating layer 11 located on the inspection TFT 10Q and an opening 12p that exposes a portion of the first insulating layer 11 located on the drain electrode 8P of the pixel TFT 10P. And form.
  • a first transparent conductive film (thickness: for example, 50 nm or more and 200 nm or less) is formed on the second insulating layer 12 and in the openings 12q and 12q.
  • a first transparent conductive film for example, an ITO (indium / tin oxide) film, an In—Zn—O-based oxide (indium / zinc oxide) film, a ZnO film (zinc oxide film), or the like can be used.
  • a dielectric layer 17 is formed so as to cover the lower transparent electrode 15.
  • a silicon nitride (SiNx) film, a silicon oxide (SiOx) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y) film, or the like can be used as appropriate.
  • SiNx silicon nitride oxide
  • the thickness of the dielectric layer 17 is, for example, not less than 70 nm and not more than 300 nm.
  • a resist layer (not shown) is formed, and the dielectric layer 17 and the first insulating layer 11 are etched using the resist layer and the second insulating layer 12 as an etching mask to form a pixel contact hole CH1.
  • a second transparent conductive film is formed on the dielectric layer 17 and in the pixel contact hole CH1, and is patterned to obtain the upper transparent electrode 19 to be the pixel electrode PE.
  • a suitable material and thickness of the second transparent conductive film may be the same as those of the first transparent conductive film. In this way, the active matrix substrate 1001 is manufactured.
  • the TFTs 101 and 201 can be manufactured using a conventional process for manufacturing a TFT substrate for a display device without newly adding a step of providing a back gate electrode BG.
  • the structure of the pixel TFT 10P and the inspection TFT 10Q is not limited to the above-described example.
  • the pixel TFT 10P and the inspection TFT 10Q may have a top contact structure in which the source and drain electrodes are in contact with the upper surface of the semiconductor layer, or have a bottom contact structure in which the source and drain electrodes are in contact with the lower surface of the semiconductor layer. Also good. Further, the pixel TFT 10P and the inspection TFT 10Q may have a channel etch structure or an etch stop structure.
  • an etch stop layer is formed on the channel region.
  • the lower surfaces of the end portions on the channel side of the source and drain electrodes are located, for example, on the etch stop layer.
  • a conductive film for a source / drain electrode is formed on the oxide semiconductor layer and the etch stop layer.
  • the etch stop layer is not formed on the channel region, and the lower surface of the end of the source and drain electrodes on the channel side is in contact with the upper surface of the oxide semiconductor layer.
  • a channel etch type TFT is formed, for example, by forming a conductive film for a source / drain electrode on an oxide semiconductor layer and performing source / drain separation. In the source / drain separation step, the surface portion of the channel region may be etched.
  • the oxide semiconductor included in the oxide semiconductor layers 5P and 5Q may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layers 5P and 5Q may have a stacked structure of two or more layers.
  • the oxide semiconductor layers 5P and 5Q may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor layers 5P and 5Q may contain at least one metal element of In, Ga, and Zn, for example.
  • the oxide semiconductor layers 5P and 5Q include, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such oxide semiconductor layers 5P and 5Q can be formed of an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels) and a pixel TFT (a TFT provided in the pixel).
  • a driving TFT for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels
  • a pixel TFT a TFT provided in the pixel
  • the oxide semiconductor layers 5P and 5Q may include other oxide semiconductors instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layers 5P and 5Q are formed of an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, or a Zn—Ti.
  • a semiconductor such as a Zr—In—Zn—O based semiconductor, a Hf—In—Zn—O based semiconductor, an Al—Ga—Zn—O based semiconductor, or a Ga—Zn—O based semiconductor may be included.
  • the semiconductor device of this embodiment is an active matrix substrate including an oxide semiconductor TFT and a crystalline silicon TFT formed on the same substrate.
  • an oxide semiconductor TFT having an In—Ga—Zn—O-based semiconductor film as an active layer is used as the pixel TFT.
  • the pixel TFT 10P described above with reference to FIG. 10 can be applied as the pixel TFT.
  • a part of a peripheral drive circuit (for example, a gate driver circuit) is integrally (monolithically) formed on the same substrate as the pixel TFT.
  • the remaining part of the peripheral driving circuit (for example, a source driver circuit) is mounted on the substrate by COG mounting, for example.
  • the peripheral drive circuit is provided in a non-display area (frame area).
  • TFT circuit TFT
  • a crystalline silicon TFT having a polycrystalline silicon film as an active layer is used.
  • an oxide semiconductor TFT is used as the pixel TFT and a crystalline silicon TFT is used as the circuit TFT, power consumption can be reduced in the display region, and further, the frame region can be reduced.
  • the frame area can be further reduced by arranging the inspection TFT in the semiconductor chip mounting area, as in the above-described embodiment.
  • a back gate structure TFT may be used, and either a crystalline silicon TFT or an oxide semiconductor TFT may be used.
  • the use of an oxide semiconductor TFT as the inspection TFT is advantageous in that the off-leakage current can be reduced.
  • the inspection TFT 10Q described above with reference to FIG. 10 can be applied as the inspection TFT.
  • an oxide semiconductor TFT may be used as an inspection TFT.
  • the inspection TFT may have a configuration similar to that of the pixel TFT except that a back gate electrode is provided above the oxide semiconductor layer. Thereby, the inspection TFT having the back gate structure can be manufactured without increasing the number of manufacturing steps.
  • FIG. 16 is a cross-sectional view illustrating the inspection TFT 10Q, the circuit TFT 10A, and the pixel TFT 10P in the active matrix substrate 1002 of this embodiment.
  • the inspection TFT 10Q is an oxide semiconductor TFT having a back gate structure
  • the circuit TFT 10A is a crystalline silicon TFT having a top gate structure
  • the pixel TFT 10P is an oxide semiconductor TFT having a bottom gate structure.
  • planar structure of the active matrix substrate 1002 is the same as that described above with reference to FIG.
  • a pixel TFT 10P is formed as a pixel TFT in each pixel in the display region, and a circuit TFT 10A is formed as a circuit TFT in a region where a drive circuit is formed.
  • An inspection TFT 10Q is formed in the semiconductor chip mounting region.
  • the active matrix substrate 1002 includes a substrate 1, a base film 42 formed on the surface of the substrate 1, a circuit TFT 10 ⁇ / b> A formed on the base film 42, and a pixel TFT 10 ⁇ / b> P formed on the base film 42.
  • the circuit TFT 10A is a crystalline silicon TFT having an active region mainly containing crystalline silicon.
  • the pixel TFT 10P is an oxide semiconductor TFT having an active region mainly including an oxide semiconductor.
  • the circuit TFT 10 ⁇ / b> A and the pixel TFT 10 ⁇ / b> P are integrally formed on the substrate 1.
  • the “active region” refers to a region where a channel is formed in a semiconductor layer serving as an active layer of a TFT, and is also referred to as a “channel region”.
  • the circuit TFT 10 ⁇ / b> A is provided on the crystalline silicon semiconductor layer (for example, a low temperature polysilicon layer) 46 formed on the base film 42, the lower insulating layer 44 covering the crystalline silicon semiconductor layer 46, and the lower insulating layer 44. And a gate electrode 3A. A portion of the lower insulating layer 44 located between the crystalline silicon semiconductor layer 46 and the gate electrode 3A functions as a gate insulating film of the circuit TFT 10A.
  • the crystalline silicon semiconductor layer 46 has a region (active region) 46c where a channel is formed, and a source region 46s and a drain region 46d located on both sides of the active region, respectively.
  • the circuit TFT 10A also has a source electrode 7A and a drain electrode 8A connected to the source region 46s and the drain region 46d, respectively.
  • the source and drain electrodes 7A and 8A are provided on an interlayer insulating film (here, the gate insulating layer 4) covering the gate electrode 3A and the crystalline silicon semiconductor layer 46, and are crystallized in a contact hole formed in the interlayer insulating film. It may be connected to the quality silicon semiconductor layer 46.
  • the pixel TFT 10P and the inspection TFT 10Q include a gate electrode 3P, 3Q provided on the base film 42, a gate insulating layer 4 covering the gate electrode 3P, 3Q, and an oxide semiconductor layer 5P disposed on the gate insulating layer 4. 5Q.
  • the lower insulating layer 44 that is a gate insulating film of the circuit TFT 10A may be extended to a region where the pixel TFT 10P and the inspection TFT 10Q are to be formed.
  • the oxide semiconductor layers 5P and 5Q may be formed on the lower insulating layer 44.
  • a portion of the gate insulating layer 4 located between the gate electrodes 3P and 3Q and the oxide semiconductor layers 5P and 5Q functions as a gate insulating film of the pixel TFT 10P and the inspection TFT 10Q.
  • the oxide semiconductor layers 5P and 5Q have a region (active region) 17c where a channel is formed, and a source contact region 5s and a drain contact region 5d located on both sides of the active region, respectively.
  • a portion of the oxide semiconductor layers 5P and 5Q that overlaps with the gate electrodes 3P and 3Q via the gate insulating layer 4 becomes the active region 5c.
  • the pixel TFT 10P and the inspection TFT 10Q further include source electrodes 7P and 7Q and drain electrodes 8P and 8Q connected to the source contact region 5s and the drain contact region 5d, respectively.
  • a configuration in which the base film 42 is not provided on the substrate 1 is also possible.
  • the circuit TFT 10 ⁇ / b> A and the pixel TFT 10 ⁇ / b> P are covered with a first insulating layer (passivation film) 11 and a second insulating layer (planarization film) 12.
  • the gate electrode 3P is connected to the gate bus line (not shown)
  • the source electrode 7P is connected to the source bus line (not shown)
  • the drain electrode 8P is connected to the pixel electrode 19.
  • the drain electrode 8 ⁇ / b> P is connected to the corresponding pixel electrode 19 in the opening formed in the first insulating layer 11 and the second insulating layer 12.
  • a video signal is supplied to the source electrode 7P via the source bus line, and necessary charges are written to the pixel electrode 19 based on the gate signal from the gate bus line.
  • a lower transparent electrode 15 is formed as a common electrode on the second insulating layer 12, and a dielectric layer 17 is formed between the lower transparent electrode (common electrode) 15 and the pixel electrode 19. Also good.
  • the pixel electrode 19 may be provided with a slit-shaped opening.
  • Such an active matrix substrate 1002 can be applied to an FFS mode display device, for example.
  • an electric field expressed by electric lines of force that exit from the pixel electrode 19, pass through a liquid crystal layer (not shown), and pass through the slit-like opening of the pixel electrode 19 to the common electrode 15 is generated.
  • This electric field has a component transverse to the liquid crystal layer.
  • a horizontal electric field can be applied to the liquid crystal layer.
  • the horizontal electric field method has an advantage that a wider viewing angle can be realized than the vertical electric field method because liquid crystal molecules do not rise from the substrate.
  • the inspection TFT 10Q is covered with the first insulating layer 11.
  • the second insulating layer 12 has an opening 12q.
  • a back gate electrode BG is provided in the opening 12q.
  • the back gate electrode BG is disposed so as to overlap at least the channel region of the oxide semiconductor layer 5Q with the first insulating layer 11 interposed therebetween.
  • the back gate electrode BG may be formed of the same transparent conductive film as the pixel electrode 19. Alternatively, it may be formed from the same transparent conductive film as the common electrode.
  • the circuit TFT 10A has a top gate structure in which a crystalline silicon semiconductor layer 46 is disposed between the gate electrode 3A and the substrate 1 (base film 42).
  • the pixel TFT 10P has a bottom gate structure in which the gate electrode 3P is disposed between the oxide semiconductor layer 5P and the substrate 1 (the base film 42).
  • the TFT structures of the circuit TFT 10A and the pixel TFT 10P are not limited to the above.
  • the circuit TFT 10A and the pixel TFT 10P may have the same TFT structure.
  • the circuit TFT 10A may have a bottom gate structure
  • the pixel TFT 10P may have a top gate structure.
  • a channel etch type or an etch stop type may be used.
  • the gate insulating layer 4 that is a gate insulating film of the pixel TFT 10P extends to a region where the circuit TFT 10A is formed and functions as an interlayer insulating film that covers the gate electrode 3A and the crystalline silicon semiconductor layer 46 of the circuit TFT 10A. Also good. Thus, when the interlayer insulating film of the circuit TFT 10A and the gate insulating film of the pixel TFT 10P are formed in the same layer (gate insulating layer 4), the gate insulating layer 4 may have a laminated structure. .
  • the gate insulating layer 4 includes a hydrogen donating layer (for example, a silicon nitride layer) capable of supplying hydrogen, and an oxygen donating layer (for example, an oxidation layer) disposed on the hydrogen donating layer. (A silicon layer).
  • a hydrogen donating layer for example, a silicon nitride layer
  • an oxygen donating layer for example, an oxidation layer
  • the gate electrode 3A of the circuit TFT 10A, the gate electrode 3P of the pixel TFT 10P, and the gate electrode 3Q of the inspection TFT 10Q may be formed in the same layer.
  • the source and drain electrodes 7A and 8A of the circuit TFT 10A, the source and drain electrodes 7P and 8P of the pixel TFT 10P, and the source and drain electrodes 7Q and 8Q of the inspection TFT 10Q are formed in the same layer. Also good. “Formed in the same layer” means formed using the same film (conductive film). Thereby, the increase in the number of manufacturing processes and manufacturing cost can be suppressed.
  • the circuit including the circuit TFT 10A may be a circuit other than the gate driver circuit.
  • an active matrix substrate of a liquid crystal display device that performs display in a lateral electric field mode such as the FFS mode
  • a vertical electric field mode for example, a TN mode or The present invention can also be applied to an active matrix substrate of a liquid crystal display device that performs display in a vertical alignment mode.
  • the active matrix substrate of the third embodiment includes an oxide semiconductor TFT and a crystalline silicon TFT on the same substrate.
  • the active matrix substrate of the present embodiment has another inspection TFT (hereinafter referred to as “second inspection TFT”) connected in series to an inspection TFT (hereinafter referred to as “first inspection TFT”) having an inspection circuit having a back gate structure.
  • second inspection TFT another inspection TFT
  • first inspection TFT an inspection TFT having an inspection circuit having a back gate structure.
  • the second embodiment is different from the second embodiment in that a TFT for use is further provided.
  • the first inspection TFT is an oxide semiconductor TFT having a back gate structure
  • the second inspection TFT is, for example, a crystalline silicon TFT.
  • an inspection TFT 10Q shown in FIG. 10 may be applied as the first inspection TFT.
  • the second inspection TFT may be formed using the same crystalline silicon semiconductor film as the circuit TFT 10A shown in FIG. 16, and may have the same structure as the circuit TFT 10A.
  • the second inspection TFT may be disposed, for example, on the display area side of the first inspection TFT. Specifically, the drain electrode of the second inspection TFT is connected to the source bus line SL, the source electrode is connected to the drain electrode of the first inspection TFT, and the source electrode of the first inspection TFT is connected to the connection wiring 9. May be.
  • the inspection source signal is supplied from the connection wiring 9 to the predetermined source bus line via the first inspection TFT and the second inspection TFT.
  • the front gate electrode of the first inspection TFT is connected to the first inspection gate line 21, and the back gate electrode BG is connected to the second inspection gate line 22.
  • the gate electrode of the second inspection TFT is connected to another inspection gate wiring. Therefore, the first inspection TFT and the second inspection TFT are controlled separately.
  • the second inspection TFTs may all be controlled to be in an on state.
  • the second inspection TFTs provided in the plurality of grouped source bus lines may be controlled to turn on in time series.
  • the second inspection TFT can be used not only during inspection but also during normal driving of the active matrix substrate.
  • the whole or part of the first inspection TFT and the second inspection TFT is disposed in the semiconductor chip mounting region.
  • the first inspection TFT having a back gate structure may be disposed in the semiconductor chip mounting region R, and the second inspection TFT may be disposed between the semiconductor chip mounting region R and the display region.
  • FIG. 17 is a plan view showing an example of the active matrix substrate 1003 of the present embodiment.
  • the active matrix substrate 1003 includes a plurality of pixel TFTs (not shown) in the display area 800.
  • the pixel TFT is an oxide semiconductor TFT.
  • the structure of the display region 800 is the same as that of the active matrix substrate 1001 shown in FIG.
  • the time division circuit 400 is provided on the display area 800 side of the first inspection TFT (not shown) and the terminal pad ST arranged below the semiconductor chip mounting area R.
  • the first inspection TFT is the inspection TFT 10Q described above.
  • the time division circuit 400 includes a plurality of second inspection TFTs 10R.
  • the second inspection TFT 10R is a crystalline silicon TFT having the same structure as the circuit TFT 10A shown in FIG.
  • the IC driver 160 of the semiconductor chip and the time division circuit 400 are collectively referred to as a source driver 170.
  • the gate driver 140 and the source driver 170 are controlled by the control circuit 180.
  • One of a plurality of output lines DO1 to DOi is connected to each output pin PIN of the IC driver 160.
  • One output line DO is associated with four data lines (source bus lines SL) X1 to X4 adjacent to each other in a group, and the data lines X1 to X4 grouped with the output line DO. Between these, a time division circuit 400 is provided for each output line.
  • each of the grouped data lines X1 to X4 is provided with a second inspection TFT 10R as a selection switch.
  • One of selection signals SS1 to SS4 is supplied from the control circuit 180 to the gate electrode of the second inspection TFT 10R.
  • the selection signals SS1 to SS4 define the ON period of the selection switch in the same group and are synchronized with the time-series signal output from the driver IC 160.
  • the time division circuit 400 writes the data potential obtained by time division of the output of the output line DO to the plurality of data lines X1 to X4 in time series (time division drive). Thereby, since the number of output pins of the driver IC 160 can be reduced, it is possible to suppress an increase in size of the IC due to an increase in the number of pixels.
  • the operation of the display device using each time division circuit 400, a timing chart of time division driving, and the like are disclosed in, for example, Japanese Patent Application Laid-Open Nos. 2008-225036 and 2006-119404. In this specification, the entire contents disclosed in Japanese Patent Application Laid-Open Nos. 2008-225036 and 2006-119404 are incorporated for reference.
  • each output line DO is connected to the first inspection TFT in the semiconductor chip mounting region R.
  • the source electrode of the first inspection TFT is connected to a corresponding inspection terminal as illustrated in FIG. 2A.
  • the second inspection TFTs 10R may all be controlled to be on.
  • the inspection source signal supplied from the inspection terminal to the output line DO via the first inspection TFT is supplied to all the data lines X1 to X4 in the same group.
  • the selection signals SS1 to SS4 input to the first inspection TFT 10R are controlled so that the inspection source signals are supplied in time series to the grouped data lines X1 to X4 during the lighting inspection. Also good.
  • the active matrix substrates of the first to third embodiments described above can be widely applied to display devices such as liquid crystal display devices.
  • a display device includes an active matrix substrate according to any one of the above embodiments, a semiconductor chip that is mounted on the active matrix substrate and that constitutes a drive circuit, and is disposed so as to face the active matrix substrate. And a display medium layer (for example, a liquid crystal layer) provided between the active matrix substrate and the counter substrate.
  • An active matrix substrate includes a display device such as a liquid crystal display device, an organic electroluminescence (EL) display device and an inorganic electroluminescence display device, an imaging device such as an image sensor device, an image input device, and a fingerprint reader.
  • a display device such as a liquid crystal display device, an organic electroluminescence (EL) display device and an inorganic electroluminescence display device
  • an imaging device such as an image sensor device, an image input device, and a fingerprint reader.
  • the present invention can be applied to various electronic devices such as devices and semiconductor memories.

Abstract

アクティブマトリクス基板（１００１）は、非表示領域（９００）に配置された複数の検査用ＴＦＴ（１０Ｑ）と、複数の検査用ＴＦＴ（１０Ｑ）を含む検査回路（２００）とを備え、複数の検査用ＴＦＴ（１０Ｑ）の少なくとも一部は、半導体チップが搭載される半導体チップ搭載領域（Ｒ）内に配置され、複数の検査用ＴＦＴ（１０Ｑ）のそれぞれは、半導体層と、半導体層の基板側に、ゲート絶縁層を介して配置された下部ゲート電極（ＦＧ）と、半導体層の基板と反対側に、第１絶縁層を含む絶縁層を介して配置された上部ゲート電極（ＢＧ）と、半導体層に接続されたソース電極およびドレイン電極とを含む。

Description

アクティブマトリクス基板およびアクティブマトリクス基板を備えた表示装置
　本発明は、酸化物半導体を用いて形成されたアクティブマトリクス基板およびアクティブマトリクス基板を備えた表示装置に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、複数の画素を有する表示領域と、表示領域以外の領域（非表示領域または額縁領域）とを有している。表示領域には、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。
　非表示領域には、ソースドライバ、ゲートドライバなどの駆動回路を構成する半導体チップが搭載されている（ＣＯＧ（Ｃｈｉｐ　ｏｎ　Ｇｌａｓｓ）実装）。本明細書では、アクティブマトリクス基板のうち半導体チップが搭載される領域を「半導体チップ搭載領域」という。非表示領域には、また、半導体チップの端子と表示領域のゲートバスラインまたはソースバスラインとを接続するための複数の端子部が配置されている。これらの端子部は、例えば、半導体チップ搭載領域に形成される（すなわち、半導体チップと基板との間に配置される）。
　非表示領域には、ゲートドライバ、ソースドライバなどの駆動回路がモノリシック（一体的）に設けられる場合もある。モノリシックに形成された駆動回路を「モノリシックドライバ」と呼ぶ。モノリシックドライバは、通常、ＴＦＴを用いて構成される。最近では、酸化物半導体ＴＦＴを用いてモノリシックドライバを作製する技術が利用されている。これによって、額縁領域の狭小化や、実装工程簡略化によるコストダウンが実現される。
　近年、スマートフォン、１０型未満の小型タブレット等の狭額縁化への要求の高いデバイスでは、非表示領域において、ゲートドライバ回路がモノリシックに形成され、ソースドライバ回路がＣＯＧ方式で実装されていることが多い。
　非表示領域には、さらに、液晶表示装置（液晶表示パネル）の不良検出方法である擬似ダイナミック点灯検査を行うための検査回路が設けられる。これにより、アクティブマトリクス基板上の配線の断線・短絡などの不良を検出することが可能になる。
　検査回路は、例えば、複数のＴＦＴ（以下、「検査用ＴＦＴ」という。）を含んでいる。各検査用ＴＦＴは、ソースバスラインまたはゲートバスラインに接続されている。点灯検査時には、検査用ＴＦＴをオン状態とすることにより、ソースバスラインまたはゲートバスラインに検査用の信号が供給される。点灯検査後、液晶表示パネルの通常の動作時には、検査用ＴＦＴはオフ状態で維持される。
　検査用ＴＦＴは、従来、半導体チップ搭載領域と表示領域との間、あるいは、表示領域を挟んでその逆サイドの非表示領域等に配置されていた。近年、非表示領域のさらなる狭小化を実現する目的で、検査用ＴＦＴを含む検査回路を半導体チップ搭載領域内に配置する構成が提案されている（例えば特許文献１および２）。
特開２００４－１０１８６３号公報 特開２０１４－１５３４９３号公報
　特許文献１および２に提案された構成では、検査用ＴＦＴは、半導体チップの下方に配置される。本発明者が検討したところ、液晶表示パネルの通常動作中、半導体チップはかなり高温（例えば周囲温度より１０～２０℃上昇）になるため、半導体チップの下方も高温になると考えられる。このため、検査用ＴＦＴの特性が温度によりシフトし、オフ状態を維持できなくなる可能性があり、高い信頼性が得られない。
　また、検査用ＴＦＴは、通常、画素ＴＦＴと共通のプロセスで形成され、同一または類似の構造を有することが多い。このため、高温に耐え得る特性を有する検査用ＴＦＴを形成しようとすると、検査用ＴＦＴと共通のプロセスで形成される画素ＴＦＴの特性が、要求される特性からずれてしまう可能性がある。
　本発明の実施形態は上記事情に鑑みてなされたものであり、その目的は、点灯検査回路を構成する信頼性の高い検査用ＴＦＴを備えた、小型化の可能なアクティブマトリクス基板を提供することにある。
　本発明の一実施形態のアクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有するアクティブマトリクス基板であって、基板と、前記基板に支持された複数のソースバスラインおよび複数のゲートバスラインと、前記基板に支持され、かつ、前記複数の画素領域のそれぞれに配置された複数の画素ＴＦＴと、前記基板に支持され、かつ、前記非表示領域に配置された複数の検査用ＴＦＴであって、前記複数の検査用ＴＦＴのそれぞれは、前記複数のソースバスラインまたは前記複数のゲートバスラインの少なくとも１つに接続されている、複数の検査用ＴＦＴと、前記複数の検査用ＴＦＴを含む検査回路と、前記複数のソースバスラインまたは前記複数のゲートバスラインを、前記アクティブマトリクス基板に実装される半導体チップの端子に接続するための複数の端子部と、前記表示領域および前記非表示領域に配置され、かつ、前記表示領域において前記複数の画素ＴＦＴを覆う第１絶縁層とを備え、前記複数の検査用ＴＦＴの少なくとも一部は、前記半導体チップが搭載される半導体チップ搭載領域内に配置され、前記複数の検査用ＴＦＴのそれぞれは、半導体層と、前記半導体層の前記基板側に、ゲート絶縁層を介して配置された下部ゲート電極と、前記半導体層の前記基板と反対側に、前記第１絶縁層を含む絶縁層を介して配置された上部ゲート電極と、前記半導体層に接続されたソース電極およびドレイン電極とを含む。
　ある実施形態において、前記複数の画素ＴＦＴは、ボトムゲート構造ＴＦＴであり、前記複数の検査用ＴＦＴの前記半導体層と同一の半導体膜を用いて形成されている。
　ある実施形態において、前記検査回路は、前記複数の検査用ＴＦＴの前記下部ゲート電極に電気的に接続された第１検査用ゲート配線と、前記複数の検査用ＴＦＴの前記上部ゲート電極に電気的に接続された第２検査用ゲート配線とをさらに含む。
　ある実施形態において、前記第１絶縁層上に配置された、有機絶縁層を含む第２絶縁層をさらに備え、前記第２絶縁層は、前記基板の法線方向から見たとき、前記複数の検査用ＴＦＴのそれぞれにおける前記半導体層の少なくとも一部と重なるように配置された、１つまたは複数の開口部を有し、前記第２検査用ゲート配線は、前記第２絶縁層上および前記開口部内に形成されており、前記第２検査用ゲート配線のうち前記開口部内に位置する部分は前記上部ゲート電極として機能する。
　ある実施形態において、前記基板の法線方向から見たとき、前記１つまたは複数の開口部は、前記複数の検査用ＴＦＴの前記半導体層を含む領域と重なるように設けられた１つの開口部である。
　ある実施形態において、前記第１検査用ゲート配線は前記下部ゲート電極を含み、前記第２検査用ゲート配線は前記上部ゲート電極を含み、前記基板の法線方向から見たとき、前記複数の検査用ＴＦＴは、第１の方向に配列されており、前記第１検査用ゲート配線および前記第２検査用ゲート配線は、前記複数の検査用ＴＦＴの前記半導体層と少なくとも部分的に重なるように前記第１の方向に延びている。
　ある実施形態において、前記基板の法線方向から見たとき、前記複数の検査用ＴＦＴは、第１の方向に配列されており、前記第１検査用ゲート配線および前記第２検査用ゲート配線のうちの一方の配線は、前記複数の検査用ＴＦＴの前記半導体層と少なくとも部分的に重なるように前記第１の方向に延び、前記第１検査用ゲート配線および前記第２検査用ゲート配線の他方の配線は、前記第１の方向に延びる幹部分と、前記幹部分から前記複数の検査用ＴＦＴの前記半導体層と少なくとも部分的に重なるように延びる複数の突出部分とを含む。
　ある実施形態において、前記複数の検査用ＴＦＴのそれぞれにおいて、前記半導体層、前記ソース電極および前記ドレイン電極は、前記半導体層内に前記第１の方向に直交する第２の方向に沿ってチャネルが形成されるように配置されている。
　ある実施形態において、前記表示領域において、前記第１絶縁層の上に設けられた下部透明電極と、前記下部透明電極上に誘電体層を介して配置された上部透明電極とをさらに備え、前記複数の検査用ＴＦＴの前記上部ゲート電極は、前記下部透明電極または前記上部透明電極と同じ透明導電膜から形成されている。
　ある実施形態において、前記非表示領域に配置された、複数の回路用ＴＦＴを含む回路をさらに備え、前記複数の画素ＴＦＴおよび前記複数の検査用ＴＦＴは酸化物半導体ＴＦＴであり、前記複数の回路用ＴＦＴは結晶質シリコンＴＦＴである。
　ある実施形態において、前記検査回路は、複数の他の検査用ＴＦＴをさらに含み、前記複数の他の検査用ＴＦＴのそれぞれは、前記複数の検査用ＴＦＴの１つに直列に接続されており、前記複数の他の検査用ＴＦＴは、前記複数の回路用ＴＦＴと同じ結晶質シリコン半導体膜を用いて形成された結晶質シリコンＴＦＴである。
　ある実施形態において、前記複数の画素ＴＦＴおよび前記複数の検査用ＴＦＴは、同一の酸化物半導体膜を用いて形成された酸化物半導体ＴＦＴである。
　ある実施形態において、前記酸化物半導体ＴＦＴはエッチストップ型ＴＦＴである。
　ある実施形態において、前記酸化物半導体ＴＦＴはチャネルエッチ型ＴＦＴである。
　ある実施形態において、前記酸化物半導体膜は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。
　ある実施形態において、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む。
　ある実施形態において、前記酸化物半導体ＴＦＴは、積層構造を有する酸化物半導体層を含む。
　本発明の一実施形態の表示装置は、上記のいずれかに記載のアクティブマトリクス基板と、前記アクティブマトリクス基板の前記半導体チップ搭載領域に実装された半導体チップと、前記アクティブマトリクス基板と対向するように配置された対向基板と、前記アクティブマトリクス基板と前記対向基板との間に設けられた表示媒体層とを備える。
　本発明の一実施形態によると、点灯検査回路を構成する信頼性の高い検査用ＴＦＴを備えた、小型化の可能なアクティブマトリクス基板が提供される。
第１の実施形態のアクティブマトリクス基板１００１を説明するための模式的な平面図である。 アクティブマトリクス基板１００１における検査用ＴＦＴ１０Ｑの一例を示す図である。 半導体チップ搭載領域Ｒの構成の一例を示す図である。 （ａ）および（ｂ）は、それぞれ、画素ＴＦＴ１０Ｐおよび検査用ＴＦＴ１０Ｑの模式的な断面図である。 バックゲート電極に印加する電圧ＶBGと、バックゲート構造ＴＦＴの閾値電圧Ｖｔｈとの関係を例示する図である。 バックゲート構造ＴＦＴのＩｄ－Ｖｇ特性のバックゲート電位依存性を例示する図である。 シングルゲート構造ＴＦＴの光マイナスバイアスストレスに対するＩｄ－Ｖｇ特性の変化を例示する図である。 バックゲート構造ＴＦＴの光マイナスバイアスストレスに対するＩｄ－Ｖｇ特性の変化を例示する図である。 アクティブマトリクス基板１００１における１つの画素領域を示す模式的な平面図である。 アクティブマトリクス基板１００１における検査回路２００の模式的な平面図である。 アクティブマトリクス基板１００１における検査用ＴＦＴ１０Ｑおよび画素ＴＦＴ１０Ｐの一例を示す模式的な断面図である。 第１の実施形態における変形例１の検査回路２０１を示す平面図である。 第１の実施形態における変形例２の検査回路２０２を示す平面図である。 アクティブマトリクス基板１００１における他の検査用ＴＦＴ１０Ｑおよび画素ＴＦＴ１０Ｐを例示する模式的な断面図である。 アクティブマトリクス基板１００１におけるさらに他の検査用ＴＦＴ１０Ｑおよび画素ＴＦＴ１０Ｐを例示する模式的な断面図である。 アクティブマトリクス基板１００１におけるさらに他の検査用ＴＦＴ１０Ｑおよび画素ＴＦＴ１０Ｐを例示する模式的な断面図である。 第２の実施形態のアクティブマトリクス基板１００２における検査用ＴＦＴ１０Ｑ、回路用ＴＦＴ１０Ａ、および画素ＴＦＴ１０Ｐを例示する断面図である。 第３の実施形態のアクティブマトリクス基板１００３の一例を示す平面図である。
　（第１の実施形態）
　以下、図面を参照しながら、本発明によるアクティブマトリクス基板の第１の実施形態を説明する。本実施形態のアクティブマトリクス基板は、各種表示装置、電子機器などに広く適用される。ここでは、ソースドライバ回路を構成する半導体チップを備え、かつ、ゲートドライバ回路がモノリシックに形成されたアクティブマトリクス基板を例に説明する。なお、本実施形態のアクティブマトリクス基板は、ゲートドライバ回路およびソースドライバ回路の少なくとも一方を構成する半導体チップを備えていればよく、例えばゲートドライバ回路を構成する半導体チップを備えていてもよい。
　図１は、本実施形態のアクティブマトリクス基板１００１を説明するための模式的な平面図である。
　アクティブマトリクス基板１００１は、複数の画素領域を含む表示領域８００と、表示領域８００以外の領域（非表示領域）９００とを有している。「画素領域」は、表示装置における画素に対応する領域であり、本明細書では、単に「画素」と呼ぶこともある。
　表示領域８００には、複数のゲートバスラインＧＬと複数のソースバスラインＳＬとが形成されており、これらの配線で規定されたそれぞれの領域が「画素」となる。複数の画素はマトリクス状に配置されている。各画素は、図示しない画素電極と、複数のソースバスラインＳＬと複数のゲートバスラインＧＬとの各交点の付近に配置されたＴＦＴ（画素ＴＦＴ）１０Ｐとを有している。各画素には画素電極（図示せず）が形成されている。各画素ＴＦＴ１０Ｐのソース電極は対応するソースバスラインＳＬに電気的に接続され、ゲート電極は対応するゲートバスラインＧＬに電気的に接続されている。各画素ＴＦＴ１０Ｐのドレイン電極は、画素電極と電気的に接続されている。
　アクティブマトリクス基板１００１をＦＦＳ（Ｆｒｉｎｇｅ　ＦｉｅｌｄＳｗｉｔｃｈｉｎｇ）モードなどの横電界モードの表示装置に適用する場合には、表示領域８００には、共通信号が印加される共通電極（図示せず）が設けられる。共通電極は、共通配線（図示せず）に接続されている。画素電極および共通電極は、誘電体層を介して部分的に重なるように配置されている。共通電極上に誘電体層を介して画素電極が配置されていてもよいし、画素電極上に誘電体層を介して共通電極が配置されていてもよい。本明細書では、画素電極および共通電極のうちの基板側に位置する電極を「下部透明電極」、もう一方の電極を「上部透明電極」と呼ぶことがある。
　非表示領域９００には、ゲートドライバ回路１４０、検査回路２００、ゲートバスラインＧＬまたはソースバスラインＳＬと外部配線とを電気的に接続するための端子部などが設けられている。
　さらに、非表示領域９００には、ソースドライバ回路を構成する半導体チップ（図示せず）が実装される。図１に示す領域Ｒは、半導体チップが搭載される領域（半導体チップ搭載領域）である。非表示領域９００には、外部から電源、信号などを供給するためのフレキシブルプリント基板（ＦＰＣ基板）７００が実装されていてもよい。半導体チップ搭載領域Ｒは、例えばＦＰＣ基板７００と表示領域８００との間に配置される。
　半導体チップのソースドライバ回路は、例えば半導体チップ搭載領域Ｒ内に設けられた端子部（端子パッド）を介して、ソースバスラインＳＬに接続される。ソースドライバ回路の入力端子は、非表示領域９００に形成された他の端子パッドを介して、ＦＰＣ基板７００に形成された外部配線に接続される。
　検査回路２００は、複数のＴＦＴ（検査用ＴＦＴ）１０Ｑを有している。検査回路２００における複数の検査用ＴＦＴ１０Ｑは、半導体チップ搭載領域Ｒに配置されている。この例では、検査回路２００を構成する全ての検査用ＴＦＴ１０Ｑが半導体チップ搭載領域Ｒに配置されているが、一部の検査用ＴＦＴ１０Ｑのみが半導体チップ搭載領域Ｒ内に配置されていてもよい。
　検査用ＴＦＴ１０Ｑは、バックゲート構造を有するバックゲート構造ＴＦＴである。本明細書において、「バックゲート構造」は、半導体層を挟んで２つのゲート電極を有する構造を指す。バックゲート構造ＴＦＴの２つのゲート電極のうち基板側に位置するゲート電極を「下部ゲート電極」、基板と反対側に位置するゲート電極を「上部ゲート電極」と呼ぶ。下部ゲート電極および上部ゲート電極は、いずれも、半導体層の少なくとも一部（チャネルが形成される部分を含む）と、ゲート絶縁膜として機能する絶縁層を介して重なるように配置されている。以下の説明では、上部ゲート電極および下部ゲート電極の一方を「フロントゲート電極」、他方を「バックゲート電極」と呼ぶことがある。
　一方、画素ＴＦＴ１０Ｐは、例えばシングルゲート構造ＴＦＴである。「シングルゲート構造」は、半導体層の基板側または基板と反対側のいずれか一方にのみゲート電極が配置された構造を指す。画素ＴＦＴ１０Ｐは、半導体層の基板側にゲート電極を有するボトムゲート構造であってもよいし、基板と反対側にゲート電極を有するトップゲート構造であってもよい。
　本実施形態では、検査用ＴＦＴ１０Ｑおよび画素ＴＦＴ１０Ｐは酸化物半導体ＴＦＴである。検査用ＴＦＴ１０Ｑと画素ＴＦＴ１０Ｐとは、同一の酸化物半導体膜を用いて形成されていてもよい。画素ＴＦＴ１０Ｐは、例えばボトムゲート構造ＴＦＴであり、検査用ＴＦＴ１０Ｑは、半導体層の上方に上部ゲート電極をさらに備える点以外は、画素ＴＦＴ１０Ｐと同様の構造を有していてもよい。
　なお、検査用ＴＦＴ１０Ｑおよび画素ＴＦＴ１０Ｐは、酸化物半導体ＴＦＴに限定されず、例えばアモルファスシリコンＴＦＴ、結晶質シリコンＴＦＴであってもよい。これらのＴＦＴは、同一の半導体膜から形成されていてもよい。
　図示していないが、アクティブマトリクス基板１００１は、画素ＴＦＴおよび検査用ＴＦＴ１０Ｑ以外のＴＦＴをさらに備えていてもよい。例えば、ゲートドライバ回路１４０は、複数のＴＦＴ（回路用ＴＦＴ）を含んでいてもよい。回路用ＴＦＴは、検査用ＴＦＴ１０Ｑおよび画素ＴＦＴ１０Ｐと同一の半導体膜を用いて形成されていてもよい。回路用ＴＦＴは、シングルゲート構造を有していてもよいし、バックゲート構造を有していてもよい。
　後で詳しく説明するように、本実施形態によると、アクティブマトリクス基板１００１の通常動作時に、検査用ＴＦＴ１０Ｑのバックゲート電極に所定のマイナス電圧を印加することにより、検査用ＴＦＴ１０Ｑの特性変動、特に閾値電圧Ｖｔｈがマイナス方向にシフトすることを抑制できる。従って、高温下でも、より確実に検査用ＴＦＴ１０Ｑをオフ状態に維持することが可能になり、信頼性を向上できる。
　さらに、検査用ＴＦＴ１０Ｑと画素ＴＦＴとを同じ半導体膜を用いて形成した場合でも、これらのＴＦＴ構造が異なるので、それぞれのＴＦＴに要求される特性を両立させることが可能になる。特に検査用ＴＦＴ１０Ｑでは、バックゲート電極に供給する信号を制御することで、検査用ＴＦＴ１０Ｑに要求されるＴＦＴ特性を実現できる。
　＜検査回路２００＞
　図２Ａは、検査回路２００の一例を示す回路図である。
　検査回路２００は、複数のソースバスラインＳＬ（１）～ＳＬ（ｎ）（ｎは整数）（以下、ソースバスラインＳＬと総称する場合がある）の１つに接続された複数の検査用ＴＦＴ１０Ｑ（１）～１０Ｑ（ｎ）（以下、検査用ＴＦＴ１０Ｑと総称する場合がある）と、検査用ゲート配線２０と、検査用配線３０と、これらの配線に信号を供給する検査用ゲート端子ＴＧ１、ＴＧ２および検査用端子Ｔ１、Ｔ２、Ｔ３とを備える。
　この例では、検査用ゲート配線２０は、第１検査用ゲート配線２１および第２検査用ゲート配線２２を含む。検査用ゲート端子ＴＧ１は第１検査用ゲート配線２１に、検査用ゲート端子ＴＧ２は第２検査用ゲート配線２２に信号を供給する。検査用配線３０は、第１検査用配線３１、第２検査用配線３２および第３検査用配線３３を含む。検査用端子Ｔ１～Ｔ３は、それぞれ、第１検査用配線３１～第３検査用配線３３に信号を供給する。
　各検査用ＴＦＴ１０Ｑのフロントゲート電極ＦＧ（例えば下部ゲート電極）は、第１検査用ゲート配線２１に電気的に接続され、各検査用ＴＦＴ１０Ｑのバックゲート電極ＢＧは第２検査用ゲート配線２２に電気的に接続されている。第１検査用ゲート配線２１および第２検査用ゲート配線２２は、全ての検査用ＴＦＴ１０Ｑに共通である。
　各検査用ＴＦＴ１０Ｑのドレイン電極は、対応する１つのソースバスラインＳＬに接続されている。
　各検査用ＴＦＴ１０Ｑのソース電極は、検査用配線３０のいずれか１つに接続されている。例えば検査用ＴＦＴ１０Ｑ（１）、１０Ｑ（４）は第１検査用配線３１に接続され、検査用ＴＦＴ１０Ｑ（２）、１０Ｑ（５）は第２検査用配線３２に接続され、検査用ＴＦＴ１０Ｑ（３）、１０Ｑ（ｎ）は第３検査用配線３３に接続されている。
　表示領域にマトリクス状に配列された画素のうち、列方向に配列され、１つのソースバスラインＳＬからソース信号を供給される複数の画素のグループを「画素列」と呼ぶ。この例では、表示領域の画素列は、検査用端子Ｔ１および第１検査用配線３１からソース信号が供給される第１画素列と、検査用端子Ｔ２および第２検査用配線３２からソース信号が供給される第２画素列と、検査用端子Ｔ３および第３検査用配線３３からソース信号が供給される第３画素列とを含む。第１画素列、第２画素列および第３画素列は、例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の画素列に対応していてもよい。すなわち、検査用端子Ｔ１～Ｔ３は、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の画素列に対応している。
　本実施形態では、検査回路２００の複数の検査用ＴＦＴ１０Ｑが半導体チップ搭載領域Ｒ内に配置される。検査回路２００を構成する全ての検査用ＴＦＴ１０Ｑが半導体チップ搭載領域Ｒに配置されることが好ましいが、一部の検査用ＴＦＴ１０Ｑのみが半導体チップ搭載領域Ｒに配置されていてもよい。配線２０、３０および検査用端子部を含む検査回路２００全体が半導体チップ搭載領域Ｒ内に配置されていてもよい。あるいは、図示するように、検査用ＴＦＴ１０Ｑおよび配線２０、３０の一部（検査用ＴＦＴ１０Ｑと各配線２０、３０との接続部分を含む）は半導体チップ搭載領域Ｒ内に配置され、検査用端子部および配線２０、３０の一部は半導体チップ搭載領域Ｒの外側に配置されていてもよい。
　図２Ｂは、半導体チップ搭載領域Ｒの構成を例示する図である。ここでは、単一の検査用ＴＦＴ１０Ｑのみ例示している。この例では、検査用ゲート端子ＴＧ１、ＴＧ２、検査用端子Ｔ１などの検査用端子部は半導体チップ搭載領域Ｒの外側に配置されている。また、半導体チップ搭載領域Ｒ内には、検査回路２００の表示領域側に、各ソースバスラインＳＬと半導体チップのソースドライバ回路とを接続するための端子パッドＳＴが配置されている。端子パッドＳＴは、例えばバックゲートＢＧと同じ層内に形成されていてもよい。なお、端子パッドＳＴの位置は図示する例に限定されない。例えば、半導体チップ搭載領域Ｒにおいて、検査回路２００が端子パッドＳＴよりも表示領域側に配置されていてもよい。
　検査回路２００では、点灯検査時には、検査用ゲート端子ＴＧ１、検査用ゲート端子ＴＧ２から検査用ＴＦＴ１０Ｑのフロントゲート電極ＦＧおよびバックゲート電極ＢＧに供給される信号によって、全ての検査用ＴＦＴ１０Ｑがオン状態になる。この結果、検査用配線３０から各ソースバスラインＳＬに信号が供給され、点灯検査を行うことができる。点灯検査後、通常の動作を行うときには、検査用ＴＦＴ１０Ｑがオフ状態になるように、検査用ＴＦＴ１０Ｑのゲート電圧が制御される。例えば、第１検査用ゲート配線２１、第２検査用ゲート配線２２を介してフロントゲート電極ＦＧおよびバックゲート電極ＢＧにマイナスの電圧が印加されることで、検査用ＴＦＴ１０Ｑをオフ状態に維持してもよい。
　検査用ＴＦＴ１０Ｑのバックゲート電極ＢＧに印加される電圧は、フロントゲート電極ＦＧに印加される電圧と別個に制御されてもよい。あるいは、フロントゲート電極ＦＧおよびバックゲート電極ＢＧに同じ電圧が印加されてもよい。例えば、第１検査用ゲート配線２１および第２検査用ゲート配線２２は共通の１つの検査用端子に接続されており、検査用ＴＦＴ１０Ｑのフロントゲート電極ＦＧおよびバックゲート電極ＢＧに同じ信号が供給されてもよい。
　検査用配線３０の数は１以上であればよく、図示する例（３つ）に限定されない。例えば、フレーム反転方式で駆動させる表示パネルに適用する場合には、Ｒ、Ｇ、Ｂの各画素列に対して検査用配線が２つずつ設けられてもよい。なお、図２Ａでは、１つのソースバスラインＳＬに対して１つの検査用ＴＦＴ１０Ｑを配置する例を示したが、複数のソースバスラインＳＬに対して１つの検査用ＴＦＴ１０Ｑを設けてもよい。
　さらに、ソースドライバ回路を構成する半導体チップの代わりに、ゲートドライバ回路を構成する半導体チップがアクティブマトリクス基板１００１に実装されてもよい。この場合、検査用ＴＦＴ１０Ｑは、ゲートドライバ回路を構成する半導体チップの搭載領域に設けられる。検査回路の構成は、図２Ａに示す構成と同様である。ただし、検査用ＴＦＴ１０Ｑのドレイン電極は、対応するゲートバスラインＧＬに接続される。検査用配線３０から供給される信号は、検査用ＴＦＴ１０Ｑを介して各ゲートバスラインＧＬに入力される。
　＜バックゲート構造ＴＦＴおよびその効果＞
　図３（ａ）および（ｂ）は、それぞれ、画素ＴＦＴ１０Ｐおよび検査用ＴＦＴ１０Ｑの一例を示す模式的な断面図である。
　画素ＴＦＴ１０Ｐおよび検査用ＴＦＴ１０Ｑは、共通の基板１に支持されている。画素ＴＦＴ１０Ｐは、例えばボトムゲート構造を有する。検査用ＴＦＴ１０Ｑは、酸化物半導体層の上方にバックゲート電極を有する点以外は、画素ＴＦＴ１０Ｐと同様の構造を有している。
　画素ＴＦＴ１０Ｐおよび検査用ＴＦＴ１０Ｑは、それぞれ、基板１上に設けられたゲート電極３Ｐ、３Ｑと、ゲート電極３Ｐ、３Ｑを覆うゲート絶縁層４と、ゲート絶縁層４上に配置された酸化物半導体層５Ｐ、５Ｑと、ソース電極７Ｐ、７Ｑと、ドレイン電極８Ｐ、８Ｑとを備える。酸化物半導体層５Ｐ、５Ｑは、基板１の法線方向から見たとき、ゲート電極３Ｐ、３Ｑと少なくとも部分的に重なるように配置されている。
　ソース電極７Ｐ、７Ｑおよびドレイン電極８Ｐ、８Ｑは、それぞれ、酸化物半導体層５Ｐ、５Ｑと電気的に接続されている。酸化物半導体層５Ｐ、５Ｑのうちソース電極７Ｐ、７Ｑと接する領域をソースコンタクト領域５ｓ、ドレイン電極８Ｐ、８Ｑと接する領域をドレインコンタクト領域５ｄと呼ぶ。酸化物半導体層５Ｐ、５Ｑのうち、ソースコンタクト領域５ｓおよびドレインコンタクト領域５ｄの間に位置し、かつ、ゲート絶縁層４を介してゲート電極３Ｐ、３Ｑと重なる領域５ｃ内にチャネルが形成される。本明細書では、チャネルとなる部分を含む領域５ｃを、便宜上、「チャネル領域」と呼ぶ。チャネル領域５ｃのチャネル長方向の長さを「チャネル長Ｌ」、チャネル領域５ｃのチャネル長方向に直交する方向の長さを「チャネル幅Ｗ」と呼ぶ。なお、実際のＴＦＴでは、チャネル領域５ｃへの不純物元素の拡散等でチャネル領域５ｃ全体がチャネルとして機能しない場合がある。
　酸化物半導体層５Ｐ、５Ｑ、ソース電極７Ｐ、７Ｑおよびドレイン電極８Ｐ、８Ｑを覆うように、第１絶縁層１１が形成されている。検査用ＴＦＴ１０Ｑは、第１絶縁層１１上に配置された他のゲート電極（以下、「バックゲート電極」）ＢＧを有している。以下、バックゲート電極ＢＧと区別するために、検査用ＴＦＴ１０Ｑのゲート電極３Ｑを「フロントゲート電極」と呼ぶ。この例では、第１絶縁層１１がバックゲート電極ＢＧのゲート絶縁層として機能する。バックゲート電極ＢＧは、基板１の法線方向から見たとき、酸化物半導体層５Ｑのチャネル領域５ｃと少なくとも部分的に重なるように配置されている。酸化物半導体層５Ｑの全体と重なるように配置されていてもよい。
　バックゲート電極ＢＧの材料は特に限定されない。図示していないが、各画素に設けられる画素電極または共通電極と同じ透明導電膜から形成されていてもよい。バックゲート電極ＢＧは、光透過性を有する必要はないので、遮光性を有する金属膜であってもよい。例えば、アクティブマトリクス基板は、画素電極および共通電極と電気的に分離された金属配線をさらに備え、この金属配線と同じ金属膜を用いてバックゲート電極ＢＧを形成してもよい。上記金属配線は、例えば共通電極（下部透明電極）の抵抗を下げるために、共通電極の一部と接するように設けられた配線であってもよい。
　一方、画素ＴＦＴ１０Ｐの上方にはバックゲート電極が設けられていない。すなわち、画素ＴＦＴ１０Ｐはシングルゲート構造を有する。
　本実施形態では、酸化物半導体層５Ｐ、５Ｑは同一の酸化物半導体膜から形成されている。また、ソース電極７Ｐ、７Ｑおよびドレイン電極８Ｐ、８Ｑは同一の導電膜から形成されている。
　本実施形態によると、検査用ＴＦＴ１０Ｑおよび画素ＴＦＴ１０Ｐを同一基板上に共通のプロセスで形成する場合でも、検査用ＴＦＴ１０Ｑの特性を画素ＴＦＴ１０Ｐとは独立して制御できる。具体的には、検査用ＴＦＴ１０Ｑのバックゲート電極ＢＧに所定の電圧を印加することにより、検査用ＴＦＴ１０Ｑの閾値を、画素ＴＦＴ１０Ｐなどの同一基板上の他のＴＦＴとは別個に制御することが可能である。
　以下、シングルゲート構造ＴＦＴおよびバックゲート構造ＴＦＴの特性を、図面を参照して説明する。
　図４は、バックゲート電極に印加する電圧ＶBGと、バックゲート構造ＴＦＴの閾値電圧Ｖｔｈとの関係を例示する図である。図４には、バックゲート電極をフローティング状態にした場合の閾値電圧Ｖｔｈ(float)も示す。図５は、バックゲート構造ＴＦＴのＩｄ－Ｖｇ特性のバックゲート電位依存性を例示する図である。
　図４および図５から、バックゲート電極にマイナス電圧を印加すると、閾値電圧Ｖｔｈがプラス方向にシフトすることが分かる。
　図６および図７は、それぞれ、シングルゲート構造ＴＦＴおよびバックゲート構造ＴＦＴの光マイナスバイアスストレスに対するＩｄ－Ｖｇ特性の変化を例示する図である。
　図６に示すように、シングルゲート構造ＴＦＴでは、光マイナスバイアスストレスの印加時間が長くなるにつれて、閾値電圧Ｖｔｈはマイナス方向にシフトする。一方、バックゲート構造ＴＦＴでは、図７に示すように、バックゲート電極にマイナス電圧を印加することにより、マイナスバイアスストレスが印加されても、閾値電圧Ｖｔｈを略一定に保つことが可能である。
　図示していないが、本発明者が検討したところ、高温環境下で動作させると、シングルゲート構造ＴＦＴでは、閾値電圧Ｖｔｈのマイナスシフトが加速されるが、バックゲート構造ＴＦＴでは、バックゲート電極にマイナス電圧を印加することで、温度による閾値電圧Ｖｔｈの変動を抑制できることを見出した。
　検査用ＴＦＴは、点灯検査後、表示装置の通常動作時には、オフ状態に維持される。検査用ＴＦＴの閾値電圧Ｖｔｈがマイナスシフトすると、検査用ＴＦＴのオフ状態が崩れる可能性がある。特に、検査用ＴＦＴが半導体チップの下方に配置されていると、表示装置の駆動中に検査用ＴＦＴが高温に曝される結果、閾値電圧Ｖｔｈのマイナスシフトが温度の影響で加速される。このため、オフ状態を維持することが困難になる。表示装置の駆動中に検査用ＴＦＴのオン状態が崩れてしまうと、アクティブマトリクス基板および表示装置の動作不良を引き起こす要因になり得る。これに対し、本実施形態では、検査用ＴＦＴ１０Ｑがバックゲート構造を有し、バックゲート電極への印加電圧を制御することで、ＴＦＴ特性の変動を抑制できる。このため、より確実に検査用ＴＦＴ１０Ｑをオフ状態のまま維持することができるので、アクティブマトリクス基板および表示装置の信頼性を高めることができる。
　＜アクティブマトリクス基板１００１の具体的な構造＞
　続いて、図面を参照しながら、フレーム反転方式で駆動し、かつ、ＦＦＳモードの表示装置に適用されるアクティブマトリクス基板を例に、本実施形態のアクティブマトリクス基板１００１における画素領域および検査回路２００をより具体的に説明する。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。
　図８は、アクティブマトリクス基板１００１における１つの画素領域を示す模式的な平面図である。図９は、アクティブマトリクス基板１００１における検査回路２００の模式的な平面図である。図１０は、検査用ＴＦＴ１０Ｑおよび画素ＴＦＴ１０Ｐの一例を示す模式的な断面図である。図１０では、図９におけるＢ－Ｂ線に沿った検査用ＴＦＴ１０Ｑの断面、および、図８におけるＡ－Ａ線に沿った画素ＴＦＴ１０Ｐの断面を示す。図８～１０では、図１～図３と同様の構成要素に同じ参照符号を付している。ここでは、図１～３を参照しながら前述した構成と異なる点を主に説明する。
　・画素領域の構成
　まず、図９および図１０を参照しながら、画素ＴＦＴ１０Ｐおよび画素領域の構成を説明する。
　画素領域のそれぞれは、画素ＴＦＴ１０Ｐ、ゲートバスラインＧＬ、ソースバスラインＳＬ、画素電極ＰＥおよび共通電極ＣＥを有している。
　画素ＴＦＴ１０Ｐは、図３を参照しながら前述した構成を有している。画素ＴＦＴ１０Ｐは、第１絶縁層１１と、第１絶縁層１１上に形成された第２絶縁層１２とを含む層間絶縁層１３で覆われている。第１絶縁層１１は、例えば無機絶縁層（パッシベーション層であり、ＳｉＮｘ層、ＳｉＯｘ層などであってもよい。第１絶縁層１１の厚さは例えば１００ｎｍ以上５００ｎｍ以下である。第２絶縁層１２は、有機絶縁層を含む。第２絶縁層１２は、第１絶縁層１１よりも厚く、その厚さは例えば１μｍ以上３μｍ以下である。第２絶縁層１２は、画素ＴＦＴの上層の表面を平坦化したり、画素電極とソース配線などとの間で形成される静電容量を低減するため等に用いられる。
　層間絶縁層１３の上方には下部透明電極１５、および、下部透明電極１５の上に誘電体層１７を介して配置された上部透明電極１９が形成されている。図示していないが、上部透明電極１９は、画素ごとにスリットまたは切り欠き部を有する。この例では、下部透明電極１５は共通電極ＣＥであり、上部透明電極１９は画素電極ＰＥである。このような電極構造は、例えば国際公開第２０１２／０８６５１３号に記載されている。なお、下部透明電極１５が画素電極ＰＥ、上部透明電極１９が共通電極ＣＥであってもよい。このような電極構造は、例えば特開２００８－０３２８９９号公報、特開２０１０－００８７５８号公報に記載されている。参考のため、国際公開第２０１２／０８６５１３号、特開２００８－０３２８９９号公報および特開２０１０－００８７５８号公報の開示内容の全てを本明細書に援用する。
　画素電極ＰＥ（ここでは上部透明電極１９）は画素ごとに分離されている。画素ＴＦＴ１０Ｐのドレイン電極８Ｐは、対応する画素電極ＰＥに電気的に接続されている。この例では、層間絶縁層１３に、ドレイン電極８Ｐに達するコンタクトホール（画素コンタクトホール）ＣＨ１が形成されており、層間絶縁層１３上および画素コンタクトホールＣＨ１内に、画素コンタクトホールＣＨ１内でドレイン電極８Ｐと直接接するように上部透明電極１９が設けられている。
　共通電極ＣＥ（ここでは下部透明電極１５）は、画素ごとに分離されていなくてもよい。共通電極ＣＥは、画素ＴＦＴ１０Ｐ上に位置する領域を除いて、表示領域の略全体に亘って形成されていてもよい。この例では、共通電極ＣＥは、基板１の法線方向から見たとき、画素ＴＦＴ１０Ｐ、および、画素ＴＦＴ１０Ｐと画素電極１９とを接続するためのコンタクトホールＣＨ１を重なるように開口部１５ｐを有している。
　・検査回路２００の構成
　続いて、図９および図１０を参照しながら、検査用ＴＦＴ１０Ｑおよび検査回路２００の構成を説明する。
　検査用ＴＦＴ１０Ｑは、図１０に示す画素ＴＦＴ１０Ｐと同様の構成を有している。ただし、第２絶縁層１２は、検査用ＴＦＴ１０Ｑの上方に開口部１２ｑを有している。基板１の法線方向から見たとき、開口部１２ｑは、少なくとも検査用ＴＦＴ１０Ｑのチャネル領域５ｃ全体と重なるように配置される。開口部１２ｑは、酸化物半導体層５Ｑ全体と重なるように配置されていてもよい。開口部１２ｑ内には、バックゲート電極ＢＧが配置されている。バックゲート電極ＢＧは、第１絶縁層１１を含む絶縁膜を介して、酸化物半導体層５Ｑの少なくとも一部と重なるように配置されている。バックゲート電極ＢＧは、下部透明電極（ここでは共通電極）と同じ透明導電膜を用いて形成されており、第１絶縁層１１の上面と接している。
　なお、例えば特開２０１４－１０３１４２号公報には、有機絶縁層上にバックゲート電極を設ける構造が提案されている。しかし、有機絶縁層の上にバックゲート電極を設けると、半導体層とバックゲート電極との間に比較的厚い有機絶縁層が介在することによって、閾値電圧の変動を抑制する効果が薄れる。これに対し、本実施形態では、第２絶縁層１２に開口部１２ｑを設けることにより、バックゲート電極ＢＧと酸化物半導体層５Ｑとの間に有機絶縁層が介在しない。バックゲート電極ＢＧと酸化物半導体層５Ｑとの間には、比較的薄い無機絶縁膜（エッチストップ構造では第１絶縁層１１およびエッチストップ層、チャネルエッチ構造では第１絶縁層１１）のみが配置されるので、バックゲート電極ＢＧによる検査用ＴＦＴ１０Ｑの閾値制御を、より適切に行うことが可能である。
　検査回路２００は、複数の検査用ＴＦＴ１０Ｑ、複数の検査用ゲート配線２０、複数の検査用配線３０を含む。基板１の法線方向から見たとき、半導体チップ搭載領域Ｒ内において、検査用ＴＦＴ１０Ｑは第１の方向に配列され、検査用ゲート配線２０および検査用配線３０は第１の方向に延びていてもよい。検査用ＴＦＴ１０Ｑの配列方向（第１の方向）は、表示領域においてソースバスラインＳＬが延びる方向（ｙ方向、または第２の方向）に交差する方向（ｘ方向）であってもよい。検査用ＴＦＴ１０Ｑおよび検査用ゲート配線２０は、検査用配線３０よりも表示領域側に配置されている。
　検査用ゲート配線２０は、第１検査用ゲート配線２１および第２検査用ゲート配線２２を含んでいる。第２検査用ゲート配線２２は、基板１の法線方向から見たとき、第１検査用ゲート配線２１と重なるように延びていてもよい。
　検査用配線３０は、第１～第３画素列にソース信号を供給する第１検査用配線３１～第３検査用配線３３を含んでいる。アクティブマトリクス基板１００１をフレーム反転方式で駆動させる液晶表示装置に適用する場合、第１～第３画素列は、それぞれ、画素列Ａと、画素列Ａとは極性の異なる信号が供給される画素列Ｂとを含む。第１検査用配線３１～第３検査用配線３３のそれぞれは、画素列Ａ、Ｂに互いに極性の異なる信号を供給するための２つの配線（第１検査用配線３１Ａ、第１検査用配線３１Ｂ、第２検査用配線３２Ａ、第２検査用配線３２Ｂ、第３検査用配線３３Ａ、第３検査用配線３３Ｂ）を含んでいる。カラム反転方式（フレームごとに行方向の画素を互い違いに正極と負極を反転させる方式）で表示装置を駆動させる場合には、第１～第３画素列は、それぞれ、Ｒ、Ｇ、Ｂの画素列に対応する。千鳥反転方式で駆動させる場合には、第１～第３画素列は、それぞれ、ＲＧ，ＧＢ，ＢＲの画素に対応する。
　各検査用ＴＦＴ１０Ｑのゲート電極３Ｑは、第１検査用ゲート配線２１に電気的に接続され、バックゲート電極ＢＧは、第２検査用ゲート配線２２に電気的に接続されている。
　第１検査用ゲート配線２１、検査用配線３０およびゲート電極３Ｐ、３Ｑは、ゲートメタル層（ゲートバスラインＧＬと同じ導電膜を用いて形成されている層）内に形成されていてもよい。この場合、第１検査用ゲート配線２１とゲート電極３Ｑとは一体的に形成されていてもよい。すなわち、第１検査用ゲート配線２１は、ゲート電極３Ｑとして機能する部分を含んでもよい。
　図示するように、複数の検査用ＴＦＴ１０Ｑは、第１検査用ゲート配線２１上に配列されていてもよい。ここでは、検査用ＴＦＴ１０Ｑの少なくとも酸化物半導体層５Ｑがゲート絶縁層４を介して第１検査用ゲート配線２１と重なっている。この場合、第１検査用ゲート配線２１のうち各酸化物半導体層５Ｑと重なる部分が、それぞれ、ゲート電極３Ｑとして機能する。
　また、第２検査用ゲート配線２２およびバックゲート電極ＢＧは、下部透明電極（ここでは共通電極）と同一の透明導電膜を用いて、一体的に形成されていてもよい。この例では、第２検査用ゲート配線２２は、層間絶縁層１３上および開口部１２ｑ内に配置されている。第２検査用ゲート配線２２のうち、開口部１２ｑ内に位置し、絶縁層を介して各酸化物半導体層５Ｑと重なる部分が、それぞれ、検査用ＴＦＴ１０Ｑのバックゲート電極ＢＧとして機能する。
　図示するように、第２検査用ゲート配線２２は、基板１の法線方向から見たとき、複数の検査用ＴＦＴ１０Ｑの酸化物半導体層５Ｑと重なるように延びていてもよい。ここでは、基板１の法線方向から見たとき、第２検査用ゲート配線２２は、それぞれが検査用ＴＦＴ１０Ｑの酸化物半導体層５Ｑ上に位置する複数の開口部１２ｑを横切るように延びている。第２検査用ゲート配線２２のうち開口部１２ｑ内に位置し、第１絶縁層１１を介して各酸化物半導体層５Ｑと重なる部分が、それぞれ、バックゲート電極ＢＧとして機能する。
　各検査用ＴＦＴ１０Ｑのドレイン電極８Ｑは、対応するソースバスラインＳＬに接続されている。図示するように、ソースバスラインＳＬが酸化物半導体層５Ｑの一部上まで延びて酸化物半導体層５Ｑと接していてもよい。この場合、ソースバスラインＳＬのうち酸化物半導体層５Ｑと接する部分がドレイン電極として機能する。
　各検査用ＴＦＴ１０Ｑのソース電極７Ｑは、検査用配線３０のうちの１つの配線に接続されている。図示するように、ソース電極７Ｑと一体的に形成された配線９が、検査用配線３０のうちの接続される配線上まで延びていてもよい。本明細書では、ソース電極７Ｑと一体的に形成された、ソース電極７Ｑを含む配線９を「接続配線」と呼ぶ。接続配線９は、ソースメタル層（ソースバスラインＳＬと同じ導電膜を用いて形成されている層）内に形成されていてもよい。この場合、接続配線９は、例えば、ゲート絶縁層に設けられた開口部ＣＨ２内で、検査用配線３０のうちの１つの配線に接続される。あるいは、接続配線９は、例えば下部透明電極と同じ導電膜から形成された接続部を介して、検査用配線３０と電気的に接続されてもよい。
　また、図９に示す例では、各検査用ＴＦＴ１０Ｑにおいて、ｙ方向に沿ってチャネルが形成されるように、ソース電極７Ｑおよびドレイン電極８Ｑが配置されている。具体的には、次のように配置されている。各酸化物半導体層５Ｑは、基板１の法線方向から見たとき、例えば矩形であり、ｘ方向に延び、かつ、互いに対向する２つのエッジ５ｅ（ｘ１）、５ｅ（ｘ２）と、ｙ方向に延び、かつ、互いに対向する２つのエッジ５ｅ（ｙ１）、５ｅ（ｙ２）とを有している。ソースバスラインＳＬ（ドレイン電極８Ｑを含む）は、酸化物半導体層５Ｑの表示領域側にあるエッジ５ｅ（ｘ１）の近傍で酸化物半導体層５Ｑと接している。接続配線９（ソース電極７Ｑを含む）は、酸化物半導体層５Ｑの反対側のエッジ５ｅ（ｘ２）の近傍で酸化物半導体層５Ｑと接している。この構成では、検査用ＴＦＴ１０Ｑのチャネル領域におけるチャネル長方向はｙ方向となる。ソースバスラインＳＬおよび接続配線９の幅が同じ場合には、これらの配線の幅がチャネル幅Ｗとなる。
　・変形例１
　図１１は、本実施形態における検査回路の変形例１を示す平面図である。
　変形例１の検査回路２０１では、第２絶縁層１２は、複数の検査用ＴＦＴ１０Ｑに対して１つの開口部１２ｑを有している。その他の構造は、図９に示す検査回路２００と同じである。以下、検査回路２００と異なる点を説明する。
　第２絶縁層１２の開口部１２ｑは、例えばｘ方向に延びていてもよい。開口部１２ｑは、基板１の法線方向から見たとき、複数の検査用ＴＦＴ１０Ｑの酸化物半導体層５Ｑを含む領域と重なるように配置されている。この場合、第２検査用ゲート配線２２のうち第１絶縁層１１を介して各酸化物半導体層５Ｑと重なる部分が、それぞれ、バックゲート電極ＢＧとして機能する。
　図９に示す構成では、隣接する２つの検査用ＴＦＴ１０Ｑの間隔を、開口部１２ｑ間の距離が所定の幅以上になるように設計される。これに対し、図１１に示す例では、複数の検査用ＴＦＴ１０Ｑに対して１つの開口部１２ｑを設けるため、図９に示す構成よりも、検査用ＴＦＴ１０Ｑ間の距離ｄを小さくできる。従って、検査回路２００に要する面積をさらに低減できる。
　・変形例２
　図１２は、本実施形態における検査回路の変形例２を示す平面図である。
　変形例２の検査回路２０２では、基板１の法線方向から見たとき、検査用ＴＦＴ１０Ｑの配列方向（ここではｘ方向）に沿って酸化物半導体層５Ｑ内にチャネルが形成されるように、ソース電極７Ｑおよびドレイン電極８Ｑが配置されている。また、第２検査用ゲート配線２２が櫛形構造を有す。その他の構造は、図１１に示す変形例１の検査回路２０１と同様である。以下、検査回路２０１と異なる点をより具体的に説明する。
　変形例２では、ソースバスラインＳＬは、基板１の法線方向から見たとき、酸化物半導体層５Ｑのｙ方向に延びるエッジ５ｅ（ｙ１）と重なるように延び、エッジ５ｅ（ｙ１）の近傍で酸化物半導体層５Ｑと接する。従って、ドレインコンタクト領域は、酸化物半導体層５Ｑのうちエッジ５ｅ（ｙ１）側に位置する部分に配置される。一方、接続配線９は、酸化物半導体層５Ｑの上記エッジ５ｅ（ｙ１）に対向するエッジ５ｅ（ｙ２）と重なるように延び、エッジ５ｅ（ｙ２）の近傍で酸化物半導体層５Ｑと接する。従って、ソースコンタクト領域は、酸化物半導体層５Ｑのうちエッジ５ｅ（ｙ２）側に位置する部分に配置される。この構成では、検査用ＴＦＴ１０Ｑのチャネル長方向はｘ方向となる。また、エッジ５ｅ（ｙ１）および５ｅ（ｙ２）の長さ方向に亘って、ソースコンタクト領域およびドレインコンタクト領域が形成される場合には、酸化物半導体層５Ｑのｙ方向の幅が、チャネル幅Ｗとなる。
　第１検査用ゲート配線２１は、基板１の法線方向から見たとき、変形例１と同様に、酸化物半導体層５Ｐと少なくとも部分的に重なるようにｘ方向に延びている。一方、第２検査用ゲート配線２２は、基板１の法線方向から見たとき、ｘ方向に延びる幹部分２２ａと、幹部分から突出した複数の突出部分２２ｂとを含む。本明細書では、このような配線構造を「櫛形構造」と呼ぶ。各突出部分２２ｂは、対応する酸化物半導体層５Ｑと少なくとも部分的に重なるように延びている。突出部分２２ｂのうち酸化物半導体層５Ｑと重なっている部分がバックゲート電極ＢＧとして機能する。
　検査用ＴＦＴ１０Ｑには、画素ＴＦＴ１０Ｐよりもかなり大きい電流（ソースバスラインＳＬの一本分または複数本分の画素を充電するための電流）を流すため、チャネル幅をより大きくできるように、ソース電極７Ｑおよびドレイン電極８Ｑが配置されていることが好ましい。図１１に示す検査回路２０１では、酸化物半導体層５Ｑ、ソース電極７Ｑおよびドレイン電極８Ｑは、酸化物半導体層５Ｑ内にｙ方向にチャネルが形成されるように配置されている。チャネル幅Ｗを拡大するために、ソース電極７Ｑおよびドレイン電極８Ｑの幅を大きくすると、隣接する検査用ＴＦＴ１０Ｑ間の距離ｄも大きくする必要が生じ、検査回路２００における検査用ＴＦＴ形成領域の幅が拡大するおそれがある。一方、図１２に示す検査回路２０２では、酸化物半導体層５Ｑ、ソース電極７Ｑおよびドレイン電極８Ｑは、検査用ＴＦＴ１０Ｑの配列方向であるｘ方向に沿ってチャネルが形成されるように配置されている。ソース電極７Ｑおよびドレイン電極８Ｑが酸化物半導体層５Ｑ上においてｙ方向に延びる長さによってチャネル幅Ｗが決まる。このため、検査用ＴＦＴ形成領域の幅の増大を抑えつつ、チャネル幅Ｗをさらに大きくすることが可能になる。
　また、検査回路２０２では、第２検査用ゲート配線２２が櫛形構造を有している。このため、第２検査用ゲート配線２２とソース電極７Ｑおよびドレイン電極８Ｑとの重なり容量が増大するのを抑えつつ、チャネル幅を大きくすることが可能である。
　なお、第１検査用ゲート配線２１および第２検査用ゲート配線２２のうち少なくとも一方が櫛形構造を有していれば、上記と同様の効果が得られる。例えば、第２検査用ゲート配線２２は、基板１の法線方向から見たとき、複数の酸化物半導体層５Ｑを横切ってｘ方向に延び、第１検査用ゲート配線２１が櫛形構造を有していてもよい。あるいは、第１検査用ゲート配線２１および第２検査用ゲート配線２２の両方が櫛形構造を有していてもよい。
　検査回路の構成および動作は上記に限定されない。検査回路は、種々の変更が可能である。検査回路の特開２０１１―５４１６１号公報、特開２０１４－１５３４９３号公報などに開示されている。参考のため、特開２０１１―５４１６１号公報および特開２０１４－１５３４９３号公報の開示内容の全てを本明細書に援用する。
　・その他の変形例
　図１３～図１５は、それぞれ、検査用ＴＦＴ１０Ｑおよび画素ＴＦＴ１０Ｐの他の例を示す断面図である。
　図１３および図１４に示すように、バックゲート電極ＢＧは、上部透明電極と同じ透明導電膜から形成されていてもよい。
　図１３に示す例では、第２検査用ゲート配線２２およびバックゲート電極ＢＧは、上部透明電極１９（ここでは画素電極ＰＥ）と同じ透明導電膜から形成されている。バックゲート電極ＢＧは、第２絶縁層１２および誘電体層１７の開口部１７ｑ内に配置され、第１絶縁層１１の上面と接している。従って、第１絶縁層１１がバックゲート側のゲート絶縁層として機能する。
　図１４に示すように、第２絶縁層１２の開口部１２ｐ内に、誘電体層１７およびバックゲート電極ＢＧを配置してもよい。この場合、第２絶縁層１２の開口部１２ｐ内において、誘電体層１７は第１絶縁層１１の上面と接しており、バックゲート電極ＢＧは誘電体層１７の上面と接している。従って、第１絶縁層１１および誘電体層１７が、バックゲート側のゲート絶縁層として機能する。
　あるいは、図１５に示すように、下部透明電極１５が画素電極ＰＥであり、上部透明電極１９が共通電極ＣＥであってもよい。図１５では、下部透明電極１５と同じ層内にバックゲート電極ＢＧを形成しているが、上部透明電極１９と同じ層内にバックゲート電極ＢＧを設けてもよい。
　検査回路２００の構造は、図９，図１１および図１２に示す構造に限定されない。例えば、第１検査用ゲート配線２１および検査用配線３０はソースメタル層内に形成されてもよい。この場合、ゲート電極３Ｑは、例えばゲート絶縁層４に設けられた開口部内で第１検査用ゲート配線２１に接続される。また、ソース電極７Ｑおよび接続配線９は検査用配線３０の１つと一体的に形成され得る。
　また、第２検査用ゲート配線２２は、バックゲート電極ＢＧと一体的に形成されていなくてもよい。例えば、第２検査用ゲート配線２２はゲートメタル層またはソースメタル層内にされ、バックゲート電極ＢＧはコンタクト部により第２検査用ゲート配線２２に接続されていてもよい。この場合でも、複数の検査用ＴＦＴ１０Ｑに対して１つの共通のバックゲート電極ＢＧを用いてもよい。
　さらに、検査用ゲート配線２０として、複数の検査用ＴＦＴ１０Ｑのバックゲート電極ＢＧおよびフロントゲート電極ＦＧの両方に接続された、１つの共通の配線が設けられていてもよい。
　＜半導体装置の製造方法＞
　再び図１０を参照しながら、アクティブマトリクス基板１００１を製造する方法の一例を説明する。
　まず、公知の方法により、基板１上に、検査用ＴＦＴ１０Ｑを含む回路、画素ＴＦＴ１０Ｐ、ゲートバスラインＧＬ、ソースバスラインＳＬなどを形成する。
　具体的には、基板１上に、ゲートバスラインＧＬおよびゲート電極３Ｐ、３Ｑを含むゲート配線層を形成する。基板としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。ゲート配線層は、スパッタ法などによって基板１上にゲート用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、これをパターニングすることによって得られる。ゲート用導電膜として、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。
　続いて、ゲート配線層を覆うように、ＣＶＤ法等によってゲート絶縁層（厚さ：例えば２００ｎｍ以上５００ｎｍ以下）４を形成する。ゲート絶縁層４としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層４は積層構造を有していてもよい。
　次いで、ゲート絶縁層４上に酸化物半導体膜を形成し、酸化物半導体膜（厚さ：例えば３０ｎｍ以上２００ｎｍ以下）をパターニングすることにより、検査用ＴＦＴの活性層となる酸化物半導体層５Ｑ、画素ＴＦＴの活性層となる酸化物半導体層５Ｐを形成する。酸化物半導体膜は積層構造を有していてもよい。
　エッチストップ構造のＴＦＴを形成する場合には、ここで、ＴＦＴのエッチストップ層（チャネル保護層）となる保護層（厚さ：例えば３０ｎｍ以上２００ｎｍ以下）を形成する。保護層として、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。保護層は、積層構造を有していてもよい。次いで、保護層のパターニングを行い、酸化物半導体層５Ｑ、５Ｐのソースコンタクト領域を露出するソース開口部、およびドレインコンタクト領域を露出するドレイン開口部を形成する。
　この後、基板１上にソース用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、これをパターニングすることにより、ソースバスラインＳＬ、酸化物半導体層５Ｑ、５Ｐに接するソース電極７Ｑ、７Ｐおよびドレイン電極８Ｑ、８Ｐを形成し、検査用ＴＦＴ１０Ｑおよび画素ＴＦＴ１０Ｐを得る。ソース用導電膜として、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。
　次いで、検査用ＴＦＴ１０Ｑおよび画素ＴＦＴ１０Ｐを覆うように、例えばＣＶＤ法により、第１絶縁層１１として、無機絶縁層（厚さ：例えば１００～５００ｎｍ、好ましくは２００～５００ｎｍ）を形成する。
　第１絶縁層１１として、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等の無機絶縁膜（パッシベーション膜）を用いることができる。第１絶縁層１１は積層膜であってもよい。
　続いて、第１絶縁層１１上に、第２絶縁層１２として有機絶縁層（厚さ；例えば１～３μｍ、好ましくは２～３μｍ）を形成する。第２絶縁層１２として、感光性樹脂材料を含む有機絶縁膜を形成してもよい。次いで、フォトリソ工程によって第２絶縁層１２のパターニングを行う。これにより、第１絶縁層１１のうち検査用ＴＦＴ１０Ｑ上に位置する部分を露出する開口部１２ｑと、第１絶縁層１１のうち画素ＴＦＴ１０Ｐのドレイン電極８Ｐ上に位置する部分を露出する開口部１２ｐとを形成する。
　続いて、第２絶縁層１２上および開口部１２ｑ、１２ｑ内に、第１の透明導電膜（厚さ：例えば５０ｎｍ以上２００ｎｍ以下）を形成する。次いで、第１の透明導電膜をパターニングすることにより、共通電極ＣＥとなる下部透明電極１５、バックゲート電極ＢＧおよび第２検査用ゲート配線２２を形成する。第１の透明導電膜として、例えばＩＴＯ（インジウム・錫酸化物）膜、Ｉｎ－Ｚｎ－Ｏ系酸化物（インジウム・亜鉛酸化物）膜、ＺｎＯ膜（酸化亜鉛膜）などを用いることができる。
　続いて、下部透明電極１５を覆うように誘電体層１７を形成する。誘電体層１７として、窒化珪素（ＳｉＮｘ）膜、酸化珪素（ＳｉＯｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。下部透明電極１５、誘電体層１７および上部透明電極１９によって補助容量を構成する場合には、誘電体層１７として、誘電率と絶縁性の観点からＳｉＮｘが好適に用いられ得る。誘電体層１７の厚さは、例えば７０ｎｍ以上３００ｎｍ以下である。
　この後、不図示のレジスト層を形成し、レジスト層および第２絶縁層１２をエッチングマスクとして、誘電体層１７および第１絶縁層１１のエッチングを行い、画素コンタクトホールＣＨ１を形成する。
　次いで、誘電体層１７上および画素コンタクトホールＣＨ１内に第２の透明導電膜を形成し、これをパターニングすることにより、画素電極ＰＥとなる上部透明電極１９を得る。第２の透明導電膜の好適な材料および厚さは、第１の透明導電膜と同じであってもよい。このようにして、アクティブマトリクス基板１００１が製造される。
　以上のような方法によれば、バックゲート電極ＢＧを設ける工程を新たに追加することなく、従来の表示装置用ＴＦＴ基板の作製プロセスを利用して各ＴＦＴ１０１、２０１を作製することができる。
　＜ＴＦＴ構造について＞
　画素ＴＦＴ１０Ｐおよび検査用ＴＦＴ１０Ｑの構造は上述した例に限定されない。画素ＴＦＴ１０Ｐおよび検査用ＴＦＴ１０Ｑは、ソースおよびドレイン電極が半導体層の上面と接するトップコンタクト構造を有していてもよいし、ソースおよびドレイン電極が半導体層の下面と接するボトムコンタクト構造を有していてもよい。また、画素ＴＦＴ１０Ｐおよび検査用ＴＦＴ１０Ｑはチャネルエッチ構造を有してもよいし、エッチストップ構造を有していてもよい。
　エッチストップ型のＴＦＴでは、チャネル領域上にエッチストップ層が形成されている。ソースおよびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば酸化物半導体層のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、酸化物半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。
　チャネルエッチ型のＴＦＴでは図１０に示すように、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極のチャネル側の端部下面は、酸化物半導体層の上面と接するように配置されている。チャネルエッチ型のＴＦＴは、例えば酸化物半導体層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。
　＜酸化物半導体について＞
　酸化物半導体層５Ｐ、５Ｑに含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層５Ｐ、５Ｑは、２層以上の積層構造を有していてもよい。酸化物半導体層５Ｐ、５Ｑが積層構造を有する場合には、酸化物半導体層５Ｐ、５Ｑは、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層５Ｐ、５Ｑが上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層５Ｐ、５Ｑは、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層５Ｐ、５Ｑは、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層５Ｐ、５Ｑは、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層５Ｐ、５Ｑは、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層５Ｐ、５Ｑは、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　（第２の実施形態）
　以下、図面を参照しながら、本発明による半導体装置の第２の実施形態を説明する。本実施形態の半導体装置は、同一基板上に形成された酸化物半導体ＴＦＴと結晶質シリコンＴＦＴとを備えるアクティブマトリクス基板である。
　本実施形態では、画素ＴＦＴとして、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体膜を活性層とする酸化物半導体ＴＦＴが用いられる。画素ＴＦＴとして、図１０を参照しながら上述した画素ＴＦＴ１０Ｐを適用することが可能である。
　画素ＴＦＴと同一基板上には、周辺駆動回路の一部（例えばゲートドライバ回路）が一体的（モノリシック）に形成されている。周辺駆動回路の残りの一部（例えばソースドライバ回路）は、例えばＣＯＧ実装によって基板に搭載されている。
　周辺駆動回路は、非表示領域（額縁領域）に設けられる。周辺駆動回路を構成するＴＦＴ（回路用ＴＦＴ）として、例えば、多結晶シリコン膜を活性層とした結晶質シリコンＴＦＴが用いられる。このように、画素ＴＦＴとして酸化物半導体ＴＦＴを用い、回路用ＴＦＴとして結晶質シリコンＴＦＴを用いると、表示領域では消費電力を低くすることが可能となり、さらに、額縁領域を小さくすることが可能となる。
　本実施形態でも、前述の実施形態と同様に、半導体チップ搭載領域に検査用ＴＦＴを配置することにより、額縁領域をさらに縮小できる。
　検査用ＴＦＴとしては、バックゲート構造ＴＦＴを用いればよく、結晶質シリコンＴＦＴおよび酸化物半導体ＴＦＴのいずれであってもよい。検査用ＴＦＴとして酸化物半導体ＴＦＴを用いると、オフリーク電流を小さく抑えることができる点で有利である。検査用ＴＦＴとして、図１０を参照しながら上述した検査用ＴＦＴ１０Ｑを適用することが可能である。
　後述するように、回路用ＴＦＴとしてトップゲート構造を有する結晶質シリコンＴＦＴ、画素ＴＦＴとしてボトムゲート構造を有する酸化物半導体ＴＦＴを形成する場合には、検査用ＴＦＴとして酸化物半導体ＴＦＴを用いることが好ましい。検査用ＴＦＴは、酸化物半導体層の上方にバックゲート電極を有する点以外は、画素ＴＦＴと同様の構成を有していてもよい。これにより、製造工程数を増加させることなく、バックゲート構造を有する検査用ＴＦＴを製造できる。
　図１６は、本実施形態のアクティブマトリクス基板１００２における検査用ＴＦＴ１０Ｑ、回路用ＴＦＴ１０Ａ、および画素ＴＦＴ１０Ｐを例示する断面図である。
　この例では、検査用ＴＦＴ１０Ｑはバックゲート構造を有する酸化物半導体ＴＦＴ、回路用ＴＦＴ１０Ａはトップゲート構造を有する結晶質シリコンＴＦＴ、画素ＴＦＴ１０Ｐはボトムゲート構造を有する酸化物半導体ＴＦＴである。
　アクティブマトリクス基板１００２の平面構造は、図１を参照しながら前述した構造と同様であるため、説明を省略する。
　アクティブマトリクス基板１００２において、表示領域の各画素には画素ＴＦＴとして画素ＴＦＴ１０Ｐが形成され、駆動回路が形成される領域には回路用ＴＦＴとして回路用ＴＦＴ１０Ａが形成されている。また、半導体チップ搭載領域には検査用ＴＦＴ１０Ｑが形成されている。
　アクティブマトリクス基板１００２は、基板１と、基板１の表面に形成された下地膜４２と、下地膜４２上に形成された回路用ＴＦＴ１０Ａと、下地膜４２上に形成された画素ＴＦＴ１０Ｐとを備えている。回路用ＴＦＴ１０Ａは、結晶質シリコンを主として含む活性領域を有する結晶質シリコンＴＦＴである。画素ＴＦＴ１０Ｐは、酸化物半導体を主として含む活性領域を有する酸化物半導体ＴＦＴである。回路用ＴＦＴ１０Ａおよび画素ＴＦＴ１０Ｐは、基板１に一体的に作り込まれている。ここでいう「活性領域」とは、ＴＦＴの活性層となる半導体層のうちチャネルが形成される領域を指し、「チャネル領域」ともいう。
　回路用ＴＦＴ１０Ａは、下地膜４２上に形成された結晶質シリコン半導体層（例えば低温ポリシリコン層）４６と、結晶質シリコン半導体層４６を覆う下部絶縁層４４と、下部絶縁層４４上に設けられたゲート電極３Ａとを有している。下部絶縁層４４のうち結晶質シリコン半導体層４６とゲート電極３Ａとの間に位置する部分は、回路用ＴＦＴ１０Ａのゲート絶縁膜として機能する。結晶質シリコン半導体層４６は、チャネルが形成される領域（活性領域）４６ｃと、活性領域の両側にそれぞれ位置するソース領域４６ｓおよびドレイン領域４６ｄとを有している。この例では、結晶質シリコン半導体層４６のうち、下部絶縁層４４を介してゲート電極３Ａと重なる部分が活性領域４６ｃとなる。回路用ＴＦＴ１０Ａは、また、ソース領域４６ｓおよびドレイン領域４６ｄにそれぞれ接続されたソース電極７Ａおよびドレイン電極８Ａを有している。ソースおよびドレイン電極７Ａ、８Ａは、ゲート電極３Ａおよび結晶質シリコン半導体層４６を覆う層間絶縁膜（ここでは、ゲート絶縁層４）上に設けられ、層間絶縁膜に形成されたコンタクトホール内で結晶質シリコン半導体層４６と接続されていてもよい。
　画素ＴＦＴ１０Ｐおよび検査用ＴＦＴ１０Ｑは、下地膜４２上に設けられたゲート電極３Ｐ、３Ｑと、ゲート電極３Ｐ、３Ｑを覆うゲート絶縁層４と、ゲート絶縁層４上に配置された酸化物半導体層５Ｐ、５Ｑとを有している。図示するように、回路用ＴＦＴ１０Ａのゲート絶縁膜である下部絶縁層４４が、画素ＴＦＴ１０Ｐおよび検査用ＴＦＴ１０Ｑを形成しようとする領域まで延設されていてもよい。この場合には、酸化物半導体層５Ｐ、５Ｑは、下部絶縁層４４上に形成されていてもよい。ゲート絶縁層４のうちゲート電極３Ｐ、３Ｑと酸化物半導体層５Ｐ、５Ｑとの間に位置する部分は、画素ＴＦＴ１０Ｐおよび検査用ＴＦＴ１０Ｑのゲート絶縁膜として機能する。酸化物半導体層５Ｐ、５Ｑは、チャネルが形成される領域（活性領域）１７ｃと、活性領域の両側にそれぞれ位置するソースコンタクト領域５ｓおよびドレインコンタクト領域５ｄを有している。この例では、酸化物半導体層５Ｐ、５Ｑのうち、ゲート絶縁層４を介してゲート電極３Ｐ、３Ｑと重なる部分が活性領域５ｃとなる。また、画素ＴＦＴ１０Ｐおよび検査用ＴＦＴ１０Ｑは、ソースコンタクト領域５ｓおよびドレインコンタクト領域５ｄにそれぞれ接続されたソース電極７Ｐ、７Ｑおよびドレイン電極８Ｐ、８Ｑをさらに有している。尚、基板１上に下地膜４２を設けない構成も可能である。
　回路用ＴＦＴ１０Ａおよび画素ＴＦＴ１０Ｐは、第１絶縁層（パッシベーション膜）１１および第２絶縁層（平坦化膜）１２で覆われている。画素ＴＦＴ１０Ｐでは、ゲート電極３Ｐはゲートバスライン（図示せず）、ソース電極７Ｐはソースバスライン（図示せず）、ドレイン電極８Ｐは画素電極１９に接続されている。この例では、ドレイン電極８Ｐは、第１絶縁層１１および第２絶縁層１２に形成された開口部内で、対応する画素電極１９と接続されている。ソース電極７Ｐにはソースバスラインを介してビデオ信号が供給され、ゲートバスラインからのゲート信号に基づいて画素電極１９に必要な電荷が書き込まれる。
　なお、図示するように、第２絶縁層１２上にコモン電極として下部透明電極１５が形成され、下部透明電極（コモン電極）１５と画素電極１９との間に誘電体層１７が形成されていてもよい。この場合、画素電極１９にスリット状の開口が設けられていてもよい。このようなアクティブマトリクス基板１００２は、例えばＦＦＳモードの表示装置に適用され得る。この例では、画素電極１９から出て液晶層（図示せず）を通り、さらに画素電極１９のスリット状の開口を通ってコモン電極１５に出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
　検査用ＴＦＴ１０Ｑは、第１絶縁層１１で覆われている。検査用ＴＦＴ１０Ｑの上方において、第２絶縁層１２は開口部１２ｑを有している。開口部１２ｑ内には、バックゲート電極ＢＧが設けられている。バックゲート電極ＢＧは、第１絶縁層１１を介して酸化物半導体層５Ｑの少なくともチャネル領域と重なるように配置されている。前述したように、バックゲート電極ＢＧは、画素電極１９と同じ透明導電膜から形成されていてもよい。あるいは、コモン電極と同じ透明導電膜から形成されていてもよい。
　図示する例では、回路用ＴＦＴ１０Ａは、ゲート電極３Ａと基板１（下地膜４２）との間に結晶質シリコン半導体層４６が配置されたトップゲート構造を有している。一方、画素ＴＦＴ１０Ｐは、酸化物半導体層５Ｐと基板１（下地膜４２）との間にゲート電極３Ｐが配置されたボトムゲート構造を有している。このような構造を採用することにより、同一基板１上に、２種類の薄膜トランジスタ（回路用ＴＦＴ１０Ａおよび画素ＴＦＴ１０Ｐ）を一体的に形成する際に、製造工程数や製造コストの増加をより効果的に抑えることが可能である。
　回路用ＴＦＴ１０Ａおよび画素ＴＦＴ１０ＰのＴＦＴ構造は上記に限定されない。例えば、回路用ＴＦＴ１０Ａおよび画素ＴＦＴ１０Ｐは同じＴＦＴ構造を有していてもよい。あるいは、回路用ＴＦＴ１０Ａがボトムゲート構造、画素ＴＦＴ１０Ｐがトップゲート構造を有していてもよい。また、ボトムゲート構造の場合、チャネルエッチ型でもよいし、エッチストップ型でもよい。
　画素ＴＦＴ１０Ｐのゲート絶縁膜であるゲート絶縁層４は、回路用ＴＦＴ１０Ａが形成される領域まで延設され、回路用ＴＦＴ１０Ａのゲート電極３Ａおよび結晶質シリコン半導体層４６を覆う層間絶縁膜として機能してもよい。このように回路用ＴＦＴ１０Ａの層間絶縁膜と画素ＴＦＴ１０Ｐのゲート絶縁膜とが同一の層（ゲート絶縁層４）内に形成されている場合、ゲート絶縁層４は積層構造を有していてもよい。例えば、ゲート絶縁層４は、水素を供給可能な水素供与性の層（例えば窒化珪素層）と、水素供与性の層上に配置された、酸素を供給可能な酸素供与性の層（例えば酸化珪素層）とを含む積層構造を有していてもよい。
　回路用ＴＦＴ１０Ａのゲート電極３Ａと、画素ＴＦＴ１０Ｐのゲート電極３Ｐ、検査用ＴＦＴ１０Ｑのゲート電極３Ｑとは、同一層内に形成されていてもよい。また、回路用ＴＦＴ１０Ａのソースおよびドレイン電極７Ａ、８Ａと、画素ＴＦＴ１０Ｐのソースおよびドレイン電極７Ｐ、８Ｐと、検査用ＴＦＴ１０Ｑのソースおよびドレイン電極７Ｑ、８Ｑとは、同一の層内に形成されていてもよい。「同一層内に形成されている」とは、同一の膜（導電膜）を用いて形成されていることをいう。これにより、製造工程数および製造コストの増加を抑制できる。
　回路用ＴＦＴ１０Ａを含む回路は、ゲートドライバ回路以外の回路であってもよい。
　また、上記では、ＦＦＳモード等の横電界モードで表示を行う液晶表示装置のアクティブマトリクス基板を例に説明したが、液晶層の厚さ方向に電圧を印加する縦電界モード（例えば、ＴＮモードや垂直配向モード）で表示を行う液晶表示装置のアクティブマトリクス基板にも適用され得る。
　（第３の実施形態）
　第３の実施形態のアクティブマトリクス基板は、第２の実施形態と同様に、酸化物半導体ＴＦＴおよび結晶質シリコンＴＦＴを同一基板上に備える。本実施形態のアクティブマトリクス基板は、検査回路がバックゲート構造を有する検査用ＴＦＴ（以下、「第１検査用ＴＦＴ」という）に直列に接続された他の検査用ＴＦＴ（以下、「第２検査用ＴＦＴ」という）をさらに備える点で、第２の実施形態と異なる。
　第１検査用ＴＦＴは、バックゲート構造を有する酸化物半導体ＴＦＴであり、第２検査用ＴＦＴは、例えば結晶質シリコンＴＦＴである。第１検査用ＴＦＴとして、例えば、図１０に示す検査用ＴＦＴ１０Ｑを適用してもよい。第２検査用ＴＦＴは、例えば、図１６に示す回路用ＴＦＴ１０Ａと同じ結晶質シリコン半導体膜を用いて形成され、回路用ＴＦＴ１０Ａと同様の構造を有してもよい。
　第２検査用ＴＦＴは、例えば第１検査用ＴＦＴの表示領域側に配置されていてもよい。具体的には、第２検査用ＴＦＴのドレイン電極がソースバスラインＳＬ、ソース電極が第１検査用ＴＦＴのドレイン電極に接続され、第１検査用ＴＦＴのソース電極が接続配線９に接続されていてもよい。
　本実施形態では、検査用のソース信号は、接続配線９から、第１検査用ＴＦＴおよび第２検査用ＴＦＴを介して、所定のソースバスラインに供給される。第１検査用ＴＦＴのフロントゲート電極は第１検査用ゲート配線２１、バックゲート電極ＢＧは第２検査用ゲート配線２２に接続されている。第２検査用ＴＦＴのゲート電極は他の検査用ゲート配線に接続されている。従って、第１検査用ＴＦＴと第２検査用ＴＦＴとは別個に制御される。検査時には、第２検査用ＴＦＴは、全てオン状態になるように制御されてもよい。あるいは、後述するように、グループ化された複数のソースバスラインに設けられた第２検査用ＴＦＴが時系列的にオン状態になるように制御されてもよい。第２検査用ＴＦＴは、検査時たけでなく、アクティブマトリクス基板の通常駆動時にも使用され得る。
　第１検査用ＴＦＴおよび第２検査用ＴＦＴの全体または一部は、半導体チップ搭載領域内に配置されている。例えば、バックゲート構造を有する第１検査用ＴＦＴのみが半導体チップ搭載領域Ｒに配置され、第２検査用ＴＦＴは半導体チップ搭載領域Ｒと表示領域との間に配置されてもよい。
　次いで、本実施形態のアクティブマトリクス基板の一例を説明する。ここでは、第２検査用ＴＦＴを用いて、点灯検査時および通常駆動時に使用され得る時分割回路を構成する例を説明する。
　図１７は、本実施形態のアクティブマトリクス基板１００３の一例を示す平面図である。
　アクティブマトリクス基板１００３は、表示領域８００において複数の画素ＴＦＴ（図示せず）を備える。画素ＴＦＴは酸化物半導体ＴＦＴである。表示領域８００の構成は、図１に示すアクティブマトリクス基板１００１と同様であるため、説明を省略する。
　非表示領域９００において、半導体チップ搭載領域Ｒの下方に配置された第１検査用ＴＦＴ（図示せず）および端子パッドＳＴの表示領域８００側に、時分割回路４００が設けられている。第１検査用ＴＦＴは、前述した検査用ＴＦＴ１０Ｑである。時分割回路４００は、複数の第２検査用ＴＦＴ１０Ｒを含む。第２検査用ＴＦＴ１０Ｒは、図１６に示す回路用ＴＦＴ１０Ａと同様の構造を有する結晶質シリコンＴＦＴである。ここでは、半導体チップのＩＣドライバ１６０と時分割回路４００とを併せてソース駆動部１７０と呼ぶ。ゲートドライバ１４０およびソース駆動部１７０は、制御回路１８０によって制御される。
　ＩＣドライバ１６０の出力ピンＰＩＮのそれぞれには、複数の出力線ＤＯ１～ＤＯｉのいずれかが接続されている。１本の出力線ＤＯには、互いに隣接した４本のデータ線（ソースバスラインＳＬ）Ｘ１～Ｘ４がグループ化されて対応付けられており、出力線ＤＯとグループ化されたデータ線Ｘ１～Ｘ４との間には、時分割回路４００が出力線単位で設けられている。それぞれの時分割回路４００では、グループ化されたデータ線Ｘ１～Ｘ４のそれぞれに、選択スイッチとして第２検査用ＴＦＴ１０Ｒが設けられている。第２検査用ＴＦＴ１０Ｒのゲート電極には、制御回路１８０から選択信号ＳＳ１～ＳＳ４のいずれかが供給される。選択信号ＳＳ１～ＳＳ４は、同一のグループ内における選択スイッチのオン期間を規定しており、ドライバＩＣ１６０からの時系列的な信号出力と同期している。時分割回路４００は、出力線ＤＯの出力を時分割することで得られるデータ電位を複数のデータ線Ｘ１～Ｘ４に時系列的に書き込む（時分割駆動）。これにより、ドライバＩＣ１６０の出力ピン数の削減を図ることができるので、画素数の増大に伴うＩＣの大型化を抑制できる。なお、各時分割回路４００を用いた表示装置の動作、時分割駆動のタイミングチャートなどは、例えば特開２００８－２２５０３６号公報、特開２００６－１１９４０４号公報などに開示されている。本明細書では、参考のため、特開２００８－２２５０３６号公報および特開２００６－１１９４０４号公報の開示内容の全てを援用する。
　アクティブマトリクス基板１００３では、出力線ＤＯのそれぞれは、半導体チップ搭載領域Ｒにおいて第１検査用ＴＦＴに接続されている。第１検査用ＴＦＴのソース電極は、図２Ａに例示するように、対応する検査用端子に接続されている。
　点灯検査時において、第２検査用ＴＦＴ１０Ｒを全てオン状態に制御してもよい。この場合、検査用端子から第１検査用ＴＦＴを介して出力線ＤＯに供給された検査用のソース信号は、同一グループの全てのデータ線Ｘ１～Ｘ４に検査用のソース信号が供給される。あるいは、点灯検査時に、検査用のソース信号が、グループ化されたデータ線Ｘ１～Ｘ４に時系列的に供給されるように、第１検査用ＴＦＴ１０Ｒに入力する選択信号ＳＳ１～ＳＳ４を制御してもよい。
　上述した第１～第３の実施形態のアクティブマトリクス基板は、液晶表示装置などの表示装置に広く適用され得る。このような表示装置は、上記のいずれかの実施形態のアクティブマトリクス基板と、アクティブマトリクス基板に実装された、駆動回路を構成する半導体チップと、アクティブマトリクス基板と対向するように配置された対向基板と、アクティブマトリクス基板と対向基板との間に設けられた表示媒体層（例えば液晶層）とを備える。
　本発明の実施形態のアクティブマトリクス基板は、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置に適用され得る。
　１　　　　：基板
　３Ｐ、３Ｑ　　　：ゲート電極
　４　　　　：ゲート絶縁層
　５Ｐ、５Ｑ　　　：酸化物半導体層
　７Ｐ、７Ｑ　　　：ソース電極
　８Ｐ、８Ｑ　　　：ドレイン電極
　９　　　　：接続配線
　１０Ｐ　　：画素ＴＦＴ
　１０Ｑ　　：検査用ＴＦＴ（第１検査用ＴＦＴ）
　１０Ｒ　　：第２検査用ＴＦＴ
　１０Ａ　　：回路用ＴＦＴ
　１１　　　：第１絶縁層
　１２　　　：第２絶縁層
　１２ｑ　　：開口部
　１３　　　：層間絶縁層
　１５　　　：下部透明電極
　１７　　　：誘電体層
　１９　　　：上部透明電極
　２０　　　：検査用ゲート配線
　２１　　　：第１検査用ゲート配線
　２２　　　：第２検査用ゲート配線
　３０　　　：検査用配線
　３１　　　：第１検査用配線
　３２　　　：第２検査用配線
　３３　　　：第３検査用配線
　１４０　　　：ゲートドライバ回路
　２００、２０１、２０２　　：検査回路
　７００　　　：ＦＰＣ基板
　８００　　：表示領域
　９００　　：非表示領域
　１００１　　：アクティブマトリクス基板
　ＢＧ　　　：バックゲート電極
　ＣＥ　　　：共通電極
　ＰＥ　　　：画素電極
　ＧＬ　　　：ゲートバスライン
　ＳＬ　　　：ソースバスライン

Claims (18)

  1. 　複数の画素領域を含む表示領域と、前記表示領域以外の非表示領域とを有するアクティブマトリクス基板であって、
    　基板と、
    　前記基板に支持された複数のソースバスラインおよび複数のゲートバスラインと、
    　前記基板に支持され、かつ、前記複数の画素領域のそれぞれに配置された複数の画素ＴＦＴと、
    　前記基板に支持され、かつ、前記非表示領域に配置された複数の検査用ＴＦＴであって、前記複数の検査用ＴＦＴのそれぞれは、前記複数のソースバスラインまたは前記複数のゲートバスラインの少なくとも１つに接続されている、複数の検査用ＴＦＴと、
    　前記複数の検査用ＴＦＴを含む検査回路と、
    　前記複数のソースバスラインまたは前記複数のゲートバスラインを、前記アクティブマトリクス基板に実装される半導体チップの端子に接続するための複数の端子部と、
    　前記表示領域および前記非表示領域に配置され、かつ、前記表示領域において前記複数の画素ＴＦＴを覆う第１絶縁層と
    を備え、
    　前記複数の検査用ＴＦＴの少なくとも一部は、前記半導体チップが搭載される半導体チップ搭載領域内に配置され、
    　前記複数の検査用ＴＦＴのそれぞれは、半導体層と、前記半導体層の前記基板側に、ゲート絶縁層を介して配置された下部ゲート電極と、前記半導体層の前記基板と反対側に、前記第１絶縁層を含む絶縁層を介して配置された上部ゲート電極と、前記半導体層に接続されたソース電極およびドレイン電極とを含むアクティブマトリクス基板。
  2. 　前記複数の画素ＴＦＴは、ボトムゲート構造ＴＦＴであり、前記複数の検査用ＴＦＴの前記半導体層と同一の半導体膜を用いて形成されている、請求項１に記載のアクティブマトリクス基板。
  3. 　前記検査回路は、前記複数の検査用ＴＦＴの前記下部ゲート電極に電気的に接続された第１検査用ゲート配線と、前記複数の検査用ＴＦＴの前記上部ゲート電極に電気的に接続された第２検査用ゲート配線とをさらに含む、請求項１または２に記載のアクティブマトリクス基板。
  4. 　前記第１絶縁層上に配置された、有機絶縁層を含む第２絶縁層をさらに備え、
    　前記第２絶縁層は、前記基板の法線方向から見たとき、前記複数の検査用ＴＦＴのそれぞれにおける前記半導体層の少なくとも一部と重なるように配置された、１つまたは複数の開口部を有し、
    　前記第２検査用ゲート配線は、前記第２絶縁層上および前記開口部内に形成されており、前記第２検査用ゲート配線のうち前記開口部内に位置する部分は前記上部ゲート電極として機能する、請求項３に記載のアクティブマトリクス基板。
  5. 　前記基板の法線方向から見たとき、前記１つまたは複数の開口部は、前記複数の検査用ＴＦＴの前記半導体層を含む領域と重なるように設けられた１つの開口部である、請求項４に記載のアクティブマトリクス基板。
  6. 　前記第１検査用ゲート配線は前記下部ゲート電極を含み、前記第２検査用ゲート配線は前記上部ゲート電極を含み、
    　前記基板の法線方向から見たとき、前記複数の検査用ＴＦＴは、第１の方向に配列されており、前記第１検査用ゲート配線および前記第２検査用ゲート配線は、前記複数の検査用ＴＦＴの前記半導体層と少なくとも部分的に重なるように前記第１の方向に延びている、請求項３から５のいずれかに記載のアクティブマトリクス基板。
  7. 　前記基板の法線方向から見たとき、前記複数の検査用ＴＦＴは、第１の方向に配列されており、前記第１検査用ゲート配線および前記第２検査用ゲート配線のうちの一方の配線は、前記複数の検査用ＴＦＴの前記半導体層と少なくとも部分的に重なるように前記第１の方向に延び、前記第１検査用ゲート配線および前記第２検査用ゲート配線の他方の配線は、前記第１の方向に延びる幹部分と、前記幹部分から前記複数の検査用ＴＦＴの前記半導体層と少なくとも部分的に重なるように延びる複数の突出部分とを含む、請求項３から５のいずれかに記載のアクティブマトリクス基板。
  8. 　前記複数の検査用ＴＦＴのそれぞれにおいて、前記半導体層、前記ソース電極および前記ドレイン電極は、前記半導体層内に前記第１の方向に直交する第２の方向に沿ってチャネルが形成されるように配置されている、請求項７に記載のアクティブマトリクス基板。
  9. 　前記表示領域において、前記第１絶縁層の上に設けられた下部透明電極と、
    　前記下部透明電極上に誘電体層を介して配置された上部透明電極と
    をさらに備え、
    　前記複数の検査用ＴＦＴの前記上部ゲート電極は、前記下部透明電極または前記上部透明電極と同じ透明導電膜から形成されている請求項１から８のいずれかに記載のアクティブマトリクス基板。
  10. 　前記非表示領域に配置された、複数の回路用ＴＦＴを含む回路をさらに備え、
    　前記複数の画素ＴＦＴおよび前記複数の検査用ＴＦＴは酸化物半導体ＴＦＴであり、
    　前記複数の回路用ＴＦＴは結晶質シリコンＴＦＴである、請求項１から９のいずれかに記載のアクティブマトリクス基板。
  11. 　前記検査回路は、複数の他の検査用ＴＦＴをさらに含み、
    　前記複数の他の検査用ＴＦＴのそれぞれは、前記複数の検査用ＴＦＴの１つに直列に接続されており、
    　前記複数の他の検査用ＴＦＴは、前記複数の回路用ＴＦＴと同じ結晶質シリコン半導体膜を用いて形成された結晶質シリコンＴＦＴである、請求項１０に記載のアクティブマトリクス基板。
  12. 　前記複数の画素ＴＦＴおよび前記複数の検査用ＴＦＴは、同一の酸化物半導体膜を用いて形成された酸化物半導体ＴＦＴである、請求項１から１１のいずれかに記載のアクティブマトリクス基板。
  13. 　前記酸化物半導体ＴＦＴはエッチストップ型ＴＦＴである、請求項１２に記載のアクティブマトリクス基板。
  14. 　前記酸化物半導体ＴＦＴはチャネルエッチ型ＴＦＴである、請求項１２に記載のアクティブマトリクス基板。
  15. 　前記酸化物半導体膜は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１２から１４のいずれかに記載のアクティブマトリクス基板。
  16. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、請求項１５に記載のアクティブマトリクス基板。
  17. 　前記酸化物半導体ＴＦＴは、積層構造を有する酸化物半導体層を含む、請求項１２から１６のいずれかに記載のアクティブマトリクス基板。
  18. 　請求項１から１７のいずれかに記載のアクティブマトリクス基板と、
    　前記アクティブマトリクス基板の前記半導体チップ搭載領域に実装された半導体チップと、
    　前記アクティブマトリクス基板と対向するように配置された対向基板と、
    　前記アクティブマトリクス基板と前記対向基板との間に設けられた表示媒体層と
    を備える表示装置。
PCT/JP2017/031356 2016-09-02 2017-08-31 アクティブマトリクス基板およびアクティブマトリクス基板を備えた表示装置 WO2018043643A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US16/329,784 US10777587B2 (en) 2016-09-02 2017-08-31 Active matrix substrate and display device provided with active matrix substrate
CN201780053900.4A CN109690661B (zh) 2016-09-02 2017-08-31 有源矩阵基板和具备有源矩阵基板的显示装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016171552 2016-09-02
JP2016-171552 2016-09-02

Publications (1)

Publication Number Publication Date
WO2018043643A1 true WO2018043643A1 (ja) 2018-03-08

Family

ID=61301879

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/031356 WO2018043643A1 (ja) 2016-09-02 2017-08-31 アクティブマトリクス基板およびアクティブマトリクス基板を備えた表示装置

Country Status (3)

Country Link
US (1) US10777587B2 (ja)
CN (1) CN109690661B (ja)
WO (1) WO2018043643A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112415818A (zh) * 2020-11-30 2021-02-26 华勤技术股份有限公司 一种显示面板及电子设备

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017159625A1 (ja) * 2016-03-15 2017-09-21 シャープ株式会社 アクティブマトリクス基板

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004102260A (ja) * 2003-08-07 2004-04-02 Internatl Business Mach Corp <Ibm> アクティブ・マトリックス表示装置の検査方法
JP2007226175A (ja) * 2006-01-26 2007-09-06 Epson Imaging Devices Corp 液晶装置及び電子機器
JP2008129374A (ja) * 2006-11-22 2008-06-05 Casio Comput Co Ltd 液晶表示装置
JP2010008758A (ja) * 2008-06-27 2010-01-14 Epson Imaging Devices Corp 液晶表示パネル
JP2010128418A (ja) * 2008-12-01 2010-06-10 Epson Imaging Devices Corp 液晶表示装置及びその製造方法
JP2011186450A (ja) * 2010-02-11 2011-09-22 Semiconductor Energy Lab Co Ltd 液晶表示装置
WO2012086513A1 (ja) * 2010-12-20 2012-06-28 シャープ株式会社 半導体装置および表示装置
JP2013219367A (ja) * 2011-05-05 2013-10-24 Semiconductor Energy Lab Co Ltd 表示装置
JP2014007383A (ja) * 2012-05-30 2014-01-16 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット
JP2015072315A (ja) * 2013-10-01 2015-04-16 パナソニック株式会社 表示装置用パネル、表示装置、および、表示装置用パネルの検査方法
WO2015178334A1 (ja) * 2014-05-22 2015-11-26 シャープ株式会社 アクティブマトリクス基板および表示装置
JP2015225144A (ja) * 2014-05-27 2015-12-14 三菱電機株式会社 表示装置、薄膜トランジスタの製造方法
WO2016084699A1 (ja) * 2014-11-28 2016-06-02 シャープ株式会社 半導体装置およびその製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100945467B1 (ko) * 2001-10-09 2010-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 스위칭소자, 표시장치, 그 스위칭소자를 사용한 발광장치및 반도체장치
JP4006304B2 (ja) 2002-09-10 2007-11-14 株式会社 日立ディスプレイズ 画像表示装置
JP4407464B2 (ja) 2004-10-22 2010-02-03 セイコーエプソン株式会社 電気光学装置及び電子機器
JP2007281188A (ja) * 2006-04-06 2007-10-25 Seiko Epson Corp トランジスタ、画素電極基板、電気光学装置、電子機器及び半導体素子の製造方法
JP4449953B2 (ja) 2006-07-27 2010-04-14 エプソンイメージングデバイス株式会社 液晶表示装置
JP4932415B2 (ja) * 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
JP4306748B2 (ja) 2007-03-13 2009-08-05 セイコーエプソン株式会社 電気光学装置、電気光学装置の駆動方法および電子機器
JP4524699B2 (ja) * 2007-10-17 2010-08-18 ソニー株式会社 表示装置
JP5608347B2 (ja) * 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
KR101049799B1 (ko) * 2009-03-03 2011-07-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치
JP2011154161A (ja) 2010-01-27 2011-08-11 Hitachi Displays Ltd 表示装置
JP5638833B2 (ja) * 2010-04-22 2014-12-10 株式会社ジャパンディスプレイ 画像表示装置及びその製造方法
KR101995082B1 (ko) 2010-12-03 2019-07-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
CN102709316B (zh) * 2012-05-30 2015-02-18 京东方科技集团股份有限公司 一种3d氧化物半导体薄膜晶体管及其制备方法
KR102071545B1 (ko) 2012-05-31 2020-01-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102891183B (zh) * 2012-10-25 2015-09-30 深圳市华星光电技术有限公司 薄膜晶体管及主动矩阵式平面显示装置
CN202948235U (zh) * 2012-11-09 2013-05-22 北京京东方光电科技有限公司 一种阵列基板、显示面板和显示装置
JP6317059B2 (ja) 2012-11-16 2018-04-25 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP6173705B2 (ja) 2013-02-07 2017-08-02 株式会社ジャパンディスプレイ 表示装置
WO2014157019A1 (en) 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI498877B (zh) * 2013-04-26 2015-09-01 Chunghwa Picture Tubes Ltd 顯示面板
JP2015018064A (ja) * 2013-07-10 2015-01-29 株式会社ジャパンディスプレイ 表示装置
KR102132181B1 (ko) * 2013-12-31 2020-07-10 엘지디스플레이 주식회사 유기 발광 디스플레이 장치와 이의 제조 방법
CN105070724A (zh) * 2015-07-16 2015-11-18 深圳市华星光电技术有限公司 Tft基板的制作方法及制得的tft基板

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004102260A (ja) * 2003-08-07 2004-04-02 Internatl Business Mach Corp <Ibm> アクティブ・マトリックス表示装置の検査方法
JP2007226175A (ja) * 2006-01-26 2007-09-06 Epson Imaging Devices Corp 液晶装置及び電子機器
JP2008129374A (ja) * 2006-11-22 2008-06-05 Casio Comput Co Ltd 液晶表示装置
JP2010008758A (ja) * 2008-06-27 2010-01-14 Epson Imaging Devices Corp 液晶表示パネル
JP2010128418A (ja) * 2008-12-01 2010-06-10 Epson Imaging Devices Corp 液晶表示装置及びその製造方法
JP2011186450A (ja) * 2010-02-11 2011-09-22 Semiconductor Energy Lab Co Ltd 液晶表示装置
WO2012086513A1 (ja) * 2010-12-20 2012-06-28 シャープ株式会社 半導体装置および表示装置
JP2013219367A (ja) * 2011-05-05 2013-10-24 Semiconductor Energy Lab Co Ltd 表示装置
JP2014007383A (ja) * 2012-05-30 2014-01-16 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット
JP2015072315A (ja) * 2013-10-01 2015-04-16 パナソニック株式会社 表示装置用パネル、表示装置、および、表示装置用パネルの検査方法
WO2015178334A1 (ja) * 2014-05-22 2015-11-26 シャープ株式会社 アクティブマトリクス基板および表示装置
JP2015225144A (ja) * 2014-05-27 2015-12-14 三菱電機株式会社 表示装置、薄膜トランジスタの製造方法
WO2016084699A1 (ja) * 2014-11-28 2016-06-02 シャープ株式会社 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112415818A (zh) * 2020-11-30 2021-02-26 华勤技术股份有限公司 一种显示面板及电子设备
CN112415818B (zh) * 2020-11-30 2024-02-23 华勤技术股份有限公司 一种显示面板及电子设备

Also Published As

Publication number Publication date
US10777587B2 (en) 2020-09-15
CN109690661B (zh) 2021-01-01
CN109690661A (zh) 2019-04-26
US20190221590A1 (en) 2019-07-18

Similar Documents

Publication Publication Date Title
US10558097B2 (en) Active matrix substrate and demultiplexer circuit
US8049255B2 (en) Display device and method of manufacturing the same
US10978529B2 (en) Active matrix substrate and method for manufacturing the same
WO2017094682A1 (ja) 半導体装置およびその製造方法
US10388676B2 (en) Active matrix substrate and method for producing same, and in-cell touch panel-type display device
US20060119778A1 (en) Active matrix display device and method for manufacturing the same
US11302718B2 (en) Active matrix substrate and production method therefor
WO2018043426A1 (ja) アクティブマトリクス基板およびその製造方法
US10950705B2 (en) Active matrix substrate
WO2018030298A1 (ja) アクティブマトリクス基板および表示装置
CN107851668B (zh) 半导体装置及其制造方法
US20230307465A1 (en) Active matrix substrate and method for manufacturing same
WO2018163997A1 (ja) アクティブマトリクス基板およびその製造方法
WO2018221294A1 (ja) アクティブマトリクス基板およびその製造方法
US11569324B2 (en) Active matrix substrate and method for manufacturing same
WO2018043643A1 (ja) アクティブマトリクス基板およびアクティブマトリクス基板を備えた表示装置
WO2017159625A1 (ja) アクティブマトリクス基板
US20230251540A1 (en) Thin film transistor
US11695016B2 (en) Active matrix substrate and method for manufacturing same
CN113345914B (zh) 有源矩阵基板和显示装置
US9577113B2 (en) Semiconductor device and method for manufacturing same
WO2017099024A1 (ja) アクティブマトリクス基板およびそれを備える液晶表示パネル
WO2017094548A1 (ja) アクティブマトリクス基板およびそれを備える液晶表示パネル
JP7471075B2 (ja) アクティブマトリクス基板およびその製造方法
US11791345B2 (en) Active matrix substrate and method for manufacturing same

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17846647

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 17846647

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP