JP6317059B2 - 半導体装置及び表示装置 - Google Patents

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    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Description

本発明は、半導体装置及び表示装置に関する。なお、本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えばトランジスタ（薄膜トランジスタなど）が挙げられる。また、液晶表示装置などの表示装置も半導体装置に含まれる。
近年、液晶パネルを用いる表示装置や有機ＥＬパネルを用いる表示装置の開発が盛んである。この表示装置には、大別して画素制御用のトランジスタ（画素トランジスタ）のみを基板上に形成して走査回路（駆動回路）は周辺ＩＣで行うものと、画素トランジスタとともに走査回路を同一基板上に形成するものに分類される。
表示装置の狭額縁化または周辺ＩＣのコスト低減のため、駆動回路一体型の表示装置の方が、有利である。しかしながら、駆動回路に用いるトランジスタとしては、画素トランジスタに用いられる電気特性（例えば、電界効果移動度（μＦＥ）またはしきい値電圧等）よりも、高い電気特性が求められる。
トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている（例えば特許文献１，２）。例えば、トランジスタに用いる半導体薄膜として、電子キャリア濃度が１０１８／ｃｍ３未満であるインジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが注目されている。
酸化物半導体を半導体層に用いるトランジスタは、シリコン系半導体材料である非晶質シリコンを半導体層に用いるトランジスタよりも電界効果移動度が大きいため、動作速度が速く、駆動回路一体型の表示装置には好適であり、且つ多結晶シリコンを半導体層に用いるトランジスタよりも製造工程が容易である。
しかし、酸化物半導体を半導体層に用いるトランジスタは、酸化物半導体に水素、水分等の不純物が入り込むことによってキャリアが形成され、該トランジスタの電気特性の一であるしきい値電圧が変動するという問題がある。
特開２００７−１２３８６１号公報 特開２００７−０９６０５５号公報
本発明の一態様は、トランジスタのしきい値電圧を制御することができる、信頼性の高い半導体装置を提供することを課題の一とする。また、本発明の一態様は、トランジスタのしきい値電圧を制御することができる、信頼性の高い半導体装置を備えた表示装置を提供することを課題の一とする。
本発明の一態様は、トランジスタのしきい値電圧を制御するために、バックゲートを設けた半導体装置である。
本発明の一態様は、ゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記半導体層上に形成されたソース電極及びドレイン電極と、を含むトランジスタと、前記トランジスタ上に無機材料で形成された第１の絶縁膜と、前記第１の絶縁膜上に有機材料で形成された第２の絶縁膜と、前記第２の絶縁膜上に形成され、且つ前記半導体層と重畳する領域に形成された第１の導電膜と、前記第１の導電膜上に無機材料で形成された第３の絶縁膜と、前記第３の絶縁膜上に形成され、且つ前記第１の導電膜と重畳する領域に形成された第２の導電膜と、を有し、前記第１の導電膜に与えられる第１の電位の絶対値が、前記第２の導電膜に与えられる第２の電位の絶対値よりも大きいことを特徴とする半導体装置である。
また、上記の本発明の一態様において、前記半導体層が酸化物半導体層であるとよい。
また、上記の本発明の一態様において、前記第１の絶縁膜は酸化物絶縁膜であるとよい。
本発明の一態様は、駆動回路部を有する半導体装置において、前記駆動回路部は、上記の本発明の一態様に記載の半導体装置を有することを特徴とする半導体装置である。
また、上記の本発明の一態様において、前記半導体装置は、前記駆動回路部によって信号が供給される画素部を有し、前記画素部は画素電極を有し、前記画素電極は、前記第１の導電膜と電気的に接続されているとよい。これにより、第１の導電膜を画素電極と同電位にすることができる。
本発明の一態様は、画素部を有する半導体装置において、前記画素部は、上記の本発明の一態様に記載の半導体装置を有することを特徴とする半導体装置である。
本発明の一態様は、画素部と、前記画素部に信号を供給する駆動回路部とを有する半導体装置において、前記画素部及び前記駆動回路部それぞれは、上記の本発明の一態様に記載の半導体装置を有することを特徴とする半導体装置である。
また、上記の本発明の一態様において、前記画素部は画素電極を有し、前記画素電極は、前記第１の導電膜と電気的に接続されているとよい。これにより、第１の導電膜を画素電極と同電位にすることができる。
また、上記の本発明の一態様において、前記画素部は共通電極を有し、前記共通電極は、前記第２の導電膜と電気的に接続されているとよい。これにより、第２の導電膜を共通電極と同電位にすることができる。
また、上記の本発明の一態様において、前記第２の導電膜上に液晶層が形成されているとよい。これにより、第１の導電膜に与えられた第１の電位は、第３の絶縁膜及び第２の導電膜により遮蔽され、第１の導電膜から液晶層へ与えられる電位が緩和される。
また、上記の本発明の一態様において、前記酸化物半導体層は、酸化インジウム、酸化スズ、及び酸化亜鉛の群から選択された少なくとも一つの酸化物を含む層であるとよい。
また、上記の本発明の一態様において、前記酸化物半導体層はＩｎ−Ｇａ−Ｚｎ系酸化物半導体層であるとよい。
また、上記の本発明の一態様において、前記酸化物半導体層は、結晶部を含み、前記結晶部は、ｃ軸が前記酸化物半導体層の被形成面の法線ベクトルに平行な方向に揃うとよい。
本発明の一態様は、上記の本発明の一態様に記載の半導体装置を有することを特徴とする表示装置である。
また、本発明の一態様は、液晶素子の一方の電極である画素電極と、前記画素電極と対向して設けられ、前記液晶素子の他方の電極である共通電極と、前記画素電極または前記共通電極のうち少なくともいずれか一方と電気的に接続されたトランジスタと、を備えた表示装置であって、前記トランジスタは、ゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記半導体層上に形成されたソース電極及びドレイン電極と、を有し、前記トランジスタ上に無機材料で形成された第１の絶縁膜と、前記第１の絶縁膜上に有機材料で形成された第２の絶縁膜と、前記第２の絶縁膜上に形成され、且つ前記半導体層と重畳する領域に形成された導電膜と、を有し、前記導電膜が前記共通電極と同電位であることを特徴とする表示装置である。
本発明の一態様を適用することで、トランジスタのしきい値電圧を制御することができる、信頼性の高い半導体装置を提供することができる。また、本発明の一態様を適用することで、トランジスタのしきい値電圧を制御することができる、信頼性の高い半導体装置を備えた表示装置を提供することができる。
（Ａ）は半導体装置全体を示す上面図、（Ｂ）は半導体装置の駆動回路部の一部分を示す上面図、（Ｃ）は画素部の一部分を示す上面図。 （Ａ）は図１（Ａ）、（Ｂ）、（Ｃ）におけるＸ１−Ｙ１の断面図、（Ｂ）は（Ａ）及び図１（Ｃ）に示す画素部の回路図。 （Ａ）、（Ｂ）は半導体装置の駆動回路部に用いることのできるトランジスタの断面図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、半導体装置の一形態を、図１及び図２を用いて説明する。
図１（Ａ）、（Ｂ）、（Ｃ）に半導体装置の一形態として、半導体装置の上面図を示す。なお、図１（Ａ）は、半導体装置全体を、図１（Ｂ）は、半導体装置の駆動回路部の一部分を、図１（Ｃ）は画素部の一部分を、それぞれ示す。また、図２（Ａ）は、図１（Ａ）、（Ｂ）、（Ｃ）におけるＸ１−Ｙ１の断面図に相当する。図２（Ｂ）は、図１（Ｃ）及び図２（Ａ）に示す画素部の回路図である。
なお、本実施の形態に示す図１及び図２に示す半導体装置は、横電界方式の液晶素子を用いた半導体装置の一例である。ただし、この構成に限定されず、縦電界方式の液晶素子を用いた半導体装置に本発明の一態様を適用してもよい。また、表示素子として、有機ＥＬ等の発光素子を用いた半導体装置に本発明の一態様を適用してもよい。
図１（Ａ）に示す半導体装置において、第１の基板１０２上に設けられた画素部１０４と、画素部１０４の外側に隣接し、該画素部１０４に信号を供給する駆動回路であるゲートドライバ回路部１０６及びソースドライバ回路部１０８を囲むようにして、シール材１１２が設けられ、第２の基板１１０によって封止されている。よって、画素部１０４と、ゲートドライバ回路部１０６と、ソースドライバ回路部１０８とは、第１の基板１０２とシール材１１２と第２の基板１１０によって、表示素子と共に封止されている。
また、図１（Ａ）においては、第１の基板１０２上のシール材１１２によって囲まれている領域とは異なる領域に、画素部１０４、ゲートドライバ回路部１０６、ソースドライバ回路部１０８と電気的に接続されているＦＰＣ端子部１１３（ＦＰＣ：Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）が設けられている。また、ＦＰＣ端子部１１３には、ＦＰＣ１１４が接続され、画素部１０４、ゲートドライバ回路部１０６、及びソースドライバ回路部１０８に与えられる各種信号、及び電位がＦＰＣ１１４により供給されている。
また、図１（Ａ）においては、ゲートドライバ回路部１０６及びソースドライバ回路部１０８を画素部１０４と同じ第１の基板１０２に形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ回路部１０６のみを第１の基板１０２に形成し、別途用意されたソースドライバ回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板１０２に実装する構成としても良い。
また、図１（Ａ）においては、ゲートドライバ回路部１０６を画素部１０４の両側に２列配置する構成について例示しているが、この構成に限定されない。例えば、画素部１０４の片側にのみゲートドライバ回路部１０６を配置する構成としても良い。
なお、別途形成した駆動回路基板の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。
このように、トランジスタを含む駆動回路の一部または全体を、画素部１０４と同じ第１の基板１０２上に一体形成し、システムオンパネルを形成することができる。
また、図１（Ｂ）及び図２（Ａ）に示すように、駆動回路領域であるゲートドライバ回路部１０６に、第１のトランジスタ２５０が形成されている。第１のトランジスタ２５０は、半導体層１１８に対して、ゲート電極１１６、ソース電極１２０、及びドレイン電極１２２が、それぞれ電気的に接続されている。また、ゲートドライバ回路部１０６においては、ゲート電極１１６を含むゲート線が左右方向に延在し、ソース電極１２０を含むソース線が上下方向に延在し、ドレイン電極１２２を含むドレイン線がソース線と離間して上下方向に延在している。また、第１のトランジスタ２５０上には、第１の導電膜１２８と、第２の導電膜１４８と、が形成されている。なお、上面図においては、第１の導電膜１２８と、第２の導電膜１４８が重なっているため、図１（Ｂ）においては、破線にて示している。
第１のトランジスタ２５０を含むゲートドライバ回路部１０６は、画素部１０４の各画素に含まれるトランジスタに信号を供給することができる。
なお、ゲートドライバ回路部１０６における第１のトランジスタ２５０は、各種信号の制御、及び昇圧等を行うために、高い電圧が必要となる。具体的には、１０Ｖ〜３０Ｖ程度の電圧が必要となる。
また、図１（Ｃ）及び図２（Ａ）に示すように、画素部１０４に、第２のトランジスタ２５２が形成されている。第２のトランジスタ２５２は、半導体層１１８に対して、ゲート電極１１６、ソース電極１２０、及びドレイン電極１２２が、それぞれ電気的に接続されている。
また、第２のトランジスタ２５２は、画素電極１３０、及び共通電極１５０と電気的に接続されている。
図１（Ａ）、（Ｂ）、（Ｃ）に示す表示装置の構成をより具体的に説明するため、図１（Ａ）、（Ｂ）、（Ｃ）におけるＸ１−Ｙ１の断面図に相当する図２（Ａ）を用いて、ゲートドライバ回路部１０６、及び画素部１０４の構成について、以下説明を行う。
なお、図２（Ａ）に示す半導体装置は、液晶素子の一方の電極である画素電極と、液晶素子の他方の電極である共通電極と、画素電極または共通電極のうち少なくともいずれか一方と電気的に接続されたトランジスタと、を備えた表示装置の一例を示している。
まず、ゲートドライバ回路部１０６について、以下説明を行い、その後、画素部１０４について説明を行う。
ゲートドライバ回路部１０６において、第１の基板１０２と、第１の基板１０２上に形成されたゲート電極１１６と、ゲート電極１１６上に形成されたゲート絶縁膜１１７と、ゲート絶縁膜１１７上に形成された半導体層１１８と、ゲート絶縁膜１１７、及び半導体層１１８上に形成されたソース電極１２０及びドレイン電極１２２と、を含み第１のトランジスタ２５０が形成されている。
また、ゲートドライバ部１０６において、第１のトランジスタ２５０上、より詳しくはゲート絶縁膜１１７、半導体層１１８、ソース電極１２０、及びドレイン電極１２２上に無機材料で形成された第１の絶縁膜１２４と、第１の絶縁膜１２４上に有機材料で形成された第２の絶縁膜１２６と、が形成されている。
さらに、第１のトランジスタ２５０の上の第２の絶縁膜１２６上には、半導体層１１８と重畳する領域に形成された第１の導電膜１２８と、第１の導電膜１２８上に無機材料で形成された第３の絶縁膜１３８と、第３の絶縁膜１３８上に形成され、且つ第１の導電膜１２８と重畳する領域に形成された第２の導電膜１４８が形成されている。
第１の導電膜１２８は、第１のトランジスタ２５０のバックゲート電極としての機能を有する。第１の導電膜１２８に電位を与えることにより、第１のトランジスタ２５０のしきい値電圧を制御することができる。
具体的には、第１のトランジスタ２５０がｎ型のトランジスタの場合、第１の導電膜１２８にマイナスの電位を与えることによって、第１のトランジスタ２５０のしきい値電圧をプラス方向に制御することができる。
なお、第１の導電膜１２８に与えられる電位は、ソース電極１２０に与えられる電位を基準とした場合、ソース電極１２０に与えられる電位と同等またはソース電極１２０に与えられる電位よりも低い電位とすると好ましい。
なお、第１の導電膜１２８及び第２の導電膜１４８の双方に電位を与えることにより、第１のトランジスタ２５０のしきい値電圧を制御してもよい。
また、第１の導電膜１２８上には、第３の絶縁膜１３８、及び第２の導電膜１４８が形成されている。第１の導電膜１２８に与えられた電位は、第３の絶縁膜１３８、及び／または第２の導電膜１４８により遮蔽される。すなわち、第１の導電膜１２８から液晶層１３４へ与えられる電位が緩和される構造とすることができる。
例えば、第３の絶縁膜１３８、及び第２の導電膜１４８を設けない構成の場合、第１のトランジスタ２５０のしきい値電圧制御のために、第１の導電膜１２８に電位を与えると、液晶層１３４にも電位が与えられ、液晶層１３４の配向の乱れや、液晶層１３４が焼きつく可能性がある。しかし、第３の絶縁膜１３８、及び第２の導電膜１４８を設けることによって、上述した問題を抑制することができる。
また、第２の導電膜１４８は、共通電極１５０に与えられる電位と同じ電位にすると好ましい。共通電極１５０に与えられる電位（コモン電位ともいう）とすることで、液晶層１３４の配向の乱れを抑制することができる。
したがって、第１の導電膜１２８は、第２の導電膜１４８よりも与えられる電位が大きい構成とする。なお、該電位は、半導体装置の仕様によりプラス側とマイナス側に印加されるため、ここでの大きさは絶対値とする。
また、本実施の形態においては、第２の導電膜１４８は、第１のトランジスタ２５０上に島状に形成する構成について例示したが、この構成に限定されない。例えば、ゲートドライバ回路部１０６全面に第２の導電膜１４８を形成する構成にしてもよい。このような構成とすることにより、ゲートドライバ回路部１０６を静電気放電（所謂ＥＳＤ：Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）から、保護することができる。
次に、画素部１０４について、以下説明を行う。
画素部１０４において、第１の基板１０２と、第１の基板１０２上に形成されたゲート電極１１６と、ゲート電極１１６上に形成されたゲート絶縁膜１１７と、ゲート絶縁膜１１７上に形成された半導体層１１８と、ゲート絶縁膜１１７、及び半導体層１１８上に形成されたソース電極１２０及びドレイン電極１２２と、を含み、第２のトランジスタ２５２が形成されている。
また、画素部１０４において、第２のトランジスタ２５２上、より詳しくはゲート絶縁膜１１７、半導体層１１８、ソース電極１２０、及びドレイン電極１２２上に無機材料で形成された第１の絶縁膜１２４と、第１の絶縁膜１２４上に有機材料で形成された第２の絶縁膜１２６と、が形成されている。
さらに、第２のトランジスタ２５２の上の第２の絶縁膜１２６上には、半導体層１１８と重畳する領域に形成された第１の導電膜１２９と、第１の導電膜１２９上に無機材料で形成された第３の絶縁膜１３９と、第３の絶縁膜１３９上に形成され、且つ第１の導電膜１２９と重畳する領域に形成された第２の導電膜１４９が形成されている。なお、第１の導電膜１２９は、第１の絶縁膜１２４及び第２の絶縁膜１２６に形成された開口部を介して、ドレイン電極１２２と電気的に接続されている。
第１の導電膜１２９は、第２のトランジスタ２５２のバックゲート電極としての機能を有する。第１の導電膜１２９に電位を与えることにより、第２のトランジスタ２５２のしきい値電圧を制御することができる。バックゲート電極の機能としては、ゲートドライバ部１０６に示す第１のトランジスタ２５０と同様であるため、ここでの説明は省略する。
また、画素部１０４の第２のトランジスタ２５２以外の領域において、第２の絶縁膜１２６上には、画素電極１３０と、画素電極１３０上に形成された第３の絶縁膜１４０と、第３の絶縁膜１４０上に形成された共通電極１５０と、共通電極１５０上に形成された液晶層１３４と、が形成されている。
また、画素電極１３０と、第３の絶縁膜１４０と、共通電極１５０と、により容量素子２５４が形成され、画素電極１３０と、第３の絶縁膜１４０と、共通電極１５０と、液晶層１３４と、により液晶素子２５６が形成されている。
容量素子２５４を構成する画素電極１３０、第３の絶縁膜１４０、及び共通電極１５０に用いる材料を、それぞれ可視光において、透光性を有する材料により形成することで、画素部１０４の開口率を損ねることなく大きな容量を確保することができるので、好適である。
画素電極１３０は、液晶素子２５６が有する一対の電極の一方としての機能を有する。さらに、画素電極１３０は、容量素子２５４が有する一対の電極の一方としての機能を有する。
共通電極１５０は、櫛歯部を有し、櫛歯部の櫛のそれぞれが第３の絶縁膜１４０を挟んで共通電極１３０に重畳し、液晶素子２５６が有する一対の電極の他方としての機能を有する。さらに、共通電極１５０は、容量素子２５４が有する一対の電極の他方としての機能を有する。
また、共通電極１５０は、ゲート絶縁膜１１７、第１の絶縁膜１２４、及び第２の絶縁膜１２６に設けられた開口部を介して電極１１５と電気的に接続されている。電極１１５は、ゲート電極１１６と同一の工程で形成される。また、電極１１５は、ゲート電極１１６に与えられる電位と同じ電位とすればよい。
なお、第１の導電膜１２８、１２９と、画素電極１３０は同一の工程で形成され、第３の絶縁膜１３８、１３９と、第３の絶縁膜１４０は同一の工程で形成され、第２の導電膜１４８、１４９と、共通電極１５０は、同一の工程で形成される。したがって、製造工程を増加させることなく第１のトランジスタ２５０及び第２のトランジスタ２５２上にバックゲート電極として機能する第１の導電膜１２８、１２９を形成することができる。
また、第１の導電膜１２８が画素電極１３０と電気的に接続されていてもよいし、第１の導電膜１２９が画素電極１３０と電気的に接続されていてもよいし、第１の導電膜１２８、１２９それぞれが画素電極１３０と電気的に接続されていてもよい。
また、第２の導電膜１４８が共通電極１５０と電気的に接続されていてもよいし、第２の導電膜１４９が共通電極１５０と電気的に接続されていてもよいし、第２の導電膜１４８、１４９それぞれが共通電極１５０と電気的に接続されていてもよい。
このように、第１の導電膜１２８、第２の導電膜１２９、画素電極１３０、及び共通電極１５０の接続関係は、実施者が適宜最適な接続を行うことができる。例えば、第１の導電膜１２８と画素電極１３０に、共通電極としての電位を与え、第２の導電膜１２９と共通電極１５０に画素電極としての電位を与えることができる。この場合、液晶層１３４側に画素電極が配置される構成となるため、液晶層１３４の配向乱れや、液晶層１３４が焼付かないように画素電極に付与する電位を適宜調整しても良い。
なお、第１の導電膜１２８、１２９、画素電極１３０に与えられる第１の電位は、第２の導電膜１４８、１４９、共通電極２５４に与えられる第２の電位よりも大きい。
また、ゲートドライバ回路部１０６の第１の導電膜１２８と、画素部１０４の第１の導電膜１２９は、各々独立に制御してもよい。例えば、ゲートドライバ回路部１０６の第１の導電膜１２８にのみ電位を与え、画素部１０４の第１の導電膜１２９には、電位を与えない構成としてもよい。
また、ゲートドライバ回路部１０６の第２の導電膜１４８と、画素部１０４の第２の導電膜１４９は、各々独立に制御してもよい。例えば、ゲートドライバ回路部１０６の第２の導電膜１４８にのみ、電位を与え、画素部１０４の第２の導電膜１４９には、電位を与えない構成としてもよい。
ここで、図１（Ｃ）、及び図２（Ａ）に示す画素部１０４の回路構成について、図２（Ｂ）を用いて説明を行う。
図２（Ｂ）は、画素部１０４に用いることのできる画素回路の一例である。ゲートドライバ回路部１０６からの走査線ＧＬの信号により、第２のトランジスタ２５２をオン状態にしてデータ線ＤＬからデータを書き込む。また、第２のトランジスタ２５２は、第１の導電膜１２９が接続されており、バックゲート電極として機能する。バックゲート電極は、バックゲート線ＢＬからの信号により、電位が与えられる。バックゲート電極により第２のトランジスタ２５２のしきい値電圧を制御することができる。
また、データが書き込まれた液晶素子２５６、および容量素子２５４は、第２のトランジスタ２５２がオフ状態になることで保持状態になる。これを複数の画素の行毎に順次行うことにより画像を表示できる。また、容量素子２５４の一対の電極の一方は、電位供給線ＶＬに電気的に接続され、他方は液晶素子２５６の一対の電極の一方に電気的に接続される。電位供給線ＶＬの電位の値は、仕様に応じて適宜設定される。また、容量素子２５４は、書き込まれたデータを保持する保持容量としての機能を有する。
ここで、図１及び図２に示す表示装置の他の構成要素について、以下詳細な説明を行う。
第１の基板１０２及び第２の基板１１０としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料を用いる。量産する上では、第１の基板１０２及び第２の基板１１０は、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、または２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等のマザーガラスを用いることが好ましい。マザーガラスは、処理温度が高く、処理時間が長いと大幅に収縮するため、マザーガラスを使用して量産を行う場合、作製工程の加熱処理は、好ましくは６００℃以下、さらに好ましくは４５０℃以下、さらに好ましくは３５０℃以下とすることが望ましい。
電極１１５、ゲート電極１１６としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、ゲート電極１１６は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
ゲート絶縁膜１１７としては、例えば酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化シリコン膜、窒化酸化シリコン膜などを用いればよく、積層または単層で設ける。
また、ゲート絶縁膜１１７を積層構造とし、第１の窒化シリコン膜として、欠陥が少ない窒化シリコン膜とし、第１の窒化シリコン膜上に、第２の窒化シリコン膜として、水素放出量及びアンモニア放出量の少ない窒化シリコン膜を設け、第２の窒化シリコン膜上に酸化絶縁膜を設けることで、ゲート絶縁膜１１７として、欠陥が少なく、且つ水素及びアンモニアの放出量の少ないゲート絶縁膜１１７を形成することができる。この結果、ゲート絶縁膜１１７に含まれる水素及び窒素が、半導体層１１８への移動を抑制することが可能である。
また、ゲート絶縁膜１１７に窒化シリコン膜を用いることで、以下の効果を得ることができる。窒化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、同等の静電容量を得るのに必要な膜厚が大きいため、ゲート絶縁膜を物理的に厚膜化することができる。よって、トランジスタの絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、トランジスタの静電破壊を抑制することができる。
ゲート絶縁膜１１７の厚さは、５ｎｍ以上４００ｎｍ以下、より好ましくは１０ｎｍ以上３００ｎｍ以下、より好ましくは５０ｎｍ以上２５０ｎｍ以下とするとよい。
半導体層１１８は、酸化物半導体を用い、少なくともインジウム（Ｉｎ）若しくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーの一または複数を有することが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物、Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｇａ系金属酸化物、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系金属酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
また、半導体層１１８として用いることのできる酸化物半導体膜としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体膜を用いることで、トランジスタのオフ電流を低減することができる。
また、半導体層１１８として用いる酸化物半導体膜は、非晶質構造、単結晶構造、または多結晶構造であってもよい。
また、半導体層１１８として用いる酸化物半導体膜として、結晶化した部分を有するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう。）膜を用いてもよい。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を抑制することが可能である。よって、当該トランジスタは、信頼性が高い。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
半導体層１１８に用いる酸化物半導体膜の厚さは、１ｎｍ以上１００ｎｍ以下、更に好ましくは１ｎｍ以上３０ｎｍ以下、更に好ましくは１ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とすることが好ましい。
半導体層１１８に用いる酸化物半導体膜において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流の上昇の原因となるためである。
また、半導体層１１８に用いる酸化物半導体膜において、二次イオン質量分析法により得られる水素濃度を、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あるいは酸素が脱理した部分）には欠損が形成されてしまう。また、水素の一部が酸素と結合することで、キャリアである電子が生じてしまう。これらのため、酸化物半導体膜の成膜工程において、水素を含む不純物を極めて減らすことにより、酸化物半導体膜の水素濃度を低減することが可能である。このため、水素をできるだけ除去された酸化物半導体膜をチャネル領域とすることにより、しきい値電圧のマイナスシフトを抑制することができると共に、電気特性のばらつきを低減することができる。また、トランジスタのソース及びドレインにおけるリーク電流を、代表的には、オフ電流を低減することが可能である。
ソース電極１２０及びドレイン電極１２２としては、導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
なお、本実施の形態では、ソース電極１２０及びドレイン電極１２２を半導体層１１８上に設けたが、ゲート絶縁膜１１７と半導体層１１８の間に設けても良い。
第１の絶縁膜１２４としては、半導体層１１８として用いる酸化物半導体膜との界面特性を向上させるため、無機材料の酸化物絶縁膜を用いることが好ましい。第１の絶縁膜１２４としては、厚さ１５０ｎｍ以上４００ｎｍ以下の酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜等を用いることができる。また、第１の絶縁膜１２４としては、酸化物絶縁膜と窒化物絶縁膜との積層構造としてもよい。例えば、第１の絶縁膜１２４として、酸化窒化シリコン膜と、窒化シリコン膜との積層構造とすることができる。
第２の絶縁膜１２６としては、アクリル系樹脂、ポリイミド系樹脂、ベンゾシクロブテン系樹脂、ポリアミド系樹脂、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、第２の絶縁膜１２６を形成してもよい。第２の絶縁膜１２６を用いることにより、第１のトランジスタ２５０等の凹凸を平坦化させることが可能となる。
第１の導電膜１２８、１２９、及び画素電極１３０としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
第３の絶縁膜１３８、１３９、１４０としては、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜などの無機材料を用いることができる。特に、第３の絶縁膜１３８、１３９、１４０としては、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜の中から選ばれたいずれか一であることが好ましい。窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜の中から選ばれたいずれか一を第３の絶縁膜１３８、１３９、１４０として用いることにより、第２の絶縁膜１２６からの水素、水分の放出を抑制することができる。
第２の導電膜１４８、１４９、及び共通電極１５０としては、第１の導電膜１２８、１２９、及び画素電極１３０に示す材料と同様の材料を用いることができる。第２の導電膜１４８、１４９、及び共通電極１５０と、第１の導電膜１２８、１２９、及び画素電極１３０に用いる材料としては、同一の材料、または異なる材料を用いても良いが、同一の材料の方が、製造コストを低減できるため好ましい。
液晶層１３４としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等の液晶材料を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、図１及び図２に示す表示装置において、液晶素子２５６の駆動モードとしては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。特に、高視野角を得るにはＦＦＳモードを用いると好ましい。
また、ノーマリブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードなどを用いることができる。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いてもよい。
また、図１及び図２においては、図示していないが、配向膜、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けても良い。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、画素部１０４における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
また、第２の基板１１０上には、スペーサ１３６が形成されており、第１の基板１０２と第２の基板１１０との間隔（セルギャップともいう）を制御するために設けられている。なお、セルギャップにより、液晶層１３４の膜厚が決定される。なお、スペーサ１３６としては、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサ、球状のスペーサ等の任意の形状のスペーサを用いればよい。
また、シール材１１２としては、熱硬化型樹脂、または紫外線硬化型の樹脂等を用いることができる。なお、図２に示すシール材１１２の封止領域においては、第１の基板１０２と第２の基板１１２間に、ゲート絶縁膜１１７と、第１の絶縁膜１２４を設ける構成を例示したがこれに限定されない。例えば、シール材１１２の封止領域を、ゲート絶縁膜１１７と、第１の絶縁膜１２４と、第３の絶縁膜１３８と、を設ける構成としてもよい。なお、図２に示すように、シール材１１２の封止領域においては、有機材料である第２の絶縁膜１２６を除去したほうが、外部からの水分等の入り込みがないため、好適である。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態においては、先の実施の形態１に示す半導体装置と異なる態様について、図３を用いて、以下説明を行う。なお、実施の形態１で示すトランジスタと、同一部分または同様の機能を有する部分には同一の符号を用い、その繰り返しの説明は省略する。
図３に示す半導体装置は、実施の形態１の図２に示す半導体装置のゲートドライバ回路部１０６に用いることのできるトランジスタの一例である。
図３（Ａ）に示すトランジスタ３５０は、第１の基板１０２と、第１の基板１０２上に形成されたゲート電極１１６と、ゲート電極１１６上に形成されたゲート絶縁膜１１７と、ゲート絶縁膜１１７上に形成された半導体層１１８と、半導体層１１８上に形成されたソース電極１２０及びドレイン電極１２２と、を有する。
また、トランジスタ３５０上、より詳しくは、ゲート絶縁膜１１７、半導体層１１８、ソース電極１２０、及びドレイン電極１２２上に無機絶縁材料で形成された第１の絶縁膜１２４と、第１の絶縁膜１２４上に有機絶縁材料で形成された第２の絶縁膜１２６と、が形成されている。
さらに、トランジスタ３５０上の第２の絶縁膜１２６上には、半導体層１１８と重畳する領域に形成された第１の導電膜１２８が形成されている。
また、第１の導電膜１２８上には液晶層１３４が形成されており、液晶層１３４上に共通電極１５０が形成されている。先の実施の形態１においては、共通電極１５０は、第１の基板１０２側に形成する態様について説明したが、本実施の形態に示すように、第２の基板１１０側に設けても良い。
なお、第１の導電膜１２８は、共通電極１５０に与える電位と同電位とすることで、液晶層１３４の配向乱れを抑制することができる。また、第１の導電膜１２８に電位を与えることによって、トランジスタ３５０のバックチャネル側の電位を固定することができる。したがって、信頼性試験に伴う、バックチャネル側へ生じうる電荷の影響を緩和することができる。
また、図３（Ｂ）に示すトランジスタ４５０は、第１の基板１０２と、第１の基板１０２上に形成されたゲート電極１１６と、ゲート電極１１６上に形成されたゲート絶縁膜１１７と、ゲート絶縁膜１１７上に形成された半導体層１１８と、半導体層１１８上に形成されたソース電極１２０及びドレイン電極１２２と、を有する。
また、トランジスタ４５０上、より詳しくは、ゲート絶縁膜１１７、半導体層１１８、ソース電極１２０、及びドレイン電極１２２上に無機絶縁材料で形成された第１の絶縁膜１２４と、第１の絶縁膜１２４上に有機絶縁材料で形成された第２の絶縁膜１２６と、が形成されている。
さらに、トランジスタ４５０上の第２の絶縁膜１２６上には、半導体層１１８と重畳する領域に形成された第２の導電膜１４８が形成されている。
また、第２の導電膜１４８上には液晶層１３４が形成されており、液晶層１３４上に画素電極１３０が形成されている。先の実施の形態１においては、画素電極１３０は、第１の基板１０２側に形成する態様について説明したが、本実施の形態に示すように、第２の基板１１０側に設けても良い。
なお、第２の導電膜１４８は、コモン電位が与えられるため、液晶層１３４の配向の乱れを抑制することができる。なお、第２の導電膜１４８に電位を与えることによって、トランジスタ４５０のバックチャネル側の電位を固定することができる。したがって、信頼性試験に伴う、バックチャネル側へ生じうる電荷の影響を緩和することができる。
先の実施の形態１においては、第１の導電膜１２８と第２の導電膜１４８を第３の絶縁膜１３８を介して積層した構成について例示したが、本実施の形態に示すように、第１の導電膜１２８または第２の導電膜１４８のいずれか一方をゲートドライバ回路部１０６のトランジスタ上に設けても良い。
したがって、液晶素子の一方の電極である画素電極と、画素電極と対向して設けられ、液晶素子の他方の電極である共通電極と、画素電極または共通電極のうち少なくともいずれか一方と電気的に接続されたトランジスタと、を備えた表示装置において、トランジスタは、ゲート電極と、ゲート電極上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された半導体層と、半導体層上に形成されたソース電極及びドレイン電極と、を有し、トランジスタ上に無機材料で形成された第１の絶縁膜と、第１の絶縁膜上に有機材料で形成された第２の絶縁膜と、第２の絶縁膜上に形成され、且つ半導体層と重畳する領域に形成された導電膜と、を有し、導電膜が共通電極と同電位である表示装置とすることができる。
このように表示装置（とくに液晶ディスプレイ）のゲートドライバ回路部のトランジスタとしては、ドライバ回路部の電界が表示に影響を与えない構成とすることが望ましい。とくに、狭額縁化等でゲートドライバ回路部またはソースドライバ回路部の面積が縮小することで、ゲートドライバ回路部またはソースドライバ回路部上の電界が表示に影響を与えない構成とすることができる。
また、ゲートドライバ回路部のバックゲート電極として機能する第１の導電膜、及び／又は第２の導電膜は、画素部の画素電極及び／又は共通電極と同時に形成することが可能であるため、製造プロセスを簡略化させることができ好適である。
以上、本実施の形態に示す構成は、先の実施の形態に示す構成と適宜組み合わせて用いることができる。
１０２ 第１の基板
１０４ 画素部
１０６ ゲートドライバ回路部
１０８ ソースドライバ回路部
１１０ 第２の基板
１１２ シール材
１１３ ＦＰＣ端子部
１１４ ＦＰＣ
１１５ 電極
１１６ ゲート電極
１１７ ゲート絶縁膜
１１８ 半導体層
１２０ ソース電極
１２２ ドレイン電極
１２４ 第１の絶縁膜
１２６ 第２の絶縁膜
１２８ 第１の導電膜
１２９ 第１の導電膜
１３０ 画素電極
１３４ 液晶層
１３６ スペーサ
１３８ 第３の絶縁膜
１３９ 第３の絶縁膜
１４０ 第３の絶縁膜
１４８ 第２の導電膜
１４９ 第２の導電膜
１５０ 共通電極
２５０ 第１のトランジスタ
２５２ 第２のトランジスタ
２５４ 容量素子
２５６ 液晶素子
３５０ トランジスタ
４５０ トランジスタ

Claims (11)

  1. 駆動回路部を有する半導体装置において、
    前記駆動回路部は、
    ゲート電極と、
    前記ゲート電極上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成された半導体層と、
    前記半導体層上に形成されたソース電極及びドレイン電極と、を含むトランジスタと、
    前記トランジスタ上に無機材料で形成された第１の絶縁膜と、
    前記第１の絶縁膜上に有機材料で形成された第２の絶縁膜と、
    前記第２の絶縁膜上に形成され、且つ前記半導体層と重畳する領域に形成された第１の導電膜と、
    前記第１の導電膜上に無機材料で形成された第３の絶縁膜と、
    前記第３の絶縁膜上に形成され、且つ前記第１の導電膜と重畳する領域に形成された第２の導電膜と、を有し、
    前記第１の導電膜に与えられる第１の電位の絶対値が、前記第２の導電膜に与えられる第２の電位の絶対値よりも大きい
    ことを特徴とする半導体装置。
  2. 請求項１において、
    前記半導体装置は、前記駆動回路部によって信号が供給される画素部を有し、
    前記画素部は画素電極を有し、
    前記画素電極は、前記第１の導電膜と電気的に接続されていることを特徴とする半導体装置。
  3. 画素部と、前記画素部に信号を供給する駆動回路部とを有する半導体装置において、
    前記画素部及び前記駆動回路部それぞれは、
    ゲート電極と、
    前記ゲート電極上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成された半導体層と、
    前記半導体層上に形成されたソース電極及びドレイン電極と、を含むトランジスタと、
    前記トランジスタ上に無機材料で形成された第１の絶縁膜と、
    前記第１の絶縁膜上に有機材料で形成された第２の絶縁膜と、
    前記第２の絶縁膜上に形成され、且つ前記半導体層と重畳する領域に形成された第１の導電膜と、
    前記第１の導電膜上に無機材料で形成された第３の絶縁膜と、
    前記第３の絶縁膜上に形成され、且つ前記第１の導電膜と重畳する領域に形成された第２の導電膜と、を有し、
    前記第１の導電膜に与えられる第１の電位の絶対値が、前記第２の導電膜に与えられる第２の電位の絶対値よりも大きい
    ことを特徴とする半導体装置。
  4. 請求項３において、
    前記画素部は画素電極を有し、
    前記画素電極は、前記第１の導電膜と電気的に接続されていることを特徴とする半導体装置。
  5. 請求項２乃至４のいずれか一項において、
    前記画素部は共通電極を有し、
    前記共通電極は、前記第２の導電膜と電気的に接続されていることを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか一項において、
    前記第２の導電膜上に液晶層が形成されていることを特徴とする半導体装置。
  7. 請求項１乃至６のいずれか一項において、
    前記半導体層が酸化物半導体層であることを特徴とする半導体装置。
  8. 請求項７において、
    前記酸化物半導体層は、酸化インジウム、酸化スズ、及び酸化亜鉛の群から選択された少なくとも一つの酸化物を含む層であることを特徴とする半導体装置。
  9. 請求項７または８において、
    前記酸化物半導体層はＩｎ−Ｇａ−Ｚｎ系酸化物半導体層であることを特徴とする半導体装置。
  10. 請求項７乃至９のいずれか一項において、
    前記酸化物半導体層は、結晶部を含み、
    前記結晶部は、ｃ軸が前記酸化物半導体層の被形成面の法線ベクトルに平行な方向に揃うことを特徴とする半導体装置。
  11. 請求項１乃至１０のいずれか一項に記載の半導体装置を有することを特徴とする表示装置。
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