CN202948235U - 一种阵列基板、显示面板和显示装置 - Google Patents
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Abstract
本实用新型公开一种阵列基板、显示面板和显示装置，阵列基板包括：m行栅极线、n列数据线、TFT和m×n个像素电极；栅极线以成对方式排列成栅极线对；每行像素电极位于栅极线对中的两条栅极线之间；每条数据线分别逐行环绕各自对应的相邻两列的像素电极，每条数据线的环绕方式相同，且每条数据线在环绕每相邻两行的像素电极时的开口方向相反；每个TFT的源极分别与其在列方向上相邻的数据线相连，且相邻数据线的电压极性相反；奇数列像素电极和偶数列像素电极分别与与其相邻的栅线连接，每行像素电极中，奇数列和偶数列像素电极分别连接相同的栅极线，且奇数列与偶数列像素电极连接的栅极线不同。本实用新型能改善双栅结构因像素充电不足带来的显示异常。
Description
技术领域
本实用新型涉及显示领域，尤其涉及一种阵列基板、显示面板和显示装置。
背景技术
随着平板显示制造工艺和技术的成熟，双栅(Dual Gate)技术已越来越多的出现在新型产品上。然而，由于Dual Gate技术的阵列(array)基板是利用栅极线加倍，数据线减半的设计概念，因此会使得像素的充电时间因为栅极线加倍而减少了一半。充电时间的减少会造成像素充电不足，从而引发画面显示品质的不良。
此外，在现有的Dual Gate驱动方式中，由于上下两行像素间的电压极性不同，而且每个像素与其相邻像素的电压极性相反，因此，现有技术普遍采用公共电极(common)线电压不变，数据线电压变化的设计方案。这种设计使得在每一行像素扫描完成后，数据线都要迅速变化至相反极性。例如：在图1a-1d所示的Dual Gate结构的阵列基板中，横向实线表示栅极(Gate)线11，纵向实线表示数据(Data)线12；位于栅极线11和数据线12相交处的薄膜晶体管(TFT，Thin Film Transistor)14，其栅极与栅极线11相连，源极与数据线12相连，漏极与像素电极13相连。在为第一行的栅极线11(如图1a中的箭头所示)充电时，数据线12的电压极性为正，本行充电完成后，像素电极13的电压极性如图1a所示；在为第二行的栅极线11(如图1b中的箭头所示)充电时，数据线12的电压极性变为负，本行充电完成后，像素电极13的电压极性如图1b所示；在为第三行的栅极线11(如图1c中的箭头所示)充电时，数据线12的电压极性变为正，本行充电完成后，像素电极13的电压极性如图1c所示；依此类推，整个充电过程结束后，像素电极13的电压极性如图1d所示，即上下两行像素间的电压极性都不相同，而且每个像素与其相邻像素的电压极性相反，图1a-1d中的“+”表示正极性，“-”表示负极性。
由此可以看出，现有的Dual Gate驱动方式使得在每一行像素扫描完成后，数据线都要迅速变化至相反极性，因此像素的实际充电时间更短，而且带来了更高的功耗。
实用新型内容
有鉴于此，本实用新型的主要目的在于提供一种阵列基板、显示面板和显示装置，以解决现有Dual Gate结构存在的像素充电不足，Dual Gate驱动方式造成像素的实际充电时间更短，功耗更高的问题。
为达到上述目的，本实用新型的技术方案是这样实现的：
本实用新型提供了一种阵列基板，包括：m行栅极线、n列数据线、薄膜晶体管TFT和m×n个像素电极，m、n为正整数；所述栅极线以成对的方式排列成栅极线对；每行所述像素电极位于所述栅极线对中的两条栅极线之间；所述TFT的栅极连接所述栅极线，源极连接所述数据线，漏极连接所述像素电极；
每条数据线分别逐行环绕各自对应的相邻两列的像素电极，每条数据线的环绕方式相同，且每条数据线在环绕每相邻两行的像素电极时的开口方向相反；每个TFT的源极分别与其在列方向上相邻的数据线相连，且相邻数据线的电压极性相反；在每一行像素电极中，奇数列像素电极连接相同的栅极线，偶数列像素电极连接相同的栅极线，且奇数列像素电极连接的栅极线与偶数列像素电极连接的栅极线不同。
较佳的，与所述数据线在列方向上相邻、且与其连接的像素电极的电压极性相同。
较佳的，每条数据线在环绕奇数行的像素电极时的开口方向向左，环绕偶数行的像素电极时的开口方向向右。
较佳的，每条数据线在环绕奇数行的像素电极时的开口方向向右，环绕偶数行的像素电极时的开口方向向左。
较佳的，所述每条数据线的环绕形状为弓形。
本实用新型还提供了一种显示面板，包括上述的阵列基板。
本实用新型还提供了一种显示装置，包括上述的显示面板。
本实用新型所提供的一种阵列基板、显示面板和显示装置，其每条数据线分别逐行环绕各自对应的相邻两列的像素电极，每条数据线的环绕方式相同，且每条数据线在环绕每相邻两行的像素电极时的开口方向相反；每个TFT的源极分别与其在列方向上相邻的数据线相连，且相邻数据线的电压极性相反；在每一行像素电极中，奇数列像素电极和偶数列像素电极分别与与其相邻的栅线连接，奇数列像素电极连接相同的栅极线，偶数列像素电极连接相同的栅极线，且奇数列像素电极连接的栅极线与偶数列像素电极连接的栅极线不同。
本实用新型通过对Dual Gate结构中的数据线布局和连接方式的改进，在不影响开口率的情况下，能有效改善现有Dual Gate结构因像素充电不足带来的显示异常；本实用新型的Dual Gate驱动方式无需变化数据线的电压极性，从而延长了像素的实际充电时间，也降低了阵列基板的功耗。
附图说明
图1a为现有Dual Gate结构的阵列基板及其像素充电的示意图一；
图1b为现有Dual Gate结构的阵列基板及其像素充电的示意图二；
图1c为现有Dual Gate结构的阵列基板及其像素充电的示意图三；
图1d为现有Dual Gate结构的阵列基板及其像素充电的示意图四；
图2为本实用新型的一种阵列基板的结构及其像素充电的示意图一；
图2a为本实用新型的一种阵列基板的结构及其像素充电的示意图二；
图2b为本实用新型的一种阵列基板的结构及其像素充电的示意图三；
图2c为本实用新型的一种阵列基板的结构及其像素充电的示意图四；
图2d为本实用新型的一种阵列基板的结构及其像素充电的示意图五。
附图标记说明：
11栅极线
12数据线
13像素电极
14TFT
具体实施方式
下面结合附图和具体实施例对本实用新型的技术方案进一步详细阐述。
本实用新型的实施例所提供的一种阵列基板，其中的Dual Gate结构是对现有Dual Gate结构的改进。如图2所示，本实用新型的实施例所提供的一种阵列基板，采用Dual Gate的像素结构，该像素结构包括：m行栅极线11、n列数据线12、TFT 14和m×n个像素电极13，m表示行数，n表示列数，m、n为正整数；所述栅极线11以成对的方式排列成栅极线对；每行像素电极13位于栅极线对中的两条栅极线11之间；TFT 14的栅极连接栅极线11，源极连接数据线12，漏极连接像素电极13，TFT 14用于为像素电极13充电；其中，
每条数据线12分别逐行环绕各自对应的相邻两列的像素电极13，每条数据线12的环绕方式相同，且每条数据线12在环绕每相邻两行的像素电极13时的开口方向相反；每个TFT 14的源极分别与其在列方向上相邻的数据线12相连，且相邻数据线12的电压极性相反；在每一行像素电极中，奇数列像素电极和偶数列像素电极分别与与其相邻的栅线连接，奇数列像素电极连接相同的栅极线，偶数列像素电极连接相同的栅极线，且奇数列像素电极连接的栅极线与偶数列像素电极连接的栅极线不同。
在图2所示阵列基板的像素结构中，每条数据线12的环绕形状为弓形，且每条数据线12对像素电极13的环绕方式相同，即每条数据线12都以相同的方式逐行环绕各自对应的相邻两列的像素电极13。例如：从左至右，第1条数据线12逐行环绕其对应的第1、2列的像素电极13，第2条数据线12逐行环绕其对应的第3、4列的像素电极13；依此类推，第n条数据线12逐行环绕其对应的第2n-1、2n列的像素电极13。
需要说明的是，弓形的数据线布局形状只是本发明的一种实施例，在实际应用中，数据线的布局形状并不一定是弓形，也可能是不规则的布局形状；但无论何种布局形状，需要至少满足以下条件：
每条数据线分别逐行环绕各自对应的相邻两列的像素电极，每条数据线的环绕方式相同，且每条数据线在环绕每相邻两行的像素电极时的开口方向相反；每个TFT的源极分别与其在列方向上相邻的数据线相连，且相邻数据线的电压极性相反。
每条数据线12在环绕每相邻两行的像素电极13时的开口方向相反，可以是每条数据线在环绕奇数行的像素电极时的开口方向向左，环绕偶数行的像素电极时的开口方向向右，还可以是每条数据线在环绕奇数行的像素电极时的开口方向向右，环绕偶数行的像素电极时的开口方向向左。例如：从左至右，第1条数据线12在环绕其对应的第1、2列的像素电极13时，环绕第1行时的开口方向向左，环绕第2行时的开口方向向右，依此类推；第2条数据线在环绕其对应的第3、4列的像素电极13时，环绕第1行时的开口方向向左，环绕第2行时的开口方向向右，依此类推。也就是说，不仅每条数据线12在环绕每相邻两行的像素电极13时的开口方向相反，而且对于同一行的像素电极13来说，在第1行环绕的数据线12的开口方向都相同。具体可参见图2中所示的环绕方式。
另外，每个TFT 14的源极分别与其在列方向上相邻的数据线12相连，且相邻数据线12的电压极性相反；与数据线12在列方向上相邻、且与其连接的像素电极13的电压极性相同。具体可参见图2中所示。
基于本实用新型实施例的Dual Gate结构，其对应的驱动方式可参见图2a-2d。在为第一行像素电极13(如图2a中的箭头所示)充电时，数据线12的电压极性如图2a所示，本行充电完成后，像素电极13的电压极性如图2a所示；在为第二行像素电极13(如图2b中的箭头所示)充电时，数据线12的电压极性如图2b所示(即数据线12的电压极性不发生变化)，本行充电完成后，像素电极13的电压极性如图2b所示；在为第三行像素电极13(如图2c中的箭头所示)充电时，数据线12的电压极性如图2c所示(即数据线12的电压极性不发生变化)，本行充电完成后，像素电极13的电压极性如图2c所示；在为第四行像素电极13(如图2d中的箭头所示)充电时，数据线12的电压极性如图2d所示(即数据线12的电压极性不发生变化)，本行充电完成后，像素电极13的电压极性如图2d所示；依此类推，整个充电过程结束后，像素电极13的电压极性即如图2所示，即与数据线12在列方向上相邻的像素电极13的电压极性相同，且与数据线12的电压极性相反。图2a-2d中的“+”表示正极性，“-”表示负极性。
由此可以看出，本实用新型的实施例通过对Dual Gate结构中的数据线布局和连接方式的改进，在不影响开口率的情况下，能有效改善现有Dual Gate结构因像素充电不足带来的显示异常；本实用新型的Dual Gate驱动方式在像素扫描的从始至终都无需变化数据线的电压极性，从而延长了像素的实际充电时间，也降低了阵列基板的功耗。所谓开口率是指，彩膜基板和阵列基板的可透光区域占总显示区域的比例。
本实用新型还提供了一种显示面板，采用了本实用新型中所述的阵列基板。
本实用新型还提供了一种显示装置，采用了本实用新型所述的显示面板，其中该显示装置可以为，液晶显示器、液晶电视、OLED显示器、OLED电视和电子纸等显示装置。
下面对本实用新型的阵列基板的制作流程进行说明。即在正常的array工序时，仍然依次进行Gate、源极/漏极(S/D，Source/Drain)、钝化层(PVX)、氧化铟锡(ITO，Indium Tin Oxides)这几层的沉积和刻蚀。在掩膜(MASK)设计阶段，采用上述本实用新型实施例中的改进Dual Gate结构。
以上所述，仅为本实用新型的较佳实施例而已，并非用于限定本实用新型的保护范围。
Claims (7)
1.一种阵列基板，包括：m行栅极线、n列数据线、薄膜晶体管TFT和m×n个像素电极，m、n为正整数；所述栅极线以成对的方式排列成栅极线对；每行所述像素电极位于所述栅极线对中的两条栅极线之间；所述TFT的栅极连接所述栅极线，源极连接所述数据线，漏极连接所述像素电极；其特征在于，
每条数据线分别逐行环绕各自对应的相邻两列的像素电极，每条数据线的环绕方式相同，且每条数据线在环绕每相邻两行的像素电极时的开口方向相反；每个TFT的源极分别与其在列方向上相邻的数据线相连，且相邻数据线的电压极性相反；在每一行像素电极中，奇数列像素电极和偶数列像素电极分别与与其相邻的栅线连接，奇数列像素电极连接相同的栅极线，偶数列像素电极连接相同的栅极线，且奇数列像素电极连接的栅极线与偶数列像素电极连接的栅极线不同。
2.根据权利要求1所述阵列基板，其特征在于，与所述数据线在列方向上相邻、且与其连接的像素电极的电压极性相同。
3.根据权利要求1或2所述阵列基板，其特征在于，每条数据线在环绕奇数行的像素电极时的开口方向向左，环绕偶数行的像素电极时的开口方向向右。
4.根据权利要求1或2所述阵列基板，其特征在于，每条数据线在环绕奇数行的像素电极时的开口方向向右，环绕偶数行的像素电极时的开口方向向左。
5.根据权利要求1或2所述阵列基板，其特征在于，所述每条数据线的环绕形状为弓形。
6.一种显示面板，其特征在于，包括权利要求1至5任一项所述的阵列基板。
7.一种显示装置，其特征在于，包括权利要求6所述的显示面板。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: BEIJING BOE PHOTOELECTRICITY SCIENCE + TECHNOLOGY Effective date: 20150701 Owner name: JINGDONGFANG SCIENCE AND TECHNOLOGY GROUP CO., LTD Free format text: FORMER OWNER: BEIJING BOE PHOTOELECTRICITY SCIENCE + TECHNOLOGY CO., LTD. Effective date: 20150701 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20150701 Address after: 100015 Jiuxianqiao Road, Beijing, No. 10, No. Patentee after: BOE TECHNOLOGY GROUP Co.,Ltd. Patentee after: BEIJING BOE OPTOELECTRONICS TECHNOLOGY Co.,Ltd. Address before: 100176 Beijing city in Western Daxing District economic and Technological Development Zone, Road No. 8 Patentee before: BEIJING BOE OPTOELECTRONICS TECHNOLOGY Co.,Ltd. |
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| CX01 | Expiry of patent term |
Granted publication date: 20130522 |
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| CX01 | Expiry of patent term |