JP2008129374A - 液晶表示装置 - Google Patents

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Abstract

【課題】 スイッチング用薄膜トランジスタを静電気から保護するための静電気保護機能およびテスト機能を備えた液晶表示装置において、額縁面積を小さくする。
【解決手段】 走査ライン駆動用ドライバ搭載領域９内に、走査ライン用静電気保護兼テスト用薄膜トランジスタ１８、第１〜第３の走査ラインテスト用引き回し線１９〜２１および第１〜第３の走査ライン用テスト端子１５〜１７を設けると、これらを配置するためのそれ専用の配置領域が不要となり、それに応じて額縁面積を小さくすることができる。また、データライン駆動用ドライバ搭載領域１２内に、データライン用静電気保護兼テスト用薄膜トランジスタ２７、第１〜第４のデータラインテスト用引き回し線２８〜３１およびデータライン用テスト端子２３〜２６を設けると、これらを配置するためのそれ専用の配置領域が不要となり、それに応じて額縁面積を小さくすることができる。
【選択図】 図１

Description

この発明は液晶表示装置に関する。
従来のアクティブマトリックス型の液晶表示装置には、スイッチング用薄膜トランジスタの静電気に起因する特性シフトや絶縁破壊等の不良を防止するために、マトリクス状に設けられた複数の走査ラインと複数のデータラインとの各交点近傍に画素電極および該画素電極に接続されたスイッチング用薄膜トランジスタが設けられた表示領域の外側に、走査ライン用静電気保護ラインおよび該走査ライン用静電気保護ラインと各走査ラインとの間に設けられた走査ライン用静電気保護用薄膜トランジスタと、データライン用静電気保護ラインおよび該データライン用静電気保護ラインと各データラインとの間に設けられたデータライン用静電気保護用薄膜トランジスタとを設けたものがある（例えば、特許文献１参照）。
特開２００５−９３４５９号公報
しかしながら、上記従来の液晶表示装置では、表示領域の外側に走査ライン用静電気保護ラインおよび走査ライン用静電気保護用薄膜トランジスタとデータライン用静電気保護ラインおよびデータライン用静電気保護用薄膜トランジスタとを設けているので、これらの配置領域を確保するため、額縁面積が大きくなってしまうという問題があった。
また、従来のこのような液晶表示装置において、線欠陥等の検査を行なう場合には、表示領域の外側で走査ライン用静電気保護用薄膜トランジスタおよびデータライン用静電気保護用薄膜トランジスタの各配置領域の反対側にテスト端子を設けることが考えられる。その場合、走査ラインおよびデータラインを選択的に駆動するには、テスト端子と各走査ラインおよび各データラインとの間に走査ライン用テスト用薄膜トランジスタおよびデータライン用テスト用薄膜トランジスタを配置する必要があり、これらの配置領域を確保するため、額縁面積がより一層大きくなってしまうという問題がある。
そこで、この発明は、額縁面積を小さくすることができる液晶表示装置を提供することを目的とする。
請求項１に記載の発明は、基板上の表示領域に、マトリクス状に配置された複数の画素電極と、前記各画素電極に接続されたスイッチング用薄膜トランジスタと、前記各スイッチング用薄膜トランジスタに走査信号を供給するための走査ラインと、前記各スイッチング用薄膜トランジスタにデータ信号を供給するためのデータラインとが設けられ、前記基板上の前記表示領域の外側の走査ライン駆動用ドライバ搭載領域内に、前記走査ラインに接続された走査ライン用静電気保護兼テスト用スイッチング回路が設けられていることを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記走査ライン用静電気保護兼テスト用スイッチング回路は、一方のソース・ドレイン電極を前記各走査ラインに接続された走査ライン用静電気保護兼テスト用薄膜トランジスタと、前記各走査ライン用静電気保護兼テスト用薄膜トランジスタのゲート電極に第１の走査ラインテスト用引き回し線を介して接続された第１の走査ライン用テスト端子と、前記各走査ライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極に他の走査ラインテスト用引き回し線を介して接続された他の走査ライン用テスト端子とを有することを特徴とするものである。
請求項３に記載の発明は、請求項２に記載の発明において、前記走査ラインおよび前記走査ライン用静電気保護兼テスト用薄膜トランジスタの一方のソース・ドレイン電極は、前記基板上の前記走査ライン駆動用ドライバ搭載領域内に設けられた走査用出力端子に接続されていることを特徴とするものである。
請求項４に記載の発明は、請求項２に記載の発明において、前記他の走査ラインテスト用引き回し線は第２、第３の走査ラインテスト用引き回し線からなり、前記他の走査ライン用テスト端子は第２、第３の走査ライン用テスト端子からなり、前記走査ラインのうち一方側から数えて奇数番目の走査ラインはそれに対応する前記走査ライン用静電気保護兼テスト用薄膜トランジスタおよび前記第２の走査ラインテスト用引き回し線を介して前記第２の走査ライン用テスト端子に接続され、前記走査ラインのうち一方側から数えて偶数番目の走査ラインはそれに対応する前記走査ライン用静電気保護兼テスト用薄膜トランジスタおよび前記第３の走査ラインテスト用引き回し線を介して前記第２の走査ライン用テスト端子に接続されていることを特徴とするものである。
請求項５に記載の発明は、請求項４に記載の発明において、前記第２、第３の走査ラインテスト用引き回し線は同一の層上に互いに交差しないように配置されていることを特徴とするものである。
請求項６に記載の発明は、請求項３に記載の発明において、すべての前記走査ライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極は１つの前記走査ラインテスト用引き回し線を介して１つの前記走査ライン用テスト端子に接続されていることを特徴とするものである。
請求項７に記載の発明は、請求項２に記載の発明において、前記基板上の前記走査ライン駆動用ドライバ搭載領域上に走査ライン駆動用ドライバが搭載され、実駆動中に、前記走査ライン駆動用ドライバから前記第１の走査ライン用テスト端子に電圧Ｖｇｌが供給されるようになっていることを特徴とするものである。
請求項８に記載の発明は、請求項１に記載の発明において、前記基板上の前記表示領域の外側のデータライン駆動用ドライバ搭載領域内に、前記データラインに接続されたデータライン用静電気保護兼テスト用スイッチング回路が設けられていることを特徴とするものである。
請求項９に記載の発明は、基板上の表示領域に、マトリクス状に配置された複数の画素電極と、前記各画素電極に接続されたスイッチング用薄膜トランジスタと、前記各スイッチング用薄膜トランジスタに走査信号を供給するための走査ラインと、前記各スイッチング用薄膜トランジスタにデータ信号を供給するためのデータラインとが設けられ、前記基板上の前記表示領域の外側のデータライン駆動用ドライバ搭載領域内に、前記データラインに接続されたデータライン用静電気保護兼テスト用スイッチング回路が設けられていることを特徴とするものである。
請求項１０に記載の発明は、請求項８または９に記載の発明において、前記データライン用静電気保護兼テスト用スイッチング回路は、一方のソース・ドレイン電極を前記各データラインに接続されたデータライン用静電気保護兼テスト用薄膜トランジスタと、前記各データライン用静電気保護兼テスト用薄膜トランジスタのゲート電極に第１のデータラインテスト用引き回し線を介して接続された第１のデータライン用テスト端子と、前記各データライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極に他のデータラインテスト用引き回し線を介して接続された他のデータライン用テスト端子とを有することを特徴とするものである。
請求項１１に記載の発明は、請求項１０に記載の発明において、前記データラインおよび前記データライン用静電気保護兼テスト用薄膜トランジスタの一方のソース・ドレイン電極は、前記基板上の前記データライン駆動用ドライバ搭載領域内に設けられたデータ用出力端子に接続されていることを特徴とするものである。
請求項１２に記載の発明は、請求項１０に記載の発明において、前記他のデータラインテスト用引き回し線は第２〜第４のデータラインテスト用引き回し線からなり、前記他のデータライン用テスト端子は第２〜第４のデータライン用テスト端子からなり、前記データラインのうち第１の色表示用のデータラインはそれに対応する前記データライン用静電気保護兼テスト用薄膜トランジスタおよび前記第２のデータラインテスト用引き回し線を介して前記第２のデータライン用テスト端子に接続され、前記データラインのうち第２の色表示用のデータラインはそれに対応する前記データライン用静電気保護兼テスト用薄膜トランジスタおよび前記第３のデータラインテスト用引き回し線を介して前記第３のデータライン用テスト端子に接続され、前記データラインのうち第３の色表示用のデータラインはそれに対応する前記データライン用静電気保護兼テスト用薄膜トランジスタおよび前記第４のデータラインテスト用引き回し線を介して前記第４のデータライン用テスト端子に接続されていることを特徴とするものである。
請求項１３に記載の発明は、請求項１０に記載の発明において、すべての前記データライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極は１つの前記データラインテスト用引き回し線を介して１つの前記データライン用テスト端子に接続されていることを特徴とするものである。
請求項１４に記載の発明は、請求項１０に記載の発明において、前記基板上の前記データライン駆動用ドライバ搭載領域上にデータライン駆動用ドライバが搭載され、実駆動中に、前記データライン駆動用ドライバから前記第１のデータライン用テスト端子に電圧Ｖｇｌが供給されるようになっていることを特徴とするものである。
請求項１に記載の発明によれば、基板上の表示領域の外側の走査ライン駆動用ドライバ搭載領域内に走査ライン用静電気保護兼テスト用スイッチング回路を設けているので、走査ライン用静電気保護兼テスト用スイッチング回路を配置するためのそれ専用の配置領域が不要となり、それに応じて額縁面積を小さくすることができる。
請求項９に記載の発明によれば、基板上の表示領域の外側のデータライン駆動用ドライバ搭載領域内にデータライン用静電気保護兼テスト用スイッチング回路を設けているので、データライン用静電気保護兼テスト用スイッチング回路を配置するためのそれ専用の配置領域が不要となり、それに応じて額縁面積を小さくすることができる。
（第１実施形態）
図１はこの発明の第１実施形態としての液晶表示装置の要部の等価回路的平面図を示す。この液晶表示装置は、アクティブ基板１と該アクティブ基板１の上方に位置する対向基板２とがほぼ方形枠状のシール材（図示せず）を介して貼り合わされ、シール材の内側における両基板１、２間に液晶（図示せず）が封入されたものからなっている。この場合、アクティブ基板１の下辺部は対向基板２から突出されている。以下、この突出された部分を突出部１ａという。また、図１において一点鎖線で囲まれた方形状の領域は表示領域３となっている。
アクティブ基板１上の表示領域３には、マトリックス状に配置された複数の赤、緑、青の各色表示用の画素電極４Ｒ、４Ｇ、４Ｂと、各画素電極４Ｒ、４Ｇ、４Ｂに接続された一方のソース・ドレイン電極を有するスイッチング用薄膜トランジスタ５と、行方向に延ばされ、各スイッチング用薄膜トランジスタ５のゲート電極に走査信号を供給するための走査ライン６と、各スイッチング用薄膜トランジスタ５の他方のソース・ドレイン電極にデータ信号を供給するためのデータライン７とが設けられている。
ここで、図１において、画素電極４Ｒ、４Ｇ、４Ｂは僅かに４個×６個だけ図示しているのは図面の明確化のためであり、実際には数百個×数百個もしくはそれ以上の個数が配列されている。この場合、赤色表示用の画素電極４Ｒは第（１＋３ｎ）列（ｎは０を含む正の整数）に配置され、緑色表示用の画素電極４Ｇは第（２＋３ｎ）列に配置され、青色表示用の画素電極４Ｂは第（３＋３ｎ）列に配置されている。
走査ライン６の右端部は、表示領域３の右側および下側に設けられた走査用引き回し線８を介して、アクティブ基板１の突出部１ａ上の右側の点線で示す走査ライン駆動用ドライバ搭載領域９内の上側に設けられた走査用出力端子１０に接続されている。データライン７の下端部は、表示領域３の下側に設けられたデータ用引き回し線１１を介して、アクティブ基板１の突出部１ａ上の左側の点線で示すデータライン駆動用ドライバ搭載領域１２内の上側に設けられたデータ用出力端子１３に接続されている。
走査ライン駆動用ドライバ搭載領域９内には走査ライン用静電気保護兼テスト用スイッチング回路１４が設けられている。すなわち、走査ライン駆動用ドライバ搭載領域９内の左側には第１〜第３の走査ライン用テスト端子１５〜１７が設けられている。走査ライン駆動用ドライバ搭載領域９内において各走査用出力端子１０の下側には走査ライン用静電気保護兼テスト用薄膜トランジスタ１８が設けられている。走査ライン用静電気保護兼テスト用薄膜トランジスタ１８の一方のソース・ドレイン電極はその上側の走査用出力端子１０に接続されている。走査ライン用静電気保護兼テスト用薄膜トランジスタ１８のゲート電極は第１の走査ラインテスト用引き回し線１９を介して第１の走査ライン用テスト端子１５に接続されている。
図１において左側から数えて奇数番目の走査ライン用静電気保護兼テスト用薄膜トランジスタ１８の他方のソース・ドレイン電極は第２の走査ラインテスト用引き回し線２０を介して第２の走査ライン用テスト端子１６に接続されている。左側から数えて偶数番目の走査ライン用静電気保護兼テスト用薄膜トランジスタ１８の他方のソース・ドレイン電極は第３の走査ラインテスト用引き回し線２１を介して第３の走査ライン用テスト端子１７に接続されている。
データライン駆動用ドライバ搭載領域１２内にはデータライン用静電気保護兼テスト用スイッチング回路２２が設けられている。すなわち、データライン駆動用ドライバ搭載領域１２内の左側には第１〜第４のデータライン用テスト端子２３〜２６が設けられている。データライン駆動用ドライバ搭載領域１２内において各データ用出力端子１３の下側にはデータライン用静電気保護兼テスト用薄膜トランジスタ２７が設けられている。データライン用静電気保護兼テスト用薄膜トランジスタ２７の一方のソース・ドレイン電極はその上側のデータ用出力端子１３に接続されている。データライン用静電気保護兼テスト用薄膜トランジスタ２７のゲート電極は第１のデータラインテスト用引き回し線２８を介して第１のデータライン用テスト端子２３に接続されている。
図１において左側から数えて（１＋３ｎ）番目のデータライン用静電気保護兼テスト用薄膜トランジスタ２７の他方のソース・ドレイン電極は第２のデータラインテスト用引き回し線２９を介して第２のデータライン用テスト端子２４に接続されている。左側から数えて（２＋３ｎ）番目のデータライン用静電気保護兼テスト用薄膜トランジスタ２７の他方のソース・ドレイン電極は第３のデータラインテスト用引き回し線３０を介して第３のデータライン用テスト端子２５に接続されている。左側から数えて（３＋３ｎ）番目のデータライン用静電気保護兼テスト用薄膜トランジスタ２７の他方のソース・ドレイン電極は第４のデータラインテスト用引き回し線３１を介して第４のデータライン用テスト端子２６に接続されている。
走査ライン駆動用ドライバ搭載領域９内の下側には走査用入力端子３２が設けられている。走査用入力端子３２は、その下側に設けられた走査用引き回し線３３を介して、その下側に設けられた走査用外部接続端子３４に接続されている。データライン駆動用ドライバ搭載領域１２内の下側にはデータ用入力端子３５が設けられている。データ用入力端子３５は、その下側に設けられたデータ用引き回し線３６を介して、その下側に設けられたがデータ用外部接続端子３７に接続されている。
なお、図面の明確化のために、図示は省略しているが、走査ライン駆動用ドライバ搭載領域９上には走査ライン駆動回路部を内蔵する走査ライン駆動用ドライバ（チップ）が搭載され、走査ライン駆動用ドライバの外部電極は走査用出力端子１０、第１〜第３の走査ライン用テスト端子１５〜１７および走査用入力端子３２にＣＯＧ（Chip On Glass）法によりボンディングされている。ボンディング方法は半田付けによる方法でもよいし、異方性導電接着材による方法でもよい。
また、データライン駆動用ドライバ搭載領域１２上にはデータライン駆動回路部を内蔵するデータライン駆動用ドライバが搭載され、データライン駆動用ドライバの外部電極はデータ用出力端子１３、第１〜第４のデータライン用テスト端子２３〜２６およびデータ用入力端子３５にＣＯＧ法によりボンディングされている。この場合も、ボンディング方法は半田付けによる方法でもよいし、異方性導電接着材による方法でもよい。
次に、この液晶表示装置の一部の具体的な構造について説明する。まず、図２は図１に示すスイッチング用薄膜トランジスタ５および画素電極４（４Ｒ、４Ｇ、４Ｂ）の部分の断面図を示す。ガラス等からなるアクティブ基板１の上面の所定の箇所にはクロム等からなるゲート電極４１、該ゲート電極４１に接続された走査ライン６および該走査ライン６に接続された走査用引き回し線８（図１参照）が設けられている。
ゲート電極４１および走査ライン６等を含むアクティブ基板１の上面には窒化シリコンからなるゲート絶縁膜４２が設けられている。ゲート電極４１上におけるゲート絶縁膜４２の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜４３が設けられている。半導体薄膜４３の上面ほぼ中央部には窒化シリコンからなるチャネル保護膜４４が設けられている。
チャネル保護膜４４の上面両側およびその両側における半導体薄膜４３の上面にはｎ型アモルファスシリコンからなるオーミックコンタクト層４５、４６が設けられている。一方のオーミックコンタクト層４５の上面およびその近傍のゲート絶縁膜４２の上面の所定の箇所にはクロム等からなる一方のソース・ドレイン電極４７が設けられている。他方のオーミックコンタクト層４６の上面およびゲート絶縁膜４２の上面の所定の箇所にはクロム等からなる他方のソース・ドレイン電極４８、該他方のソース・ドレイン電極４８に接続されたデータライン７および該データライン７に接続されたデータ用引き回し線１１（図１参照）が設けられている。
ここで、スイッチング用薄膜トランジスタ５は、ゲート電極４１、ゲート絶縁膜４２、半導体薄膜４３、チャネル保護膜４４、オーミックコンタクト層４５、４６およびソース・ドレイン電極４７、４８により構成されている。
スイッチング用薄膜トランジスタ５およびデータライン７等を含むゲート絶縁膜４２の上面には窒化シリコンからなるオーバーコート膜４９が設けられている。オーバーコート膜４９の上面の所定の箇所にはＩＴＯ等の透明導電材料からなる画素電極４が設けられている。画素電極４は、オーバーコート膜４９の所定の箇所に設けられたコンタクトホール５０を介して一方のソース・ドレイン電極４７に接続されている。
次に、図３は図１に示す走査ライン駆動用ドライバ搭載領域９内の左側から数えて奇数番目の走査用出力端子１０およびそれに接続された走査ライン用静電気保護兼テスト用薄膜トランジスタ１８等の部分の断面図を示す。走査ライン用静電気保護兼テスト用薄膜トランジスタ１８は、図２に示すスイッチング用薄膜トランジスタ５とほぼ同じ構造であり、ゲート電極４１、ゲート絶縁膜４２、半導体薄膜４３、チャネル保護膜４４、オーミックコンタクト層４５、４６およびソース・ドレイン電極４７、４８からなっている。
走査用出力端子１０は、アクティブ基板１の上面に設けられたクロム等からなる下層金属層１０ａと、ゲート絶縁膜４２に設けられたコンタクトホール５１を介して露出された下層金属層１０ａの上面およびその周囲におけるゲート絶縁膜４２の上面に設けられたクロム等からなる上層金属層１０ｂとの２層構造となっており、オーバーコート膜４９に設けられた開口部５２を介して露出されている。
第１の走査ライン用テスト端子１５は、アクティブ基板１の上面に設けられたクロム等の金属層からなり、ゲート絶縁膜４２およぴオーバーコート膜４９に設けられた開口部５３、５４を介して露出されている。第２の走査ライン用テスト端子１６は、アクティブ基板１の上面に設けられたクロム等の金属層からなり、ゲート絶縁膜４２およぴオーバーコート膜４９に設けられた開口部５５、５６を介して露出されている。
第２の走査ラインテスト用引き回し線２０は、アクティブ基板１の上面に設けられたクロム等からなる下層引き回し線２０ａ（図１において行方向に延びる線）と、ゲート絶縁膜４２の上面に設けられたクロム等からなる上層引き回し線２０ｂ（図１において列方向に延びる線）とからなり、上層引き回し線２０ｂの一端部はゲート絶縁膜４２に設けられたコンタクトホール５７を介して下層引き回し線２０ａに接続されている。
そして、走査用出力端子１０の下層金属層１０ｂは、アクティブ基板１の上面に設けられたクロム等からなる走査用引き回し線８に接続されている。走査ライン用静電気保護兼テスト用薄膜トランジスタ１８のゲート電極４１は、アクティブ基板１の上面に設けられたクロム等からなる第１の走査ラインテスト用引き回し線１９を介して第１の走査ライン用テスト端子１５に接続され、一方のソース・ドレイン電極４７は走査用出力端子１０の上層金属層１０ｂに接続され、他方のソース・ドレイン電極４８は上層引き回し線２０ｂおよび下層引き回し線２０ａからなる第２の走査ラインテスト用引き回し線２０を介して第２の走査ライン用テスト端子１６に接続されている。
次に、図４は図１に示す走査ライン駆動用ドライバ搭載領域９内の左側から数えて偶数番目の走査用出力端子１０およびそれに接続された走査ライン用静電気保護兼テスト用薄膜トランジスタ１８等の部分の断面図を示す。図４において、図３に示す場合と異なる点についてのみ説明すると、第３の走査ライン用テスト端子１７は、ゲート絶縁膜４２の上面に設けられたクロム等の金属層からなっている。そして、走査ライン用静電気保護兼テスト用薄膜トランジスタ１８の他方のソース・ドレイン電極４８は、ゲート絶縁膜４２の上面に設けられたクロム等からなる第３の走査ラインテスト用引き回し線２１を介して第３の走査ライン用テスト端子１７に接続されている。
この場合、第３の走査ラインテスト用引き回し線２１は、図１において行方向に延びる部分２１ａも列方向に延びる部分２１ｂも、ゲート絶縁膜４２の直上に形成されており、この中、列方向に延びる部分２１ｂは第２の走査ラインテスト用引き回し線２０のうち図１において行方向に延びる部分（下層引き回し線２０ａ）と交差するが、その間にゲート絶縁膜４２が介在されているため、ショートすることはない。
次に、図５は図１に示すデータライン駆動用ドライバ搭載領域１２内の左側から数えて（１＋３ｎ）番目のデータ用出力端子１３およびそれに接続されたデータライン用静電気保護兼テスト用薄膜トランジスタ２７等の部分の断面図を示す。データライン用静電気保護兼テスト用薄膜トランジスタ２７は、図２に示すスイッチング用薄膜トランジスタ５とほぼ同じ構造であり、ゲート電極４１、ゲート絶縁膜４２、半導体薄膜４３、チャネル保護膜４４、オーミックコンタクト層４５、４６およびソース・ドレイン電極４７、４８からなっている。
データ用出力端子１３は、ゲート絶縁膜４２の上面に設けられたクロム等の金属層からなり、オーバーコート膜４９に設けられた開口部６１を介して露出されている。第１のデータライン用テスト端子２３は、アクティブ基板１の上面に設けられたクロム等の金属層からなり、ゲート絶縁膜４２およぴオーバーコート膜４９に設けられた開口部６２、６３を介して露出されている。第２のデータライン用テスト端子２４は、アクティブ基板１の上面に設けられたクロム等の金属層からなり、ゲート絶縁膜４２およぴオーバーコート膜４９に設けられた開口部６４、６５を介して露出されている。
第２のデータラインテスト用引き回し線２９は、アクティブ基板１の上面に設けられたクロム等からなる下層引き回し線２９ａ（図１において行方向に延びる線）と、ゲート絶縁膜４２の上面に設けられたクロム等からなる上層引き回し線２９ｂ（図１において列方向に延びる線）とからなり、上層引き回し線２９ｂの一端部はゲート絶縁膜４２に設けられたコンタクトホール６６を介して下層引き回し線２９ａに接続されている。
そして、データ用出力端子１３は、アクティブ基板１の上面に設けられたクロム等からなるデータ用引き回し線１１に接続されている。データライン用静電気保護兼テスト用薄膜トランジスタ２７のゲート電極４１は、アクティブ基板１の上面に設けられたクロム等からなる第１のデータラインテスト用引き回し線２８を介して第１のデータライン用テスト端子２３に接続され、一方のソース・ドレイン電極４７はデータ用出力端子１３に接続され、他方のソース・ドレイン電極４８は上層引き回し線２９ｂおよび下層引き回し線２９ａからなる第２のデータラインテスト用引き回し線２９を介して第２のデータライン用テスト端子２４に接続されている。
次に、図６は図１に示すデータライン駆動用ドライバ搭載領域１２内の左側から数えて（２＋３ｎ）番目のデータ用出力端子１３およびそれに接続されたデータライン用静電気保護兼テスト用薄膜トランジスタ２７等の部分の断面図を示す。図６において、図５に示す場合と異なる点についてのみ説明すると、第３のデータラインライン用テスト端子２５は、アクティブ基板１の上面に設けられたクロム等の金属層からなり、ゲート絶縁膜４２およぴオーバーコート膜４９に設けられた開口部６７、６８を介して露出されている。
第３のデータラインテスト用引き回し線３０は、アクティブ基板１の上面に設けられたクロム等からなる下層引き回し線３０ａ（図１において行方向に延びる線）と、ゲート絶縁膜４２の上面に設けられたクロム等からなる上層引き回し線３０ｂ（図１において列方向に延びる線）とからなり、上層引き回し線３０ｂの一端部はゲート絶縁膜４２に設けられたコンタクトホール６９を介して下層引き回し線３０ａに接続されている。
そして、データライン用静電気保護兼テスト用薄膜トランジスタ２７の他方のソース・ドレイン電極４８は上層引き回し線３０ｂおよび下層引き回し線３０ａからなる第３のデータラインテスト用引き回し線３０を介して第３のデータライン用テスト端子２５に接続されている。この場合、第３のデータラインテスト用引き回し線３０のうち図１において列方向に延びる部分（上層引き回し線３０ｂ）は、第２のデータラインテスト用引き回し線２９のうち図１において行方向に延びる部分（下層引き回し線２９ａ）と交差するが、その間にゲート絶縁膜４２が介在されているため、ショートすることはない。。
次に、図７は図１に示すデータライン駆動用ドライバ搭載領域１２内の左側から数えて（３＋３ｎ）番目のデータ用出力端子１３およびそれに接続されたデータライン用静電気保護兼テスト用薄膜トランジスタ２７等の部分の断面図を示す。図７において、図５に示す場合と異なる点についてのみ説明すると、第４のデータラインライン用テスト端子２６は、ゲート絶縁膜４２の上面に設けられたクロム等の金属層からなり、オーバーコート膜４９に設けられた開口部７０を介して露出されている。第４のデータラインテスト用引き回し線３１は、ゲート絶縁膜４２の上面に設けられたクロム等の金属層からなっている。
そして、データライン用静電気保護兼テスト用薄膜トランジスタ２７の他方のソース・ドレイン電極４８は、第４のデータラインテスト用引き回し線３１を介して第４のデータライン用テスト端子２６に接続されている。この場合、第４のデータラインテスト用引き回し線３１のうち図１において列方向に延びる部分３１ｂは、第２のデータラインテスト用引き回し線２９のうち図１において行方向に延びる部分（下層引き回し線２９ａ）および第３のデータラインテスト用引き回し線３０のうち図１において行方向に延びる部分（下層引き回し線３０ａ）と交差するが、その間にゲート絶縁膜４２が介在されているため、ショートすることはない。。
次に、上記構成の液晶表示装置において、アクティブ基板１の製造工程中における静電気保護動作について説明する。この場合、スイッチング用薄膜トランジスタ５の静電気による不良は、正の静電気が侵入した場合のみであるため、静電気が正の場合について説明する。また、アクティブ基板１の製造工程中においては、第１の走査ライン用テスト端子１５および第１のデータライン用テスト端子２３にはテスト用プローブ（図示せず）が接触されていないため、走査ライン用静電気保護兼テスト用薄膜トランジスタ１８およびデータライン用静電気保護兼テスト用薄膜トランジスタ２７のゲート電極はフローティングゲートとなっている。
さて、図１において下側から数えて奇数番目の走査ライン６1+2nのうちある１本の走査ライン６1に外部から何らかの理由により正の静電気が侵入したとする。すると、当該走査ライン６1に走査用引き回し線８および走査用出力端子１０を介して接続された走査ライン用静電気保護兼テスト用薄膜トランジスタ１８がオン状態となり、当該走査ライン６1から電流がそれに接続された走査ライン用静電気保護兼テスト用薄膜トランジスタ１８を介して第２の走査ラインテスト用引き回し線２０に流れ、第２の走査ラインテスト用引き回し線２０が高電位となる。
第２の走査ラインテスト用引き回し線２０が高電位になると、図１において下側から数えて奇数番目の走査ライン６1+2nのうち他のすべての走査ライン６1+2nに接続された走査ライン用静電気保護兼テスト用薄膜トランジスタ１８が導通状態となり、第２の走査ラインテスト用引き回し線２０から電流が走査ライン用静電気保護兼テスト用薄膜トランジスタ１８を介して他のすべての走査ライン６1+2nに流れ、図１において下側から数えて奇数番目の走査ライン６1+2nのすべてが同電位となる。これにより、奇数番目の走査ライン６1+2nに接続された各スイッチング用薄膜トランジスタ５に印加される電荷が緩和され、各スイッチング用薄膜トランジスタ５および各絶縁膜の特性変動や破壊を防止することができる。
図１において下側から数えて偶数番目の走査ライン６2+2nのうちある１本の走査ライン６2に外部から何らかの理由により正の静電気が侵入した場合には、上記と同様の静電気保護動作により、第３の走査ラインテスト用引き回し線２１が高電位になり、図１において下側から数えて偶数番目の走査ライン６2+2nのすべてが同電位となる。これにより、奇数番目の走査ライン６2+2nに接続された各スイッチング用薄膜トランジスタ５に印加される電荷が緩和されろ。かくして、走査ライン６に外部から何らかの理由により正の静電気が侵入しても、スイッチング用薄膜トランジスタ５および各絶縁膜の静電気に起因する特性変動や破壊等の不良が防止される。
一方、図１において左側から数えて（１＋３ｎ）番目の赤色表示用のデータライン７1+3nのうちある１本のデータライン７1に外部から何らかの理由により正の静電気が侵入したとする。すると、当該データライン７1に接続されたデータライン用静電気保護兼テスト用薄膜トランジスタ２７が導通状態となり、当該データライン７1から電流がそれに接続されたデータライン用静電気保護兼テスト用薄膜トランジスタ２７を介して第２のデータラインテスト用引き回し線２９に流れ、第２のデータラインテスト用引き回し線２９が高電位となる。
第２のデータラインテスト用引き回し線２９が高電位になると、赤色表示用のデータライン７のうち他のすべてのデータライン７７1+3nに接続されたデータライン用静電気保護兼テスト用薄膜トランジスタ２７が導通状態となり、第２のデータラインテスト用引き回し線２９から電流がデータライン用静電気保護兼テスト用薄膜トランジスタ２７を介して当該残りのデータライン７７1+3nに流れ、赤色表示用のデータライン７７1+3nのすべてが同電位となる。
図１において左側から数えて（２＋３ｎ）番目（または（３＋３ｎ）番目）の緑色表示用（または青色表示用）のデータライン７2+3n（７3+3n）のうちある１本のデータライン７2（７3）に外部から何らかの理由により正の静電気が侵入した場合には、上記と同様の静電気保護動作により、第３のデータラインテスト用引き回し線３０（または第４のデータラインテスト用引き回し線３１）が高電位になり、緑色表示用（または青色表示用）のデータライン７のすべてが同電位となる。かくして、データライン７2+3n（７3+3n）に外部から何らかの理由により正の静電気が侵入しても、スイッチング用薄膜トランジスタ５および各絶縁膜の静電気に起因する特性変動や破壊等の不良が防止される。
次に、上記構成の液晶表示装置の点灯検査方法について説明する。まず、すべてのテスト端子１５〜１７、２３〜２６に検査装置に接続されたテスト用プローブ（図示せず）を接触させる。そして、第１に、例えば、第２の走査ライン用テスト端子１６に駆動電圧を供給し、且つ、第２〜第４のデータライン用テスト端子２４〜２６に駆動電圧を供給した状態において、第１の走査ライン用テスト端子１５および第１のデータライン用テスト端子２３にゲート電圧を供給すると、図１において、下側から数えて奇数番目の行の画素電極４Ｒ、４Ｇ、４Ｂに対応する画素が点灯する。このとき、相隣接する走査ライン６間でショートが発生している場合には、このショートが発生している部分に対応する下側から数えて偶数番目の行の画素電極４Ｒ、４Ｇ、４Ｂに対応する画素が点灯し、相隣接する走査ライン６間のショート不良が検出される。また、このとき、下側から数えて偶数番目のある行の画素電極４Ｒ、４Ｇ、４Ｂの少なくとも一部が点灯しない場合には、これに対応する走査ライン６が断線していることになり、走査ライン６の断線不良が検出される。同様に、駆動電圧を第２の走査ライン用テスト端子１６に供給せずに、第２の走査ライン用テスト端子１７に供給することにより、下側から数えて偶数番目の行が相隣接する走査ライン６とショートしているか否か、および下側から数えて偶数番目の行の走査ライン６が断線しているか否かを検出することができる。
第２に、例えば、第１、第２の走査ライン用テスト端子１６、１７に駆動電圧を供給し、且つ、第２のデータライン用テスト端子２４に駆動電圧を供給した状態において、第１の走査ライン用テスト端子１５および第１のデータライン用テスト端子２３にゲート電圧を供給すると、すべての赤色表示用の画素電極４Ｒに対応する画素が点灯する。このとき、相隣接するデータライン７間でショートが発生している場合には、このショートが発生している部分に対応する緑色表示用の画素電極４Ｇあるいは青色表示用の４Ｂに対応する画素が点灯し、相隣接するデータライン７間のショート不良が検出される。また、このとき、ある列の赤色表示用の画素電極４Ｒの少なくとも一部が点灯しない場合には、これに対応するデータライン７1+3nが断線していることになり、データライン７1+3nの断線不良が検出される。緑色表示用の画素電極４Ｇおよび青色表示用の画素電極４Ｂについても、駆動電圧を第２のデータライン用テスト端子２４に供給せずに、第２のデータライン用テスト端子２５または２６に供給することにより、赤色表示用の画素電極４Ｒと同様に相隣接のデータライン間７のショートおよび当該表示色の表示用の画素電極４が接続されたデータライン７2+3nまたは７3+3nの断線不良を検出することができる。
ところで、この液晶表示装置では、図１に示すように、アクティブ基板１上の表示領域３の外側の突出部１ａ上の走査ライン駆動用ドライバ搭載領域９内に、走査ライン用静電気保護兼テスト用スイッチング回路１４、すなわち、走査ライン用静電気保護兼テスト用薄膜トランジスタ１８、第１〜第３の走査ラインテスト用引き回し線１９〜２１および第１〜第３の走査ライン用テスト端子１５〜１７を設けているので、これらを配置するためのそれ専用の配置領域が不要となり、それに応じて額縁面積を小さくすることができる。
また、この液晶表示装置では、図１に示すように、アクティブ基板上１の表示領域３の外側の突出部１ａ上のデータライン駆動用ドライバ搭載領域１２内に、データライン用静電気保護兼テスト用スイッチング回路２２、すなわち、データライン用静電気保護兼テスト用薄膜トランジスタ２７、第１〜第４のデータラインテスト用引き回し線２８〜３１および第１〜第４のデータライン用テスト端子２３〜２６を設けているので、これらを配置するためのそれ専用の配置領域が不要となり、それに応じて額縁面積を小さくすることができる。
次に、この液晶表示装置において、走査ライン駆動用ドライバ搭載領域９上に走査ライン駆動用ドライバ（図示せず）を搭載し、データライン駆動用ドライバ搭載領域１２上にデータライン駆動用ドライバ（図示せず）を、フェースダウン・ボンディング等適宜な方法によりＣＯＧ実装し、実駆動を行なう場合の一部について説明する。この場合、走査ライン駆動用ドライバの外部電極は、半田、異方導電性材料、金属共晶等適宜な接続材料により、それぞれ、対応する走査用出力端子１０、第１〜第３の走査ライン用テスト端子１５〜１７および走査用入力端子３２に接続され、データライン駆動用ドライバの外部電極は、それぞれ、対応するデータ用出力端子１３、第１〜第４のデータライン用テスト端子２３〜２６およびデータ用入力端子３５に接続されている。
そして、非選択状態の走査ライン６に走査ライン駆動用ドライバから走査用出力端子１０を介して電圧Ｖｇｌ（例えば、Ｖｇｌ＝−２０〜−１５Ｖ）が供給されている場合には、第１の走査ライン用テスト端子１５にも走査ライン駆動用ドライバから電圧Ｖｇｌが供給され、すべての走査ライン用静電気保護兼テスト用薄膜トランジスタ１８はオフ状態に保持されている。また、第２、第３の走査ライン用テスト端子１６、１７にも走査ライン駆動用ドライバから電圧Ｖｇｌが供給され、走査ライン用静電気保護兼テスト用薄膜トランジスタ１８の他方のソース・ドレイン電極の電位はＶｇｌに保持されている。
ところで、実駆動中では、スイッチング用薄膜トランジスタ５がオン状態となる時間はほんの一瞬であり、大部分の時間はオフ状態である。したがって、非選択状態の走査ライン６には大部分の時間電圧Ｖｇｌが供給されている。この結果、第１の走査ライン用テスト端子１５を介して走査ライン用静電気保護兼テスト用薄膜トランジスタ１８のゲート電極に供給される電圧Ｖｇｌは非選択状態の走査ライン６に供給される電圧Ｖｇｌと同じとなり、走査ライン用静電気保護兼テスト用薄膜トランジスタ１８からのリーク電流を低減することができる。
また、第２、第３の走査ライン用テスト端子１６、１７を介して走査ライン用静電気保護兼テスト用薄膜トランジスタ１８の他方のソース・ドレイン電極に供給される電圧Ｖｇｌは、非選択状態の走査ライン６に接続された走査用出力端子１０を介して走査ライン用静電気保護兼テスト用薄膜トランジスタ１８の一方のソース・ドレイン電極に供給される電圧Ｖｇｌと同じであり、走査ライン用静電気保護兼テスト用薄膜トランジスタ１８からのリーク電流を低減することができる。なお、第２、第３の走査ライン用テスト端子１６、１７に供給される電圧はＧＮＤ電位またはそれ未満の負電位としてもよい。
一方、第１のデータライン用テスト端子２３にはデータライン駆動用ドライバから電圧Ｖｇｌが供給され、すべてのデータライン用静電気保護兼テスト用薄膜トランジスタ２７はオフ状態に保持されている。また、第２〜第４のデータライン用テスト端子２４〜２６にはデータライン駆動用ドライバからそのベース電圧（ＬＳＩ−ＧＮＤとする）が供給され、第２〜第４のデータラインテスト用引き回し線２９〜３１の電位はＬＳＩ−ＧＮＤに保持されている。
そして、すべてのデータライン用静電気保護兼テスト用薄膜トランジスタ２７がオフ状態に保持されていると、データライン７同士は高抵抗で分離され、データライン７にデータ用出力端子１３を介して供給されるデータ信号が干渉し合わないようにすることができ、またデータライン用静電気保護兼テスト用薄膜トランジスタ２７からのリーク電流を低減することができる。
ここで、図５および図６に示すように、第２、第３のデータラインテスト用引き回し線２９、３０は上層引き回し線２９ｂ、３０ｂの一端部がコンタクトホール６６、６９を介して下層引き回し線２９ａ、３０ａに接続された構造であり、コンタクトホール６６、６９の部分がオーバーコート膜４９によって覆われている。しかるに、コンタクトホール６６、６９の部分におけるオーバーコート膜４９には欠陥が発生しやすい。
一方、コンタクトホール６６、６９の部分におけるオーバーコート膜４９上はデータライン駆動用ドライバによって覆われるので、コンタクトホール６６、６９の部分におけるオーバーコート膜４９に欠陥があり、且つ、コンタクトホール６６、６９の部分における上層引き回し線２９ｂ、３０ｂとデータライン駆動用ドライバとの間に電位差があると、イオンの移動により、コンタクトホール６６、６９の部分における上層引き回し線２９ｂ、３０ｂが腐食する原因となる。
これに対し、第２〜第４のデータライン用テスト端子２４〜２６にはデータライン駆動用ドライバから電圧ＬＳＩ−ＧＮＤが供給され、第２〜第４のデータラインテスト用引き回し線２９〜３１の電位がＬＳＩ−ＧＮＤに保持されていると、コンタクトホール６６、６９の部分における上層引き回し線２９ｂ、３０ｂとデータライン駆動用ドライバとの間に電位差が生じないので、コンタクトホール６６、６９の部分におけるオーバーコート膜４９に欠陥があっても、上記のような引き回し線の腐食が発生しないようにすることができる。
ところで、図３に示すように、第２の走査ライン用テスト端子１６をアクティブ基板１の上面に設けると、第２の走査ラインテスト用引き回し線２０は、アクティブ基板１の上面に設けられた下層引き回し線２０ａの一端部を、ゲート絶縁膜４２に設けられたコンタクトホール５７を介して、ゲート絶縁膜４２の上面に設けられた下層引き回し線２０ａに接続させた構造とする必要がある。したがって、コンタクトホール５７が必要となる。次に説明する第２実施形態は、コンタクトホール５７を不要としたものである。
（第２実施形態）
図８はこの発明の第２実施形態としての液晶表示装置の走査ライン駆動用ドライバ搭載領域９の部分の等価回路的平面図を示し、図９は同第２実施形態としての液晶表示装置の図３同様の断面図を示す。この液晶表示装置では、まず、図８に示すように、第２の走査ライン用テスト端子１６は第１の走査ライン用テスト端子１５の上側に配置され、第２の走査ラインテスト用引き回し線２０のうち行方向に延びる共通な部分は走査ライン駆動用ドライバ搭載領域９の上側に配置されている。
なお、図８において、走査ライン用静電気保護兼テスト用薄膜トランジスタ１８は千鳥状に配置しているが、これは左側から数えて偶数番目の走査ライン用静電気保護兼テスト用薄膜トランジスタ１８とその上側の第２の走査ラインテスト用引き回し線２０の一部とを図面上明確にするためである。したがって、走査ライン用静電気保護兼テスト用薄膜トランジスタ１８は、図８に示すように、千鳥状に配置してもよいが、図１に示すように、同一直線上に配置する方が好ましい。
次に、図９に示すように、第２の走査ライン用テスト端子１６は、ゲート絶縁膜４２の上面に設けられたクロム等の金属層からなり、オーバーコート膜４９に設けられたコンタクトホール５６を介して露出されている。そして、走査ライン用静電気保護兼テスト用薄膜トランジスタ１８の他方のソース・ドレイン電極１９は、ゲート絶縁膜４２の上面に設けられたクロム等からなる第２の走査ラインテスト用引き回し線２０を介して第２の走査ライン用テスト端子１６に接続されている。したがって、図３に示すようなコンタクトホール５７は不要となる。
なお、図１０に示すように、第２の走査ライン用テスト端子１６は第１の走査ライン用テスト端子１５と第３の走査ライン用テスト端子１７との間に配置し、第２の走査ラインテスト用引き回し線２０は第１の走査ライン用テスト端子１５の左側を通るように配置し、第２の走査ラインテスト用引き回し線２０のうち行方向に延びる共通な部分は走査ライン駆動用ドライバ搭載領域９内において走査用出力端子１０の上側に配置してもよい。
（その他の実施形態）
図１では、走査ライン駆動用ドライバ搭載領域９において、走査ライン用静電気保護兼テスト用薄膜トランジスタ１８を左側から数えて奇数番目と偶数番目とに分けているが、これは、上述の如く、相隣接する走査ライン６間のショート不良を検出することができるようにするためである。このようなショート検査を行なわない場合には、すべての走査ライン用静電気保護兼テスト用薄膜トランジスタ１８の他方のソース・ドレイン電極を第３の走査ラインテスト用引き回し線２１を介して第３の走査ライン用テスト端子１７に接続し、第２の走査ラインテスト用引き回し線２０および第２の走査ライン用テスト端子１６を省略してもよい。
このようにした場合には、ある１本の走査ライン６に静電気が侵入したときの電荷分散先を残りのすべての走査ライン６とすることができるので、静電気耐性を向上することができる。また、図３に示すようなコンタクトホール５７が不要となるので、このようなコンタクトホールに起因する引き回し線の腐食が発生しないようにすることができる。
また、図１では、データライン駆動用ドライバ搭載領域１２において、データラインテスト用薄膜トランジスタ１８を赤、緑、青の各色表示用に分けているが、これは、上述の如く、赤、緑、青の各色別に検査することができるようにするためである。このような各色別の検査を行なわない場合には、あるいは、１本のデータライン６にスイッチング用薄膜トランジスタ５を介して複数色の画素電極が接続されている場合には、すべてのデータライン用静電気保護兼テスト用薄膜トランジスタ２７の他方のソース・ドレイン電極を第４のデータラインテスト用引き回し線３１を介して第４のデータライン用テスト端子２６に接続し、第２、第３のデータラインテスト用引き回し線２９、３０および第２、第３のデータライン用テスト端子２３、２４を省略してもよい。
このようにした場合には、ある１本のデータライン７に静電気が侵入したときの電荷分散先を残りのすべてのデータライン６とすることができるので、静電気耐性を向上することができる。また、図５および図６に示すようなコンタクトホール６６、６９が不要となるので、このようなコンタクトホールに起因する引き回し線の腐食が発生しないようにすることができる。この場合、実駆動中において第４のデータライン用テスト端子２６に供給する電圧は、ＬＳＩ−ＧＮＤ電位のほかに、Ｖｓｉｇ中心またはＶｃｏｍ中心の電位としてもよい。実駆中において第４のデータライン用テスト端子２６に供給する電圧をＶｓｉｇ中心またはＶｃｏｍ中心の電位とした場合には、データライン用静電気保護兼テスト用薄膜トランジスタ２７の両ソース・ドレイン電極間の電位差が小さくなるので、リーク電流をより一層低減することができる。
また、図１では、走査ライン駆動用ドライバ搭載領域９とデータライン駆動用ドライバ搭載領域１２とを分離しているが、走査ライン駆動用ドライバとデータライン駆動用ドライバとを１チップ化したものが市販されており、このような１チップドライバを用いる場合には、走査ライン駆動用ドライバ搭載領域とデータライン駆動用ドライバ搭載領域は連続して形成してもよい。
また、図１では、走査ライン駆動用ドライバ搭載領域９とデータライン駆動用ドライバ搭載領域１２とをアクティブ基板１の一辺である突出部１ａに形成したものとしているが、アクティブ基板の複数の辺を突出部とし、各突出部に走査ライン駆動用ドライバ搭載領域とデータライン駆動用ドライバ搭載領域を形成するようにしてもよい。
この発明の第１実施形態としての液晶表示装置の要部の等価回路的平面図。 図１に示すスイッチング用薄膜トランジスタおよび画素電極の部分の断面図。 図１に示す走査ライン駆動用ドライバ搭載領域内の左側から数えて奇数番目の走査用出力端子およびそれに接続された走査ラインテスト用薄膜トランジスタ等の部分の断面図。 図１に示す走査ライン駆動用ドライバ搭載領域内の左側から数えて偶数番目の走査用出力端子およびそれに接続された走査ラインテスト用薄膜トランジスタ等の部分の断面図。 図１に示すデータライン駆動用ドライバ搭載領域内の左側から数えて（１＋３ｎ）番目のデータ用出力端子およびそれに接続されたデータラインテスト用薄膜トランジスタ等の部分の断面図。 図１に示すデータライン駆動用ドライバ搭載領域内の左側から数えて（２＋３ｎ）番目のデータ用出力端子およびそれに接続されたデータラインテスト用薄膜トランジスタ等の部分の断面図。 図１に示すデータライン駆動用ドライバ搭載領域内の左側から数えて（３＋３ｎ）番目のデータ用出力端子およびそれに接続されたデータラインテスト用薄膜トランジスタ等の部分の断面図。 この発明の第２実施形態としての液晶表示装置の走査ライン駆動用ドライバ搭載領域の部分の等価回路的平面図。 同第２実施形態としての液晶表示装置の図３同様の断面図。 図８に示す場合の変形例を説明するために示す同様の等価回路的平面図。
符号の説明
１ アクティブ基板
２ 対向基板
３ 表示領域
４、４Ｒ、４Ｇ、４Ｂ 画素電極
５ スイッチング用薄膜トランジスタ
６ 走査ライン
７ データライン
８ 走査用引き回し線
９ 走査ライン駆動用ドライバ搭載領域
１０ 走査用出力端子
１１ データ用引き回し線
１２ データライン駆動用ドライバ搭載領域
１３ データ用出力端子
１４ 走査ライン用静電気保護兼テスト用スイッチング回路
１５〜１７ 第１〜第３の走査ライン用テスト端子
１８ 走査ライン用静電気保護兼テスト用薄膜トランジスタ
１９〜２１ 第１〜第３の走査ラインテスト用引き回し線
２２ データライン用静電気保護兼テスト用スイッチング回路
２３〜２６ 第１〜第４のデータライン用テスト端子
２７ データライン用静電気保護兼テスト用薄膜トランジスタ
２８〜３１ 第１〜第４のデータラインテスト用引き回し線

Claims (14)

  1. 基板上の表示領域に、マトリクス状に配置された複数の画素電極と、前記各画素電極に接続されたスイッチング用薄膜トランジスタと、前記各スイッチング用薄膜トランジスタに走査信号を供給するための走査ラインと、前記各スイッチング用薄膜トランジスタにデータ信号を供給するためのデータラインとが設けられ、前記基板上の前記表示領域の外側の走査ライン駆動用ドライバ搭載領域内に、前記走査ラインに接続された走査ライン用静電気保護兼テスト用スイッチング回路が設けられていることを特徴とする液晶表示装置。
  2. 請求項１に記載の発明において、前記走査ライン用静電気保護兼テスト用スイッチング回路は、一方のソース・ドレイン電極を前記各走査ラインに接続された走査ライン用静電気保護兼テスト用薄膜トランジスタと、前記各走査ライン用静電気保護兼テスト用薄膜トランジスタのゲート電極に第１の走査ラインテスト用引き回し線を介して接続された第１の走査ライン用テスト端子と、前記各走査ライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極に他の走査ラインテスト用引き回し線を介して接続された他の走査ライン用テスト端子とを有することを特徴とする液晶表示装置。
  3. 請求項２に記載の発明において、前記走査ラインおよび前記走査ライン用静電気保護兼テスト用薄膜トランジスタの一方のソース・ドレイン電極は、前記基板上の前記走査ライン駆動用ドライバ搭載領域内に設けられた走査用出力端子に接続されていることを特徴とする液晶表示装置。
  4. 請求項２に記載の発明において、前記他の走査ラインテスト用引き回し線は第２、第３の走査ラインテスト用引き回し線からなり、前記他の走査ライン用テスト端子は第２、第３の走査ライン用テスト端子からなり、前記走査ラインのうち一方側から数えて奇数番目の走査ラインはそれに対応する前記走査ライン用静電気保護兼テスト用薄膜トランジスタおよび前記第２の走査ラインテスト用引き回し線を介して前記第２の走査ライン用テスト端子に接続され、前記走査ラインのうち一方側から数えて偶数番目の走査ラインはそれに対応する前記走査ライン用静電気保護兼テスト用薄膜トランジスタおよび前記第３の走査ラインテスト用引き回し線を介して前記第２の走査ライン用テスト端子に接続されていることを特徴とする液晶表示装置。
  5. 請求項４に記載の発明において、前記第２、第３の走査ラインテスト用引き回し線は同一の層上に互いに交差しないように配置されていることを特徴とする液晶表示装置。
  6. 請求項３に記載の発明において、すべての前記走査ライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極は１つの前記走査ラインテスト用引き回し線を介して１つの前記走査ライン用テスト端子に接続されていることを特徴とする液晶表示装置。
  7. 請求項２に記載の発明において、前記基板上の前記走査ライン駆動用ドライバ搭載領域上に走査ライン駆動用ドライバが搭載され、実駆動中に、前記走査ライン駆動用ドライバから前記第１の走査ライン用テスト端子に電圧Ｖｇｌが供給されるようになっていることを特徴とする液晶表示装置。
  8. 請求項１に記載の発明において、前記基板上の前記表示領域の外側のデータライン駆動用ドライバ搭載領域内に、前記データラインに接続されたデータライン用静電気保護兼テスト用スイッチング回路が設けられていることを特徴とする液晶表示装置。
  9. 基板上の表示領域に、マトリクス状に配置された複数の画素電極と、前記各画素電極に接続されたスイッチング用薄膜トランジスタと、前記各スイッチング用薄膜トランジスタに走査信号を供給するための走査ラインと、前記各スイッチング用薄膜トランジスタにデータ信号を供給するためのデータラインとが設けられ、前記基板上の前記表示領域の外側のデータライン駆動用ドライバ搭載領域内に、前記データラインに接続されたデータライン用静電気保護兼テスト用スイッチング回路が設けられていることを特徴とする液晶表示装置。
  10. 請求項８または９に記載の発明において、前記データライン用静電気保護兼テスト用スイッチング回路は、一方のソース・ドレイン電極を前記各データラインに接続されたデータライン用静電気保護兼テスト用薄膜トランジスタと、前記各データライン用静電気保護兼テスト用薄膜トランジスタのゲート電極に第１のデータラインテスト用引き回し線を介して接続された第１のデータライン用テスト端子と、前記各データライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極に他のデータラインテスト用引き回し線を介して接続された他のデータライン用テスト端子とを有することを特徴とする液晶表示装置。
  11. 請求項１０に記載の発明において、前記データラインおよび前記データライン用静電気保護兼テスト用薄膜トランジスタの一方のソース・ドレイン電極は、前記基板上の前記データライン駆動用ドライバ搭載領域内に設けられたデータ用出力端子に接続されていることを特徴とする液晶表示装置。
  12. 請求項１０に記載の発明において、前記他のデータラインテスト用引き回し線は第２〜第４のデータラインテスト用引き回し線からなり、前記他のデータライン用テスト端子は第２〜第４のデータライン用テスト端子からなり、前記データラインのうち第１の色表示用のデータラインはそれに対応する前記データライン用静電気保護兼テスト用薄膜トランジスタおよび前記第２のデータラインテスト用引き回し線を介して前記第２のデータライン用テスト端子に接続され、前記データラインのうち第２の色表示用のデータラインはそれに対応する前記データライン用静電気保護兼テスト用薄膜トランジスタおよび前記第３のデータラインテスト用引き回し線を介して前記第３のデータライン用テスト端子に接続され、前記データラインのうち第３の色表示用のデータラインはそれに対応する前記データライン用静電気保護兼テスト用薄膜トランジスタおよび前記第４のデータラインテスト用引き回し線を介して前記第４のデータライン用テスト端子に接続されていることを特徴とする液晶表示装置。
  13. 請求項１０に記載の発明において、すべての前記データライン用静電気保護兼テスト用薄膜トランジスタの他方のソース・ドレイン電極は１つの前記データラインテスト用引き回し線を介して１つの前記データライン用テスト端子に接続されていることを特徴とする液晶表示装置。
  14. 請求項１０に記載の発明において、前記基板上の前記データライン駆動用ドライバ搭載領域上にデータライン駆動用ドライバが搭載され、実駆動中に、前記データライン駆動用ドライバから前記第１のデータライン用テスト端子に電圧Ｖｇｌが供給されるようになっていることを特徴とする液晶表示装置。
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