KR102412456B1 - 표시장치 - Google Patents

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Abstract

본 발명에 의한 표시장치는 표시패널, 스위치 소자들 및 브릿지 패턴들을 포함한다. 표시패널은 픽셀들, 픽셀들에 연결된 데이터 라인들 및 픽셀들에 연결된 게이트 라인들이 배치된 픽셀 어레이를 포함한다. 픽셀 어레이는 메인 표시부와 보조 표시부로 나뉘어진다. 스위치 소자들은 테스트 인에이블 신호에 응답하여 상기 데이터 라인들에 테스트 데이터 전압을 공급한다. 브릿지 패턴들은 제1 접속영역에서 스위치 소자들의 소스전극과 접속되고, 제2 접속영역에서 데이터라인들에 접속된다. 스위치 소자들의 소스전극 및 데이터라인은 금속패턴들이고, 브릿지 패턴들은 금속패턴들을 덮는 하나 이상의 절연막층 상에 배치된다.

Description

표시장치{Display Device}
본 발명은 표시장치에 관한 것이다.
평판표시장치에는 액정표시장치(Liquid Crystal Display : LCD), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 및 유기 발광다이오드소자(Organic Light Emitting Diode Device, OLED) 등이 있다. 평판표시장치는 데이터라인들과 게이트라인들이 직교되도록 배치되고, 데이터라인과 게이트라인이 직교하는 영역이 하나의 화소로 정의된다. 화소들은 패널에서 매트릭스 형태로 복수 개가 형성된다. 각 화소들을 구동하기 위해서, 데이터라인들에는 표시하고자 하는 비디오 데이터전압이 공급되고 게이트라인들에는 게이트 펄스가 순차적으로 공급된다. 그리고 게이트펄스가 공급되는 표시라인의 픽셀들에 비디오 데이터전압이 공급되며, 모든 표시라인들이 게이트펄스에 의해 순차적으로 스캐닝되면서 비디오 데이터를 표시한다.
최근에는 휴대폰 등 휴대용 표시장치가 널리 이용되면서 경량 및 박형 표시장치에 대한 개발이 활발해졌으며, 그와 함께 보다 더 넓은 표시화면을 요구하는 소비자들이 증가하고 있다. 휴대성과 경량 및 박형을 고려한 표시장치의 크기는 제한될 수 밖에 없으며, 제한된 표시장치 내에 더 넓은 표시화면을 구현하기 위해 비표시영역인 베젤을 줄이는 방안이 모색되었다.
또한, 넓은 표시화면과 함께 고휘도 및 고정세의 표시장치가 선호되면서 소비전력을 줄이는 것이 이슈화되고 있다.
특히, 모바일 단말기에 이용되는 표시장치는 대기화면을 표시하는 경우가 많고, 휴대용으로 이용되기 때문에 소비전력 문제가 중요시되고 있다. 또한, 비표시영역의 베젤을 줄이는 것이 이슈화되고 있다.
본 발명의 목적은 상술한 문제점을 해소하기 위한 것으로, 소비전력을 줄이고, 베젤을 감소시킬 수 있는 표시장치를 제공하기 위한 것이다.
상기 목적을 달성하기 위하여, 본 발명에 의한 표시장치에서 표시패널은 픽셀들, 픽셀들에 연결된 데이터 라인들 및 픽셀들에 연결된 게이트 라인들이 배치된 픽셀 어레이를 포함한다. 픽셀 어레이는 메인 표시부와 보조 표시부로 나뉘어진다. 스위치 소자들은 테스트 인에이블 신호에 응답하여 상기 데이터 라인들에 테스트 데이터 전압을 공급한다. 브릿지 패턴들은 제1 접속영역에서 스위치 소자들의 소스전극과 접속되고, 제2 접속영역에서 데이터라인들에 접속된다. 스위치 소자들의 소스전극 및 데이터라인은 금속패턴들이고, 브릿지 패턴들은 금속패턴들을 덮는 하나 이상의 절연막층 상에 배치된다.
본 발명에 의한 표시장치는 표시부를 구분하여 선택적으로 영상을 표시하기 때문에 소비전력을 줄일 수 있다. 특히, 본 발명은 패널 검사를 위한 테스트 데이터전압을 인가하는 배선들이 평면상에서 보조 표시부와 중첩될지라도 패널 검사 동작을 수행할 수 있다.
도 1은 본 발명에 의한 표시장치의 분해 사시도.
도 2 및 도 3은 본 발명에 의한 표시모듈을 나타내는 도면.
도 4는 먹스부의 실시 예를 나타내는 도면.
도 5는 본 발명에 의한 표시패널에서 코너부의 구조를 나타내는 도면.
도 6은 스위치 소자부 및 브릿지 패턴을 나타내는 도면.
도 7은 제1 실시 예에 의한 브릿지 패턴의 접속 구조를 나타내는 도면.
도 8은 제2 실시 예에 의한 브릿지 패턴의 접속 구조를 나타내는 도면.
도 9는 제3 실시 예에 의한 브릿지 패턴의 접속 구조를 나타내는 도면.
도 10은 제2 실시 예에 의한 스위치 소자부를 나타내는 도면.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 1은 본 발명에 따른 표시장치의 분해 사시도이다.
도 1을 참조하면, 본 발명의 표시장치는 표시 모듈, 프론트 커버(front cover, 101), 백 커버(back cover, 103), 미드 프레임(mid frame), 메인 보드(104), 배터리(105) 등을 포함한다. 본 발명의 표시장치는 액정표시장치(LCD), 유기 발광 다이오드 표시장치(Organic Light Emitting Diode Display, OLED Display) 등 평판 표시장치로 구현될 수 있다. 표시 모듈은 이러한 평판 표시장치의 표시패널(100)과, 표시패널 구동회로를 포함한다. 표시패널(100)에는 터치 센서들이 화면 전체에 배치될 수 있다. 표시패널 구동회로는 드라이브 IC(D-IC, 46)와, 드라이브 IC(46)를 메인 보드(104)에 연결하는 연성 회로 기판을 포함한다. 드라이브 IC(46)는 메인 보드(104)를 통해 입력되는 영상 데이터를 표시패널(100)의 픽셀들에 기입한다. 연성 회로 기판은 FPC(Flexible Printed Circuit board), FFC(Flexible Flat Cable) 중 어느 하나일 수 있다.
프론트 커버(101)는 표시패널(100)을 덮는 강화 유리가 배치될 수 있다. 프론트 커버(101)는 모바일 단말기의 전면을 덮는다. 모바일 단말기의 전면에는 표시패널(100)의 화면이 노출된다. 모바일 단말기의 전면에 전면 카메라와 각종 센서들이 배치될 수 있다. 모바일 단말기의 배면에는 후방 카메라와 각종 센서들이 배치될 수 있다. 센서들은 모바일 단말기에 적용 가능한 센서들 예를 들어, 근접 센서, 자이로 센서, 지자기 센서, 모션 센서, 조도 센서, RGB 센서, 홀 센서(Hall sensor), 온도/습도 센서, 심장 박동 센서, 지문 인식 센서 등 다양한 센서들을 포함한다.
프론트 커버(101)와 백 커버(103) 사이의 공간에 표시 모듈, 미드 프레임(102), 메인 보드(104), 배터리(105) 등이 배치된다. 미드 프레임(102)은 표시패널(100)을 지지하고, 표시패널(100)과 메인 보드(104)를 공간적으로 분리한다. 표시 모듈의 연성 회로 기판(30)은 미드 프레임(102)의 슬롯을 통해 메인 보드(104)에 연결된다. 프론트 커버(101)와 백 커버(103)에는 A/V(Audio/Video) 입력부, 사용자 입력부, 스피커, 마이크 등이 설치된다. A/U 입력부, 사용자 입력부, 스피커, 및 마이크는 메인 보드(104)에 연결된다. 사용자 입력부는 터치 키 패드(touch key pad), 돔 스위치(dome switch), 터치 패드, 조그 휠, 조그 스위치 등으로 구성될 수 있다.
메인 보드(104)에는 호스트 시스템(도 4, 70)의 회로들이 실장된다. 호스트 시스템(70)은 표시 모듈, 무선 통신 모듈, 근거리 통신 모듈, 이동 통신 모듈, 방송 수신 모듈, A/U 입력부, GPS(Global Position System) 모듈, 전원 회로 등을 포함한다. 호스트 시스템(70)에는 사용자 입력부, 스피커, 마이크, 배터리(105) 등이 연결된다. 전원 회로는 배터리(105)의 전압에서 노이즈를 제거하여 호스트 시스템과 표시패널 구동회로의 모듈 전원부에 공급한다. 호스트 시스템(HOST)은 이 실시예에서 폰 시스템(Phone system)으로 예시되었으나 이에 한정되지 않는다. 예컨대, 본 발명의 표시장치는 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템 등에 적용될 수 있다.
도 2 및 도 3은 표시 모듈을 상세히 보여 주는 도면들이다.
도 2 및 도 3을 참조하면, 표시패널(100)은 기본적으로 사각형 형태로 제작될 수 있으나 이에 한정되지 않는다. 표시패널(100)에서 양측 변이 만나는 코너부들 중 하나 이상의 제1 코너부(CNR)는 도 2의 (a)에서와 같이, 모따기 형태로 오목하게 가공되어 180°이상 300°이하의 내각(內角, θ)을 갖는다. 제1 코너부(CNR)에 의해 확보된 공간에 전방 카메라 및/또는 하나 이상의 센서들이 배치될 수 있다. 제1 코너부(CNR)는 도 2의 (b)에서와 같이, 원호 형태로 이루어질 수 있다. 원호의 중심(o)은 패널의 외측에 위치하며, 내각이 90°인 패널의 내측에 위치하지 않아도 무방하다. 원호의 반지름(r)은 제1 코너부(CNR)의 형태를 규정할 수 있으며, 오목한 형태를 크게 하기 위해서는 반지름(r)을 작게 설정할 수 있다. 표시패널(100)은 하나 이상의 제2 코너부(CNR')를 포함할 수 있다. 제2 코너부(CNR')는 종래 기술과 같이 90°내각(θ)을 갖는다.
표시패널(100)의 화면은 입력 영상을 표시하는 픽셀 어레이들을 포함한다. 화면은 메인 표시부(10)와 보조 표시부(12)를 포함한다. 메인 표시부(10)는 제1 코너부(CNR) 아래에 배치된다.
보조 표시부(10)는 제1 코너부(CNR)를 포함한 이웃한 두 개의 코너부들(CNR, CNR') 사이에 배치된다. 실시예에서, 보조 표시부(12)는 메인 표시부(12) 위에 배치되어 있으나 이에 한정되지 않는다.
보조 표시부(10)는 전면 구동 모드(Full display mode)와 상시 구동 모드(Always on mode)에서 데이터를 표시한다. 보조 표시부(10)에 표시되는 데이터는 사용자가 자주 보는 데이터 예를 들면, 통신 상태, 배터리 전원 상태, SNS(Social Network Service) 메시지, 시계 등을 보여 주는 데이터이다. 이 데이터는 사용자에 의해 선택될 수 있다.
메인 표시부(10)는 전면 구동 모드(Full display mode)에서 입력 영상 데이터를 표시하고, 상시 구동 모드(Always on mode)에서 소비 전력을 줄이기 위하여 구동되지 않는다. 따라서, 메인 표시부(10)는 상시 구동 모드(Always on mode)에서 동작을 멈춘다.
표시패널(100)은 액정층(LC)을 사이에 두고 대향하는 상부 기판과 하부 기판을 포함한다.
표시패널(100)의 픽셀 어레이는 데이터 라인들(DL), 게이트 라인들(GL), 데이터 라인들(DL)과 게이트 라인들(GL)의 교차부에 형성된 박막트랜지스터(TFT), 박막트랜지스터(TFT)에 접속된 픽셀전극(5), 및 픽셀전극(5)에 접속된 스토리지 커패시터(Storage Capacitor,Cst) 등을 포함한다. 박막트랜지스터(TFT)는 게이트 라인(GL)으로부터의 게이트 펄스에 응답하여 턴-온되어서, 데이터 라인(DL)을 통해 인가되는 데이터 전압을 픽셀전극(5)에 공급한다. 액정층(LC)은 화소전극(11)에 충전되는 데이터전압과 공통전극(7)에 인가되는 공통전압(Vcom) 간의 전압차에 의해 구동되어서, 빛이 투과되는 양을 조절한다.
표시패널(100)의 하부 기판에는 TFT 어레이가 형성될 수 있다. TFT 어레이는 데이터 라인들(DL), 게이트 라인들(GL), 데이터 라인들(DL)과 게이트 라인들(GL)의 교차부에 형성된 TFT, TFT에 접속된 픽셀 전극(5), 및 픽셀 전극(5)에 접속된 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함한다. TFT들은 비정질 실리콘(amorphose Si, a-Si) TFT, LTPS(Low Temperature Poly Silicon) TFT, 산화물 TFT(Oxide TFT) 등으로 구현될 수 있다. TFT들은 서브 픽셀들의 픽셀 전극에 1:1로 연결된다. 도 4에서 "Clc"는 픽셀 전극(5)과 공통 전극(7) 사이의 액정층의 용량(capacitance)을 나타낸다.
TFT는 게이트 라인(GL)으로부터의 게이트 펄스에 응답하여 데이터 라인(DL)을 통해 인가되는 데이터 전압을 픽셀 전극(5)에 공급하는 스위치 소자이다. 픽셀들 각각은 TFT를 통해 데이터전압을 충전하는 데이터 전압이 공급되는 픽셀 전극(5)과, 공통전압(Vcom)이 인가되는 공통 전극(7)의 전압차에 의해 구동되는 액정 분자들을 이용하여 빛의 투과양을 조절함으로써 입력 영상을 표시한다.
도 3에서 "Ct"는 픽셀 어레이에 내장된 인셀 터치 센서이다. 인셀 터치 센서(Ct)는 정전 용량(capacitance) 타입의 터치 센서들로 구현될 수 있다. 정전 용량 타입 터치 센서들은 자기 정전 용량(Self capacitance)이나 상호 정전 용량(Mutual capacitance)으로 나뉘어질 수 있다. 인셀 터치 기술은 터치 센서(Ct)들이 픽셀들의 신호 배선들(DL, GL)과 픽셀 전극(5)에 커플링(coupling)되기 때문에 픽셀들에 인가되는 신호가 터치 센서들에 노이즈로 작용할 수 있다. 픽셀들과 터치 센서들의 상호 영향을 줄이기 위하여, 표시패널의 1 프레임 기간(Frame period)을 픽셀들에 입력 영상의 데이터를 기입하는 디스플레이 기간과, 터치 센서들을 구동하는 터치 센싱 기간으로 시분할된다. 공통 전극(7)은 인셀 터치 센서들의 전극들로 분할하여 디스플레이 기간 동안 픽셀들의 기준 전압인 공통 전압(Vcom)을 공급하고, 터치 센싱 기간 동안 인셀 터치 센서들에 전하를 공급한다.
표시패널(100)의 상부 기판에는 컬러 필터 어레이가 형성될 수 있다. 컬러 필터 어레이는 블랙 매트릭스(Black matrix, BM)와 컬러 필터(Color filter, CF)를 포함한다. 공통 전극(7)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직 전계 구동방식의 경우에 상부 기판 상에 형성되며, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평 전계 구동방식의 경우에 픽셀 전극(5)과 함께 하부 기판 상에 형성될 수 있다.
표시패널(100)의 상부 기판과 하부 기판 각각에는 편광판이 부착되고, 액정의 프리 틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 스페이서는 상부 기판과 하부 기판 사이에 배치되어 액정층의 셀갭(cell gap)을 유지한다.
표시패널 구동회로(46)는 픽셀들에 입력 영상의 데이터를 기입한다. 표시패널 구동회로(46)는 데이터 구동부(20), 게이트 구동부(40,42), 타이밍 콘트롤러 및 모듈 전원부를 포함한다. 이러한 표시패널 구동회로는 드라이브 IC(46)에 집적될 수 있다.
데이터 구동부는 타이밍 콘트롤러로부터 영상 데이터를 입력 받아 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 데이터전압을 출력한다. 데이터 전압은 데이터 라인들(DL)에 공급된다.
데이터 구동부와 데이터 라인들(DL) 사이에 멀티플렉서(Multiplexer, MUX)가 배치될 수 있다. 멀티플렉서(44)는 표시패널(100)의 기판(SUBS) 상에 형성되거나 드라이브 IC(46)에 내장된다. 멀티플렉서(44)는 타이밍 콘트롤러의 제어 하에 데이터 구동부로부터 입력되는 데이터 전압을 데이터 라인들(DL)에 분배한다. 도 4와 같은 1:3 멀티플렉서의 경우에, 멀티플렉서는 데이터 구동부의 한 개 출력 채널을 통해 입력되는 데이터 전압을 시분할하여 세 개의 데이터 라인들로 공급한다. 따라서, 1:3 멀티플렉서를 사용하면, 드라이브 IC의 채널 수를 1/3로 줄일 수 있다. 도 5에서, M1~M3는 멀티플렉서(44)의 TFT들이고, C1~C3는 타이밍 콘트롤러로부터 출력된 MUX 선택 신호이다. 멀티플렉서(44)의 TFT들(M1~M3)은 MUX 선택 신호(C1~C3)에 응답하여 데이터 전압을 데이터 라인들에 공급한다.
타이밍 콘트롤러의 제어 하에, 제1 게이트 구동부(40)는 메인 표시부(10)에 배치된 게이트 라인들(GL)에 게이트 펄스를 순차적으로 공급하고, 제2 게이트 구동부(42)는 보조 표시부(12)에 배치된 게이트 라인들(GL)에 게이트 펄스를 순차적으로 공급한다. 제1 및 제2 게이트 구동부(40,42)로부터 출력된 게이트 펄스는 데이터 전압에 동기된다. 제1 및 제2 게이트 구동부(40,42)는 GIP(Gate in panel) 공정으로 픽셀 어레이와 함께 표시패널(100)의 하부 기판 상에 형성될 수 있다. 제1 게이트 구동부(40)와 제2 게이트 구동부(42)는 타이밍 콘트롤러의 제어 하에 개별 제어될 수 있다.
타이밍 콘트롤러는 입력 영상의 데이터와 동기되는 타이밍 신호들을 수신한다. 타이밍 신호들은 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 메인 클럭(CLK) 등을 포함한다.
모듈 전원부는 직류-직류 변환기(DC-DC converter)를 포함한다. 모듈 전원부는 도시하지 않은 호스트 시스템으로부터의 입력 전압을 조정하여 표시패널(100)의 구동 전압을 발생한다. DC-DC 변환기는 PWM 변조회로, 부스트 컨버터(Boost converter), 레귤레이터(Regulater), 차지펌프(Charge pump) 등을 이용하여 정극성/부극성 감마전압(VDH, VDL), 게이트 하이 전압(Gate high voltage, VGH), 게이트 로우 전압(Gate low voltage, VGL), 공통 전압(Vcom), 로직 전원 전압(Vcc) 등을 발생한다. 게이트 하이 전압(VGH)은 픽셀 어레이와 게이트 구동부에 형성된 TFT들의 문턱전압 이상으로 설정된 게이트 펄스의 하이 전압이고, 게이트 로우 전압(VGL)은 TFT들의 문턱 전압 보다 낮은 전압으로 설정된 게이트 펄스의 로우 전압이다. 공통 전압(Vcom)은 액정셀들(Clc)의 공통 전극(7)에 공급된다. 정극성/부극성 감마전압(VDH, VDL)은 분압 회로를 통해 계조별로 분압되어 데이터 구동부의 디지털-아날로그 변환기(Digital to Analog Converter, DAC)에 입력된다. DAC는 디지털 데이터에 따라 정극성/부극성 감마전압의 전압 레벨을 선택하여 데이터 전압을 발생한다. 모듈 전원부는 타이밍 콘트롤러로부터 입력되는 기준 주파수에 따라 PWM 신호의 주파수(또는 스텝업 주파수)를 가변함으로써 출력 전압을 조정할 수 있다.
표시패널 구동 회로부(IC)는 백라이트 구동부를 더 포함할 수 있다. 백라이트 구동부 입력 영상에 따라 디밍 신호의 듀티비(duty ratio)를 가변하여 백라이트 휘도를 조절한다. 디밍 신호는 PWM(Pulse Width Module) 신호로 발생된다.
도 5는 표시패널의 코너부를 확대한 도면이고, 도 6은 도 5에 도시된 제1 패널 검사부에 배치되는 스위치 소자들 및 브릿지 패턴을 나타내는 도면이다.
도 5 및 도 6을 참조하면, 스위치 소자부(200)는 메인 표시부(10)의 상부에 위치하고, 메인 표시부(10)의 데이터라인(DL)에 테스트 데이터전압(TDATA)을 인가한다. 보조 영역 스위치 소자부(250)는 보조 표시부(12)의 상부에 위치하고, 보조 표시부(12)의 데이터라인(DL)에 테스트 데이터전압(TDATA)을 인가한다.
스위치 소자부(200)는 데이터라인(DL) 개수에 대응하는 스위치 소자(Tr)들을 포함한다. 각 스위치 소자(Tr)의 게이트전극(G)은 테스트 인에이블 신호(VEND) 입력단에 연결되고, 드레인전극(D)은 테스트 데이터전압 입력패드(R_P, G_P, B_P)에 입력되며, 소스전극은 제1 접속영역(A1)에서 브릿지패턴(Br)과 연결된다. 테스트 데이터전압 입력패드(R_P, G_P, B_P)는 표시패널(100)에 데이터 구동부(20)가 결합되기 이전에, 표시패널(100)의 화상 검사를 위한 테스트 데이터전압(TDATA)을 입력받는다. 테스트 데이터전압 입력패드(R_P, G_P, B_P)의 개수는 메인 표시부(10)의 데이터라인 개수에 대응되고, R, G, B 중에서 어느 하나의 테스트 데이터전압을 입력받는다.
스위치 소자부(200)의 각 스위치 소자(Tr)는 테스트 인에이블 신호(VEND)에 응답하여, 데이터전압 입력패드(R_P, G_P, B_P)을 통해서 제공받는 테스트 데이터전압을 브릿지 패턴(Br)에 전달한다.
메인 표시부(10)의 데이터라인은 수직방향(y방향) 또는 수직방향에서 소정각도로 기울어지도록 연장되어서 스위치 소자부(200)의 각 스위치 소자와 연결되었다. 하지만, 본 발명에서와 같이 표시패널을 두 개의 영역으로 구분할 때에는, 제2 게이트 구동부(42)로 인해서 메인 표시부(10)의 일부 데이터라인(DL)에 테스트 데이터전압을 인가하기에 곤란해진다. 이러한 이유는 데이터라인과 GIP 방식의 제2 게이트 구동부(42)에 포함되는 박막트랜지스터들이 중첩(overlap)되는 영역이 발생하기 때문에, 메인 표시부(10)에서 끝단에 위치한 데이터라인(DL)에는 스위치 소자부(200)를 통해서 테스트 데이터전압을 인가할 수 없기 때문이다. 즉, 메인 표시부(10)에서 일측 끝단에 배치되는 데이터라인(DL)들은 검사 불능 영역(NA)에 속하게 된다.
제2 게이트 구동부(42)의 위치에 따라서, 메인 표시부(10)의 패널 검사 불능 영역(NV)에 배치되는 데이터라인(DLm)에 테스트 데이터전압(TDATA)을 인가하기 위해서, 본 발명은 스위치 소자(Tr)들과 데이터라인(DL)을 도 6에 도시된 바와 같이, 브릿지 패턴(Br)을 이용하여 연결시킨다. 브릿지 패턴(Br)은 스위치 소자의 소스전극(S) 및 데이터라인(DLm-2,DLm-1,DLm...)과는 다른 어레이층에 배치된다. 그 결과 메인 표시부(10)의 가장 끝단에 위치한 데이터라인(DLm)과 제m 스위치 소자(Trm)을 연결할 때, 브릿지 패턴(Br)이 제2 게이트 구동부(42)와 중첩된다고 할지라도 쇼트 현상없는 전류 경로를 형성할 수 있다.
도 7 내지 도 9는 각각 브릿지 패턴이 스위치 소자의 소스전극 및 데이터라인과 접속되는 실시 예를 나타내는 도면들이다.
도 7은 본 발명의 제1 실시 예에 의한 제1 및 제2 접속영역(A1,A2)의 단면을 나타내는 도면이다.
도 7을 참조하면, 브릿지 패턴(Br)은 제1 접속영역(A1)에서 스위치 소자(Tr)의 소스전극(S)에 접속되고, 제2 접속영역(A2)에서 데이터라인(DL)과 접속된다.
스위치 소자(Tr)의 소스전극(S)은 제1 접속 영역(A1)에서 층간 절연막(ILD) 상에 위치한다. 스위치 소자(Tr)의 소스전극(S)은 Ti/Al/Ti 물질로 이루어진다. 스위치 소자(Tr)의 소스전극(S) 상에는 제1 절연층(Pas0), 유기 절연막(PAC) 및 제1 패시베이션층(Pas1)이 순차적으로 적층된다. 제1 절연층(Pas0) 하부에는 게이트 금속물질로 이루어지는 금속패턴이 형성될 수 있고, 도면을 간략하기 위해서 게이트 금속패턴은 생략하기로 한다. 제1 패시베이션층(Pas1) 상에는 브릿지 패턴(Br)이 패터닝된다. 브릿지 패턴(Br)은 터치 센서(Ct)에 터치 구동전압을 인가하기 위한 라우팅 배선과 동일한 물질로 이루어진다. 예를 들어, 브릿지 패턴(Br)은 Mo/AL/Mo으로 이루어질 수 있다. 브릿지 패턴(Br)은 제1 절연층(Pas0), 유기 절연막(PAC) 및 제1 패시베이션층(Pas1)을 관통하는 제1-1 컨택홀(CNT1-1)을 통해서 스위치 소자(Tr)의 소스전극(S)과 접속한다.
데이터라인(DL)은 제2 접속영역에서 층간 절연막(ILD) 상에 위치한다. 데이터라인(DL) 상에는 제1 절연층(Pas0), 유기 절연막(PAC) 및 제1 패시베이션층(Pas1)이 순차적으로 적층된다. 제1 패시베이션층(Pas1) 상에는 브릿지 패턴(Br)이 패터닝된다. 브릿지 패턴(Br)은 제1 절연층(Pas0), 유기 절연막(PAC) 및 제1 패시베이션층(Pas1)을 관통하는 제1-1 컨택홀(CNT1-1)을 통해서 데이터라인(DL)과 접속한다.
도 7에 도시된 제1 실시 예에서 브릿지 패턴(Br)은 스위치 소자(Tr)의 소스전극(S) 및 데이터라인(DL)을 이루는 금속 패턴들보다 높은 어레이층에 배치된다. 즉, 브릿지 패턴(Br)은 제2 게이트 구동부(42)에 배치되는 트랜지스터들과는 다른 어레이층에 배치되기 때문에, 제2 게이트 구동부(42)의 트랜지스터와 브릿지 패턴(Br) 평면상에서 중첩된다고 할지라도, 전기적으로 서로 접촉하지 않는 구조를 가질 수 있다.
도 7에 도시된 브릿지 패턴(Br)은 제1 절연층(Pas0), 유기 절연막(PAC) 및 제1 패시베이션층(Pas1)을 식각한 이후에 패터닝된다. 즉, 브릿지 패턴(Br) 및 제1-1 및 제1-2 컨택홀(CNT1-1,CNT1-2)을 형성하기 위해서는 제1 패시베이션층(Pas1)을 적층한 이후에 포토 공정을 거쳐야 한다. 트랜지스터 공정에서는 제1 패시베이션층(Pas1)을 적층한 이후에 포토 공정이 진행되지 않기 때문에, 제1 실시 예에 의한 브릿지 패턴(Br) 및 제1-2 컨택홀(CNT1-2)을 제작하는 공정은 일반적인 표시패널 공정보다 공정의 개수가 증가한다. 도 8은 본 발명의 제2 실시 예에 의한 제1 및 제2 접속영역(A1,A2)의 단면을 나타내는 도면이다. 도 8은 공정 수가 증가하는 제1 실시 예에 대비하여, 공정의 수를 줄일 수 있는 제1 및 제2 접속 영역을 나타내고 있다. 제2 실시 예에서 전술한 실시 예와 동일한 구성에 대해서는 동일한 도면부호를 사용하고 자세한 설명을 생략하기로 한다.
도 8을 참조하면, 제1 접속 영역(A1)에서 스위치 소자(Tr)의 소스전극(S)은 층간 절연막(ILD) 상에 위치한다. 스위치 소자(Tr)의 소스전극(S) 상에는 제1 절연층(Pas0), 유기 절연막(PAC) 및 제1 패시베이션층(Pas1)이 순차적으로 적층된다. 제1 패시베이션층(Pas1) 상에는 브릿지 패턴(Br)이 패터닝된다. 브릿지 패턴(Br)은 스위치 소자(Tr) 소스전극(S)의 수직방향에서 이웃한 위치에 배치된다.
제2 패시베이션층(Pas2)은 브릿지 패턴을 덮도록 적층되고, 제2 패시베이션층(Pas2) 상에는 패터닝 된 제1-1 도전패턴(PT1-1)이 배치된다. 제1-1 도전패턴(PT1-1)은 공통전극(7)과 동일한 물질로 이루어진다. 예를 들어, 제1-1 도전패턴(PT1-1)은 투명전극(ITO)로 이루어질 수 있다. 제3 패시베이션층(Pas3)은 제1-1 도전패턴을 덮도록 적층되고, 제3 패시베이션층(Pas3) 상에는 제2-1 도전패턴(PT2-1)은 픽셀전극(5)과 동일한 물질로 이루어진다. 예를 들어, 제2-1 도전패턴(PT2-1)은 투명전극(ITO)로 이루어질 수 있다.
브릿지 패턴(Br)은 제2 패시베이션층(Pas2)을 관통하는 제2-1 컨택홀(CNT2-1)을 통해서 제1-1 도전패턴(PT1-1)과 접속되고, 제1-1 도전패턴(PT1-1)은 제3 패시베이션층(Pas3)을 관통하는 제3-1 컨택홀(CNT3-1)을 통해서 제2-1 도전패턴과 접속한다. 제2-1 도전패턴(PT2-1)은 유기 절연막(PAC), 제1 내지 제3 패시베이션층(Pas3)을 관통하는 제4-1 컨택홀(CNT4-1)을 통해 스위칭 소자의 소스전극(S)과 접속한다.
제2 접속영역(A2)에서 데이터라인(DL)은 층간 절연막(ILD) 상에 위치한다. 스위치 소자(Tr)의 소스전극(S) 상에는 제1 절연층(Pas0), 유기 절연막(PAC) 및 제1 패시베이션층(Pas1)이 순차적으로 적층된다. 제1 패시베이션층(Pas1) 상에는 브릿지 패턴(Br)이 패터닝된다. 브릿지 패턴(Br)은 데이터라인(DL)의 수직방향에서 이웃한 위치에 배치된다.
제2 패시베이션층(Pas2)은 브릿지 패턴을 덮도록 적층되고, 제2 패시베이션층(Pas2) 상에는 패터닝 된 제1-2 도전패턴(PT1-2)이 배치된다. 제3 패시베이션층(Pas3)은 제1-2 도전패턴(PT1-2)을 덮도록 적층되고, 제3 패시베이션층(Pas3) 상에는 제2-2 도전패턴(PT2-2)이 배치된다.
브릿지 패턴(Br)은 제2 패시베이션층(Pas2)을 관통하는 제2-2 컨택홀(CNT2-2)을 통해서 제1-2 도전패턴(PT1-2)과 접속되고, 제1-2 도전패턴(PT1-2)은 제3 패시베이션층(Pas3)을 관통하는 제3-2 컨택홀(CNT3-2)을 통해서 제2-2 도전패턴(PT2-2)과 접속한다. 제2-2 도전패턴(PT2-2)은 유기 절연막(PAC), 제1 내지 제3 패시베이션층(Pas1,Pas3)을 관통하는 제4-2 컨택홀(CNT4-2)을 통해 데이터라인(DL)과 접속한다.
도 8에 도시된 실시 예에서 제4-1 컨택홀(CNT4-1) 및 제4-2 컨택홀(CNT4-2)은 제3 패시베이션층(Pas3)을 적층한 이후에, 포토 공정을 통해서 형성된다. 제3 패시베이션층(Pas3)을 적층한 이후에 포토 공정을 수행하는 과정은 트랜지스터 제작 공정에서 픽셀전극을 제작하기 위해서 필요한 공정이다. 즉, 도 8에 도시된 실시 예는 공정이 추가되지 않으면서 브릿지 패턴(Br)을 이용하여 스위치 소자(Tr)의 소스전극(S)과 데이터라인(DL)을 접속시킬 수 있다.
도 9는 제3 실시 예에 의한 제1 및 제2 접속영역(A1,A2)의 단면을 나타내는 도면이다. 도 9를 참조하면, 제1 접속 영역(A1)에서 층간 절연막(ILD)은 제3-1 도전패턴(PT3-1)을 덮도록 적층되고, 층간 절연막(ILD) 상에는 스위치 소자(Tr)의 소스전극(S)이 배치된다.
스위치 소자(Tr)의 소스전극(S) 상에는 제1 절연층(Pas0), 유기 절연막(PAC) 및 제1 패시베이션층(Pas1)이 순차적으로 적층된다. 제1 패시베이션층(Pas1) 상에는 브릿지 패턴(Br)이 패터닝된다. 브릿지 패턴(Br)은 스위치 소자(Tr) 소스전극(S)의 수직방향에서 이웃한 위치에 배치된다.
제2 패시베이션층(Pas2)은 브릿지 패턴(Br)을 덮도록 적층되고, 제2 패시베이션층(Pas2) 상에는 패터닝 된 제1-1 도전패턴(PT1-1)이 배치된다. 제1-1 도전패턴(PT1-1)은 공통전극(7)과 동일한 물질로 이루어진다. 예를 들어, 제1-1 도전패턴(PT1-1)은 투명전극(ITO)로 이루어질 수 있다. 제3 패시베이션층(Pas3)은 제1-1 도전패턴을 덮도록 적층되고, 제3 패시베이션층(Pas3) 상에는 제2-1 도전패턴(PT2-1)은 픽셀전극(5)과 동일한 물질로 이루어진다. 예를 들어, 제2-1 도전패턴(PT2-1)은 투명전극(ITO)로 이루어질 수 있다.
브릿지 패턴(Br)은 제2 패시베이션층(Pas2)을 관통하는 제2-1 컨택홀(CNT2-1)을 통해서 제1-1 도전패턴(PT1-1)과 접속되고, 제1-1 도전패턴(PT1-1)은 제3 패시베이션층(Pas3)을 관통하는 제3-1 컨택홀(CNT3-1)을 통해서 제2-1 도전패턴과 접속한다. 제2-1 도전패턴(PT2-1)은 층간 절연막(ILD), 유기 절연막(PAC), 제1 내지 제3 패시베이션층(Pas3)을 관통하는 제5-1 컨택홀(CNT5-1)을 통해 제3-1 도전패턴(PT3-1)과 접속한다. 제3-1 도전패턴(PT3-1)은 제6-1 컨택홀(CNT6-1)을 통해 스위칭 소자의 소스전극(S)과 접속한다.
제2 접속영역(A2)에서 층간 절연막(ILD)은 제3-2 도전패턴(PT3-2)을 덮도록 적층되고, 층간 절연막(ILD) 상에는 데이터라인(DL)이 배치된다. 데이터라인(DL) 상에는 제1 절연층(Pas0), 유기 절연막(PAC) 및 제1 패시베이션층(Pas1)이 순차적으로 적층된다. 제1 패시베이션층(Pas1) 상에는 브릿지 패턴(Br)이 패터닝된다. 브릿지 패턴(Br)은 데이터라인(DL)의 수직방향에서 이웃한 위치에 배치된다.
제2 패시베이션층(Pas2)은 브릿지 패턴을 덮도록 적층되고, 제2 패시베이션층(Pas2) 상에는 패터닝 된 제1-2 도전패턴(PT1-2)이 배치된다. 제3 패시베이션층(Pas3)은 제1-1 도전패턴을 덮도록 적층되고, 제3 패시베이션층(Pas3) 상에는 제2-1 도전패턴(PT2-1)이 배치된다.
브릿지 패턴(Br)은 제2 패시베이션층(Pas2)을 관통하는 제2-2 컨택홀(CNT2-2)을 통해서 제1-2 도전패턴(PT1-2)과 접속되고, 제1-2 도전패턴(PT1-2)은 제3 패시베이션층(Pas3)을 관통하는 제3-1 컨택홀(CNT3-1)을 통해서 제2-2 도전패턴과 접속한다. 제2-2 도전패턴(PT2-2)은 층간절연막(ILD), 유기 절연막(PAC), 제1 내지 제3 패시베이션층(Pas3)을 관통하는 제5-2 컨택홀(CNT5-2)을 통해 제3-2 도전패턴(PT3-2)과 접속한다. 제3-2 도전패턴(PT3-2)은 제6-2 컨택홀(CNT6-2)을 통해 데이터라인(DL)과 접속한다.
제3-2 도전패턴(PT3-2)은 게이트전극과 동일한 물질로 이루어진다. 예를 들어 제3-2 도전패턴(PT3-2)은 몰리브뎅(Mo)으로 이루어질 수 있다.
도 8에 도시된 구조에서, Ti/Al/Ti 물질로 이루어지는 스위치 소자(Tr)의 소스전극(S)과 투명전극(ITO)로 이루어지는 제4-1 컨택홀(CNT4-1)이 접촉하는 계면에서는 이산화타이타늄(TiO2)가 형성되기 때문에 컨택 저항이 증가하는 문제점이 발생할 수 있다. 이에 반해서 제3 실시 예에 의한 접속 영역의 구조는 컨택홀과 도전패턴이 접촉하는 영역을 변경하여, 컨택 저항을 감소시킬 수 있다. 따라서, 제3 실시 예는 티타늄이 아닌 금속물질을 이용하기 때문에 컨택홀과 도전패턴의 컨택 저항을 감소시킴으로써, 저항이 증가하여 발생하는 얼룩 오염을 감소시킬 수 있다.
도 10은 다른 실시 예의 표시장치를 나타내는 도면이다. 도 10에서 전술한 실시 예와 동일한 구성에 대해서는 동일한 도면부호를 사용하고 자세한 설명을 생략하기로 한다.
도 10을 참조하면, 다른 실시 예에 의한 표시장치는 보조 스위치 소자들이 배치되는 보조 스위치 소자부(260)를 더 포함한다. 보조 스위치 소자부(260)는 표시패널의 코너부에서 스위치 소자부(200)의 일측면과 제2 게이트 구동부(42)의 일측면으로 정의되는 내측 공간에 배치된다.
메인 표시부(10)에서 데이터라인이 돌출되는 측면의 길이(L2)에 비하여 스위치 소자(Tr)들이 배열되는 스위치 소자부(200)의 길이(L1)는 상대적으로 작을 수밖에 없다. 이는 데이터라인이 돌출되는 메인 표시부(10)의 측면에는 제2 게이트 구동부(42)가 배치되기 때문이다. 그 결과, 스위치 소자부(200)에 배열되는 스위치 소자(Tr)들의 개수는 메인 표시부(10)에 배치되는 데이터라인(DL)의 개수에 대비하여 부족할 수 있다. 보조 스위치 소자부(260)의 보조 스위치 소자들은 스위치 소자들의 개수가 부족한 것을 보충하여, 메인 표시부(10)의 모든 데이터라인(DL)이 테스트 데이터 전압(TDATA)을 인가받을 수 있도록 한다. 보조 스위치 소자들은 스위치 소자(Tr)들과 동일한 동작을 수행한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100: 표시패널 200 : 스위치 소자부
250 : 보조 영역 스위치 소자부 260 : 보조 스위치 소자부
Br: 브릿지 패턴

Claims (32)

  1. 픽셀들, 상기 픽셀들에 연결된 데이터 라인들, 및 상기 픽셀들에 연결된 게이트 라인들이 배치된 픽셀 어레이가 메인 표시부와 보조 표시부로 나뉘어지는 표시패널을 구비하는 표시장치에 있어서,
    테스트 인에이블 신호에 응답하여 상기 데이터 라인들에 테스트 데이터 전압을 공급하는 스위치 소자들; 및
    제1 접속영역에서 상기 스위치 소자들의 소스전극과 접속되고, 제2 접속영역에서 상기 데이터라인들에 접속되는 브릿지 패턴들을 포함하고,
    상기 스위치 소자들의 소스전극 및 상기 데이터라인은 금속패턴들이고,
    상기 브릿지 패턴들은 상기 금속패턴들을 덮는 하나 이상의 절연막층 상에 배치되고,
    상기 금속패턴들을 덮는 절연막층들은
    상기 금속패턴들을 덮는 제1 절연층;
    상기 제1 절연층 상에 적층된 유기 절연막; 및
    상기 유기 절연막 상에 적층된 제1 패시베이션층을 포함하고,
    상기 브릿지 패턴들은 상기 제1 패시베이션층에 배치되는 표시장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 브릿지 패턴은
    상기 제1 접속영역에서, 상기 제1 절연층과 유기 절연막 및 제1 패시베이션층을 관통하는 제1-1 컨택홀을 통해 상기 스위치 소자들의 소스 전극에 접촉하고,
    상기 제2 접속영역에서, 상기 제1 절연층과 유기 절연막 및 제1 패시베이션층을 관통하는 제1-2 컨택홀을 통해 상기 데이터라인과 접촉하는 표시장치.
  4. 제 1 항에 있어서,
    상기 표시패널은
    상기 제1 접속영역에서,
    상기 브릿지 패턴을 덮도록 적층되는 제2 패시베이션층;
    상기 제2 패시베이션층 상에 패터닝 된 제1-1 도전패턴;
    상기 제1-1 도전패턴을 덮도록 적층되는 제3 패시베이션층;
    상기 제3 패시베이션층 상에 패터닝 된 제2-1 도전패턴을 더 포함하고,
    상기 브릿지 패턴은 상기 제2 패시베이션층을 관통하는 제2-1 컨택홀을 통해서 상기 제1-1 도전패턴과 접속하고,
    상기 제1-1 도전패턴은 상기 제3 패시베이션층을 관통하는 제3-1 컨택홀을 통해서 상기 제2-1 도전패턴과 접속하며,
    상기 제2-1 도전패턴은 상기 유기 절연막, 상기 제1 내지 제3 패시베이션층을 관통하는 제4-1 컨택홀을 통해 상기 스위치 소자의 소스전극과 접속하는 표시장치.
  5. 제 1 항에 있어서,
    상기 표시패널은
    상기 제2 접속영역에서,
    상기 브릿지 패턴을 덮도록 적층되는 제2 패시베이션층;
    상기 제2 패시베이션층 상에 패터닝 된 제1-2 도전패턴;
    상기 제1-2 도전패턴을 덮도록 적층되는 제3 패시베이션층;
    상기 제3 패시베이션층 상에 패터닝 된 제2-2 도전패턴을 더 포함하고,
    상기 브릿지 패턴은 상기 제2 패시베이션층을 관통하는 제2-2 컨택홀을 통해서 상기 제1-2 도전패턴과 접속하고,
    상기 제1-2 도전패턴은 상기 제3 패시베이션층을 관통하는 제3-2 컨택홀을 통해서 상기 제2-2 도전패턴과 저속하며,
    상기 제2-2 도전패턴은 상기 유기 절연막, 상기 제1 내지 제3 패시베이션층을 관통하는 제4-2 컨택홀을 통해 상기 데이터라인과 접속하는 표시장치.
  6. 제 1 항에 있어서,
    상기 표시패널은
    상기 제1 접속영역에서,
    상기 브릿지 패턴을 덮도록 적층되는 제2 패시베이션층;
    상기 제2 패시베이션층 상에 패터닝 된 제1-1 도전패턴;
    상기 제1-1 도전패턴을 덮도록 적층되는 제3 패시베이션층;
    상기 제3 패시베이션층 상에 패터닝 된 제2-1 도전패턴; 및
    층간 절연막을 사이에 두고 상기 스위치 소자의 소스전극과 대면하는 제3-1 도전패턴을 더 포함하고,
    상기 브릿지 패턴은 상기 제2 패시베이션층을 관통하는 제2-1 컨택홀을 통해서 상기 제1-1 도전패턴과 접속하고,
    상기 제1-1 도전패턴은 상기 제3 패시베이션층을 관통하는 제3-1 컨택홀을 통해서 상기 제2-1 도전패턴과 접속하며,
    상기 제2-1 도전패턴은 상기 층간 절연막, 상기 제1 절연층, 상기 유기 절연막, 상기 제1 내지 제3 패시베이션층을 관통하는 제5-1 컨택홀을 통해 상기 제3-1 도전패턴과 접속하고,
    상기 제3-1 도전패턴은 상기 층간절연막을 관통하는 제6-1 컨택홀을 통해 상기 스위치 소자의 소스전극 접속하는 표시장치.
  7. 제 1 항에 있어서,
    상기 표시패널은
    상기 제2 접속영역에서,
    상기 브릿지 패턴을 덮도록 적층되는 제2 패시베이션층;
    상기 제2 패시베이션층 상에 패터닝 된 제1-2 도전패턴;
    상기 제1-2 도전패턴을 덮도록 적층되는 제3 패시베이션층;
    상기 제3 패시베이션층 상에 패터닝 된 제2-2 도전패턴; 및
    층간 절연막을 사이에 두고 상기 금속패턴과 대면하는 제3-2 도전패턴을 더 포함하고,
    상기 브릿지 패턴은 상기 제2 패시베이션층을 관통하는 제2-2 컨택홀을 통해서 상기 제1-2 도전패턴과 접속하고,
    상기 제1-2 도전패턴은 상기 제3 패시베이션층을 관통하는 제3-2 컨택홀을 통해서 상기 제2-2 도전패턴과 접속하며,
    상기 제2-2 도전패턴은 상기 층간 절연막, 상기 제1 절연층, 상기 유기 절연막, 상기 제1 내지 제3 패시베이션층을 관통하는 제5-2 컨택홀을 통해 상기 제3-2 도전패턴과 접속하며,
    상기 제3-2 도전패턴은 상기 층간절연막을 관통하는 제6-2 컨택홀을 통해 상기 데이터라인과 접속하는 표시장치.
  8. 제 1 항에 있어서,
    상기 표시패널은 코너부에서, 상기 스위치 소자들이 배치되는 스위치 소자부의 일측면과 제2 게이트 구동부의 일측면으로 정의되는 내측 공간에 배치되는 보조 스위치 소자들을 더 포함하는 표시장치.
  9. 제 3 항에 있어서,
    상기 표시패널은 다수의 상기 픽셀에 연결되는 터치 센서를 포함하고,
    상기 브릿지 패턴들은 상기 터치 센서에 터치 구동전압을 인가하는 라이팅 배선과 동일한 물질로 이루어지는 표시장치.
  10. 제 4 항에 있어서,
    상기 제1-1 도전패턴은 상기 픽셀에 공통전압을 인가하는 공통전극과 동일한 물질로 이루어지는 표시장치.
  11. 제 4 항에 있어서,
    상기 제2-1 도전패턴은 상기 데이터라인을 통해서 상기 테스트 데이터전압을 인가받는 화소전극과 동일한 물질로 이루어지는 표시장치.
  12. 제 7 항에 있어서,
    상기 제3-2 도전패턴은 상기 게이트라인과 동일한 물질로 이루어지는 표시장치.
  13. 제 1 항에 있어서,
    상기 표시패널의 코너부 중에서 적어도 하나의 코너부는 내각이 180° 내지 300°로 이루어지는 표시장치.
  14. 제 1 항에 있어서,
    상기 표시패널의 코너부 중에서 적어도 하나의 코너부는 상기 표시패널의 외측에 중심을 갖는 반호 형태로 이루어지는 표시장치.
  15. 제1 방향을 따라 연장되는 데이터 라인을 갖는 표시패널;
    상기 표시패널에 배치되는 스위치 소자부;
    상기 표시패널에 배치되는 브릿지 패턴;
    상기 표시패널의 메인 표시부의 제1 게이트 라인들을 구동시키는 제1 게이트 구동부; 및
    상기 표시패널의 보조 표시부의 제2 게이트 라인들을 구동시키는 제2 게이트 구동부를 포함하고,
    상기 스위치 소자부는 입력된 테스트 데이터 전압을 상기 브릿지 패턴으로 전달하는 스위치 소자를 포함하고,
    상기 브릿지 패턴은 상기 스위치 소자 및 상기 데이터 라인을 전기적으로 연결시키고, 상기 브릿지 패턴은 상기 스위치 소자의 전극과 상이한 층에 형성되고,
    상기 메인 표시부는 제1 폭을 갖고, 상기 보조 표시부는 상기 제1 폭 보다 저 작은 제2 폭을 갖고, 상기 제2 게이트 구동부는 상기 제1 방향을 따르는 상기 데이터 라인과 정렬되어 있는,
    표시 장치.
  16. 제 15 항에 있어서,
    상기 브릿지 패턴은 상기 제2 게이트 구동부와 중첩하는,
    표시 장치.
  17. 제 16 항에 있어서,
    상기 데이터 라인, 상기 스위치 소자의 전극 및 상기 제2 게이트 구동부는 동일한 층에 형성되는,
    표시 장치.
  18. 제 15 항에 있어서,
    상기 브릿지 패턴의 적어도 일부는 상기 데이터 라인으로부터 상기 스위치 소자를 향해 제2 방향으로 연장되고, 상기 제2 방향은 상기 제1 방향과 상이한,
    표시 장치.
  19. 제 15 항에 있어서,
    상기 스위치 소자부는 추가적인 스위치 소자들을 더 포함하고, 상기 표시 장치는 추가적인 브릿지 패턴들을 더 포함하고,
    상기 추가적인 스위치 소자들은 입력된 테스트 데이터 전압을 상기 추가적인 브릿지 패턴으로 전달하고,
    각각의 추가적인 브릿지 패턴은 대응하는 데이터 라인 및 대응하는 추가적인 스위치 소자들을 전기적으로 연결시키는,
    표시 장치.
  20. 제 15 항에 있어서,
    상기 표시 장치는 보조 스위치 소자부 및 추가적인 브릿지 패턴들을 더 포함하고,
    상기 보조 스위치 소자부는 추가적인 스위치 소자들을 더 포함하고,
    상기 추가적인 스위치 소자들은 입력된 테스트 데이터 전압을 상기 추가적인 브릿지 패턴으로 전달하고,
    각각의 추가적인 브릿지 패턴은 대응하는 데이터 라인 및 대응하는 추가적인 스위치 소자들을 전기적으로 연결시키는,
    표시 장치.
  21. 표시패널, 제1 게이트 구동부 및 제2 게이트 구동부를 포함하는 표시 장치로서,
    상기 표시패널은:
    제1 방향을 따라서 제1 폭을 갖는 메인 표시부;
    상기 제1 방향에 수직한 제2 방향에서 상기 메인 표시부에 연결되어 배치되고, 상기 제1 방향을 따라서 상기 제1 폭보다 더 작은 제2폭을 갖는 보조 표시부;
    상기 제2 방향을 따라서 연장되는 데이터 라인; 및
    상기 메인 표시부 및 상기 보조 표시부가 연결되는 곳에 위치하고, 180도 보다 크고 300도 보다 작은 내각을 갖는 코너부를 포함하고,
    상기 제1 게이트 구동부는 상기 메인 표시부의 제1 게이트 라인들을 구동시키고, 상기 제2 게이트 구동부는 상기 보조 표시부의 제2 게이트 라인들을 구동시키고, 상기 제2 게이트 구동부는 상기 제2 방향을 따라서 정렬되는,
    표시 장치.
  22. 제 21 항에 있어서,
    상기 제1 게이트 라인들 및 상기 제2 게이트 라인들은 상기 제1 방향을 따라서 연장되는,
    표시 장치.
  23. 제 22 항에 있어서,
    상기 메인 표시부의 제1 단부는 상기 코너부로부터 멀어지는 방향으로 연장되고,
    상기 보조 표시부의 제2 단부는 상기 코너부로부터 멀어지는 방향으로 연장되고,
    상기 코너부의 내각은 상기 메인 표시부 및 상기 보조 표시부 내에서의 상기 제1 단부 및 상기 제2 단부 사이의 각으로 정의되는,
    표시 장치.
  24. 제 23 항에 있어서,
    상기 메인 표시부는:
    상기 제1 단부에 수직하는 제3 단부;
    상기 제1 단부에 수직하고, 상기 제3 단부에 평행한 제4 단부; 및
    상기 제1 단부에 평행하고, 상기 제3 단부 및 상기 제4 단부 사이이며, 상기 제1 폭을 갖는 제5 단부를 포함하는,
    표시 장치.
  25. 제 24 항에 있어서,
    상기 보조 표시부는:
    상기 제2 단부에 평행한 제6 단부; 및
    상기 제5 단부에 평행하고, 상기 제2 단부 및 상기 제6 단부 사이이며, 상기 제2 폭을 갖는 제7 단부를 포함하는,
    표시 장치.
  26. 제 25 항에 있어서,
    상기 제6 단부 및 상기 제4 단부는 서로에 대해서 정렬되는,
    표시 장치.
  27. 표시 영역 및 비표시 영역을 포함하는 표시패널;
    제1 방향을 따르고 상기 표시 영역에 배치되는 복수개의 데이터 라인들;
    제2 방향을 따르고 상기 표시 영역에 배치되며 상기 복수개의 데이터 라인들과 교차하는 복수개의 게이트 라인들;
    상기 복수개의 게이트 라인들을 구동시키는 복수개의 게이트 구동부들;
    상기 비표시 영역 내의 제1 영역에 배치되는 스위치 소자부; 및
    상기 비표시 영역 내의 제2 영역에 배치되는 보조 스위치 소자부를 포함하고,
    상기 스위치 소자부는 입력된 테스트 데이터 전압을 전달하는 스위치 소자를 포함하고,
    상기 보조 스위치 소자부는 입력된 테스트 데이터 전압을 전달하는 추가적인 스위치 소자를 포함하고,
    상기 보조 스위치 소자부는 상기 스위치 소자부와 인접하고, 상기 복수개의 게이트 구동부들 중 적어도 하나의 게이트 구동부와 인접하고,
    상기 제 2 영역은 상기 제 1 영역과 제1 방향으로 이격된,
    표시 장치.
  28. 제 27 항에 있어서,
    상기 표시 영역은 메인 표시부 및 보조 표시부를 포함하고,
    상기 복수개의 게이트 구동부들은 상기 메인 표시부의 게이트 라인들을 구동시키는 제1 게이트 구동부 및 상기 보조 표시부의 게이트 라인들을 구동시키는 제2 게이트 구동부를 포함하는,
    표시 장치.
  29. 제 28 항에 있어서,
    상기 보조 스위치 소자부는 코너부의 내측 공간에 배치되고,
    상기 내측 공간은 상기 스위치 소자부의 측변 및 상기 제2 게이트 구동부의 측변에 의해 정의되는,
    표시 장치.
  30. 제 28 항에 있어서,
    상기 복수개의 데이터 라인들 중 적어도 하나는 상기 제2 게이트 구동부로부터 제1 방향을 따라서 연장되는 패널 검사 불능 영역의 내부에 배치되는,
    표시 장치.
  31. 제 30 항에 있어서,
    상기 복수개의 데이터 라인들 중 적어도 하나의 데이터 라인은 브릿지 패턴을 통해 상기 보조 스위치 소자부의 추가적인 스위치 소자들과 전기적으로 연결되는,
    표시 장치.
  32. 제 27 항에 있어서,
    상기 스위치 소자부는 테스트 전압을 상기 제1 방향에서 게이트 구동부와 정렬된 데이터 라인들로 전달하도록 구성되고,
    상기 보조 스위치 소자부는 테스트 전압을 상기 제1 방향에서 게이트 구동부와 정렬되지 않은 데이터 라인들로 전달하도록 구성되는,
    표시 장치.

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