JPH09329796A - 液晶表示基板 - Google Patents
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- JPH09329796A JPH09329796A JP8146912A JP14691296A JPH09329796A JP H09329796 A JPH09329796 A JP H09329796A JP 8146912 A JP8146912 A JP 8146912A JP 14691296 A JP14691296 A JP 14691296A JP H09329796 A JPH09329796 A JP H09329796A
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/732—Location after the connecting process
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- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
Abstract
(57)【要約】
【課題】チップオンガラス方式のアクティブマトリクス
基板を静電気から保護し、かつ、該基板の電気的欠陥検
査を可能とする静電気保護回路を有する液晶表示基板を
提供する。 【解決手段】ゲート線Ｇ、ドレイン線Ｄのそれぞれに、
接続端子ＧＰ、ＤＰと入力端子ＩＧＰ、ＩＤＰとの間に
配置された非線形抵抗素子ＮＬが電気的に接続され、駆
動用ＩＣ（ＩＣＧ、ＩＣＤ）毎に、複数の非線形抵抗素
子ＮＬが短絡配線ＳＬＮにより電気的に共通に接続さ
れ、さらに、短絡配線ＳＬＮを介して表示領域の外側の
外周部に設けたガードリングＧＲと電気的に接続されて
いる。
基板を静電気から保護し、かつ、該基板の電気的欠陥検
査を可能とする静電気保護回路を有する液晶表示基板を
提供する。 【解決手段】ゲート線Ｇ、ドレイン線Ｄのそれぞれに、
接続端子ＧＰ、ＤＰと入力端子ＩＧＰ、ＩＤＰとの間に
配置された非線形抵抗素子ＮＬが電気的に接続され、駆
動用ＩＣ（ＩＣＧ、ＩＣＤ）毎に、複数の非線形抵抗素
子ＮＬが短絡配線ＳＬＮにより電気的に共通に接続さ
れ、さらに、短絡配線ＳＬＮを介して表示領域の外側の
外周部に設けたガードリングＧＲと電気的に接続されて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、チップオンガラス
方式の液晶表示素子を構成する液晶表示基板に係り、特
に、該液晶表示基板の静電気保護の回路構成に関する。
方式の液晶表示素子を構成する液晶表示基板に係り、特
に、該液晶表示基板の静電気保護の回路構成に関する。
【０００２】
【従来の技術】例えばアクティブマトリクス方式の液晶
表示装置の液晶表示素子（すなわち、液晶表示パネル）
では、液晶層を介して互いに対向配置されるガラス等か
らなる２枚の透明絶縁基板のうち、その一方のガラス基
板（すなわち、液晶表示基板、もしくはアクティブマト
リクス基板）の液晶層側の面に、そのｘ方向に延在し、
ｙ方向に並設されるゲート線群と、このゲート線群と絶
縁されてｙ方向に延在し、ｘ方向に並設されるドレイン
線群とが形成されている。
表示装置の液晶表示素子（すなわち、液晶表示パネル）
では、液晶層を介して互いに対向配置されるガラス等か
らなる２枚の透明絶縁基板のうち、その一方のガラス基
板（すなわち、液晶表示基板、もしくはアクティブマト
リクス基板）の液晶層側の面に、そのｘ方向に延在し、
ｙ方向に並設されるゲート線群と、このゲート線群と絶
縁されてｙ方向に延在し、ｘ方向に並設されるドレイン
線群とが形成されている。
【０００３】これらのゲート線群とドレイン線群とで囲
まれた各領域がそれぞれ画素領域となり、この画素領域
にスイッチング素子として例えば薄膜トランジスタ（Ｔ
ＦＴ）と透明画素電極とが形成されている。なお、薄膜
トランスタのゲート電極はゲート線に、ドレイン電極は
ドレイン線に、ソース電極は透明画素電極にそれぞれ接
続されている。
まれた各領域がそれぞれ画素領域となり、この画素領域
にスイッチング素子として例えば薄膜トランジスタ（Ｔ
ＦＴ）と透明画素電極とが形成されている。なお、薄膜
トランスタのゲート電極はゲート線に、ドレイン電極は
ドレイン線に、ソース電極は透明画素電極にそれぞれ接
続されている。
【０００４】このような構成において、ゲート線に走査
信号が供給されることにより、薄膜トランジスタがオン
され、このオンされた薄膜トランジスタを介してドレイ
ン線からの映像信号が画素電極に供給される。
信号が供給されることにより、薄膜トランジスタがオン
され、このオンされた薄膜トランジスタを介してドレイ
ン線からの映像信号が画素電極に供給される。
【０００５】なお、ゲート線群の各ゲート線と、ドレイ
ン線群の各ドレイン線とは、それぞれ透明絶縁基板の周
辺にまで延在されて外部端子を構成し、この外部端子に
それぞれ接続されて映像駆動回路、ゲート走査駆動回
路、すなわち、これらを構成する複数個の駆動用ＩＣ
（半導体集積回路）が該透明絶縁基板の周辺に外付けさ
れるようになっている。つまり、これらの各駆動用ＩＣ
を搭載したテープキャリアパッケージ（ＴＣＰ）を基板
の周辺に複数個外付けする。
ン線群の各ドレイン線とは、それぞれ透明絶縁基板の周
辺にまで延在されて外部端子を構成し、この外部端子に
それぞれ接続されて映像駆動回路、ゲート走査駆動回
路、すなわち、これらを構成する複数個の駆動用ＩＣ
（半導体集積回路）が該透明絶縁基板の周辺に外付けさ
れるようになっている。つまり、これらの各駆動用ＩＣ
を搭載したテープキャリアパッケージ（ＴＣＰ）を基板
の周辺に複数個外付けする。
【０００６】しかし、このように透明絶縁基板は、その
周辺に駆動用ＩＣが搭載されたＴＣＰが外付けされる構
成となっているので、これらの回路によって、透明絶縁
基板のゲート線群とドレイン線群との交差領域によって
構成される表示領域の輪郭と、該透明絶縁基板の外枠の
輪郭との間の領域（通常、額縁と称している）の占める
面積が大きくなってしまい、液晶表示モジュールの外形
寸法を小さくしたいという要望に反する。
周辺に駆動用ＩＣが搭載されたＴＣＰが外付けされる構
成となっているので、これらの回路によって、透明絶縁
基板のゲート線群とドレイン線群との交差領域によって
構成される表示領域の輪郭と、該透明絶縁基板の外枠の
輪郭との間の領域（通常、額縁と称している）の占める
面積が大きくなってしまい、液晶表示モジュールの外形
寸法を小さくしたいという要望に反する。
【０００７】それゆえ、このような問題を少しでも解消
するために、すなわち、液晶表示素子の高密度化と液晶
表示モジュールの外形をできる限り縮小したいとの要求
から、ＴＣＰ部品を使用せず、映像駆動用ＩＣおよびゲ
ート走査駆動用ＩＣを透明絶縁基板上に直接搭載する構
成が提案された。このような実装方式をフリップチップ
方式、あるいはチップオンガラス（ＣＯＧ）方式とい
う。
するために、すなわち、液晶表示素子の高密度化と液晶
表示モジュールの外形をできる限り縮小したいとの要求
から、ＴＣＰ部品を使用せず、映像駆動用ＩＣおよびゲ
ート走査駆動用ＩＣを透明絶縁基板上に直接搭載する構
成が提案された。このような実装方式をフリップチップ
方式、あるいはチップオンガラス（ＣＯＧ）方式とい
う。
【０００８】また、公知例ではないが、チップオンガラ
ス方式の液晶表示装置に関しては、同一出願人である
が、モジュール実装方法について先願がある（特願平６
−２５６４２６号）。
ス方式の液晶表示装置に関しては、同一出願人である
が、モジュール実装方法について先願がある（特願平６
−２５６４２６号）。
【０００９】
【発明が解決しようとする課題】ゲート線、ドレイン
線、薄膜トランジスタ等を形成した液晶表示基板の製造
においては、製造工程中に外部から侵入したり、該基板
上で発生する静電気によって、薄膜トランジスタのしき
い値電圧Ｖthの変動による表示むらの発生、薄膜トラン
スタの破損、ゲート線とドレイン線との絶縁膜を介する
交差部における短絡等の不良が発生する問題がある。こ
れは、静電気によりゲート線とドレイン線との間に高電
圧が発生するためであり、通常、該基板を静電気から保
護し、さらに該基板の電気的欠陥の検査を可能とするた
めに、静電気保護回路が該基板の表示領域の外側に形成
される。
線、薄膜トランジスタ等を形成した液晶表示基板の製造
においては、製造工程中に外部から侵入したり、該基板
上で発生する静電気によって、薄膜トランジスタのしき
い値電圧Ｖthの変動による表示むらの発生、薄膜トラン
スタの破損、ゲート線とドレイン線との絶縁膜を介する
交差部における短絡等の不良が発生する問題がある。こ
れは、静電気によりゲート線とドレイン線との間に高電
圧が発生するためであり、通常、該基板を静電気から保
護し、さらに該基板の電気的欠陥の検査を可能とするた
めに、静電気保護回路が該基板の表示領域の外側に形成
される。
【００１０】図１０は、従来のアクティブマトリクス基
板の静電気保護回路の概略構成を示す図である。同図に
おいて、ＳＵＢ１は液晶表示基板、Ｇはゲート線、Ｄは
ドレイン線、ＧＰはゲート線の接続端子、ＤＰはドレイ
ン線の接続端子、ＣＴは液晶表示基板の切断線、ＮＬは
非線形抵抗素子、ＧＲは表示領域の外側の外周部に設け
たガードリング、ＳＬＮは非線形抵抗素子ＮＬとガード
リングＧＲとを電気的に接続する短絡線である。
板の静電気保護回路の概略構成を示す図である。同図に
おいて、ＳＵＢ１は液晶表示基板、Ｇはゲート線、Ｄは
ドレイン線、ＧＰはゲート線の接続端子、ＤＰはドレイ
ン線の接続端子、ＣＴは液晶表示基板の切断線、ＮＬは
非線形抵抗素子、ＧＲは表示領域の外側の外周部に設け
たガードリング、ＳＬＮは非線形抵抗素子ＮＬとガード
リングＧＲとを電気的に接続する短絡線である。
【００１１】液晶表示基板ＳＵＢ１の面上には、複数の
ゲート線Ｇがｘ方向に延在し、ｙ方向に並設され、ま
た、複数のドレイン線Ｄが各ゲート線Ｇと絶縁されてｙ
方向に延在し、ｘ方向に並設されている。複数のゲート
線Ｇと複数のドレイン線Ｄとが交差する領域によって表
示領域が構成される。ゲート線Ｇとドレイン線Ｄとで囲
まれる領域に、図示しないスイッチング素子としての薄
膜トランジスタと、液晶に電界を加える画素電極とがそ
れぞれ形成されている。薄膜トランジスタのソース電極
は、画素電極に接続され、該画素電極は２次元状に配列
され、表示画素を構成する。表示領域の外側にある接続
端子ＧＰ、ＤＰは、それぞれゲート線Ｇ、ドレイン線Ｄ
と外部駆動電気回路と接続するための外部接続端子であ
る。接続端子ＧＰ、ＤＰの外側に配置される非線形抵抗
素子ＮＬ、短絡線ＳＬＮ、ガードリングＧＲにより、前
記静電気保護回路が構成される。すなわち、配線に侵入
した静電気は、接続端子ＧＰもしくはＤＰとガードリン
グＧＲとの間に設けられた非線形抵抗素子ＮＬを通して
ガードリングＧＲの方へ放電され、ここで吸収される。
ガードリングＧＲはショートバーとも呼ばれ、表示領域
の外周部を囲むように設けられた配線であり、静電気が
基板ＳＵＢ１上の配線に侵入した場合、静電気（すなわ
ち電荷）を分散、吸収し、ゲート線Ｇとドレイン線Ｄの
間の電圧を緩和して、前述の静電気による破壊等を防止
する。
ゲート線Ｇがｘ方向に延在し、ｙ方向に並設され、ま
た、複数のドレイン線Ｄが各ゲート線Ｇと絶縁されてｙ
方向に延在し、ｘ方向に並設されている。複数のゲート
線Ｇと複数のドレイン線Ｄとが交差する領域によって表
示領域が構成される。ゲート線Ｇとドレイン線Ｄとで囲
まれる領域に、図示しないスイッチング素子としての薄
膜トランジスタと、液晶に電界を加える画素電極とがそ
れぞれ形成されている。薄膜トランジスタのソース電極
は、画素電極に接続され、該画素電極は２次元状に配列
され、表示画素を構成する。表示領域の外側にある接続
端子ＧＰ、ＤＰは、それぞれゲート線Ｇ、ドレイン線Ｄ
と外部駆動電気回路と接続するための外部接続端子であ
る。接続端子ＧＰ、ＤＰの外側に配置される非線形抵抗
素子ＮＬ、短絡線ＳＬＮ、ガードリングＧＲにより、前
記静電気保護回路が構成される。すなわち、配線に侵入
した静電気は、接続端子ＧＰもしくはＤＰとガードリン
グＧＲとの間に設けられた非線形抵抗素子ＮＬを通して
ガードリングＧＲの方へ放電され、ここで吸収される。
ガードリングＧＲはショートバーとも呼ばれ、表示領域
の外周部を囲むように設けられた配線であり、静電気が
基板ＳＵＢ１上の配線に侵入した場合、静電気（すなわ
ち電荷）を分散、吸収し、ゲート線Ｇとドレイン線Ｄの
間の電圧を緩和して、前述の静電気による破壊等を防止
する。
【００１２】また、液晶表示基板ＳＵＢ１は、切断線Ｃ
Ｔの箇所で最終的に切断される。したがって、該切断線
ＣＴの外側にある非線形抵抗素子ＮＬとガードリングＧ
Ｒは、切断により切り落される。
Ｔの箇所で最終的に切断される。したがって、該切断線
ＣＴの外側にある非線形抵抗素子ＮＬとガードリングＧ
Ｒは、切断により切り落される。
【００１３】なお、薄膜トランジスタの形成工程完了時
点での液晶表示基板の不良を、点欠陥レベルで検査する
ことのできるアレイテスタが開発されている。アレイテ
スタの検査方法は、液晶表示基板を通常の表示に近い状
態に駆動させ、画素電極に信号電荷を書き込み、一定時
間後に画素電極に蓄積残存している信号電荷を読み出
し、その読み出し信号を分析することにより、各画素部
の欠陥の有無を検査する。このときの読み出し信号は微
小であり、検出回路の入力インピーダンスが高いので、
前記短絡配線が形成してあると、検査することができな
い。このため、各ゲート線Ｇ、各ドレイン線Ｄとガード
リングＧＲとを、それぞれ例えば１０6Ωと充分高い抵
抗を有する双方向ＴＦＴダイオード、ＭＩＭ素子等の非
線形抵抗素子ＮＬを介して接続することにより、検査が
可能となっている。
点での液晶表示基板の不良を、点欠陥レベルで検査する
ことのできるアレイテスタが開発されている。アレイテ
スタの検査方法は、液晶表示基板を通常の表示に近い状
態に駆動させ、画素電極に信号電荷を書き込み、一定時
間後に画素電極に蓄積残存している信号電荷を読み出
し、その読み出し信号を分析することにより、各画素部
の欠陥の有無を検査する。このときの読み出し信号は微
小であり、検出回路の入力インピーダンスが高いので、
前記短絡配線が形成してあると、検査することができな
い。このため、各ゲート線Ｇ、各ドレイン線Ｄとガード
リングＧＲとを、それぞれ例えば１０6Ωと充分高い抵
抗を有する双方向ＴＦＴダイオード、ＭＩＭ素子等の非
線形抵抗素子ＮＬを介して接続することにより、検査が
可能となっている。
【００１４】図１０に示した従来例に対して、ゲート線
およびドレイン線の端子部の構成が異なる駆動用ＩＣを
液晶表示基板上に直接搭載する前述のチップオンガラス
方式がある。
およびドレイン線の端子部の構成が異なる駆動用ＩＣを
液晶表示基板上に直接搭載する前述のチップオンガラス
方式がある。
【００１５】図１１は、従来のチップオンガラス方式の
アクティブマトリクス基板の静電気保護回路の概略構成
の要部を示す図である。同図において、図１０と同じ符
号を付したものは同じものを示す。図１１において、Ｉ
ＣＧ、ＩＣＤ、ＦＰＣＧ、ＦＰＣＤはそれぞれ当該液晶
表示基板ＳＵＢ１を用いて液晶表示素子を完成させた後
に、実装される部品の設置位置を示す。すなわち、ＩＣ
Ｇはゲート線駆動用ＩＣが実装される位置、ＩＣＤはド
レイン線駆動用ＩＣが実装される位置、ＦＰＣＧはゲー
ト線駆動用ＩＣ（ＩＣＧ）に外部から動作信号を入力す
るフレキシブル配線基板が実装される位置、ＦＰＣＤは
ドレイン線駆動用ＩＣ（ＩＣＤ）に外部から動作信号を
入力するフレキシブル配線基板が実装される位置、ＩＰ
Ｇはフレキシブル配線基板（ＦＰＣＧ）の出力端子およ
び駆動用ＩＣ（ＩＣＧ）の入力バンプが接続される入力
端子、ＩＰＤはフレキシブル配線基板（ＦＰＣＤ）の出
力端子および駆動用ＩＣ（ＩＣＤ）の入力バンプが接続
される入力端子である。
アクティブマトリクス基板の静電気保護回路の概略構成
の要部を示す図である。同図において、図１０と同じ符
号を付したものは同じものを示す。図１１において、Ｉ
ＣＧ、ＩＣＤ、ＦＰＣＧ、ＦＰＣＤはそれぞれ当該液晶
表示基板ＳＵＢ１を用いて液晶表示素子を完成させた後
に、実装される部品の設置位置を示す。すなわち、ＩＣ
Ｇはゲート線駆動用ＩＣが実装される位置、ＩＣＤはド
レイン線駆動用ＩＣが実装される位置、ＦＰＣＧはゲー
ト線駆動用ＩＣ（ＩＣＧ）に外部から動作信号を入力す
るフレキシブル配線基板が実装される位置、ＦＰＣＤは
ドレイン線駆動用ＩＣ（ＩＣＤ）に外部から動作信号を
入力するフレキシブル配線基板が実装される位置、ＩＰ
Ｇはフレキシブル配線基板（ＦＰＣＧ）の出力端子およ
び駆動用ＩＣ（ＩＣＧ）の入力バンプが接続される入力
端子、ＩＰＤはフレキシブル配線基板（ＦＰＣＤ）の出
力端子および駆動用ＩＣ（ＩＣＤ）の入力バンプが接続
される入力端子である。
【００１６】チップオンガラス方式では、ゲート線Ｇお
よびドレイン線Ｄを駆動する外部駆動回路、すなわち駆
動用ＩＣが液晶表示基板ＳＵＢ１の上に直付けする構成
を採る。ゲート線駆動用ＩＣ（ＩＣＧ）下面にもうけら
れた各電極バンプは、入力端子ＩＧＰと接続端子ＧＰに
接続され、ドレイン線駆動用ＩＣ（ＩＣＤ）下面にもう
けられた各電極バンプは、入力端子ＩＤＰと接続端子Ｄ
Ｐに接続される。駆動用ＩＣ（ＩＣＧ、ＩＣＤ）の取り
付け後に、さらに、入力端子ＩＧＰもしくはＩＤＰに外
部から動作信号を与えるために、フレキシブル配線基板
（ＦＰＣＧ、ＦＰＣＤ）が取り付けられる。したがっ
て、ゲート線Ｇの接続端子ＧＰと入力端子ＩＰＧ、およ
びドレイン線の接続端子ＤＰと入力端子ＩＰＤとは、各
駆動用ＩＣ（ＩＣＧ、ＩＣＤ）の辺に沿って該辺と直角
方向に、それぞれ平行に隣合って配置されている。ま
た、液晶表示基板ＳＵＢ１の切断線ＣＴは、入力端子Ｉ
ＰＧ、ＩＰＤの外側に設けられ、さらにその外側にガー
ドリングＧＲを設けた構成になっている。
よびドレイン線Ｄを駆動する外部駆動回路、すなわち駆
動用ＩＣが液晶表示基板ＳＵＢ１の上に直付けする構成
を採る。ゲート線駆動用ＩＣ（ＩＣＧ）下面にもうけら
れた各電極バンプは、入力端子ＩＧＰと接続端子ＧＰに
接続され、ドレイン線駆動用ＩＣ（ＩＣＤ）下面にもう
けられた各電極バンプは、入力端子ＩＤＰと接続端子Ｄ
Ｐに接続される。駆動用ＩＣ（ＩＣＧ、ＩＣＤ）の取り
付け後に、さらに、入力端子ＩＧＰもしくはＩＤＰに外
部から動作信号を与えるために、フレキシブル配線基板
（ＦＰＣＧ、ＦＰＣＤ）が取り付けられる。したがっ
て、ゲート線Ｇの接続端子ＧＰと入力端子ＩＰＧ、およ
びドレイン線の接続端子ＤＰと入力端子ＩＰＤとは、各
駆動用ＩＣ（ＩＣＧ、ＩＣＤ）の辺に沿って該辺と直角
方向に、それぞれ平行に隣合って配置されている。ま
た、液晶表示基板ＳＵＢ１の切断線ＣＴは、入力端子Ｉ
ＰＧ、ＩＰＤの外側に設けられ、さらにその外側にガー
ドリングＧＲを設けた構成になっている。
【００１７】このような構成の基板ＳＵＢ１を、静電気
から保護し、かつ、電気的欠陥検査を可能とするため
に、図１０で例示したような静電気保護回路を該基板Ｓ
ＵＢ１面上の表示領域の外側に形成する必要がある。す
なわち、ゲート線Ｇやドレイン線Ｄに侵入した静電気を
ガードリングＧＲの方へ放電するための非線形抵抗素子
ＮＬを、ゲート線Ｇの接続端子ＧＰもしくはドレイン線
Ｄの接続端子ＤＰと、ガードリングＧＲとの間に設ける
必要がある。
から保護し、かつ、電気的欠陥検査を可能とするため
に、図１０で例示したような静電気保護回路を該基板Ｓ
ＵＢ１面上の表示領域の外側に形成する必要がある。す
なわち、ゲート線Ｇやドレイン線Ｄに侵入した静電気を
ガードリングＧＲの方へ放電するための非線形抵抗素子
ＮＬを、ゲート線Ｇの接続端子ＧＰもしくはドレイン線
Ｄの接続端子ＤＰと、ガードリングＧＲとの間に設ける
必要がある。
【００１８】しかし、図１１に示したチップオンガラス
方式の基板ＳＵＢ１では、接続端子ＧＰ、ＤＰとガード
リングＧＲとの間に、駆動用ＩＣ（ＩＣＧ、ＩＣＤ）に
信号を入力するための入力端子ＩＰＧ、ＩＰＤが存在し
ている。非線形抵抗素子ＮＬを図１０に示すように各接
続端子ＧＰ、ＤＰ毎に接続導入するには、この入力端子
ＩＰＧ、ＩＰＤが邪魔となり、非線形抵抗素子ＮＬを配
置できない。
方式の基板ＳＵＢ１では、接続端子ＧＰ、ＤＰとガード
リングＧＲとの間に、駆動用ＩＣ（ＩＣＧ、ＩＣＤ）に
信号を入力するための入力端子ＩＰＧ、ＩＰＤが存在し
ている。非線形抵抗素子ＮＬを図１０に示すように各接
続端子ＧＰ、ＤＰ毎に接続導入するには、この入力端子
ＩＰＧ、ＩＰＤが邪魔となり、非線形抵抗素子ＮＬを配
置できない。
【００１９】本発明の目的は、チップオンガラス方式の
アクティブマトリクス基板を静電気から保護し、かつ、
該基板の電気的欠陥検査を可能とする静電気保護回路を
有する液晶表示基板を提供することにある。
アクティブマトリクス基板を静電気から保護し、かつ、
該基板の電気的欠陥検査を可能とする静電気保護回路を
有する液晶表示基板を提供することにある。
【００２０】
【課題を解決するための手段】前記課題を解決するため
に、本発明は、液晶層を介して互いに対向配置される液
晶表示素子を構成する２枚の液晶表示基板のうち、一方
の前記液晶表示基板の前記液晶層側の面上に、ｘ方向に
延在し、ｙ方向に並設されたゲート線群と、このゲート
線群と絶縁されてｙ方向に延在し、ｘ方向に並設された
ドレイン線群とが形成され、前記ゲート線群と前記ドレ
イン線群とが交差する領域によって表示領域が構成さ
れ、前記ゲート線と前記ドレイン線とで囲まれる領域に
それぞれ形成された薄膜トランジスタと画素電極とを有
し、かつ、同一面上に駆動用ＩＣを搭載するチップオン
ガラス方式の液晶表示基板において、前記ゲート線、前
記ドレイン線の少なくとも一方のそれぞれに電気的に接
続した非線形抵抗素子と、前記表示領域の外側の外周部
に設けたガードリングと、前記ガードリングと前記各非
線形抵抗素子とを電気的に接続した短絡線とを有し、か
つ、前記各非線形抵抗素子を、前記各ゲート線もしくは
前記各ドレイン線の接続端子と、前記駆動用ＩＣへの入
力端子との間に配置したことを特徴とする。
に、本発明は、液晶層を介して互いに対向配置される液
晶表示素子を構成する２枚の液晶表示基板のうち、一方
の前記液晶表示基板の前記液晶層側の面上に、ｘ方向に
延在し、ｙ方向に並設されたゲート線群と、このゲート
線群と絶縁されてｙ方向に延在し、ｘ方向に並設された
ドレイン線群とが形成され、前記ゲート線群と前記ドレ
イン線群とが交差する領域によって表示領域が構成さ
れ、前記ゲート線と前記ドレイン線とで囲まれる領域に
それぞれ形成された薄膜トランジスタと画素電極とを有
し、かつ、同一面上に駆動用ＩＣを搭載するチップオン
ガラス方式の液晶表示基板において、前記ゲート線、前
記ドレイン線の少なくとも一方のそれぞれに電気的に接
続した非線形抵抗素子と、前記表示領域の外側の外周部
に設けたガードリングと、前記ガードリングと前記各非
線形抵抗素子とを電気的に接続した短絡線とを有し、か
つ、前記各非線形抵抗素子を、前記各ゲート線もしくは
前記各ドレイン線の接続端子と、前記駆動用ＩＣへの入
力端子との間に配置したことを特徴とする。
【００２１】また、前記ゲート線、前記ドレイン線の少
なくとも一方のそれぞれに電気的に接続した非線形抵抗
素子と、前記表示領域の外側の外周部に設けたガードリ
ングと、前記ガードリングと複数の前記非線形抵抗素子
とを電気的に共通に接続した短絡線とを有することを特
徴とする。
なくとも一方のそれぞれに電気的に接続した非線形抵抗
素子と、前記表示領域の外側の外周部に設けたガードリ
ングと、前記ガードリングと複数の前記非線形抵抗素子
とを電気的に共通に接続した短絡線とを有することを特
徴とする。
【００２２】また、前記ガードリングと複数の前記非線
形抵抗素子とを前記短絡線により電気的に共通に接続す
るのに、前記駆動用ＩＣ毎に接続したことを特徴とす
る。
形抵抗素子とを前記短絡線により電気的に共通に接続す
るのに、前記駆動用ＩＣ毎に接続したことを特徴とす
る。
【００２３】さらに、前記ゲート線、前記ドレイン線の
少なくとも一方のそれぞれに電気的に接続した非線形抵
抗素子と、前記表示領域の外側の外周部に設けたガード
リングと、前記ガードリングと前記各非線形抵抗素子と
を電気的に接続した短絡線とを有し、かつ、前記各非線
形抵抗素子を、前記各ゲート線もしくは前記各ドレイン
線の接続端子に対して、前記表示領域を間に挟んでそれ
ぞれ反対側に配置したことを特徴とする。
少なくとも一方のそれぞれに電気的に接続した非線形抵
抗素子と、前記表示領域の外側の外周部に設けたガード
リングと、前記ガードリングと前記各非線形抵抗素子と
を電気的に接続した短絡線とを有し、かつ、前記各非線
形抵抗素子を、前記各ゲート線もしくは前記各ドレイン
線の接続端子に対して、前記表示領域を間に挟んでそれ
ぞれ反対側に配置したことを特徴とする。
【００２４】本発明では、チップオンガラス方式のアク
ティブマトリクス基板において、各非線形抵抗素子を各
ゲート線もしくは各ドレイン線の接続端子と、駆動用Ｉ
Ｃへの入力端子との間に配置するか、複数の非線形抵抗
素子を電気的に接続する共通の短絡線を用いることによ
り、あるいは各非線形抵抗素子をゲート線、ドレイン線
の接続端子と反対側に配置することにより、従来、駆動
用ＩＣへの入力端子が邪魔になって配置できなかった非
線形抵抗素子を配置することができ、該基板を静電気か
ら保護し、かつ、該基板の電気的欠陥検査を可能とする
静電気保護回路を有する液晶表示基板を提供することが
できる。
ティブマトリクス基板において、各非線形抵抗素子を各
ゲート線もしくは各ドレイン線の接続端子と、駆動用Ｉ
Ｃへの入力端子との間に配置するか、複数の非線形抵抗
素子を電気的に接続する共通の短絡線を用いることによ
り、あるいは各非線形抵抗素子をゲート線、ドレイン線
の接続端子と反対側に配置することにより、従来、駆動
用ＩＣへの入力端子が邪魔になって配置できなかった非
線形抵抗素子を配置することができ、該基板を静電気か
ら保護し、かつ、該基板の電気的欠陥検査を可能とする
静電気保護回路を有する液晶表示基板を提供することが
できる。
【００２５】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について詳細に説明する。なお、以下で説明する
図面で、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
の形態について詳細に説明する。なお、以下で説明する
図面で、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
【００２６】《静電気保護回路》 実施の形態１ 図１は、本発明の実施の形態１を示すチップオンガラス
方式のアクティブマトリクス基板の静電気保護回路の概
略構成の要部を示す図である。本実施の形態では、図１
に示すように、ゲート線Ｇ、ドレイン線Ｄに非線形抵抗
素子ＮＬがそれぞれ電気的に接続され、駆動用ＩＣ（Ｉ
ＣＧ、ＩＣＤ）毎に、複数の非線形抵抗素子ＮＬが短絡
配線ＳＬＮにより電気的に共通に接続され、さらに、こ
の共通の短絡配線ＳＬＮを介して表示領域の外側の外周
部に設けたガードリングＧＲと電気的に接続されてい
る。非線形抵抗素子ＮＬは、各ゲート線Ｇの接続端子Ｇ
Ｐと駆動用ＩＣ（ＩＣＧ）への入力端子ＩＧＰとの間、
および各ドレイン線Ｄの接続端子ＤＰと駆動用ＩＣ（Ｉ
ＣＤ）への入力端子ＩＤＰとの間に配置されている。
方式のアクティブマトリクス基板の静電気保護回路の概
略構成の要部を示す図である。本実施の形態では、図１
に示すように、ゲート線Ｇ、ドレイン線Ｄに非線形抵抗
素子ＮＬがそれぞれ電気的に接続され、駆動用ＩＣ（Ｉ
ＣＧ、ＩＣＤ）毎に、複数の非線形抵抗素子ＮＬが短絡
配線ＳＬＮにより電気的に共通に接続され、さらに、こ
の共通の短絡配線ＳＬＮを介して表示領域の外側の外周
部に設けたガードリングＧＲと電気的に接続されてい
る。非線形抵抗素子ＮＬは、各ゲート線Ｇの接続端子Ｇ
Ｐと駆動用ＩＣ（ＩＣＧ）への入力端子ＩＧＰとの間、
および各ドレイン線Ｄの接続端子ＤＰと駆動用ＩＣ（Ｉ
ＣＤ）への入力端子ＩＤＰとの間に配置されている。
【００２７】液晶表示基板ＳＵＢ１の面上には、複数の
ゲート線Ｇがｘ方向に延在し、ｙ方向に並設され、ま
た、複数のドレイン線Ｄが各ゲート線Ｇと絶縁されてｙ
方向に延在し、ｘ方向に並設されている。複数のゲート
線Ｇと複数のドレイン線Ｄとが交差する領域によって表
示領域が構成される。ゲート線Ｇとドレイン線Ｄとで囲
まれる領域に、図示しないスイッチング素子としての薄
膜トランジスタと、液晶に電界を加える画素電極とがそ
れぞれ形成されている。薄膜トランジスタのソース電極
は、画素電極に接続され、該画素電極は２次元状に配列
され、表示画素を構成する。表示領域の外側にある接続
端子ＧＰ、ＤＰは、それぞれゲート線Ｇ、ドレイン線Ｄ
と外部駆動電気回路と接続するための端子である。接続
端子ＧＰ、ＤＰの外側に配置される非線形抵抗素子Ｎ
Ｌ、ガードリングＧＲ、および短絡線ＳＬにより、静電
気保護回路が構成される。
ゲート線Ｇがｘ方向に延在し、ｙ方向に並設され、ま
た、複数のドレイン線Ｄが各ゲート線Ｇと絶縁されてｙ
方向に延在し、ｘ方向に並設されている。複数のゲート
線Ｇと複数のドレイン線Ｄとが交差する領域によって表
示領域が構成される。ゲート線Ｇとドレイン線Ｄとで囲
まれる領域に、図示しないスイッチング素子としての薄
膜トランジスタと、液晶に電界を加える画素電極とがそ
れぞれ形成されている。薄膜トランジスタのソース電極
は、画素電極に接続され、該画素電極は２次元状に配列
され、表示画素を構成する。表示領域の外側にある接続
端子ＧＰ、ＤＰは、それぞれゲート線Ｇ、ドレイン線Ｄ
と外部駆動電気回路と接続するための端子である。接続
端子ＧＰ、ＤＰの外側に配置される非線形抵抗素子Ｎ
Ｌ、ガードリングＧＲ、および短絡線ＳＬにより、静電
気保護回路が構成される。
【００２８】すなわち、接続端子ＧＰ、ＤＰと入力端子
ＩＤＰ、ＩＧＰとの間にそれぞれ配置され、ゲート線Ｇ
やドレイン線Ｄに侵入した静電気をガードリングＧＲの
方へ放電するための非線形抵抗素子ＮＬは、駆動用ＩＣ
（ＩＣＧ、ＩＣＤ）単位に、１本の短絡線ＳＬＮにより
共通に接続され、該短絡線ＳＬＮは切断線ＣＴの外側で
ガードリングＧＲに接続される。ガードリング（ショー
トバー）ＧＲは、表示領域の外周部を囲むように設けら
れた配線であり、静電気が基板ＳＵＢ１上の配線に侵入
した場合、静電気（すなわち電荷）を分散、吸収する。
したがって、ゲート線Ｇやドレイン線Ｄに侵入した静電
気は、非線形抵抗素子ＮＬ、駆動用ＩＣごとの共通の短
絡線ＳＬＮを介してガードリングＧＲに拡散、吸収さ
れ、ゲート線Ｇとドレイン線Ｄの間の電圧を緩和して、
静電気による破壊等を防止する。このような構成の静電
気保護回路により、チップオンガラス方式の基板ＳＵＢ
１を静電気から保護すると共に、基板の電気的欠陥検査
を可能とすることができる。
ＩＤＰ、ＩＧＰとの間にそれぞれ配置され、ゲート線Ｇ
やドレイン線Ｄに侵入した静電気をガードリングＧＲの
方へ放電するための非線形抵抗素子ＮＬは、駆動用ＩＣ
（ＩＣＧ、ＩＣＤ）単位に、１本の短絡線ＳＬＮにより
共通に接続され、該短絡線ＳＬＮは切断線ＣＴの外側で
ガードリングＧＲに接続される。ガードリング（ショー
トバー）ＧＲは、表示領域の外周部を囲むように設けら
れた配線であり、静電気が基板ＳＵＢ１上の配線に侵入
した場合、静電気（すなわち電荷）を分散、吸収する。
したがって、ゲート線Ｇやドレイン線Ｄに侵入した静電
気は、非線形抵抗素子ＮＬ、駆動用ＩＣごとの共通の短
絡線ＳＬＮを介してガードリングＧＲに拡散、吸収さ
れ、ゲート線Ｇとドレイン線Ｄの間の電圧を緩和して、
静電気による破壊等を防止する。このような構成の静電
気保護回路により、チップオンガラス方式の基板ＳＵＢ
１を静電気から保護すると共に、基板の電気的欠陥検査
を可能とすることができる。
【００２９】図３（ａ）、（ｂ）は、非線形抵抗素子Ｎ
Ｌとして使用される双方向ＴＦＴダイオードの回路構成
図である。（ａ）には双方向ダイオードを示し、（ｂ）
にはその双方向ダイオードの具体的構成としての２端子
動作薄膜トランスタを示す。（ａ）、（ｂ）に示すよう
に、例えば２個の２端子動作薄膜トランスタで構成され
るダイオードを互いに逆向きに並列に配置して、非線形
な電流−電圧特性を有する非線形抵抗素子ＮＬを構成
し、配線に静電気が侵入した場合、静電気を双方向にガ
ードリングＧＲの方へ放電するようになっている。な
お、双方向ＴＦＴダイオードの代わりに、ＭＩＭ素子等
を用いてもよいことはもちろんである。
Ｌとして使用される双方向ＴＦＴダイオードの回路構成
図である。（ａ）には双方向ダイオードを示し、（ｂ）
にはその双方向ダイオードの具体的構成としての２端子
動作薄膜トランスタを示す。（ａ）、（ｂ）に示すよう
に、例えば２個の２端子動作薄膜トランスタで構成され
るダイオードを互いに逆向きに並列に配置して、非線形
な電流−電圧特性を有する非線形抵抗素子ＮＬを構成
し、配線に静電気が侵入した場合、静電気を双方向にガ
ードリングＧＲの方へ放電するようになっている。な
お、双方向ＴＦＴダイオードの代わりに、ＭＩＭ素子等
を用いてもよいことはもちろんである。
【００３０】従来、図１１に例示したチップオンガラス
方式のアクティブマトリクス基板ＳＵＢ１では、接続端
子ＧＰ、ＤＰとガードリングＧＲとの間に、駆動用ＩＣ
（ＩＣＧ、ＩＣＤ）に信号を入力するための入力端子Ｉ
ＰＧ、ＩＰＤが存在するため、非線形抵抗素子ＮＬを各
接続端子ＧＰ、ＤＰ毎に接続導入するには、この入力端
子ＩＰＧ、ＩＰＤが邪魔となり、非線形抵抗素子ＮＬを
配置できなかったが、本実施の形態では、非線形抵抗素
子ＮＬを接続端子ＧＰ、ＤＰと入力端子ＩＤＰ、ＩＧＰ
との間に配置し、また、共通の短絡線ＳＬＮを用いるこ
とにより、非線形抵抗素子ＮＬを配置できた。したがっ
て、チップオンガラス方式のアクティブマトリクス基板
ＳＵＢ１を静電気から保護し、かつ、該基板の電気的欠
陥検査を可能とする静電気保護回路を有する液晶表示基
板を提供できる。
方式のアクティブマトリクス基板ＳＵＢ１では、接続端
子ＧＰ、ＤＰとガードリングＧＲとの間に、駆動用ＩＣ
（ＩＣＧ、ＩＣＤ）に信号を入力するための入力端子Ｉ
ＰＧ、ＩＰＤが存在するため、非線形抵抗素子ＮＬを各
接続端子ＧＰ、ＤＰ毎に接続導入するには、この入力端
子ＩＰＧ、ＩＰＤが邪魔となり、非線形抵抗素子ＮＬを
配置できなかったが、本実施の形態では、非線形抵抗素
子ＮＬを接続端子ＧＰ、ＤＰと入力端子ＩＤＰ、ＩＧＰ
との間に配置し、また、共通の短絡線ＳＬＮを用いるこ
とにより、非線形抵抗素子ＮＬを配置できた。したがっ
て、チップオンガラス方式のアクティブマトリクス基板
ＳＵＢ１を静電気から保護し、かつ、該基板の電気的欠
陥検査を可能とする静電気保護回路を有する液晶表示基
板を提供できる。
【００３１】なお、非線形抵抗素子ＮＬを、接続端子Ｇ
Ｐ、ＤＰに対して、表示領域を間に挟んでそれぞれ反対
側に配置してもよい（図２参照）。
Ｐ、ＤＰに対して、表示領域を間に挟んでそれぞれ反対
側に配置してもよい（図２参照）。
【００３２】図４（ａ）は、液晶表示基板と電気式アレ
イテスタの測定系の回路構成図、（ｂ）は液晶表示基板
の接続端子にアレイテスタのプローブを当てて検査する
様子を示す該液晶表示基板の概略斜視図である。（ａ）
において、ＴＦＴは薄膜トランジスタ、ＩＴＯ１は画素
電極、Ｐは検査用プローブ（針）である。アレイテスタ
は、例えば、書き込み→保持→読み出しサイクルからな
り、積分回路により保持容量Ｃａｄｄに蓄積された電荷
量を計測し、その量で欠陥の有無を判断する。また、読
み出し電荷量の各種電圧、タイミング依存性により欠陥
モードの解析が可能となっている。アレイテストの際
は、すべての接続端子に同時にプローブＰを当て、画素
を動作させる。動作状態の良否により、画素の欠陥を検
出する。したがって、各ゲート線Ｇ間や各ドレイン線Ｄ
間が抵抗体で結合していると、電流が混合して検出不可
能となるが、抵抗体の抵抗値が高ければよい。本発明に
よる双方向ＴＦＴダイオードによる抵抗体は、Ｒ＝１×
１０6Ωと充分に高い抵抗である。
イテスタの測定系の回路構成図、（ｂ）は液晶表示基板
の接続端子にアレイテスタのプローブを当てて検査する
様子を示す該液晶表示基板の概略斜視図である。（ａ）
において、ＴＦＴは薄膜トランジスタ、ＩＴＯ１は画素
電極、Ｐは検査用プローブ（針）である。アレイテスタ
は、例えば、書き込み→保持→読み出しサイクルからな
り、積分回路により保持容量Ｃａｄｄに蓄積された電荷
量を計測し、その量で欠陥の有無を判断する。また、読
み出し電荷量の各種電圧、タイミング依存性により欠陥
モードの解析が可能となっている。アレイテストの際
は、すべての接続端子に同時にプローブＰを当て、画素
を動作させる。動作状態の良否により、画素の欠陥を検
出する。したがって、各ゲート線Ｇ間や各ドレイン線Ｄ
間が抵抗体で結合していると、電流が混合して検出不可
能となるが、抵抗体の抵抗値が高ければよい。本発明に
よる双方向ＴＦＴダイオードによる抵抗体は、Ｒ＝１×
１０6Ωと充分に高い抵抗である。
【００３３】実施の形態２ 前記で触れた図２は、本発明の実施の形態２を示すチッ
プオンガラス方式のアクティブマトリクス基板の静電気
保護回路の概略構成を示す図である。なお、本図では、
ゲート線およびドレイン線駆動用ＩＣ（ＩＣＧ、ＩＣ
Ｄ）、フレキシブル配線基板（ＦＰＣＧ、ＦＰＣＤ）が
それぞれ１個しか示されていないが、実際はそれぞれ所
定の数設けられることは言うまでもない。
プオンガラス方式のアクティブマトリクス基板の静電気
保護回路の概略構成を示す図である。なお、本図では、
ゲート線およびドレイン線駆動用ＩＣ（ＩＣＧ、ＩＣ
Ｄ）、フレキシブル配線基板（ＦＰＣＧ、ＦＰＣＤ）が
それぞれ１個しか示されていないが、実際はそれぞれ所
定の数設けられることは言うまでもない。
【００３４】前述のように、チップオンガラス方式で
は、非線形抵抗素子ＮＬを各接続端子ＧＰ、ＤＰ毎に配
置する際、入力端子ＩＰＧ、ＩＰＤが邪魔となるので、
本実施の形態では、図２に示すように、各非線形抵抗素
子ＮＬを、各ゲート線Ｇの接続端子ＧＰ、各ドレイン線
Ｄの接続端子ＤＰに対して、表示領域を間に挟んでそれ
ぞれ反対側に配置した。各非線形抵抗素子ＮＬは、それ
ぞれ短絡線ＳＬＮを介してガードリングＧＲに接続され
ている。これにより、ゲート線Ｇやドレイン線Ｄに侵入
した静電気は、非線形抵抗素子ＮＬ、短絡線ＳＬＮを介
してガードリングＧＲに拡散、吸収され、静電気による
破壊等が防止できる。
は、非線形抵抗素子ＮＬを各接続端子ＧＰ、ＤＰ毎に配
置する際、入力端子ＩＰＧ、ＩＰＤが邪魔となるので、
本実施の形態では、図２に示すように、各非線形抵抗素
子ＮＬを、各ゲート線Ｇの接続端子ＧＰ、各ドレイン線
Ｄの接続端子ＤＰに対して、表示領域を間に挟んでそれ
ぞれ反対側に配置した。各非線形抵抗素子ＮＬは、それ
ぞれ短絡線ＳＬＮを介してガードリングＧＲに接続され
ている。これにより、ゲート線Ｇやドレイン線Ｄに侵入
した静電気は、非線形抵抗素子ＮＬ、短絡線ＳＬＮを介
してガードリングＧＲに拡散、吸収され、静電気による
破壊等が防止できる。
【００３５】《液晶表示モジュールの全体構成》図８
は、液晶表示モジュールＭＤＬの分解斜視図である。
は、液晶表示モジュールＭＤＬの分解斜視図である。
【００３６】ＳＨＤは金属板から成るシールドケース
（メタルフレームとも称す）、ＷＤは表示窓、ＳＰＣ１
〜４は絶縁スペーサ、ＦＰＣ１、２は折り曲げられた多
層フレキシブル回路基板（ＦＰＣ１はゲート側回路基
板、ＦＰＣ２はドレイン側回路基板）、ＰＣＢはインタ
ーフェイス回路基板、ＡＳＢはアセンブルされた駆動回
路基板付き液晶表示素子、ＰＮＬは重ね合せた２枚の透
明絶縁基板の一方の基板上に駆動用ＩＣを搭載した液晶
表示素子（液晶表示パネルとも称す）、ＧＣ１およびＧ
Ｃ２はゴムクッション、ＰＲＳはプリズムシート（２
枚）、ＳＰＳは拡散シート、ＧＬＢは導光板、ＲＦＳは
反射シート、ＭＣＡは一体成型により形成された下側ケ
ース（モールドケース）、ＬＰは蛍光管、ＬＰＣはラン
プケーブル、ＬＣＴはインバータ用の接続コネクタ、Ｇ
Ｂは蛍光管ＬＰを支持するゴムブッシュであり、図に示
すような上下の配置関係で各部材が積み重ねられて液晶
表示モジュールＭＤＬが組み立てられる。
（メタルフレームとも称す）、ＷＤは表示窓、ＳＰＣ１
〜４は絶縁スペーサ、ＦＰＣ１、２は折り曲げられた多
層フレキシブル回路基板（ＦＰＣ１はゲート側回路基
板、ＦＰＣ２はドレイン側回路基板）、ＰＣＢはインタ
ーフェイス回路基板、ＡＳＢはアセンブルされた駆動回
路基板付き液晶表示素子、ＰＮＬは重ね合せた２枚の透
明絶縁基板の一方の基板上に駆動用ＩＣを搭載した液晶
表示素子（液晶表示パネルとも称す）、ＧＣ１およびＧ
Ｃ２はゴムクッション、ＰＲＳはプリズムシート（２
枚）、ＳＰＳは拡散シート、ＧＬＢは導光板、ＲＦＳは
反射シート、ＭＣＡは一体成型により形成された下側ケ
ース（モールドケース）、ＬＰは蛍光管、ＬＰＣはラン
プケーブル、ＬＣＴはインバータ用の接続コネクタ、Ｇ
Ｂは蛍光管ＬＰを支持するゴムブッシュであり、図に示
すような上下の配置関係で各部材が積み重ねられて液晶
表示モジュールＭＤＬが組み立てられる。
【００３７】《液晶表示モジュールＭＤＬを実装した情
報処理》図９は、それぞれ液晶表示モジュールＭＤＬを
実装したノートブック型のパソコン、あるいはワープロ
の斜視図である。インバータＩＶを、表示部、すなわ
ち、液晶表示モジュールＭＤＬのインバータ収納部ＭＩ
に配置した場合を示す。
報処理》図９は、それぞれ液晶表示モジュールＭＤＬを
実装したノートブック型のパソコン、あるいはワープロ
の斜視図である。インバータＩＶを、表示部、すなわ
ち、液晶表示モジュールＭＤＬのインバータ収納部ＭＩ
に配置した場合を示す。
【００３８】駆動ＩＣの液晶表示素子ＰＮＬ上へのＣＯ
Ｇ実装と外周部のドレインおよびゲートドライバ用周辺
回路として多層フレキシブル基板を採用し、ドレインド
ライバ用回路に折り曲げ実装を採用することで、従来に
比べ大幅に外形サイズ縮小ができる。本例では、片側実
装されたドレインドライバ用周辺回路を情報機器のヒン
ジ上方の表示部の上側に配置できるため、コンパクトな
実装が可能となった。
Ｇ実装と外周部のドレインおよびゲートドライバ用周辺
回路として多層フレキシブル基板を採用し、ドレインド
ライバ用回路に折り曲げ実装を採用することで、従来に
比べ大幅に外形サイズ縮小ができる。本例では、片側実
装されたドレインドライバ用周辺回路を情報機器のヒン
ジ上方の表示部の上側に配置できるため、コンパクトな
実装が可能となった。
【００３９】情報機器からの信号は、まず、図では、左
側のインターフェイス基板ＰＣＢのほぼ中央に位置する
コネクタから表示制御集積回路素子（ＴＣＯＮ）へ行
き、ここでデータ変換された表示データが、ドレインド
ライバ用周辺回路へ流れる。このように、フリップチッ
プ方式と多層フレキシブル基板とを使用することで、情
報機器の横幅の外形の制約が解消でき、小型で低消費電
力の情報機器を提供できた。
側のインターフェイス基板ＰＣＢのほぼ中央に位置する
コネクタから表示制御集積回路素子（ＴＣＯＮ）へ行
き、ここでデータ変換された表示データが、ドレインド
ライバ用周辺回路へ流れる。このように、フリップチッ
プ方式と多層フレキシブル基板とを使用することで、情
報機器の横幅の外形の制約が解消でき、小型で低消費電
力の情報機器を提供できた。
【００４０】《駆動用ＩＣチップ搭載部近傍の平面およ
び断面構成》図５は、例えばガラスからなる透明絶縁基
板ＳＵＢ１上に駆動用ＩＣを搭載した様子を示す平面図
である。さらに、Ａ−Ａ切断線における断面図を図６に
示す。図５において、一方の透明絶縁基板ＳＵＢ２は、
一点鎖線で示すが、透明絶縁基板ＳＵＢ１の上方に重な
って位置し、シールパターンＳＬにより、有効表示部
（有効画面エリア）ＡＲを含んで液晶ＬＣを封入してい
る。透明絶縁基板ＳＵＢ１上の電極ＣＯＭは、導電ビー
ズや銀ペースト等を介して、透明絶縁基板ＳＵＢ２側の
共通電極パターンに電気的に接続させる配線である。配
線ＤＴＭ（あるいはＧＴＭ）は、駆動用ＩＣからの出力
信号を有効表示部ＡＲ内の配線に供給するものである。
入力配線Ｔｄは、駆動用ＩＣへ入力信号を供給するもの
である。異方性導電膜ＡＣＦは、一列に並んだ複数個の
駆動用ＩＣ部分に共通して細長い形状となったものＡＣ
Ｆ２と上記複数個の駆動用ＩＣへの入力配線パターン部
分に共通して細長い形状となったものＡＣＦ１を別々に
貼り付ける。パッシベーション膜（保護膜）ＰＳＶ１、
ＰＳＶは、図６にも示すが、電食防止のため、できる限
り配線部を被覆し、露出部分は、異方性導電膜ＡＣＦ１
にて覆うようにする。
び断面構成》図５は、例えばガラスからなる透明絶縁基
板ＳＵＢ１上に駆動用ＩＣを搭載した様子を示す平面図
である。さらに、Ａ−Ａ切断線における断面図を図６に
示す。図５において、一方の透明絶縁基板ＳＵＢ２は、
一点鎖線で示すが、透明絶縁基板ＳＵＢ１の上方に重な
って位置し、シールパターンＳＬにより、有効表示部
（有効画面エリア）ＡＲを含んで液晶ＬＣを封入してい
る。透明絶縁基板ＳＵＢ１上の電極ＣＯＭは、導電ビー
ズや銀ペースト等を介して、透明絶縁基板ＳＵＢ２側の
共通電極パターンに電気的に接続させる配線である。配
線ＤＴＭ（あるいはＧＴＭ）は、駆動用ＩＣからの出力
信号を有効表示部ＡＲ内の配線に供給するものである。
入力配線Ｔｄは、駆動用ＩＣへ入力信号を供給するもの
である。異方性導電膜ＡＣＦは、一列に並んだ複数個の
駆動用ＩＣ部分に共通して細長い形状となったものＡＣ
Ｆ２と上記複数個の駆動用ＩＣへの入力配線パターン部
分に共通して細長い形状となったものＡＣＦ１を別々に
貼り付ける。パッシベーション膜（保護膜）ＰＳＶ１、
ＰＳＶは、図６にも示すが、電食防止のため、できる限
り配線部を被覆し、露出部分は、異方性導電膜ＡＣＦ１
にて覆うようにする。
【００４１】さらに、駆動用ＩＣの側面周辺は、エポキ
シ樹脂あるいはシリコーン樹脂ＳＩＬが充填され、保護
が多重化されている。
シ樹脂あるいはシリコーン樹脂ＳＩＬが充填され、保護
が多重化されている。
【００４２】次に、フレキシブル基板折り曲げ実装方法
につき説明する。
につき説明する。
【００４３】図７は、多層フレキシブル基板の折り曲げ
実装方法を示す斜視図である。ドレインドライバ基板Ｆ
ＰＣ２とゲートドライバ基板ＦＰＣ１の接続は、ジョイ
ナーとしてＦＰＣ２と一体のフレキシブル基板から成る
凸部ＪＴ２の先端部に設けたフラットコネクタＣＴ４を
使用し、折り曲げて図８に示すインターフェイス基板Ｐ
ＣＢのコネクタＣＴ２に電気的に接続する。
実装方法を示す斜視図である。ドレインドライバ基板Ｆ
ＰＣ２とゲートドライバ基板ＦＰＣ１の接続は、ジョイ
ナーとしてＦＰＣ２と一体のフレキシブル基板から成る
凸部ＪＴ２の先端部に設けたフラットコネクタＣＴ４を
使用し、折り曲げて図８に示すインターフェイス基板Ｐ
ＣＢのコネクタＣＴ２に電気的に接続する。
【００４４】次に、フレキシブル基板ＦＰＣ２の導体層
部分ＦＭＬの部品実装が全くない面に両面テープを貼
り、治具を使用して、導体層部分ＢＮＴにて折り曲げ
る。
部分ＦＭＬの部品実装が全くない面に両面テープを貼
り、治具を使用して、導体層部分ＢＮＴにて折り曲げ
る。
【００４５】使用した両面テープＢＡＴの幅は３ｍｍで
あり、長さ１６０〜２４０ｍｍと細長い形状であるが、
接着性が確保できれば良く、短い形状のものを数個所で
貼付けても良い。また、両面テープＢＡＴは、透明絶縁
基板ＳＵＢ１側に予め貼っていても良い。
あり、長さ１６０〜２４０ｍｍと細長い形状であるが、
接着性が確保できれば良く、短い形状のものを数個所で
貼付けても良い。また、両面テープＢＡＴは、透明絶縁
基板ＳＵＢ１側に予め貼っていても良い。
【００４６】以上のように、治具を使用して、多層フレ
キシブル基板ＦＰＣ２を精度良く折り曲げ、透明絶縁基
板ＳＵＢ１の表面に接着できる。
キシブル基板ＦＰＣ２を精度良く折り曲げ、透明絶縁基
板ＳＵＢ１の表面に接着できる。
【００４７】以上本発明を実施例に基づいて具体的に説
明したが、本発明は前記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、ガードリングＧＲの４
個のコーナー部において、該ガードリングＧＲを構成す
る４辺の４本の配線を切り離し、微小な間隙を隔てて配
置し、静電気が侵入したときに該コーナー部の配線どう
しの間で放電する公知の構成にしてもよいことは言うま
でもない。
明したが、本発明は前記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、ガードリングＧＲの４
個のコーナー部において、該ガードリングＧＲを構成す
る４辺の４本の配線を切り離し、微小な間隙を隔てて配
置し、静電気が侵入したときに該コーナー部の配線どう
しの間で放電する公知の構成にしてもよいことは言うま
でもない。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
チップオンガラス方式のアクティブマトリクス基板を静
電気から保護し、かつ、該基板の電気的欠陥検査を可能
とする静電気保護回路を有する液晶表示基板を提供する
ことができる。
チップオンガラス方式のアクティブマトリクス基板を静
電気から保護し、かつ、該基板の電気的欠陥検査を可能
とする静電気保護回路を有する液晶表示基板を提供する
ことができる。
【図１】本発明の実施の形態１を示すチップオンガラス
方式のアクティブマトリクス基板の静電気保護回路の概
略構成の要部を示す図である。
方式のアクティブマトリクス基板の静電気保護回路の概
略構成の要部を示す図である。
【図２】本発明の実施の形態２を示すチップオンガラス
方式のアクティブマトリクス基板の静電気保護回路の概
略構成を示す図である。
方式のアクティブマトリクス基板の静電気保護回路の概
略構成を示す図である。
【図３】（ａ）、（ｂ）は、非線形抵抗素子ＮＬとして
使用される双方向ＴＦＴダイオードの回路構成図であ
る。
使用される双方向ＴＦＴダイオードの回路構成図であ
る。
【図４】（ａ）は、液晶表示基板と電気式アレイテスタ
の測定系の回路構成図、（ｂ）は液晶表示基板の端子電
極にアレイテスタのプローブを当てて検査する様子を示
す該液晶表示基板の概略斜視図である。
の測定系の回路構成図、（ｂ）は液晶表示基板の端子電
極にアレイテスタのプローブを当てて検査する様子を示
す該液晶表示基板の概略斜視図である。
【図５】液晶表示素子の透明絶縁基板ＳＵＢ１上に駆動
用ＩＣを搭載した様子を示す平面図である。
用ＩＣを搭載した様子を示す平面図である。
【図６】図５のＡ−Ａ切断線における断面図である。
【図７】折り曲げ可能な多層フレキシブル基板ＦＰＣ２
の折り曲げ実装方法と、多層フレキシブル基板ＦＰＣ１
と２との接続部を示す斜視図である。
の折り曲げ実装方法と、多層フレキシブル基板ＦＰＣ１
と２との接続部を示す斜視図である。
【図８】液晶表示モジュールの分解斜視図である。
【図９】液晶表示モジュールを実装したノートブック型
のパソコン、あるいはワープロの斜視図である。
のパソコン、あるいはワープロの斜視図である。
【図１０】従来のアクティブマトリクス基板の静電気保
護回路の概略構成を示す図である。
護回路の概略構成を示す図である。
【図１１】従来のチップオンガラス方式のアクティブマ
トリクス基板の静電気保護回路の概略構成の要部を示す
図である。
トリクス基板の静電気保護回路の概略構成の要部を示す
図である。
ＳＵＢ１…液晶表示基板、Ｇ…ゲート線、Ｄ…ドレイン
線、ＧＰ…ゲート線の接続端子、ＤＰ…ドレイン線の接
続端子、ＣＴ…液晶表示基板の切断線、ＮＬ…非線形抵
抗素子、ＧＲ…ガードリング、ＳＬＮ…短絡線、ＩＣＧ
…ゲート線駆動用ＩＣの位置、ＩＣＤ…ドレイン線駆動
用ＩＣの位置、ＦＰＣＧ…ゲート線駆動用フレキシブル
配線基板の位置、ＦＰＣＤ…ドレイン線駆動用フレキシ
ブル配線基板の位置、ＩＰＧ…ゲート線駆動用ＩＣへの
入力端子、ＩＰＤ…ドレイン線駆動用ＩＣへの入力端
子。
線、ＧＰ…ゲート線の接続端子、ＤＰ…ドレイン線の接
続端子、ＣＴ…液晶表示基板の切断線、ＮＬ…非線形抵
抗素子、ＧＲ…ガードリング、ＳＬＮ…短絡線、ＩＣＧ
…ゲート線駆動用ＩＣの位置、ＩＣＤ…ドレイン線駆動
用ＩＣの位置、ＦＰＣＧ…ゲート線駆動用フレキシブル
配線基板の位置、ＦＰＣＤ…ドレイン線駆動用フレキシ
ブル配線基板の位置、ＩＰＧ…ゲート線駆動用ＩＣへの
入力端子、ＩＰＤ…ドレイン線駆動用ＩＣへの入力端
子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中野 泰 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内 (72)発明者 鈴木 雅彦 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内 (72)発明者 扇一 公俊 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内
Claims (6)
- 【請求項１】液晶層を介して互いに対向配置される液晶
表示素子を構成する２枚の液晶表示基板のうち、一方の
前記液晶表示基板の前記液晶層側の面上に、ｘ方向に延
在し、ｙ方向に並設されたゲート線群と、このゲート線
群と絶縁されてｙ方向に延在し、ｘ方向に並設されたド
レイン線群とが形成され、前記ゲート線群と前記ドレイ
ン線群とが交差する領域によって表示領域が構成され、
前記ゲート線と前記ドレイン線とで囲まれる領域にそれ
ぞれ形成された薄膜トランジスタと画素電極とを有し、
かつ、同一面上に駆動用ＩＣを搭載するチップオンガラ
ス方式の液晶表示基板において、 前記ゲート線、前記ドレイン線の少なくとも一方のそれ
ぞれに電気的に接続した非線形抵抗素子と、 前記表示領域の外側の外周部に設けたガードリングと、 前記ガードリングと前記各非線形抵抗素子とを電気的に
接続した短絡線とを有し、かつ、 前記各非線形抵抗素子を、前記各ゲート線もしくは前記
各ドレイン線の接続端子と、前記駆動用ＩＣへの入力端
子との間に配置したことを特徴とする液晶表示基板。 - 【請求項２】液晶層を介して互いに対向配置される液晶
表示素子を構成する２枚の液晶表示基板のうち、一方の
前記液晶表示基板の前記液晶層側の面上に、ｘ方向に延
在し、ｙ方向に並設されたゲート線群と、このゲート線
群と絶縁されてｙ方向に延在し、ｘ方向に並設されたド
レイン線群とが形成され、前記ゲート線群と前記ドレイ
ン線群とが交差する領域によって表示領域が構成され、
前記ゲート線と前記ドレイン線とで囲まれる領域にそれ
ぞれ形成された薄膜トランジスタと画素電極とを有し、
かつ、同一面上に駆動用ＩＣを搭載するチップオンガラ
ス方式の液晶表示基板において、 前記ゲート線、前記ドレイン線の少なくとも一方のそれ
ぞれに電気的に接続した非線形抵抗素子と、 前記表示領域の外側の外周部に設けたガードリングと、 前記ガードリングと複数の前記非線形抵抗素子とを電気
的に共通に接続した短絡線とを有することを特徴とする
液晶表示基板。 - 【請求項３】前記各非線形抵抗素子を、前記各ゲート線
もしくは前記各ドレイン線の接続端子と、前記駆動用Ｉ
Ｃへの入力端子との間に配置したことを特徴とする請求
項２記載の液晶表示基板。 - 【請求項４】前記ガードリングと複数の前記非線形抵抗
素子とを前記短絡線により電気的に共通に接続するの
に、前記駆動用ＩＣ毎に接続したことを特徴とする請求
項２記載の液晶表示基板。 - 【請求項５】前記各非線形抵抗素子を、前記各ゲート線
もしくは前記各ドレイン線の接続端子に対して、前記表
示領域を間に挟んでそれぞれ反対側に配置したことを特
徴とする請求項２記載の液晶表示基板。 - 【請求項６】液晶層を介して互いに対向配置される液晶
表示素子を構成する２枚の液晶表示基板のうち、一方の
前記液晶表示基板の前記液晶層側の面上に、ｘ方向に延
在し、ｙ方向に並設されたゲート線群と、このゲート線
群と絶縁されてｙ方向に延在し、ｘ方向に並設されたド
レイン線群とが形成され、前記ゲート線群と前記ドレイ
ン線群とが交差する領域によって表示領域が構成され、
前記ゲート線と前記ドレイン線とで囲まれる領域にそれ
ぞれ形成された薄膜トランジスタと画素電極とを有し、
かつ、同一面上に駆動用ＩＣを搭載するチップオンガラ
ス方式の液晶表示基板において、 前記ゲート線、前記ドレイン線の少なくとも一方のそれ
ぞれに電気的に接続した非線形抵抗素子と、 前記表示領域の外側の外周部に設けたガードリングと、 前記ガードリングと前記各非線形抵抗素子とを電気的に
接続した短絡線とを有し、かつ、 前記各非線形抵抗素子を、前記各ゲート線もしくは前記
各ドレイン線の接続端子に対して、前記表示領域を間に
挟んでそれぞれ反対側に配置したことを特徴とする液晶
表示基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8146912A JPH09329796A (ja) | 1996-06-10 | 1996-06-10 | 液晶表示基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8146912A JPH09329796A (ja) | 1996-06-10 | 1996-06-10 | 液晶表示基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09329796A true JPH09329796A (ja) | 1997-12-22 |
Family
ID=15418384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8146912A Pending JPH09329796A (ja) | 1996-06-10 | 1996-06-10 | 液晶表示基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09329796A (ja) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001021918A (ja) * | 1999-07-07 | 2001-01-26 | Hitachi Ltd | 液晶表示装置 |
| KR20020039471A (ko) * | 2000-11-21 | 2002-05-27 | 주식회사 현대 디스플레이 테크놀로지 | 액정표시장치의 정전기 방지구조 |
| WO2008015808A1 (fr) * | 2006-07-31 | 2008-02-07 | Sharp Kabushiki Kaisha | Substrat de matrice active, afficheur et procédé d'inspection de substrat de matrice active |
| US20080111803A1 (en) * | 2006-11-10 | 2008-05-15 | Gi-Chang Lee | Liquid crystal display device and driving method of the same |
| JP2008129374A (ja) * | 2006-11-22 | 2008-06-05 | Casio Comput Co Ltd | 液晶表示装置 |
| US7439565B2 (en) | 2006-06-08 | 2008-10-21 | Chunghwa Picture Tubes, Ltd. | Active devices array substrate and repairing method thereof |
| JP2008293048A (ja) * | 2008-08-27 | 2008-12-04 | Casio Comput Co Ltd | 表示装置 |
| JP2009151325A (ja) * | 2009-02-04 | 2009-07-09 | Casio Comput Co Ltd | 表示装置 |
| WO2009113669A1 (ja) * | 2008-03-14 | 2009-09-17 | シャープ株式会社 | アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法 |
| KR100920351B1 (ko) * | 2003-01-28 | 2009-10-07 | 삼성전자주식회사 | 액정 표시 장치 |
| WO2010010750A1 (ja) * | 2008-07-23 | 2010-01-28 | シャープ株式会社 | アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法 |
| US7768585B2 (en) | 2006-05-23 | 2010-08-03 | Casio Computer Co., Ltd. | Display device with static electricity protecting circuit |
| US8045119B2 (en) | 2007-04-27 | 2011-10-25 | Chunghwa Picture Tubes, Ltd. | Active device array substrate |
| US8043709B2 (en) | 2003-06-25 | 2011-10-25 | Hitachi Chemical Co., Ltd. | Circuit connecting material, film-like circuit connecting material using the same, circuit member connecting structure, and method of producing the same |
| CN107505747A (zh) * | 2017-07-25 | 2017-12-22 | 武汉华星光电技术有限公司 | 一种阵列基板、显示面板及基板的制备方法 |
| WO2019113890A1 (en) * | 2017-12-14 | 2019-06-20 | Harman International Industries, Incorporated | Method and display device for detecting connection failure of display driver integrated circuit |
| CN109979371A (zh) * | 2019-04-15 | 2019-07-05 | 武汉华星光电技术有限公司 | 一种显示面板及装置 |
| US10852599B2 (en) | 2018-07-06 | 2020-12-01 | Seiko Epson Coproration | Substrate for electro-optical device, individual substrate, electro-optical device, electronic apparatus, and method for manufacturing substrate for electro-optical device |
-
1996
- 1996-06-10 JP JP8146912A patent/JPH09329796A/ja active Pending
Cited By (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001021918A (ja) * | 1999-07-07 | 2001-01-26 | Hitachi Ltd | 液晶表示装置 |
| KR20020039471A (ko) * | 2000-11-21 | 2002-05-27 | 주식회사 현대 디스플레이 테크놀로지 | 액정표시장치의 정전기 방지구조 |
| KR100920351B1 (ko) * | 2003-01-28 | 2009-10-07 | 삼성전자주식회사 | 액정 표시 장치 |
| US8501045B2 (en) | 2003-06-25 | 2013-08-06 | Hitachi Chemical Company, Ltd. | Circuit connecting material, film-form circuit connecting material using the same, circuit member connecting structure and method of manufacturing the same |
| US8043709B2 (en) | 2003-06-25 | 2011-10-25 | Hitachi Chemical Co., Ltd. | Circuit connecting material, film-like circuit connecting material using the same, circuit member connecting structure, and method of producing the same |
| US8202622B2 (en) | 2003-06-25 | 2012-06-19 | Hitachi Chemical Co., Ltd. | Circuit connecting material, film-form circuit connecting material using the same, circuit member connecting structure and method of manufacturing the same |
| US7768585B2 (en) | 2006-05-23 | 2010-08-03 | Casio Computer Co., Ltd. | Display device with static electricity protecting circuit |
| US7439565B2 (en) | 2006-06-08 | 2008-10-21 | Chunghwa Picture Tubes, Ltd. | Active devices array substrate and repairing method thereof |
| US7847577B2 (en) | 2006-07-31 | 2010-12-07 | Sharp Kabushiki Kaisha | Active matrix substrate, display device, and active matrix substrate inspecting method |
| WO2008015808A1 (fr) * | 2006-07-31 | 2008-02-07 | Sharp Kabushiki Kaisha | Substrat de matrice active, afficheur et procédé d'inspection de substrat de matrice active |
| US20080111803A1 (en) * | 2006-11-10 | 2008-05-15 | Gi-Chang Lee | Liquid crystal display device and driving method of the same |
| US8279147B2 (en) * | 2006-11-10 | 2012-10-02 | Samsung Electronics Co., Ltd. | Liquid crystal display device having protective circuits and method of manufacturing the same |
| JP2008129374A (ja) * | 2006-11-22 | 2008-06-05 | Casio Comput Co Ltd | 液晶表示装置 |
| US8045119B2 (en) | 2007-04-27 | 2011-10-25 | Chunghwa Picture Tubes, Ltd. | Active device array substrate |
| WO2009113669A1 (ja) * | 2008-03-14 | 2009-09-17 | シャープ株式会社 | アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法 |
| US8653827B2 (en) | 2008-03-14 | 2014-02-18 | Sharp Kabushiki Kaisha | Active matrix substrate, display device, method for inspecting active matrix substrate, and method for inspecting display device |
| EP2264689A1 (en) * | 2008-03-14 | 2010-12-22 | Sharp Kabushiki Kaisha | Active matrix substrate, display device, method for inspecting active matrix substrate and method for inspecting display device |
| JP2011197686A (ja) * | 2008-03-14 | 2011-10-06 | Sharp Corp | アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法 |
| JP4813621B2 (ja) * | 2008-03-14 | 2011-11-09 | シャープ株式会社 | アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法 |
| EP2264689A4 (en) * | 2008-03-14 | 2011-10-26 | Sharp Kk | ACTIVE MATRIX SUBSTRATE, DISPLAY DEVICE, METHOD FOR INSPECTING ACTIVE MATRIX SUBSTRATE, AND METHOD FOR INSPECTING DISPLAY DEVICE |
| US8502227B2 (en) | 2008-07-23 | 2013-08-06 | Sharp Kabushiki Kaisha | Active matrix substrate, display device, method for inspecting the active matrix substrate, and method for inspecting the display device |
| EP2797069A1 (en) | 2008-07-23 | 2014-10-29 | Sharp Kabushiki Kaisha | Active matrix substrate, display device, method for inspecting the active matrix substrate, and method for inspecting the display device |
| JP2012177927A (ja) * | 2008-07-23 | 2012-09-13 | Sharp Corp | アクティブマトリクス基板、表示装置、アクティブマトリクス基板の製造方法または検査方法、および表示装置の製造方法または検査方法 |
| US9299877B2 (en) | 2008-07-23 | 2016-03-29 | Sharp Kabushiki Kaisha | Active matrix substrate, display device, method for inspecting the active matrix substrate, and method for inspecting the display device |
| WO2010010750A1 (ja) * | 2008-07-23 | 2010-01-28 | シャープ株式会社 | アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法 |
| JPWO2010010750A1 (ja) * | 2008-07-23 | 2012-01-05 | シャープ株式会社 | アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法 |
| JP4982609B2 (ja) * | 2008-07-23 | 2012-07-25 | シャープ株式会社 | アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法 |
| JP2008293048A (ja) * | 2008-08-27 | 2008-12-04 | Casio Comput Co Ltd | 表示装置 |
| JP2009151325A (ja) * | 2009-02-04 | 2009-07-09 | Casio Comput Co Ltd | 表示装置 |
| CN107505747A (zh) * | 2017-07-25 | 2017-12-22 | 武汉华星光电技术有限公司 | 一种阵列基板、显示面板及基板的制备方法 |
| US11062632B2 (en) | 2017-12-14 | 2021-07-13 | Harman International Industries, Incorporated | Method and display device for detecting connection failure of display driver integrated circuit |
| WO2019113890A1 (en) * | 2017-12-14 | 2019-06-20 | Harman International Industries, Incorporated | Method and display device for detecting connection failure of display driver integrated circuit |
| US10852599B2 (en) | 2018-07-06 | 2020-12-01 | Seiko Epson Coproration | Substrate for electro-optical device, individual substrate, electro-optical device, electronic apparatus, and method for manufacturing substrate for electro-optical device |
| CN109979371A (zh) * | 2019-04-15 | 2019-07-05 | 武汉华星光电技术有限公司 | 一种显示面板及装置 |
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