JPH1010493A

JPH1010493A - 液晶表示装置および液晶表示基板

Info

Publication number: JPH1010493A
Application number: JP16276096A
Authority: JP
Inventors: Takashi Isoda; 高志磯田; Minoru Hiroshima; 實廣島; Yasushi Nakano; 泰中野
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1996-06-24
Filing date: 1996-06-24
Publication date: 1998-01-16

Abstract

(57)【要約】【課題】基板切断後も静電気保護効果を有し、非線形抵
抗素子や共通線の欠陥を補償することができ、静電気保
護回路の占有スペースを縮小する。【解決手段】表示領域の外周に２重の共通線ＣＷ１、Ｃ
Ｗ２を有し、各共通線ＣＷ１、ＣＷ２とゲート配線ＧＬ
およびドレイン配線ＤＬとを、それらの交差部近傍で順
方向と逆方向のダイオードＤＯを介して電気的に接続
し、共通線ＣＷ１、ＣＷ２とを短絡線ＳＢにより電気的
に接続した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、静電気保護対策を
施したアクティブマトリクス方式の液晶表示素子の液晶
表示装置および液晶表示基板に関する。

【０００２】

【従来の技術】例えばアクティブマトリクス方式の液晶
表示素子（液晶表示パネル）では、液晶層を介して互い
に対向配置されるガラス等からなる２枚の液晶表示基板
のうち、スイッチング素子である薄膜トランジスタを作
成する方の基板（ＴＦＴ基板と称される）の液晶層側の
面に、そのｘ方向に延在し、ｙ方向に並設されるゲート
線群と、このゲート線群と絶縁されてｙ方向に延在し、
ｘ方向に並設されるドレイン線群とが形成されている。

【０００３】これらのゲート線群とドレイン線群とが交
差する領域が表示領域となる。また、これらのゲート線
群とドレイン線群とで囲まれた各領域がそれぞれ画素領
域となり、この画素領域にスイッチング素子として例え
ば薄膜トランジスタ（ＴＦＴ）と透明画素電極とが形成
されている。なお、薄膜トランジスタのゲート電極はゲ
ート線に、ドレイン電極はドレイン線に、ソース電極は
透明画素電極にそれぞれ接続されている。

【０００４】このような構成において、ゲート線に走査
信号が供給されることにより、薄膜トランジスタがオン
され、このオンされた薄膜トランジスタを介してドレイ
ン線からの映像信号が画素電極に供給される。

【０００５】なお、ゲート線群の各ゲート線と、ドレイ
ン線群の各ドレイン線とは、それぞれ透明絶縁基板の周
辺にまで延在されて外部端子を構成し、この外部端子に
それぞれ接続されて映像駆動回路、ゲート走査駆動回
路、すなわち、これらを構成する複数個の駆動用ＩＣ
（半導体集積回路）が該透明絶縁基板の周辺に外付けさ
れるようになっている。つまり、これらの各駆動用ＩＣ
を搭載したテープキャリアパッケージ（ＴＣＰ）を基板
の周辺に複数個外付けする。

【０００６】しかし、このように透明絶縁基板は、その
周辺に駆動用ＩＣが搭載されたＴＣＰが外付けされる構
成となっているので、これらの回路によって、透明絶縁
基板のゲート線群とドレイン線群との交差領域によって
構成される表示領域の輪郭と、該透明絶縁基板の外枠の
輪郭との間の領域（通常、額縁と称している）の占める
面積が大きくなってしまい、液晶表示モジュールの外形
寸法を小さくしたいという要望に反する。

【０００７】それゆえ、このような問題を少しでも解消
するために、すなわち、液晶表示素子の高密度化と液晶
表示モジュールの外形をできる限り縮小したいとの要求
から、ＴＣＰ部品を使用せず、映像駆動用ＩＣおよびゲ
ート走査駆動用ＩＣを透明絶縁基板上に直接搭載する構
成が提案された。このような実装方式をフリップチップ
方式、あるいはチップオンガラス（ＣＯＧ）方式とい
う。

【０００８】また、公知例ではないが、チップオンガラ
ス方式の液晶表示装置に関しては、同一出願人である
が、モジュール実装方法について先願がある（特願平６
−２５６４２６号）。

【０００９】なお、液晶表示素子の製造においては、製
造工程中に外部から侵入したり、液晶表示素子内部で発
生する静電気によって、薄膜トランジスタのしきい値電
圧Ｖ_thの変動による表示むら、薄膜トランジスタの破損
や、ゲート線とドレイン線との絶縁膜を介する交差部に
おける短絡による表示不良等が発生する問題がある。

【００１０】従来は、液晶表示素子を構成するＴＦＴ基
板の切断線の外側の最外周に、静電気対策用のガードリ
ングを形成し、これにゲート線とドレイン線とを電気的
に接続することにより、液晶表示素子内部で発生する電
位差を緩和して、前記問題を回避する方法が一般的であ
る。しかし、２枚の基板を所定の間隙を隔てて重ね合わ
せて組み立て、ＴＦＴ基板の周辺部を切断線により切断
した後は、切断線の外側にあるガードリングは切り落さ
れるので、基板切断後の液晶封入工程以降は、静電気に
対して無防備となる。

【００１１】このため、ガードリングを切り離した後も
静電気から保護するため、ゲート線とドレイン線とを、
２端子動作薄膜トランジスタや金属−絶縁物−金属ダイ
オード等の非線形抵抗素子を介して共通線に電気的に接
続する静電気保護回路が提案されている。

【００１２】例えば、特開昭６３−８５５８６号公報、
特開昭６３−１０６７８８号公報、特開昭６３−２２０
２８９号公報では、表示領域（すなわち、画素アレイ）
を囲むようにその外周に共通線を配置し、薄膜トランジ
スタのゲート電極上のゲート絶縁層にコンタククトホー
ルを形成して、ドレイン電極あるいはソース電極と接続
した非線形抵抗素子を、ゲート線およびドレイン線と共
通線との間に挿入することにより、液晶表示素子の製造
工程中に発生する静電気によるゲート線とドレイン線間
の電位差を緩和し、静電気による破壊等を回避してい
る。

【００１３】

【発明が解決しようとする課題】図１３は、従来の静電
気保護回路の一例を示す概略図である。

【００１４】ＧＬはゲート配線、ＤＬはドレイン配線、
ＴＦＴは薄膜トランジスタ、ＩＴＯ１は画素電極、ＧＴ
Ｍはゲート端子、ＤＴＭはドレイン端子、ＣＷは共通
線、ＤＯはダイオード、ＣＴは液晶表示基板の切断線、
ＧＧＲはゲート配線用ガードリング、ＤＧＲ１、ＤＧＲ
２はドレイン配線用ガードリング、ＧＲは配線が接続さ
れていないガードリングである。

【００１５】このようなダイオードＤＯ等の非線形抵抗
素子を使用した保護回路による静電気対策は、保護効果
が高いが、従来から採用されてきたゲート配線およびド
レイン配線と共通線とを短絡線により短絡させた保護回
路と比較すると、保護効果が劣る。このため、図１３に
示すように、両者が併用されている。しかし、配線間を
短絡する保護回路は、切断線の箇所で基板を切断した後
は短絡が解除され、ダイオードＤＯを介して接続した共
通線ＣＷからなる保護回路のみとなる。したがって、こ
の残った保護回路において、ダイオードＤＯの欠陥によ
る短絡や、共通線ＣＷの断線等の欠陥があると、静電気
対策の上で致命的なものとなる。

【００１６】また、ゲート配線ＧＬおよびドレイン配線
ＤＬと共通線ＣＷとは、図１３に示すように、例えば２
端子動作薄膜トランジスタを使用したダイオードＤＯを
介する接続を採用している場合が多い。なお、静電気に
よる薄膜トランジスタＴＦＴの特性の変動や破壊は、ゲ
ート配線ＧＬあるいはドレイン配線ＤＬから静電気が侵
入することにより生じる場合と、液晶表示素子内に蓄積
した電荷が放電することにより生じる場合が考えられ
る。一方、ダイオードは方向性を有するため、順方向と
逆方向のダイオードＤＯを組み合わせて１対とし、双方
向ダイオードとして配置している。また、ダイオードの
サイズは、静電気発生時の高速応答と低抵抗化が要求さ
れるため、画素の薄膜トランジスタと比較して大きくす
る必要もある。以上のことから、ダイオードＤＯは多く
のスペースを占有する。したがって、液晶表示素子の高
精細化が進むにつれて、ゲート配線ＧＬとドレイン配線
ＤＬの配線ピッチが狭くなり、ダイオードＤＯのサイズ
の縮小や配線、素子のレイアウトやサイズの設計ルール
による調整が余儀なくされ、静電気保護効果やプロセス
裕度の低下を招く原因となる。

【００１７】なお、配線間の抵抗を測定することによ
り、配線間の短絡の有無を判断する方法は、測定系が簡
易で安価なこと、スループットが高いことから有効な手
段である。しかし、図１３に示すような従来から採用さ
れているダイオードＤＯを使用した静電気保護回路で
は、例えば、ゲート配線用ガードリングＧＧＲとドレイ
ン配線用ガードリングＤＧＲ１およびＤＧＲ２間に電圧
を印加し、この間に流れる電流値ですべてのゲート配線
ＧＬとドレイン配線ＤＬの交差部における短絡を一括し
て検査する方法を実施する場合、検査経路には配線数に
相当する順方向ダイオードの並列回路が存在するため、
これらのダイオードの順方向電流により検査が不可能と
なる。

【００１８】本発明の目的は、基板切断後も静電気保護
効果を有し、また、非線形抵抗素子や共通線の欠陥を補
償することができる液晶表示装置および液晶表示基板を
提供することにある。

【００１９】また、本発明の別の目的は、静電気保護回
路の構成要素として多くのスペースを占有する非線形抵
抗素子を配置する場合、スペースを縮小することがで
き、高精細あるいはチップオンガラス方式に有利な液晶
表示装置および液晶表示基板を提供することにある。

【００２０】さらに、本発明の別の目的は、非線形抵抗
素子を使用した静電気保護回路を有する液晶表示素子に
おいて、配線の短絡検査を容易に行なうことができる液
晶表示装置および液晶表示基板を提供することにある。

【００２１】

【課題を解決するための手段】前記課題を解決するため
に、本発明では、液晶層を介して互いに対向配置される
液晶表示素子を構成する２枚の液晶表示基板のうち、一
方の前記液晶表示基板の前記液晶層側の面上に、ｘ方向
に延在し、ｙ方向に並設された複数のゲート線群と、該
ゲート線群と絶縁されてｙ方向に延在し、ｘ方向に並設
されたドレイン線群とが形成され、前記ゲート線群と前
記ドレイン線群とが交差する領域によって表示領域が構
成され、前記ゲート線と前記ドレイン線とで囲まれる領
域にそれぞれ薄膜トランジスタと画素電極とが形成され
た液晶表示装置において、前記表示領域の外周に少なく
とも２重の共通線が形成され、かつ、前記各共通線と、
前記ゲート線および前記ドレイン線とが、それらの交差
部近傍で少なくとも１個の非線形抵抗素子を介して電気
的に接続されていることを特徴とする。なお、本明細書
中で、各共通線と、ゲート線あるいはドレイン線との交
差部とは、十字状に交わる場合の他、Ｔ字状に交わる場
合も含む。

【００２２】また、前記少なくとも２重の共通線が、互
いに少なくとも１箇所で短絡線により電気的に接続され
ていることを特徴とする。

【００２３】また、前記ゲート線および前記ドレイン線
の両端部の、前記各共通線との交差部近傍に、該各共通
線に対して、順方向と逆方向の前記非線形抵抗素子が１
個ずつ配置されていることを特徴とする。

【００２４】また、前記一方の前記液晶表示基板の切断
線が、前記２重の共通線の外側に位置することを特徴と
する。

【００２５】また、前記一方の前記液晶表示基板の切断
線が、前記共通線との前記共通線との間に位置すること
を特徴とする。

【００２６】また、前記表示領域の外周に少なくとも１
重の共通線が形成され、前記共通線と、前記ゲート線お
よび前記ドレイン線とが、それらの交差部近傍で少なく
とも１個の非線形抵抗素子を介して電気的に接続され、
かつ、前記ゲート線および前記ドレイン線の両端部の、
前記共通線との交差部近傍に、該共通線に対して、順方
向と逆方向の前記非線形抵抗素子が１個ずつ配置されて
いることを特徴とする。

【００２７】また、前記表示領域の外周に少なくとも１
重の共通線が形成され、前記共通線と、前記ゲート線お
よび前記ドレイン線とが、それらの交差部近傍で少なく
とも１個の非線形抵抗素子を介して電気的に接続され、
前記ゲート線および前記ドレイン線の両端部の、前記共
通線との交差部近傍に、該共通線に対して、順方向と逆
方向の前記非線形抵抗素子が１個ずつ配置され、かつ、
隣接するそれぞれ平行な前記ゲート線あるいは前記ドレ
イン線が、前記共通線と前記非線形抵抗素子を介して、
電気的に特定方向に閉ループを成していることを特徴と
する。

【００２８】また、前記共通線と前記ゲート線あるいは
前記ドレイン線とを接続する順方向と逆方向の前記非線
形抵抗素子が、該共通線に沿って互い違いに接続配置さ
れていることを特徴とする。

【００２９】さらに、液晶表示基板において、前記表示
領域の外周に少なくとも１重の共通線が形成され、前記
共通線と、前記ゲート線および前記ドレイン線とが、そ
れらの交差部近傍で少なくとも１個の非線形抵抗素子を
介して電気的に接続され、前記ゲート線および前記ドレ
イン線の両端部の、前記共通線との交差部近傍に、該共
通線に対して、順方向と逆方向の前記非線形抵抗素子が
１個ずつ配置され、隣接する前記ゲート線あるいは前記
ドレイン線が、前記共通線と前記非線形抵抗素子を介し
て、電気的に特定方向に閉ループを成し、かつ、前記共
通線の外側に設けられ、前記ゲート線の一端が短絡され
た第１の短絡線と、前記ドレイン線の一端が短絡された
第２の短絡線とを有し、該第１の短絡線と該第２の短絡
線とは電気的に分離されていることを特徴とする。

【００３０】本発明では、基板切断後も、ゲート線およ
びドレイン線と非線形抵抗素子を介して接続した共通線
からなる静電気保護回路を有するので、基板切断後の工
程においても静電気保護効果を有する。

【００３１】また、ゲート線およびドレイン線と非線形
抵抗素子を介して接続した共通線を２重に形成すること
により、非線形抵抗素子の短絡や共通線の断線等の欠陥
があった場合も、該欠陥を補償することができる。

【００３２】また、ゲート線およびドレイン線の両端部
の、共通線との交差部近傍に、該共通線に対して、順方
向と逆方向の非線形抵抗素子を１個ずつ分散配置するこ
とにより、非線形抵抗素子の占有スペースを縮小できる
ので、高精細やＣＯＧ方式の液晶表示素子においても静
電気保護回路を容易に挿入形成することができる。

【００３３】また、隣接するそれぞれ平行なゲート線あ
るいはドレイン線が、共通線と非線形抵抗素子を介し
て、電気的に特定方向に閉ループを成すように静電気保
護回路を形成することにより、外部から静電気が侵入し
た場合でも、液晶表示素子内に蓄積された電荷が外部に
放電される場合でも、静電気がループ状に速やかに分散
されるので、静電気に対する抑制効果が高い。

【００３４】さらに、共通線の外側に、ゲート線の一端
が短絡された第１の短絡線と、ドレイン線の一端が短絡
された第２の短絡線とを電気的に分離して設けることに
より、簡易、安価でスループットの高い配線間の抵抗測
定による短絡検査を容易に行なうことができる。

【００３５】

【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について詳細に説明する。なお、以下で説明する
図面で、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。

【００３６】実施の形態１図１は、本発明の実施の形態１を示す液晶表示素子の一
方の液晶表示基板に形成された配線の等価回路の概略図
である。

【００３７】ＧＬはゲート配線、ＤＬはドレイン配線、
ＴＦＴは薄膜トランジスタ、ＩＴＯ１は画素電極、ＧＴ
Ｍはゲート端子、ＤＴＭはドレイン端子、ＣＷ１は第１
の共通線、ＣＷ２は第２の共通線、ＤＯはダイオード、
ＧＲはガードリング、ＳＢは短絡線、ＣＴは液晶表示基
板の切断線である。

【００３８】液晶表示素子を構成する２枚のうちの一方
の液晶表示基板面上には、図１に示すように、ｘ方向に
延在し、ｙ方向に並設された複数のゲート線ＧＬと、こ
のゲート線ＧＬと絶縁膜を介して絶縁されてｙ方向に延
在し、ｘ方向に並設された複数のドレイン線ＤＬとが形
成されている。複数のゲート線ＧＬと複数のドレイン線
ＤＬとが交差する領域によって表示領域が構成される。
ゲート線ＧＬとドレイン線ＤＬとで囲まれる領域の交差
部に、薄膜トランジスタＴＦＴと透明画素電極ＩＴＯ１
とがそれぞれ形成されている。薄膜トランジスタＴＦＴ
のゲート電極はゲート線ＧＬに、ドレイン電極はドレイ
ン線ＤＬに、ソース電極は透明画素電極ＩＴＯ１にそれ
ぞれ接続されている。

【００３９】本実施の形態では、図１に示すように、表
示領域（画素アレイ）の外周にリング状の２重の共通線
ＣＷ１、ＣＷ２が形成されている。また、第１の共通線
ＣＷ１と、ゲート線ＧＬおよびドレイン線ＤＬとの各交
差部には、順方向と逆方向のダイオードＤＯを組み合わ
せてなる１対の双方向ダイオードが電気的に接続されて
いる。また、第２の共通線ＣＷ２と、ゲート線ＧＬおよ
びドレイン線ＤＬとの各交差部にも、同様に１対の双方
向ダイオードが配置されている。また、ゲート配線ＧＬ
およびドレイン配線ＤＬの両端部において、双方向ダイ
オードが配置され、共通線ＣＷ１、ＣＷ２に接続されて
いる。また、共通線ＣＷ１とＣＷ２とは、少なくとも１
箇所（ここでは角部の４箇所）で短絡線ＳＢにより電気
的に接続されている。さらに、切断線ＣＴの外側の、最
外周に、共通線ＣＷ１、ＣＷ２やゲート配線ＧＬ、ドレ
イン配線ＤＬと電気的に接続しないで、外部からの静電
気の侵入防止用のガードリングＧＲが設けられている。

【００４０】図７は、非線形抵抗素子として使用される
双方向ＴＦＴダイオードの回路構成図で、図１に示す双
方向ダイオードの具体的構成例としての２端子動作薄膜
トランジスタを示す。このように２個の２端子動作薄膜
トランジスタで構成されるダイオードＤＯを互いに逆向
きに並列に配置して、非線形な電流−電圧特性を有する
非線形抵抗素子を構成し、配線に静電気が侵入した場
合、静電気を双方向に共通線ＣＷ１（ＣＷ２）の方へ流
すようになっている。なお、ＴＦＴダイオードの代わり
に、ＭＩＭ素子等を用いてもよいことはもちろんであ
る。

【００４１】このような構成により、本実施の形態で
は、まず、共通線ＣＷ１、ＣＷ２を２重に設けたので、
静電気により液晶表示素子内部に発生する電位分布を緩
和する能力を増大させることができる。

【００４２】なお、共通線に断線が発生すると、保護回
路としての機能が大幅に低下する。本実施の形態では、
共通線を２重に設けたので、一方が断線しても、保護回
路が問題なく動作し、保護効果を向上することができ
る。また、共通線ＣＷ１、ＣＷ２をリング状に形成して
いるが、共通線の持つ抵抗や容量により電位分布を緩和
する能力が低下する。本実施の形態では、共通線ＣＷ１
とＣＷ２とを、少なくとも任意の１箇所で電気的に接続
することにより、一方が断線しても、共通線の自己救済
効果が得られる。

【００４３】また、ダイオードが破壊されて短絡が発生
した場合、共通線とゲート配線またはドレイン配線の短
絡となる。これが２箇所あれば、見かけ上、ゲート配線
とドレイン配線間の短絡欠陥となる。これに対しては、
例えば検査工程にて、まず共通線とゲート配線またはド
レイン配線の短絡検査を実施して、短絡の有無を検査す
る（後述の実施の形態５の図６参照）。ついで、短絡が
検出された場合は、当該ゲート配線またはドレイン配線
の両脇にて共通線を切断することにより救済することが
でき、かつ、保護回路も正常に動作する。

【００４４】また、本実施の形態では、最外周に配線と
接続していないガードリングＧＲを設けているので、外
部から静電気が液晶表示素子に直接侵入するのを防止す
ることができる。また、ガラス等からなる液晶表示基板
の切断線ＣＴを、配線とガードリングＧＲとの間に配置
し、配線が切断線ＣＴを横切って形成されていないの
で、基板切断時に配線が切断されず、配線の損傷を防止
することができる。

【００４５】実施の形態２図２は、本発明の実施の形態２を示す液晶表示素子の一
方の液晶表示基板に形成された配線の等価回路の概略図
である。

【００４６】本実施の形態は、図１に示した実施の形態
１において、設置するダイオードＤＯの数を最小限にし
たものである。すなわち、図２に示すように、すべての
ゲート配線ＧＬおよびドレイン配線ＤＬは、第１の共通
線ＣＷ１およびＣＷ２に対してそれぞれ計２個の順方向
と逆方向のダイオードＤＯにより電気的に接続されてい
る。つまり、各ゲート配線ＧＬおよび各ドレイン配線Ｄ
Ｌは、表示領域を挟んでそれらの両端部で、それぞれ逆
方向のダイオードＤＯ１個を介して、共通線ＣＷ１およ
びＣＷ２にそれぞれ接続されている。その他の構成は実
施の形態１と同じである。

【００４７】なお、前述のように、ダイオードのサイズ
は、画素の薄膜トランジスタＴＦＴと比較して大きくす
る必要があり、多数のダイオードにより多くのスペース
が占有される。本実施の形態では、設置するダイオード
ＤＯの数を最小限にし、占有スペースを縮小できるの
で、高精細の液晶表示素子あるいはチップオンガラス方
式の液晶表示素子（つぎの図３に示す実施の形態３参
照）等のように、ダイオードの設置スペースが制限され
る場合に有効である。

【００４８】実施の形態３図３は、本発明の実施の形態３を示すチップオンガラス
方式の液晶表示素子の一方の液晶表示基板に形成された
配線の等価回路の概略図である。本実施の形態は、図２
に示した実施の形態２をチップオンガラス方式の液晶表
示素子に適用した例である。

【００４９】ＩＣＧ、ＩＣＤ、ＦＰＣＧ、ＦＰＣＤはそ
れぞれ２枚の液晶表示基板を組み合わせて液晶表示素子
を完成させた後、実装される部品の設置位置を示す。す
なわち、ＩＣＧはゲート線駆動用ＩＣが実装される位
置、ＩＣＤはドレイン線駆動用ＩＣが実装される位置、
ＦＰＣＧはゲート線駆動用ＩＣ（ＩＣＧ）に外部から動
作信号を入力するフレキシブル配線基板が実装される位
置、ＦＰＣＤはドレイン線駆動用ＩＣ（ＩＣＤ）に外部
から動作信号を入力するフレキシブル配線基板が実装さ
れる位置、ＩＰＧはフレキシブル配線基板（ＦＰＣＧ）
の出力端子および駆動用ＩＣ（ＩＣＧ）の入力バンプが
接続される入力端子、ＩＰＤはフレキシブル配線基板
（ＦＰＣＤ）の出力端子および駆動用ＩＣ（ＩＣＤ）の
入力バンプが接続される入力端子である。

【００５０】チップオンガラス方式では、ゲート配線Ｇ
Ｌおよびドレイン配線ＤＬを駆動する外部駆動回路、す
なわち駆動用ＩＣを液晶表示基板の上に直付けする構成
を採る。ゲート線駆動用ＩＣ（ＩＣＧ）下面にもうけら
れた各電極バンプは、入力端子ＩＧＰとゲート端子ＧＴ
Ｍに接続され、ドレイン線駆動用ＩＣ（ＩＣＤ）下面に
もうけられた各電極バンプは、入力端子ＩＤＰとドレイ
ン端子ＤＴＭに接続される。駆動用ＩＣ（ＩＣＧ、ＩＣ
Ｄ）の取り付け後、さらに、入力端子ＩＧＰもしくはＩ
ＤＰに外部から動作信号を与えるためのフレキシブル配
線基板（ＦＰＣＧ、ＦＰＣＤ）が取り付けられる。この
ため、ゲート端子ＧＴＭと入力端子ＩＰＧ、およびドレ
イン端子ＤＴＭと入力端子ＩＰＤとは、各駆動用ＩＣ
（ＩＣＧ、ＩＣＤ）の辺に沿って該辺と直角方向に、そ
れぞれ平行に隣合って配置されている。また、液晶表示
基板の切断線ＣＴは、入力端子ＩＰＧ、ＩＰＤの外側に
設けられ、さらにその外側にガードリングＧＲを設けた
構成になっている。

【００５１】実施の形態４図４は、本発明の実施の形態４を示す液晶表示素子の一
方の液晶表示基板に形成された配線の等価回路の概略図
である。

【００５２】本実施の形態では、図２に示した実施の形
態２において、第２の共通線とガードリングとを共用さ
せたものである。この場合、切断線としては、切断線Ｃ
Ｔ１とＣＴ２が有り得、どちらにしてもよい。

【００５３】実施の形態５図５は、本発明の実施の形態５を示す液晶表示素子の一
方の液晶表示基板に形成された配線の等価回路の概略図
である。

【００５４】ＣＷは共通線、ＧＧＲはゲート配線用ガー
ドリング、ＤＧＲ１、ＤＧＲ２はドレイン配線用ガード
リング、ＧＲは配線が接続されていないガードリングで
ある。

【００５５】本実施の形態では、図５に示すように、ゲ
ート配線ＧＬおよびドレイン配線ＤＬと共通線ＣＷとの
交差部に、ダイオードＤＯを１個ずつ配置したものであ
り、共通線ＣＷに沿って順方向と逆方向のダイオードＤ
Ｏを互い違いに接続している。したがって、隣接するす
べてのゲート配線ＧＬおよびドレイン配線ＤＬは、共通
線ＣＷとダイオードＤＯを介して、図５の楕円状矢印に
示すごとく、電気的に特定方向に閉じたループを成すよ
うに接続されている。また、ゲート配線ＧＬとドレイン
配線ＤＬは、すべての組み合わせにおいて、共通線ＣＷ
を介し、２個のダイオードＤＯで双方向に接続された構
成となっている。これにより、外部から静電気が侵入し
た場合でも、また、液晶表示素子内に蓄積された電荷が
外部に放電される場合でも、静電気がループ状に速やか
に分散され、また、ゲート配線ＧＬとドレイン配線ＤＬ
間の電位差も緩和されるので、静電気に対する抑制効果
が高く、従来構成と比較しても効果が薄れることはな
い。また、ダイオードＤＯをゲート配線ＧＬおよびドレ
イン配線ＤＬの両端に１個ずつ分散させて配置すること
により、ダイオードの数を大幅に減らすことができ、ダ
イオードの設置スペースが制限される高精細やチップオ
ンガラス方式の液晶表示素子に有利である。

【００５６】また、本実施の形態におけるガードリング
は、ゲート配線用ガードリングＧＧＲ、ドレイン配線用
ガードリングＤＧＲ１、ＤＧＲ２および配線に接続しな
いガードリングＧＲのように、分離して配置されてい
る。すなわち、ゲート配線ＧＬは、ゲート配線用ガード
リングＧＧＲと共に、見かけ上櫛形をなし、ドレイン配
線ＤＬも、ドレイン配線用ガードリングＤＧＲ１、ＤＧ
Ｒ２と共に、それぞれ見かけ上櫛形を成し、２個の櫛形
が組み合わされた形状を成している。このような構成に
することで、ゲート配線ＧＬとドレイン配線ＤＬ間、お
よび隣接するドレイン配線ＤＬ間の抵抗を測定する簡
易、安価でスループットの高い配線間の短絡検査が可能
となる。

【００５７】図６は、本発明の実施の形態５における配
線間短絡検査の方法の一例を説明する図である。

【００５８】例えば、ゲート配線ＧＬとドレイン配線Ｄ
Ｌ間の短絡検査を行なう場合、ゲート配線用ガードリン
グＧＧＲに正電位を与え、ドレイン配線用ガードリング
ＤＧＲ２をグランドとして、この間の抵抗を測定するこ
とにより可能となる。同様にして、ゲート配線用ガード
リングＧＧＲとドレイン配線用ガードリングＤＧＲ１
間、ドレイン配線用ガードリングＤＧＲ１とＤＧＲ２間
の抵抗を同様に測定することにより、すべての配線間の
短絡検査が容易に実施できる。なお、短絡検査する配線
間のダイオードＤＯに順方向電圧をかけずに検査するこ
とができる。すなわち、ドレイン配線ＤＬ側のダイオー
ドＤＯには常に逆バイアスの電圧を与えればよい。ダイ
オードに逆バイアス電圧を与えた場合の抵抗は１０¹⁰〜
１０¹²Ωのオーダーであり、これに対して配線抵抗は数
ｋΩ〜数１０ｋΩであるため、充分に判別することがで
きる。

【００５９】ただし、本実施の形態では、配線間の簡易
な検査を考慮した例であり、例えば画素欠陥が判別可能
なアレイテスタ等を採用する検査を前提とすれば、同一
ゲート配線ＧＬまたはドレイン配線ＤＬ上のダイオード
ＤＯの向きを揃えれば、他はランダムにダイオードを配
置してよい。

【００６０】なお、図５に示した実施の形態において、
液晶表示基板の切断線ＣＴをガードリングＧＧＲ、ＤＧ
Ｒ１、ＤＧＲ２、あるいはＧＲの外側に配置してもよ
い。

【００６１】《マトリクス部の概要》図８は本発明が適
用可能なアクティブマトリクス方式カラー液晶表示装置
の一画素とその周辺を示す平面図、前にも述べた図９
（ａ）〜（ｃ）はマトリクスの画素部を中央にして（図
８の９ｂ−９ｂ切断線における断面図）、両側に液晶表
示素子角付近と映像信号端子部付近を示す断面図であ
る。

【００６２】図８に示すように、各画素は隣接する２本
の走査信号線（ゲート信号線または水平信号線）ＧＬ
と、隣接する２本の映像信号線（ドレイン信号線または
垂直信号線）ＤＬとの交差領域内（４本の信号線で囲ま
れた領域内）に配置されている。各画素は薄膜トランジ
スタＴＦＴ、透明画素電極ＩＴＯ１および保持容量素子
Ｃaddを含む。走査信号線ＧＬは図では左右方向に延在
し、上下方向に複数本配置されている。映像信号線ＤＬ
は上下方向に延在し、左右方向に複数本配置されてい
る。

【００６３】図９に示すように、液晶層ＬＣを基準にし
て下部透明ガラス基板ＳＵＢ１側には薄膜トランジスタ
ＴＦＴおよび透明画素電極ＩＴＯ１が形成され、上部透
明ガラス基板ＳＵＢ２側にはカラーフィルタＦＩＬ、遮
光用ブラックマトリクスパターンＢＭが形成されてい
る。透明ガラス基板ＳＵＢ１、ＳＵＢ２の両面にはディ
ップ処理等によって形成された酸化シリコン膜ＳＩＯが
設けられている。

【００６４】上部透明ガラス基板ＳＵＢ２の内側（液晶
ＬＣ側）の表面には、ブラックマトリクスＢＭ、カラー
フィルタＦＩＬ、保護膜ＰＳＶ２、共通透明画素電極Ｉ
ＴＯ２（ＣＯＭ）および上部配向膜ＯＲＩ２が順次積層
して設けられている。

【００６５】《マトリクス周辺の概要》図１０は上下の
ガラス基板ＳＵＢ１、ＳＵＢ２を含む表示パネルＰＮＬ
のマトリクス（ＡＲ）周辺部を誇張した要部平面を示す
図である。また、図９は図８の９ｂ−９ｂ切断線におけ
る断面を中央にして、左側に銀ペースト材ＡＧＰによっ
て下部透明ガラス基板ＳＵＢ１側の引出配線ＩＮＴとの
接続部を含むパネルの角部における断面を、右側に映像
信号駆動回路が接続されるべき外部接続端子ＤＴＭ付近
の断面を示す図である。

【００６６】このパネルの製造では、小さいサイズであ
ればスループット向上のため、１枚のガラス基板で複数
個分のデバイスを同時に加工してから分割し、大きいサ
イズであれば製造設備の共用のためどの品種でも標準化
された大きさのガラス基板を加工してから各品種に合っ
たサイズに小さくし、いずれの場合も一通りの工程を経
てからガラスを切断する。図１０は後者の例を示すもの
で、上下基板ＳＵＢ１、ＳＵＢ２の切断後を表してお
り、ＬＮは両基板の切断前の縁を示す。この場合、完成
状態では外部接続端子群Ｔｇ、Ｔｄ（添字略）が存在す
る（図で上下辺と左辺の）部分はそれらを露出するよう
に上側基板ＳＵＢ２の大きさが下側基板ＳＵＢ１よりも
内側に制限されている。端子群Ｔｇ、Ｔｄはそれぞれ後
述する走査回路接続用端子ＧＴＭ、映像信号回路接続用
端子ＤＴＭとそれらの引出配線部を集積回路チップＣＨ
Ｉが搭載されたテープキャリアパッケージＴＣＰの単位
に複数本まとめて名付けたものである。各群のマトリク
ス部から外部接続端子部に至るまでの引出配線は、両端
に近づくにつれ傾斜している。これは、パッケージＴＣ
Ｐの配列ピッチ及び各パッケージＴＣＰにおける接続端
子ピッチに表示パネルＰＮＬの端子ＤＴＭ、ＧＴＭを合
せるためである。

【００６７】透明ガラス基板ＳＵＢ１、ＳＵＢ２の間に
はその縁に沿って、液晶封入口ＩＮＪを除き、液晶ＬＣ
を封止するようにシールパターンＳＬが形成される。シ
ール材は例えばエポキシ樹脂から成る。上部透明ガラス
基板ＳＵＢ２側の共通透明画素電極ＩＴＯ２は、少なく
とも一箇所において、本実施例ではパネルの４角で銀ペ
ースト材ＡＧＰによって下部透明ガラス基板ＳＵＢ１側
に形成されたその引出配線ＩＮＴに接続されている。こ
の引出配線ＩＮＴは後述するゲート端子ＧＴＭ、ドレイ
ン端子ＤＴＭと同一製造工程で形成される。

【００６８】配向膜ＯＲＩ１、ＯＲＩ２、透明画素電極
ＩＴＯ１、共通透明画素電極ＩＴＯ２、それぞれの層
は、シールパターンＳＬの内側に形成される。偏光板Ｐ
ＯＬ１、ＰＯＬ２はそれぞれ下部透明ガラス基板ＳＵＢ
１、上部透明ガラス基板ＳＵＢ２の外側の表面に形成さ
れている。液晶ＬＣは液晶分子の向きを設定する下部配
向膜ＯＲＩ１と上部配向膜ＯＲＩ２との間でシールパタ
ーンＳＬで仕切られた領域に封入されている。下部配向
膜ＯＲＩ１は下部透明ガラス基板ＳＵＢ１側の保護膜Ｐ
ＳＶ１の上部に形成される。

【００６９】この液晶表示装置は、下部透明ガラス基板
ＳＵＢ１側、上部透明ガラス基板ＳＵＢ２側で別個に種
々の層を積み重ね、シールパターンＳＬを基板ＳＵＢ２
側に形成し、下部透明ガラス基板ＳＵＢ１と上部透明ガ
ラス基板ＳＵＢ２とを重ね合せ、シール材ＳＬの開口部
ＩＮＪから液晶ＬＣを注入し、注入口ＩＮＪをエポキシ
樹脂などで封止し、上下基板を切断することによって組
み立てられる。

【００７０】《薄膜トランジスタＴＦＴ》つぎに、図
８、図９に戻り、ＴＦＴ基板ＳＵＢ１側の構成を詳しく
説明する。

【００７１】薄膜トランジスタＴＦＴは、ゲート電極Ｇ
Ｔに正のバイアスを印加すると、ソース−ドレイン間の
チャネル抵抗が小さくなり、バイアスを零にすると、チ
ャネル抵抗は大きくなるように動作する。

【００７２】各画素には複数（２つ）の薄膜トランジス
タＴＦＴ１、ＴＦＴ２が冗長して設けられる。薄膜トラ
ンジスタＴＦＴ１、ＴＦＴ２のそれぞれは、実質的に同
一サイズ（チャネル長、チャネル幅が同じ）で構成さ
れ、ゲート電極ＧＴ、ゲート絶縁膜ＧＩ、ｉ型（真性、
intrinsic、導電型決定不純物がドープされていない）
非晶質シリコン（Ｓｉ）から成るｉ型半導体層ＡＳ、一
対のソース電極ＳＤ１、ドレイン電極ＳＤ２を有す。な
お、ソース、ドレインは本来その間のバイアス極性によ
って決まるもので、この液晶表示装置の回路ではその極
性は動作中反転するので、ソース、ドレインは動作中入
れ替わると理解されたい。しかし、以下の説明では、便
宜上一方をソース、他方をドレインと固定して表現す
る。

【００７３】《ゲート電極ＧＴ》ゲート電極ＧＴは走査
信号線ＧＬから垂直方向に突出する形状で構成されてい
る（Ｔ字形状に分岐されている）。ゲート電極ＧＴは薄
膜トランジスタＴＦＴ１、ＴＦＴ２のそれぞれの能動領
域を越えるよう突出している。薄膜トランジスタＴＦＴ
１、ＴＦＴ２のそれぞれのゲート電極ＧＴは、一体に
（共通のゲート電極として）構成されており、走査信号
線ＧＬに連続して形成されている。本例では、ゲート電
極ＧＴは、単層の第２導電膜ｇ２で形成されている。第
２導電膜ｇ２としては例えばスパッタで形成されたアル
ミニウム（Ａｌ）膜が用いられ、その上にはＡｌの陽極
酸化膜ＡＯＦが設けられている。

【００７４】このゲート電極ＧＴはｉ型半導体層ＡＳを
完全に覆うよう（下方からみて）それより大き目に形成
され、ｉ型半導体層ＡＳに外光やバックライト光が当た
らないよう工夫されている。

【００７５】《走査信号線ＧＬ》走査信号線ＧＬは第２
導電膜ｇ２で構成されている。この走査信号線ＧＬの第
２導電膜ｇ２はゲート電極ＧＴの第２導電膜ｇ２と同一
製造工程で形成され、かつ一体に構成されている。ま
た、走査信号線ＧＬ上にもＡｌの陽極酸化膜ＡＯＦが設
けられている。

【００７６】《絶縁膜ＧＩ》絶縁膜ＧＩは、薄膜トラン
ジスタＴＦＴ１、ＴＦＴ２において、ゲート電極ＧＴと
共に半導体層ＡＳに電界を与えるためのゲート絶縁膜と
して使用される。絶縁膜ＧＩはゲート電極ＧＴおよび走
査信号線ＧＬの上層に形成されている。絶縁膜ＧＩとし
ては例えばプラズマＣＶＤで形成された窒化シリコン膜
が選ばれ、１２００〜２７００Åの厚さに（本実施例で
は、２０００Å程度）形成される。ゲート絶縁膜ＧＩ
は、マトリクス部ＡＲの全体を囲むように形成され、周
辺部は外部接続端子ＤＴＭ、ＧＴＭを露出するよう除去
されている。絶縁膜ＧＩは走査信号線ＧＬと映像信号線
ＤＬの電気的絶縁にも寄与している。

【００７７】《ｉ型半導体層ＡＳ》ｉ型半導体層ＡＳ
は、本例では薄膜トランジスタＴＦＴ１、ＴＦＴ２のそ
れぞれに独立した島となるよう形成され、非晶質シリコ
ンで、２００〜２２００Åの厚さに（本実施例では、２
０００Å程度の膜厚）で形成される。層ｄ０はオーミッ
クコンタクト用のリン（Ｐ）をドープしたＮ⁺型非晶質
シリコン半導体層であり、下側にｉ型半導体層ＡＳが存
在し、上側に導電層ｄ２（ｄ３）が存在するところのみ
に残されている。

【００７８】ｉ型半導体層ＡＳは走査信号線ＧＬと映像
信号線ＤＬとの交差部（クロスオーバ部）の両者間にも
設けられている。この交差部のｉ型半導体層ＡＳは交差
部における走査信号線ＧＬと映像信号線ＤＬとの短絡を
低減する。

【００７９】《透明画素電極ＩＴＯ１》透明画素電極Ｉ
ＴＯ１は液晶表示部の画素電極の一方を構成する。

【００８０】透明画素電極ＩＴＯ１は薄膜トランジスタ
ＴＦＴ１のソース電極ＳＤ１および薄膜トランジスタＴ
ＦＴ２のソース電極ＳＤ１の両方に接続されている。こ
のため、薄膜トランジスタＴＦＴ１、ＴＦＴ２のうちの
１つに欠陥が発生しても、その欠陥が副作用をもたらす
場合はレーザ光等によって適切な箇所を切断し、そうで
ない場合は他方の薄膜トランジスタが正常に動作してい
るので放置すれば良い。透明画素電極ＩＴＯ１は第１導
電膜ｄ１によって構成されており、この第１導電膜ｄ１
はスパッタリングで形成された透明導電膜（Indium-Tin
-Oxide ＩＴＯ：ネサ膜）からなり、１０００〜２００
０Åの厚さに（本実施例では、１４００Å程度の膜厚）
形成される。

【００８１】《ソース電極ＳＤ１、ドレイン電極ＳＤ
２》ソース電極ＳＤ１、ドレイン電極ＳＤ２のそれぞれ
は、Ｎ⁺型半導体層ｄ０に接触する第２導電膜ｄ２とそ
の上に形成された第３導電膜ｄ３とから構成されてい
る。

【００８２】第２導電膜ｄ２はスパッタで形成したクロ
ム（Ｃｒ）膜を用い、５００〜１０００Åの厚さに（本
実施例では、６００Å程度）で形成される。Ｃｒ膜は膜
厚を厚く形成するとストレスが大きくなるので、２００
０Å程度の膜厚を越えない範囲で形成する。Ｃｒ膜はＮ
⁺型半導体層ｄ０との接着性を良好にし、第３導電膜ｄ
３のＡｌがＮ⁺型半導体層ｄ０に拡散することを防止す
る（いわゆるバリア層の）目的で使用される。第２導電
膜ｄ２として、Ｃｒ膜の他に高融点金属（Ｍｏ、Ｔｉ、
Ｔａ、Ｗ）膜、高融点金属シリサイド（ＭｏＳｉ₂、Ｔ
ｉＳｉ₂、ＴａＳｉ₂、ＷＳｉ₂）膜を用いてもよい。

【００８３】第３導電膜ｄ３はＡｌのスパッタリングで
３０００〜５０００Åの厚さに（本実施例では、４００
０Å程度）形成される。Ａｌ膜はＣｒ膜に比べてストレ
スが小さく、厚い膜厚に形成することが可能で、ソース
電極ＳＤ１、ドレイン電極ＳＤ２および映像信号線ＤＬ
の抵抗値を低減したり、ゲート電極ＧＴやｉ型半導体層
ＡＳに起因する段差乗り越えを確実にする（ステップカ
バーレッジを良くする）働きがある。

【００８４】第２導電膜ｄ２、第３導電膜ｄ３を同じマ
スクパターンでパターニングした後、同じマスクを用い
て、あるいは第２導電膜ｄ２、第３導電膜ｄ３をマスク
として、Ｎ⁺型半導体層ｄ０が除去される。つまり、ｉ
型半導体層ＡＳ上に残っていたＮ⁺型半導体層ｄ０は第
２導電膜ｄ２、第３導電膜ｄ３以外の部分がセルフアラ
インで除去される。このとき、Ｎ⁺型半導体層ｄ０はそ
の厚さ分はすべて除去されるようエッチングされるの
で、ｉ型半導体層ＡＳも若干その表面部分がエッチング
されるが、その程度はエッチング時間で制御すればよ
い。

【００８５】《映像信号線ＤＬ》映像信号線ＤＬはソー
ス電極ＳＤ１、ドレイン電極ＳＤ２と同層の第２導電膜
ｄ２、第３導電膜ｄ３で構成されている。

【００８６】《保護膜ＰＳＶ１》薄膜トランジスタＴＦ
Ｔおよび透明画素電極ＩＴＯ１上には保護膜ＰＳＶ１が
設けられている。保護膜ＰＳＶ１は主に薄膜トランジス
タＴＦＴを湿気等から保護するために形成されており、
透明性が高くしかも耐湿性の良いものを使用する。保護
膜ＰＳＶ１はたとえばプラズマＣＶＤ装置で形成した酸
化シリコン膜や窒化シリコン膜で形成されており、１μ
ｍ程度の膜厚で形成する。

【００８７】保護膜ＰＳＶ１は、マトリクス部ＡＲの全
体を囲むように形成され、周辺部は外部接続端子ＤＴ
Ｍ、ＧＴＭを露出するよう除去され、また上基板側ＳＵ
Ｂ２の共通電極ＣＯＭを下側基板ＳＵＢ１の外部接続端
子接続用引出配線ＩＮＴに銀ペーストＡＧＰで接続する
部分も除去されている。保護膜ＰＳＶ１とゲート絶縁膜
ＧＩの厚さ関係に関しては、前者は保護効果を考え厚く
され、後者はトランジスタの相互コンダクタンスｇｍを
薄くされる。したがって、保護効果の高い保護膜ＰＳＶ
１は周辺部もできるだけ広い範囲に亘って保護するよう
ゲート絶縁膜ＧＩよりも大きく形成されている。

【００８８】《遮光膜ＢＭ》上部透明ガラス基板ＳＵＢ
２側には、外部光又はバックライト光がｉ型半導体層Ａ
Ｓに入射しないよう遮光膜ＢＭが設けられている。図８
に示す遮光膜ＢＭの閉じた多角形の輪郭線は、その内側
が遮光膜ＢＭが形成されない開口を示している。遮光膜
ＢＭは光に対する遮蔽性が高いたとえばアルミニウム膜
やクロム膜等で形成されており、本実施例ではクロム膜
がスパッタリングで１３００Å程度の厚さに形成され
る。

【００８９】したがって、薄膜トランジスタＴＦＴ１、
ＴＦＴ２のｉ型半導体層ＡＳは上下にある遮光膜ＢＭお
よび大き目のゲート電極ＧＴによってサンドイッチにさ
れ、外部の自然光やバックライト光が当たらなくなる。
遮光膜ＢＭは各画素の周囲に格子状に形成され、この格
子で１画素の有効表示領域が仕切られている。したがっ
て、各画素の輪郭が遮光膜ＢＭによってはっきりとし、
コントラストが向上する。つまり、遮光膜ＢＭはｉ型半
導体層ＡＳに対する遮光とブラックマトリクスとの２つ
の機能をもつ。

【００９０】透明画素電極ＩＴＯ１のラビング方向の根
本側のエッジ部分（図８右下部分）も遮光膜ＢＭによっ
て遮光されているので、上記部分にドメインが発生した
としても、ドメインが見えないので、表示特性が劣化す
ることはない。

【００９１】遮光膜ＢＭは図１０に示すように周辺部に
も額縁状に形成され、そのパターンはドット状に複数の
開口を設けた図８に示すマトリクス部のパターンと連続
して形成されている。周辺部の遮光膜ＢＭは図９、図１
０に示すように、シール部ＳＬの外側に延長され、パソ
コン等の実装機に起因する反射光等の漏れ光がマトリク
ス部に入り込むのを防いでいる。他方、この遮光膜ＢＭ
は基板ＳＵＢ２の縁よりも約０．３〜１．０ｍｍ程内側
に留められ、基板ＳＵＢ２の切断領域を避けて形成され
ている。

【００９２】《カラーフィルタＦＩＬ》カラーフィルタ
ＦＩＬは画素に対向する位置に赤、緑、青の繰り返しで
ストライプ状に形成される。カラーフィルタＦＩＬは透
明画素電極ＩＴＯ１のすべてを覆うように大き目に形成
され、遮光膜ＢＭはカラーフィルタＦＩＬおよび透明画
素電極ＩＴＯ１のエッジ部分と重なるよう透明画素電極
ＩＴＯ１の周縁部より内側に形成されている。

【００９３】カラーフィルタＦＩＬはつぎのように形成
することができる。まず、上部透明ガラス基板ＳＵＢ２
の表面にアクリル系樹脂等の染色基材を形成し、フォト
リソグラフィ技術で赤色フィルタ形成領域以外の染色基
材を除去する。この後、染色基材を赤色染料で染め、固
着処理を施し、赤色フィルタＲを形成する。つぎに、同
様な工程を施すことによって、緑色フィルタＧ、青色フ
ィルタＢを順次形成する。

【００９４】《保護膜ＰＳＶ２》保護膜ＰＳＶ２はカラ
ーフィルタＦＩＬの染料が液晶ＬＣに漏れることを防止
するために設けられている。保護膜ＰＳＶ２はたとえば
アクリル樹脂、エポキシ樹脂等の透明樹脂材料で形成さ
れている。

【００９５】《共通透明画素電極ＩＴＯ２》共通透明画
素電極ＩＴＯ２は、下部透明ガラス基板ＳＵＢ１側に画
素ごとに設けられた透明画素電極ＩＴＯ１に対向し、液
晶ＬＣの光学的な状態は各画素電極ＩＴＯ１と共通透明
画素電極ＩＴＯ２との間の電位差（電界）に応答して変
化する。この共通透明画素電極ＩＴＯ２にはコモン電圧
Ｖcomが印加されるように構成されている。本実施例で
は、コモン電圧Ｖcomは映像信号線ＤＬに印加される最
小レベルの駆動電圧Ｖｄminと最大レベルの駆動電圧Ｖ
ｄmaxとの中間直流電位に設定されるが、映像信号駆動
回路で使用される集積回路の電源電圧を約半分に低減し
たい場合は、交流電圧を印加すれば良い。なお、共通透
明画素電極ＩＴＯ２の平面形状は図１０を参照された
い。

【００９６】《液晶表示モジュールの全体構成》図１１
は、液晶表示モジュールＭＤＬの分解斜視図である。

【００９７】ＳＨＤは金属板から成るシールドケース
（メタルフレームとも称す）、ＷＤは表示窓、ＩＮＳ１
〜３は絶縁シート、ＰＣＢ１〜３は回路基板（ＰＣＢ１
はドレイン側回路基板、ＰＣＢ２はゲート側回路基板、
ＰＣＢ３はインターフェイス回路基板）、ＪＮは回路基
板ＰＣＢ１〜３どうしを電気的に接続するジョイナ、Ｔ
ＣＰ１、ＴＣＰ２はテープキャリアパッケージ、ＰＮＬ
は液晶表示パネル、ＧＣはゴムクッション、ＩＬＳは遮
光スペーサ、ＰＲＳはプリズムシート、ＳＰＳは拡散シ
ート、ＧＬＢは導光板、ＲＦＳは反射シート、ＭＣＡは
一体成型により形成された下側ケース（モールドケー
ス）、ＬＰは蛍光管、ＬＰＣはランプケーブル、ＧＢは
蛍光管ＬＰを支持するゴムブッシュであり、図に示すよ
うな上下の配置関係で各部材が積み重ねられて液晶表示
モジュールＭＤＬが組み立てられる。

【００９８】モジュールＭＤＬは、下側ケースＭＣＡ、
シールドケースＳＨＤの２種の収納・保持部材を有す
る。絶縁シートＩＮＳ１〜３、回路基板ＰＣＢ１〜３、
液晶表示パネルＰＮＬを収納、固定した金属製シールド
ケースＳＨＤと、蛍光管ＬＰ、導光板ＧＬＢ、プリズム
シートＰＲＳ等から成るバックライトＢＬを収納した下
側ケースＭＣＡとを合体させることにより、モジュール
ＭＤＬが組み立てられる。

【００９９】図１２は液晶表示モジュールＭＤＬを実装
したノートブック型のパソコン、あるいはワープロの斜
視図である。

【０１００】以上本発明を実施例に基づいて具体的に説
明したが、本発明は前記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。

【０１０１】

【発明の効果】以上説明したように、本発明によれば、
基板切断後も静電気保護回路を有するので、基板切断後
の工程においても静電気保護効果を有する。また、共通
線を２重に形成することにより、非線形抵抗素子の短絡
や共通線の断線等の欠陥を補償することができる。ま
た、順方向と逆方向の非線形抵抗素子を１個ずつ分散配
置することにより、非線形抵抗素子の占有スペースを縮
小できる。また、隣接する平行なゲート線あるいはドレ
イン線が、共通線と非線形抵抗素子を介して、電気的に
特定方向に閉ループを成すようにすることにより、静電
気がループ状に速やかに分散されるので、静電気に対す
る抑制効果が高い。さらに、共通線の外側に、ゲート線
あるいはドレイン線の一端が短絡された短絡線を電気的
に分離して設けることにより、簡易、安価でスループッ
トの高い配線間の抵抗測定による短絡検査を容易に行な
うことができる。このように、静電気保護回路の安定し
た動作が得られ、歩留りとスループットが向上し、静電
気に対して強い高精細アクティブマトリクス方式液晶表
示素子を実現することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１を示す液晶表示素子の一
方の液晶表示基板に形成された配線の等価回路の概略図
である。

【図２】本発明の実施の形態２を示す液晶表示素子の一
方の液晶表示基板に形成された配線の等価回路の概略図
である。

【図３】本発明の実施の形態３を示すＣＯＧ方式の液晶
表示素子の一方の液晶表示基板に形成された配線の等価
回路の概略図である。

【図４】本発明の実施の形態４を示す液晶表示素子の一
方の液晶表示基板に形成された配線の等価回路の概略図
である。

【図５】本発明の実施の形態５を示す液晶表示素子の一
方の液晶表示基板に形成された配線の等価回路の概略図
である。

【図６】本発明の実施の形態５における配線間短絡検査
の方法の一例を説明する図である。

【図７】（ａ）、（ｂ）はそれぞれ本発明による非線形
抵抗素子として使用される双方向ＴＦＴダイオードの一
例の回路構成図である。

【図８】本発明が適用可能なアクティブマトリックス方
式のカラー液晶表示装置の液晶表示部の一画素とその周
辺を示す要部平面図である。

【図９】マトリクスの画素部を中央に、両側にパネル角
付近と映像信号端子部付近を示す断面図である。

【図１０】表示パネルのマトリクス周辺部の構成を説明
するための周辺部をやや誇張しさらに具体的に説明する
ためのパネル平面図である。

【図１１】液晶表示モジュールの分解斜視図である。

【図１２】液晶表示モジュールを実装したノートブック
型のパソコンあるいはワープロの斜視図である。

【図１３】従来の静電気保護回路の一例を示す概略図で
ある。

【符号の説明】

ＧＬ…ゲート配線、ＤＬ…ドレイン配線、ＴＦＴ…薄膜
トランジスタ、ＩＴＯ１…画素電極、ＧＴＭ…ゲート端
子、ＤＴＭ…ドレイン端子、ＣＷ１…第１の共通線、Ｃ
Ｗ２…第２の共通線、ＤＯ…ダイオード、ＧＲ…ガード
リング、ＳＢ…短絡線、ＣＴ…液晶表示基板の切断線、
ＣＷ…共通線、ＧＧＲ…ゲート配線用ガードリング、Ｄ
ＧＲ１、ＤＧＲ２…ドレイン配線用ガードリング。

【手続補正書】

【提出日】平成８年６月２７日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

───────────────────────────────────────────────────── フロントページの続き (72)発明者中野泰千葉県茂原市早野3300番地株式会社日立製作所電子デバイス事業部内

Claims

【特許請求の範囲】

【請求項１】液晶層を介して互いに対向配置される液晶
表示素子を構成する２枚の液晶表示基板のうち、一方の
前記液晶表示基板の前記液晶層側の面上に、ｘ方向に延
在し、ｙ方向に並設された複数のゲート線群と、該ゲー
ト線群と絶縁されてｙ方向に延在し、ｘ方向に並設され
たドレイン線群とが形成され、前記ゲート線群と前記ド
レイン線群とが交差する領域によって表示領域が構成さ
れ、前記ゲート線と前記ドレイン線とで囲まれる領域に
それぞれ薄膜トランジスタと画素電極とが形成された液
晶表示装置において、前記表示領域の外周に少なくとも２重の共通線が形成さ
れ、かつ、前記各共通線と、前記ゲート線および前記ドレイン線と
が、それらの交差部近傍で少なくとも１個の非線形抵抗
素子を介して電気的に接続されていることを特徴とする
液晶表示装置。
【請求項２】前記少なくとも２重の共通線が、互いに少
なくとも１箇所で短絡線により電気的に接続されている
ことを特徴とする請求項１記載の液晶表示装置。
【請求項３】前記ゲート線および前記ドレイン線の両端
部の、前記各共通線との交差部近傍に、該各共通線に対
して、順方向と逆方向の前記非線形抵抗素子が１個ずつ
配置されていることを特徴とする請求項１記載の液晶表
示装置。
【請求項４】前記一方の前記液晶表示基板の切断線が、
前記２重の共通線の外側に位置することを特徴とする請
求項１記載の液晶表示装置。
【請求項５】前記一方の前記液晶表示基板の切断線が、
前記共通線との前記共通線との間に位置することを特徴
とする請求項１記載の液晶表示装置。
【請求項６】液晶層を介して互いに対向配置される液晶
表示素子を構成する２枚の液晶表示基板のうち、一方の
前記液晶表示基板の前記液晶層側の面上に、ｘ方向に延
在し、ｙ方向に並設された複数のゲート線群と、該ゲー
ト線群と絶縁されてｙ方向に延在し、ｘ方向に並設され
たドレイン線群とが形成され、前記ゲート線群と前記ド
レイン線群とが交差する領域によって表示領域が構成さ
れ、前記ゲート線と前記ドレイン線とで囲まれる領域に
それぞれ薄膜トランジスタと画素電極とが形成された液
晶表示装置において、前記表示領域の外周に少なくとも１重の共通線が形成さ
れ、前記共通線と、前記ゲート線および前記ドレイン線と
が、それらの交差部近傍で少なくとも１個の非線形抵抗
素子を介して電気的に接続され、かつ、前記ゲート線および前記ドレイン線の両端部の、前記共
通線との交差部近傍に、該共通線に対して、順方向と逆
方向の前記非線形抵抗素子が１個ずつ配置されているこ
とを特徴とする液晶表示装置。
【請求項７】液晶層を介して互いに対向配置される液晶
表示素子を構成する２枚の液晶表示基板のうち、一方の
前記液晶表示基板の前記液晶層側の面上に、ｘ方向に延
在し、ｙ方向に並設された複数のゲート線群と、該ゲー
ト線群と絶縁されてｙ方向に延在し、ｘ方向に並設され
たドレイン線群とが形成され、前記ゲート線群と前記ド
レイン線群とが交差する領域によって表示領域が構成さ
れ、前記ゲート線と前記ドレイン線とで囲まれる領域に
それぞれ薄膜トランジスタと画素電極とが形成された液
晶表示装置において、前記表示領域の外周に少なくとも１重の共通線が形成さ
れ、前記共通線と、前記ゲート線および前記ドレイン線と
が、それらの交差部近傍で少なくとも１個の非線形抵抗
素子を介して電気的に接続され、前記ゲート線および前記ドレイン線の両端部の、前記共
通線との交差部近傍に、該共通線に対して、順方向と逆
方向の前記非線形抵抗素子が１個ずつ配置され、かつ、隣接するそれぞれ平行な前記ゲート線あるいは前記ドレ
イン線が、前記共通線と前記非線形抵抗素子を介して、
電気的に特定方向に閉ループを成していることを特徴と
する液晶表示装置。
【請求項８】前記共通線と前記ゲート線あるいは前記ド
レイン線とを接続する順方向と逆方向の前記非線形抵抗
素子が、該共通線に沿って互い違いに接続配置されてい
ることを特徴とする請求項８記載の液晶表示装置。
【請求項９】液晶層を介して互いに対向配置される液晶
表示素子を構成する２枚の液晶表示基板のうち、一方の
前記液晶表示基板の前記液晶層側の面上に、ｘ方向に延
在し、ｙ方向に並設された複数のゲート線群と、該ゲー
ト線群と絶縁されてｙ方向に延在し、ｘ方向に並設され
たドレイン線群とが形成され、前記ゲート線群と前記ド
レイン線群とが交差する領域によって表示領域が構成さ
れ、前記ゲート線と前記ドレイン線とで囲まれる領域に
それぞれ薄膜トランジスタと画素電極とが形成された液
晶表示基板において、前記表示領域の外周に少なくとも１重の共通線が形成さ
れ、前記共通線と、前記ゲート線および前記ドレイン線と
が、それらの交差部近傍で少なくとも１個の非線形抵抗
素子を介して電気的に接続され、前記ゲート線および前記ドレイン線の両端部の、前記共
通線との交差部近傍に、該共通線に対して、順方向と逆
方向の前記非線形抵抗素子が１個ずつ配置され、隣接する前記ゲート線あるいは前記ドレイン線が、前記
共通線と前記非線形抵抗素子を介して、電気的に特定方
向に閉ループを成し、かつ、前記共通線の外側に設けられ、前記ゲート線の一端が短
絡された第１の短絡線と、前記ドレイン線の一端が短絡
された第２の短絡線とを有し、該第１の短絡線と該第２
の短絡線とは電気的に分離されていることを特徴とする
液晶表示基板。