JPH09297321A

JPH09297321A - 液晶表示基板および液晶表示装置

Info

Publication number: JPH09297321A
Application number: JP10900396A
Authority: JP
Inventors: Yasushi Nakano; 泰中野; Minoru Hiroshima; 實廣島; Takashi Isoda; 高志磯田; Masahiko Suzuki; 雅彦鈴木; Kimitoshi Oogiichi; 公俊扇一
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1996-04-30
Filing date: 1996-04-30
Publication date: 1997-11-18

Abstract

(57)【要約】【課題】薄膜トランジスタ形成工程以降における静電気
からの保護対策を強化し、静電気に起因して不良が発生
する問題を低減する。【解決手段】表示領域の外側に形成され、ゲート線１群
とドレイン線２群が、それぞれ第１の非線形抵抗素子７
を介して接続された第１の共通配線５と、第１の共通配
線５の外側に形成され、ゲート線１群とドレイン線２群
が、それぞれ第２の非線形抵抗素子８を介して接続され
た第２の共通配線６と、第２の共通配線６の外側に形成
され、ゲート線１群とドレイン線２群が、短絡接続され
た短絡配線９と、第１の共通配線５と第２の共通配線６
との間のゲート線１群とドレイン線２群にそれぞれ接続
された端子電極１１、１２とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブ・マト
リクス方式の液晶表示基板および液晶表示装置に係り、
特に、液晶表示素子を構成する液晶表示基板の静電気保
護とアレイテストとを両立することができる液晶表示基
板および液晶表示装置に関する。

【０００２】

【従来の技術】例えばアクティブ・マトリクス方式の液
晶表示装置の液晶表示素子（液晶表示パネル）では、液
晶層を介して互いに対向配置されるガラス等からなる２
枚の液晶表示基板のうち、その一方のガラス基板の液晶
層側の面に、そのｘ方向に延在し、ｙ方向に並設される
ゲート線群と、このゲート線群と絶縁されてｙ方向に延
在し、ｘ方向に並設されるドレイン線群とが形成されて
いる。

【０００３】これらのゲート線群とドレイン線群とで囲
まれた各領域がそれぞれ画素領域となり、この画素領域
にスイッチング素子として例えば薄膜トランジスタ（Ｔ
ＦＴ）と透明画素電極とが形成されている。なお、薄膜
トランスタのゲート電極はゲート線に、ドレイン電極は
ドレイン線に、ソース電極は透明画素電極にそれぞれ接
続されている。

【０００４】このような構成において、ゲート線に走査
信号が供給されることにより、薄膜トランジスタがオン
され、このオンされた薄膜トランジスタを介してドレイ
ン線からの映像信号が画素電極に供給される。

【０００５】なお、ゲート線群の各ゲート線と、ドレイ
ン線群の各ドレイン線とは、それぞれ液晶表示基板の周
辺にまで延在されて外部端子が形成されている。

【０００６】液晶表示基板の製造においては、製造工程
中に外部から侵入したり、液晶表示基板上で発生する静
電気によって、薄膜トランジスタのしきい値電圧Ｖ_thの
変動による表示むらの発生、薄膜トランスタの破損、ゲ
ート線とドレイン線との絶縁膜を介する交差部における
短絡等の不良が発生する問題がある。これは、静電気に
よりゲート線とドレイン線との間に高電圧が発生するた
めであり、通常、この高電圧を緩和する対策が施されて
いる。

【０００７】従来は、表示領域の外側の液晶表示基板の
外周部に、各ゲート線および各ドレイン線間を相互に短
絡する短絡配線を配置するか、あるいは各ゲート線を相
互に短絡するゲート線短絡配線と、各ドレイン線を相互
に短絡するドレイン線短絡配線とを相互に接続すること
により、静電気が配線に侵入した場合、静電気すなわち
電荷を各配線に分散させ、ゲート線とドレイン線の間の
電圧を緩和する方法が採られていた。

【０００８】その後、薄膜トランジスタの形成工程完了
時点での液晶表示基板の不良を、点欠陥レベルで検査す
ることのできるアレイテスタが開発された（後で図８を
用いて詳細に説明する）。アレイテスタの検査方法は、
液晶表示基板を通常の表示に近い状態に駆動させ、画素
電極に信号電荷を書き込み、一定時間後に画素電極に蓄
積残存している信号電荷を読み出し、その読み出し信号
を分析することにより、各画素部の欠陥の有無を検査し
ている。このときの読み出し信号は微小であり、検出回
路の入力インピーダンスが高いので、前記短絡配線が形
成してあると、検査することができない。

【０００９】そこで、図１６と図１７に示すような、静
電気からの保護とアレイテストとを両立させるための技
術が提案されている。

【００１０】図１６は、第１の従来例のアクティブ・マ
トリクス方式の液晶表示基板の回路構成図、図１７は、
第２の従来例のアクティブ・マトリクス方式の液晶表示
基板の回路構成図である。第１の従来例は、特開平５−
２７２６３号公報に記載され、第２の従来例は、特開平
６−５９２８１号公報に記載されている。

【００１１】図１６、１７において、１はゲート線、２
はドレイン線、３は薄膜トランジスタ、４は透明画素電
極、１７は共通配線、１８は非線形抵抗素子、１３は当
該液晶表示基板の切断線、１１はゲート線の端子電極、
１２はドレイン線の端子電極、図１７において、１９は
短絡配線、２０は配線を切断する箇所である。

【００１２】

【発明が解決しようとする課題】図１６に示す第１の従
来例では、すべてのゲート線１とドレイン線２とが、そ
れぞれ非線形抵抗素子１８を介して共通配線１７に接続
されている。したがって、アレイテストが可能である。
しかし、この構造では、ゲート線１およびドレイン線２
と、共通配線１７との間に、非線形抵抗素子１８が存在
するため、ゲート線１およびドレイン線２と、共通配線
１７とを短絡接続した場合と比べて、静電気が侵入した
場合に静電気を分散する速度が遅いため、静電気からの
保護効果は低い。すなわち、薄膜トランジスタ形成工程
以降の、静電気の発生しやすい例えばラビング工程時等
では、当該液晶表示素子の駆動回路との接続用の端子電
極１１、１２の部分のみで導電性膜が露出しており、そ
の部分に静電気の侵入が起きる。端子電極１１、１２は
各薄膜トランジスタ３に直結しており、端子電極１１、
１２から侵入した静電気が、非線形抵抗素子１８を通過
して短絡配線１７によって充分拡散されるより早く、画
素部の薄膜トランジスタ３に到達して薄膜トランジスタ
３に高電圧が加わり、薄膜トランジスタ３のしきい値電
圧Ｖ_thの変動等の不良が発生する。

【００１３】また、図１７に示す第２の従来例では、す
べてのゲート線１とドレイン線２とが、短絡配線１９に
短絡接続され、かつ、すべてのゲート線１とドレイン線
２とが、非線形抵抗素子１８を介して、表示領域の外側
で短絡配線１９の内側に配置された共通配線１７に接続
されている。この構造により、例えばアレイテストを行
なう前に、各ゲート線１およびドレイン線２と、短絡配
線１９との間の箇所２０をそれぞれレーザカットするこ
とにより、アレイテストが可能となる。しかし、この構
造では、レーザカット前は、各配線が相互に短絡されて
いるので、第１の従来例より静電気からの保護効果が高
いが、レーザカット後は、保護効果が低下する。

【００１４】本発明の目的は、薄膜トランジスタ形成工
程以降における静電気からの保護対策を強化し、静電気
に起因して不良が発生する問題を低減できる液晶表示基
板および液晶表示装置を提供することにある。

【００１５】

【課題を解決するための手段】前記課題を解決するため
に、本発明では、第１に、静電気からの保護のために、
ゲート線もしくはドレイン線と非線形抵抗素子を介して
接続した共通配線を２重に配置し、さらに、一方の共通
配線は静電気の侵入が起きる端子電極近傍に配置する。
これにより、外部から侵入した静電気や液晶表示基板上
で発生した静電気が、共通配線へ分散するのを容易と
し、ゲート線とドレイン線間に加わる高電圧を低減でき
る。

【００１６】第２に、静電気の侵入箇所である露出した
端子電極に隣接して、配向膜等の絶縁膜によって覆われ
ていない、導電性膜が露出した共通配線を配置する。こ
れにより、端子電極への静電気の侵入する確率を低減で
きる。

【００１７】第３に、ゲート線もしくはドレイン線を短
絡配線から電気的に切断する箇所を、大きなガラス基板
から切断するための液晶表示基板の切断線よりも内側に
し、切断線の内側で配線が切断することにより、切断線
で切断された液晶表示基板端部の配線材料が露出した部
分から静電気が侵入しても、表示領域内へ侵入できない
ようになっている。

【００１８】すなわち、本発明の液晶表示基板は、液晶
層を介して互いに対向配置される液晶表示素子を構成す
る２枚の液晶表示基板のうち、一方の前記液晶表示基板
の前記液晶層側の面上に、ｘ方向に延在し、ｙ方向に並
設されたゲート線群と、このゲート線群と絶縁されてｙ
方向に延在し、ｘ方向に並設されたドレイン線群とが形
成され、前記ゲート線群と前記ドレイン線群とが交差す
る領域によって表示領域が構成され、前記ゲート線と前
記ドレイン線とで囲まれる領域にそれぞれ形成された薄
膜トランジスタと画素電極とを有する液晶表示基板にお
いて、前記表示領域の外側に形成され、前記ゲート線群
と前記ドレイン線群の両方もしくはいずれか一方が、そ
れぞれ第１の非線形抵抗素子を介して接続された第１の
共通配線と、前記第１の共通配線の外側に形成され、前
記ゲート線群と前記ドレイン線群の両方もしくはいずれ
か一方が、それぞれ第２の非線形抵抗素子を介して接続
された第２の共通配線と、前記第２の共通配線の外側に
形成され、前記ゲート線群と前記ドレイン線群の両方も
しくはいずれか一方が、短絡接続された短絡配線と、前
記第１の共通配線と前記第２の共通配線との間の前記ゲ
ート線群と前記ドレイン線群の両方もしくはいずれか一
方にそれぞれ接続された端子電極とを有することを特徴
とする。

【００１９】また、前記端子電極が前記第２の共通配線
に隣接してそれぞれ配置されていることを特徴とする。

【００２０】また、前記第２の共通配線が前記表示領域
に形成された配向膜の外側に配置されていることを特徴
とする。

【００２１】また、前記薄膜トランジスタの形成完了時
点において、前記端子電極がそれぞれ露出していること
を特徴とする。

【００２２】また、前記薄膜トランジスタの形成完了時
点において、前記ゲート線群、前記ドレイン線群、第１
および第２の非線形抵抗素子が絶縁性保護膜で覆われ、
かつ、前記端子電極と、前記第２の共通配線の少なくと
も一部とがそれぞれ露出していることを特徴とする。

【００２３】また、前記ゲート線群と前記ドレイン線群
の両方もしくはいずれか一方と、前記短絡配線とを電気
的に切断する箇所が、前記液晶表示基板の破断線と前記
端子電極との間にそれぞれ位置することを特徴とする。

【００２４】また、本発明の液晶表示装置は、液晶層を
介して互いに対向配置された液晶表示素子を構成する２
枚の液晶表示基板のうち、一方の前記液晶表示基板の前
記液晶層側の面上に、ｘ方向に延在し、ｙ方向に並設さ
れたゲート線群と、このゲート線群と絶縁されてｙ方向
に延在し、ｘ方向に並設されたドレイン線群とが形成さ
れ、前記ゲート線群と前記ドレイン線群とが交差する領
域によって表示領域が構成され、前記ゲート線と前記ド
レイン線とで囲まれる領域にそれぞれ形成された薄膜ト
ランジスタと画素電極とを有する液晶表示装置におい
て、前記表示領域の外側に形成され、前記ゲート線群と
前記ドレイン線群の両方もしくはいずれか一方が、それ
ぞれ第１の非線形抵抗素子を介して接続された第１の共
通配線と、前記第１の共通配線の外側に形成され、前記
ゲート線群と前記ドレイン線群の両方もしくはいずれか
一方が、それぞれ第２の非線形抵抗素子を介して接続さ
れた第２の共通配線と、前記第１の共通配線と前記第２
の共通配線との間の前記ゲート線群と前記ドレイン線群
の両方もしくはいずれか一方にそれぞれ接続された端子
電極とを有することを特徴とする。

【００２５】

【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について詳細に説明する。なお、以下で説明する
図面で、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。

【００２６】実施の形態１図１は、本発明の実施の形態１を示すアクティブ・マト
リクス方式の液晶表示基板の回路構成図である。

【００２７】１はゲート線、２はドレイン線、３は薄膜
トランジスタ、４は透明画素電極、５は第１の共通配
線、７は第１の非線形抵抗素子、６は第２の共通配線、
８は第２の非線形抵抗素子、９は短絡配線、１３は液晶
表示基板の切断線、１４は配線の切断箇所である。

【００２８】本実施の形態１では、液晶表示素子を構成
する２枚の透明絶縁基板からなる液晶表示基板のうちの
一方の液晶表示基板面上に、ｘ方向に延在し、ｙ方向に
並設された複数のゲート線１と、このゲート線１と絶縁
膜を介して絶縁されてｙ方向に延在し、ｘ方向に並設さ
れた複数のドレイン線２とが形成されている。複数のゲ
ート線１と複数のドレイン線２とが交差する領域によっ
て表示領域が構成される。ゲート線１とドレイン線２と
で囲まれる領域の交差部に、薄膜トランジスタ３と透明
画素電極４とがそれぞれ形成されている。薄膜トランス
タ３のゲート電極はゲート線１に、ドレイン電極はドレ
イン線２に、ソース電極は透明画素電極４にそれぞれ接
続されている。表示領域の外側には、ゲート線１群とド
レイン線２群が、それぞれ例えば双方向ＴＦＴダイオー
ドからなる第１の非線形抵抗素子７を介して接続された
第１の共通配線５が配置形成されている。また、第１の
共通配線５の外側には、ゲート線１群とドレイン線２群
が、それぞれ例えば双方向ＴＦＴダイオードからなる第
２の非線形抵抗素子８を介して接続された第２の共通配
線６が配置形成されている。さらに、第２の共通配線６
の外側には、ゲート線１群とドレイン線２群が、短絡接
続された短絡配線９が配置形成されている。この短絡配
線９は、従来から採られている静電気からの保護対策で
ある。また、第１の共通配線５と第２の共通配線６との
間の、ゲート線１群とドレイン線２群には端子電極１
１、１２がそれぞれ形成されている。

【００２９】図３、図４は、第１、第２の非線形抵抗素
子７、８として使用される双方向ＴＦＴダイオードの回
路構成図、図５は、この双方向ＴＦＴダイオードの具体
的な構成例を示す平面図である。図３において、２１は
ダイオード、図４において、２２は２端子動作薄膜トラ
ンスタ、図５において、２３はゲート電極、２４はソー
ス電極、２５はドレイン電極、２６はチャネル形成用非
晶質シリコン膜およびゲート絶縁膜、２７はコンタクト
ホールである。

【００３０】図３に示すように、２個のダイオード２１
を互いに逆向きに並列に配置して、非線形な電流−電圧
特性を有する非線形抵抗素子７、８を構成している。図
４は、図３に示す２個の双方向ダイオード２１の構成を
具体的に示し、２個の２端子動作薄膜トランスタ２２が
図４に示すように接続されている。

【００３１】図８（ａ）は、液晶表示基板と電気式アレ
イテスタの測定系の回路構成図、（ｂ）は液晶表示基板
の端子電極にアレイテスタのプローブを当てて検査する
様子を示す該液晶表示基板の概略斜視図である。３０は
プローブ、（ｂ）において、１０は液晶表示基板であ
る。アレイテスタは、例えば、書き込み→保持→読み出
しサイクルからなり、積分回路により保持容量Ｃａｄｄ
に蓄積された電荷量を計測し、その量で欠陥の有無を判
断する、また、読み出し電荷量の各種電圧、タイミング
依存性により欠陥モードの解析が可能となっている。ア
レイテストの際は、すべての端子電極に同時に検査用プ
ローブ（針）を当て、画素を動作させる。動作状態の良
否により、画素の欠陥を検出する。したがって、各ゲー
ト線間や各ドレイン線間が抵抗体で結合していると、電
流が混合して検出不可能となる。しかし、抵抗体の抵抗
値が高ければよい。本発明による双方向ＴＦＴダイオー
ドによる抵抗体は、Ｒ＝１×１０⁶Ωと充分に高い抵抗
である。

【００３２】液晶表示基板１０をアレイテスタを用いて
欠陥を検査する直前に、図１の×印で示した各切断箇所
１４で、各配線を例えばレーザ等によりカットし、ゲー
ト線１およびドレイン線２と短絡配線９とを電気的に切
断する。ついで、アレイテスタを用いて欠陥検査を行な
った後、良品の液晶表示基板を後工程に送る。したがっ
て、アレイテスト前は、短絡配線９により各配線間が短
絡されているので、静電気から保護され、短絡が解除さ
れたアレイテスト後は、第１、第２の共通配線５、６に
よる２重の保護回路により、静電気による薄膜トランジ
スタのしきい値電圧Ｖ_thの変動等の発生が防止される。
また、液晶表示基板を切断線１３で切断した後は、たと
え該基板端部の配線材料が露出した部分から静電気が侵
入しても、配線は切断箇所１４でカットされているの
で、静電気の表示領域への侵入は阻止される。

【００３３】このように、本実施の形態１では、静電気
からの保護のために、ゲート線１およびドレイン線２と
非線形抵抗素子７を介して接続した第１の共通配線５と
第２の共通配線６を２重に配置し、さらに、一方の第２
の共通配線６は静電気の侵入が起きる端子電極１１、１
２の近傍に配置されている。これにより、外部から侵入
した静電気や液晶表示基板上で発生した静電気が、第１
の共通配線５、第２の共通配線６、あるいは短絡配線９
へ容易に分散され、ゲート線１とドレイン線２間に加わ
る高電圧を低減できる。また、ゲート線１およびドレイ
ン線２を短絡配線９から電気的に切断する箇所を、液晶
表示基板の切断線１３よりも内側とし、切断線１３の内
側で配線を切断することにより、切断線１３で切断され
た液晶表示基板端部の配線材料が露出した部分から静電
気が侵入しても、表示領域内へ侵入できないようになっ
ている。

【００３４】実施の形態２図２は、本発明の実施の形態２を示すアクティブ・マト
リクス方式の液晶表示基板の回路構成図である。１５は
配向膜の境界線（塗布ライン）であり、また、第２の共
通配線６の太い部分は該第２の共通配線６を構成する導
電性膜が露出している部分を示し、細い部分は絶縁性保
護膜で覆われている部分を示す。

【００３５】本実施の形態２は、基本的な回路構成は、
前記実施の形態１と同様である。前記実施の形態１と異
なる点は、第２の共通配線６を、端子電極１１、１２に
隣接する配向膜の境界線１５の外側に配置している点で
ある。すなわち、端子電極１１、１２と、端子電極１
１、１２の近傍の、第２の共通配線６（太い部分）を絶
縁膜で覆わず、露出させ、それ以外の部分は、すべて絶
縁性の保護膜（例えばプラズマＣＶＤ装置で形成した酸
化シリコン膜や窒化シリコン膜）で覆い、静電気を侵入
させないようになっている。なお、第２の共通配線６の
少なくとも露出している部分は、電食を防止するため、
ＩＴＯ（インジウムチンオキサイド）膜で形成した。

【００３６】薄膜トランジスタ形成工程後の、例えばラ
ビング工程等で静電気が発生した場合は、端子電極１
１、１２と第２の共通配線６の露出している部分に、選
択的に侵入するので（多くの場合、基板の外側から侵入
する）、第２の共通配線６の露出している部分を設けて
いない場合よりも、端子電極１１、１２に静電気が侵入
する確率が低減される。第２の共通配線６に、露出して
いる部分から直接静電気が侵入した場合には、低抵抗の
該共通配線６により素早く静電気が分散される。

【００３７】このように、本実施の形態２では、静電気
の侵入箇所である露出した端子電極１１、１２に隣接し
て、配向膜等の絶縁膜によって覆われていない、導電性
膜が露出した（太線で示す）共通配線６を配置すること
により、端子電極１１、１２への静電気の侵入する確率
を低減できる。

【００３８】図６、図７は、本発明によるそれぞれ液晶
表示基板全体の回路構成の例の概略を示す図である。

【００３９】共通線５、６と各ゲート線１およびドレイ
ン線２との接続は、図６に示すように、液晶表示基板の
上下左右で行なう場合が最も静電気からの保護効果が大
きいが、スペースが充分採れない場合は、基板の上下と
左右のそれぞれ一方だけ、例えば上側と左側のみで接続
してもよい。この場合、共通線５、６の下側と右側に配
置した部分を省略できる。

【００４０】また、端子電極１１、１２と駆動回路との
接続の都合で、例えば図７に示すように、ドレイン線２
が端子電極１２付近で絞り込まれていて、配線間の間隔
が狭く、双方向ＴＦＴダイオードからなる非線形抵抗素
子８を挿入配置するスペースがない場合には、非線形抵
抗素子８を、例えばドレイン線２の１本置きに上下に振
り分けて挿入配置してもよい。

【００４１】以上説明したように、前記実施の形態１、
２によれば、アレイテストを行なうために、各ゲート線
１およびドレイン線２が短絡配線９から切断された後
も、静電気が配線に侵入したときのゲート線１とドレイ
ン線２の間に加わる電圧が低減されるので、薄膜トラン
ジスタ３のしきい値電圧Ｖ_thの変動、薄膜トランスタ３
の破損、ゲート線１とドレイン線２との絶縁膜を介する
交差部における短絡等の不良の発生を未然に防止するこ
とができる。したがって、アレイテストと静電気からの
保護を両立させることができ、かつ、薄膜トランジスタ
形成工程後も静電気に対して強い構造となり、歩留りを
向上することができる。

【００４２】《マトリクス部の概要》図９は本発明が適
用可能なアクティブ・マトリクス方式カラー液晶表示装
置の一画素とその周辺を示す平面図、図１０（ａ）〜
（ｃ）はマトリクスの画素部を中央にして（図９の１０
ｂ−１０ｂ切断線における断面図）、両側に液晶表示素
子角付近と映像信号端子部付近を示す断面図である。

【００４３】図９に示すように、各画素は隣接する２本
の走査信号線（ゲート信号線または水平信号線）ＧＬ
と、隣接する２本の映像信号線（ドレイン信号線または
垂直信号線）ＤＬとの交差領域内（４本の信号線で囲ま
れた領域内）に配置されている。各画素は薄膜トランジ
スタＴＦＴ、透明画素電極ＩＴＯ１および保持容量素子
Ｃaddを含む。走査信号線ＧＬは図では左右方向に延在
し、上下方向に複数本配置されている。映像信号線ＤＬ
は上下方向に延在し、左右方向に複数本配置されてい
る。

【００４４】図１０に示すように、液晶層ＬＣを基準に
して下部透明ガラス基板ＳＵＢ１側には薄膜トランジス
タＴＦＴおよび透明画素電極ＩＴＯ１が形成され、上部
透明ガラス基板ＳＵＢ２側にはカラーフィルタＦＩＬ、
遮光用ブラックマトリクスパターンＢＭが形成されてい
る。透明ガラス基板ＳＵＢ１、ＳＵＢ２の両面にはディ
ップ処理等によって形成された酸化シリコン膜ＳＩＯが
設けられている。

【００４５】上部透明ガラス基板ＳＵＢ２の内側（液晶
ＬＣ側）の表面には、ブラックマトリクスＢＭ、カラー
フィルタＦＩＬ、保護膜ＰＳＶ２、共通透明画素電極Ｉ
ＴＯ２（ＣＯＭ）および上部配向膜ＯＲＩ２が順次積層
して設けられている。

【００４６】《マトリクス周辺の概要》図１１は上下の
ガラス基板ＳＵＢ１、ＳＵＢ２を含む表示パネルＰＮＬ
のマトリクス（ＡＲ）周辺部を誇張した要部平面を、図
１２は図１１のパネル左上角部に対応するシール部ＳＬ
付近の拡大平面を示す図である。また、図１０は図９の
１０ｂ−１０ｂ切断線における断面を中央にして、左側
に図１２の１０ａ−１０ａ切断線における断面を、右側
に映像信号駆動回路が接続されるべき外部接続端子ＤＴ
Ｍ付近の断面を示す図である。なお、図１２、図１３に
おいては、図１〜図７に示した共通配線５、６、非線形
抵抗素子７、８等は図示省略してある。

【００４７】このパネルの製造では、小さいサイズであ
ればスループット向上のため、１枚のガラス基板で複数
個分のデバイスを同時に加工してから分割し、大きいサ
イズであれば製造設備の共用のためどの品種でも標準化
された大きさのガラス基板を加工してから各品種に合っ
たサイズに小さくし、いずれの場合も一通りの工程を経
てからガラスを切断する。図１１、図１２は後者の例を
示すもので、図１１は上下基板ＳＵＢ１、ＳＵＢ２の切
断後を、図１２は切断前を表しており、ＬＮは両基板の
切断前の縁を、ＣＴ１とＣＴ２はそれぞれ基板ＳＵＢ
１、ＳＵＢ２の切断すべき位置を示す。いずれの場合
も、完成状態では外部接続端子群Ｔｇ、Ｔｄ（添字略）
が存在する（図で上下辺と左辺の）部分はそれらを露出
するように上側基板ＳＵＢ２の大きさが下側基板ＳＵＢ
１よりも内側に制限されている。端子群Ｔｇ、Ｔｄはそ
れぞれ後述する走査回路接続用端子ＧＴＭ、映像信号回
路接続用端子ＤＴＭとそれらの引出配線部を集積回路チ
ップＣＨＩが搭載されたテープキャリアパッケージＴＣ
Ｐの単位に複数本まとめて名付けたものである。各群の
マトリクス部から外部接続端子部に至るまでの引出配線
は、両端に近づくにつれ傾斜している。これは、パッケ
ージＴＣＰの配列ピッチ及び各パッケージＴＣＰにおけ
る接続端子ピッチに表示パネルＰＮＬの端子ＤＴＭ、Ｇ
ＴＭを合せるためである。

【００４８】透明ガラス基板ＳＵＢ１、ＳＵＢ２の間に
はその縁に沿って、液晶封入口ＩＮＪを除き、液晶ＬＣ
を封止するようにシールパターンＳＬが形成される。シ
ール材は例えばエポキシ樹脂から成る。上部透明ガラス
基板ＳＵＢ２側の共通透明画素電極ＩＴＯ２は、少なく
とも一箇所において、本実施例ではパネルの４角で銀ペ
ースト材ＡＧＰによって下部透明ガラス基板ＳＵＢ１側
に形成されたその引出配線ＩＮＴに接続されている。こ
の引出配線ＩＮＴは後述するゲート端子ＧＴＭ、ドレイ
ン端子ＤＴＭと同一製造工程で形成される。

【００４９】配向膜ＯＲＩ１、ＯＲＩ２、透明画素電極
ＩＴＯ１、共通透明画素電極ＩＴＯ２、それぞれの層
は、シールパターンＳＬの内側に形成される。偏光板Ｐ
ＯＬ１、ＰＯＬ２はそれぞれ下部透明ガラス基板ＳＵＢ
１、上部透明ガラス基板ＳＵＢ２の外側の表面に形成さ
れている。液晶ＬＣは液晶分子の向きを設定する下部配
向膜ＯＲＩ１と上部配向膜ＯＲＩ２との間でシールパタ
ーンＳＬで仕切られた領域に封入されている。下部配向
膜ＯＲＩ１は下部透明ガラス基板ＳＵＢ１側の保護膜Ｐ
ＳＶ１の上部に形成される。

【００５０】この液晶表示装置は、下部透明ガラス基板
ＳＵＢ１側、上部透明ガラス基板ＳＵＢ２側で別個に種
々の層を積み重ね、シールパターンＳＬを基板ＳＵＢ２
側に形成し、下部透明ガラス基板ＳＵＢ１と上部透明ガ
ラス基板ＳＵＢ２とを重ね合せ、シール材ＳＬの開口部
ＩＮＪから液晶ＬＣを注入し、注入口ＩＮＪをエポキシ
樹脂などで封止し、上下基板を切断することによって組
み立てられる。

【００５１】《薄膜トランジスタＴＦＴ》つぎに、図
９、図１０に戻り、ＴＦＴ基板ＳＵＢ１側の構成を詳し
く説明する。

【００５２】薄膜トランジスタＴＦＴは、ゲート電極Ｇ
Ｔに正のバイアスを印加すると、ソース−ドレイン間の
チャネル抵抗が小さくなり、バイアスを零にすると、チ
ャネル抵抗は大きくなるように動作する。

【００５３】各画素には複数（２つ）の薄膜トランジス
タＴＦＴ１、ＴＦＴ２が冗長して設けられる。薄膜トラ
ンジスタＴＦＴ１、ＴＦＴ２のそれぞれは、実質的に同
一サイズ（チャネル長、チャネル幅が同じ）で構成さ
れ、ゲート電極ＧＴ、ゲート絶縁膜ＧＩ、ｉ型（真性、
intrinsic、導電型決定不純物がドープされていない）
非晶質シリコン（Ｓｉ）から成るｉ型半導体層ＡＳ、一
対のソース電極ＳＤ１、ドレイン電極ＳＤ２を有す。な
お、ソース、ドレインは本来その間のバイアス極性によ
って決まるもので、この液晶表示装置の回路ではその極
性は動作中反転するので、ソース、ドレインは動作中入
れ替わると理解されたい。しかし、以下の説明では、便
宜上一方をソース、他方をドレインと固定して表現す
る。

【００５４】《ゲート電極ＧＴ》ゲート電極ＧＴは走査
信号線ＧＬから垂直方向に突出する形状で構成されてい
る（Ｔ字形状に分岐されている）。ゲート電極ＧＴは薄
膜トランジスタＴＦＴ１、ＴＦＴ２のそれぞれの能動領
域を越えるよう突出している。薄膜トランジスタＴＦＴ
１、ＴＦＴ２のそれぞれのゲート電極ＧＴは、一体に
（共通のゲート電極として）構成されており、走査信号
線ＧＬに連続して形成されている。本例では、ゲート電
極ＧＴは、単層の第２導電膜ｇ２で形成されている。第
２導電膜ｇ２としては例えばスパッタで形成されたアル
ミニウム（Ａｌ）膜が用いられ、その上にはＡｌの陽極
酸化膜ＡＯＦが設けられている。

【００５５】このゲート電極ＧＴはｉ型半導体層ＡＳを
完全に覆うよう（下方からみて）それより大き目に形成
され、ｉ型半導体層ＡＳに外光やバックライト光が当た
らないよう工夫されている。

【００５６】《走査信号線ＧＬ》走査信号線ＧＬは第２
導電膜ｇ２で構成されている。この走査信号線ＧＬの第
２導電膜ｇ２はゲート電極ＧＴの第２導電膜ｇ２と同一
製造工程で形成され、かつ一体に構成されている。ま
た、走査信号線ＧＬ上にもＡｌの陽極酸化膜ＡＯＦが設
けられている。

【００５７】《絶縁膜ＧＩ》絶縁膜ＧＩは、薄膜トラン
ジスタＴＦＴ１、ＴＦＴ２において、ゲート電極ＧＴと
共に半導体層ＡＳに電界を与えるためのゲート絶縁膜と
して使用される。絶縁膜ＧＩはゲート電極ＧＴおよび走
査信号線ＧＬの上層に形成されている。絶縁膜ＧＩとし
ては例えばプラズマＣＶＤで形成された窒化シリコン膜
が選ばれ、１２００〜２７００Åの厚さに（本実施例で
は、２０００Å程度）形成される。ゲート絶縁膜ＧＩは
図１２に示すように、マトリクス部ＡＲの全体を囲むよ
うに形成され、周辺部は外部接続端子ＤＴＭ、ＧＴＭを
露出するよう除去されている。絶縁膜ＧＩは走査信号線
ＧＬと映像信号線ＤＬの電気的絶縁にも寄与している。

【００５８】《ｉ型半導体層ＡＳ》ｉ型半導体層ＡＳ
は、本例では薄膜トランジスタＴＦＴ１、ＴＦＴ２のそ
れぞれに独立した島となるよう形成され、非晶質シリコ
ンで、２００〜２２００Åの厚さに（本実施例では、２
０００Å程度の膜厚）で形成される。層ｄ０はオーミッ
クコンタクト用のリン（Ｐ）をドープしたＮ⁺型非晶質
シリコン半導体層であり、下側にｉ型半導体層ＡＳが存
在し、上側に導電層ｄ２（ｄ３）が存在するところのみ
に残されている。

【００５９】ｉ型半導体層ＡＳは走査信号線ＧＬと映像
信号線ＤＬとの交差部（クロスオーバ部）の両者間にも
設けられている。この交差部のｉ型半導体層ＡＳは交差
部における走査信号線ＧＬと映像信号線ＤＬとの短絡を
低減する。

【００６０】《透明画素電極ＩＴＯ１》透明画素電極Ｉ
ＴＯ１は液晶表示部の画素電極の一方を構成する。

【００６１】透明画素電極ＩＴＯ１は薄膜トランジスタ
ＴＦＴ１のソース電極ＳＤ１および薄膜トランジスタＴ
ＦＴ２のソース電極ＳＤ１の両方に接続されている。こ
のため、薄膜トランジスタＴＦＴ１、ＴＦＴ２のうちの
１つに欠陥が発生しても、その欠陥が副作用をもたらす
場合はレーザ光等によって適切な箇所を切断し、そうで
ない場合は他方の薄膜トランジスタが正常に動作してい
るので放置すれば良い。透明画素電極ＩＴＯ１は第１導
電膜ｄ１によって構成されており、この第１導電膜ｄ１
はスパッタリングで形成された透明導電膜（Indium-Tin
-Oxide ＩＴＯ：ネサ膜）からなり、１０００〜２００
０Åの厚さに（本実施例では、１４００Å程度の膜厚）
形成される。

【００６２】《ソース電極ＳＤ１、ドレイン電極ＳＤ
２》ソース電極ＳＤ１、ドレイン電極ＳＤ２のそれぞれ
は、Ｎ⁺型半導体層ｄ０に接触する第２導電膜ｄ２とそ
の上に形成された第３導電膜ｄ３とから構成されてい
る。

【００６３】第２導電膜ｄ２はスパッタで形成したクロ
ム（Ｃｒ）膜を用い、５００〜１０００Åの厚さに（本
実施例では、６００Å程度）で形成される。Ｃｒ膜は膜
厚を厚く形成するとストレスが大きくなるので、２００
０Å程度の膜厚を越えない範囲で形成する。Ｃｒ膜はＮ
⁺型半導体層ｄ０との接着性を良好にし、第３導電膜ｄ
３のＡｌがＮ⁺型半導体層ｄ０に拡散することを防止す
る（いわゆるバリア層の）目的で使用される。第２導電
膜ｄ２として、Ｃｒ膜の他に高融点金属（Ｍｏ、Ｔｉ、
Ｔａ、Ｗ）膜、高融点金属シリサイド（ＭｏＳｉ₂、Ｔ
ｉＳｉ₂、ＴａＳｉ₂、ＷＳｉ₂）膜を用いてもよい。

【００６４】第３導電膜ｄ３はＡｌのスパッタリングで
３０００〜５０００Åの厚さに（本実施例では、４００
０Å程度）形成される。Ａｌ膜はＣｒ膜に比べてストレ
スが小さく、厚い膜厚に形成することが可能で、ソース
電極ＳＤ１、ドレイン電極ＳＤ２および映像信号線ＤＬ
の抵抗値を低減したり、ゲート電極ＧＴやｉ型半導体層
ＡＳに起因する段差乗り越えを確実にする（ステップカ
バーレッジを良くする）働きがある。

【００６５】第２導電膜ｄ２、第３導電膜ｄ３を同じマ
スクパターンでパターニングした後、同じマスクを用い
て、あるいは第２導電膜ｄ２、第３導電膜ｄ３をマスク
として、Ｎ⁺型半導体層ｄ０が除去される。つまり、ｉ
型半導体層ＡＳ上に残っていたＮ⁺型半導体層ｄ０は第
２導電膜ｄ２、第３導電膜ｄ３以外の部分がセルフアラ
インで除去される。このとき、Ｎ⁺型半導体層ｄ０はそ
の厚さ分は全て除去されるようエッチングされるので、
ｉ型半導体層ＡＳも若干その表面部分がエッチングされ
るが、その程度はエッチング時間で制御すればよい。

【００６６】《映像信号線ＤＬ》映像信号線ＤＬはソー
ス電極ＳＤ１、ドレイン電極ＳＤ２と同層の第２導電膜
ｄ２、第３導電膜ｄ３で構成されている。

【００６７】《保護膜ＰＳＶ１》薄膜トランジスタＴＦ
Ｔおよび透明画素電極ＩＴＯ１上には保護膜ＰＳＶ１が
設けられている。保護膜ＰＳＶ１は主に薄膜トランジス
タＴＦＴを湿気等から保護するために形成されており、
透明性が高くしかも耐湿性の良いものを使用する。保護
膜ＰＳＶ１はたとえばプラズマＣＶＤ装置で形成した酸
化シリコン膜や窒化シリコン膜で形成されており、１μ
ｍ程度の膜厚で形成する。

【００６８】保護膜ＰＳＶ１は図１２に示すように、マ
トリクス部ＡＲの全体を囲むように形成され、周辺部は
外部接続端子ＤＴＭ、ＧＴＭを露出するよう除去され、
また上基板側ＳＵＢ２の共通電極ＣＯＭを下側基板ＳＵ
Ｂ１の外部接続端子接続用引出配線ＩＮＴに銀ペースト
ＡＧＰで接続する部分も除去されている。保護膜ＰＳＶ
１とゲート絶縁膜ＧＩの厚さ関係に関しては、前者は保
護効果を考え厚くされ、後者はトランジスタの相互コン
ダクタンスｇｍを薄くされる。したがって、図１２に示
すように、保護効果の高い保護膜ＰＳＶ１は周辺部もで
きるだけ広い範囲に亘って保護するようゲート絶縁膜Ｇ
Ｉよりも大きく形成されている。

【００６９】《遮光膜ＢＭ》上部透明ガラス基板ＳＵＢ
２側には、外部光又はバックライト光がｉ型半導体層Ａ
Ｓに入射しないよう遮光膜ＢＭが設けられている。図９
に示す遮光膜ＢＭの閉じた多角形の輪郭線は、その内側
が遮光膜ＢＭが形成されない開口を示している。遮光膜
ＢＭは光に対する遮蔽性が高いたとえばアルミニウム膜
やクロム膜等で形成されており、本実施例ではクロム膜
がスパッタリングで１３００Å程度の厚さに形成され
る。

【００７０】したがって、薄膜トランジスタＴＦＴ１、
ＴＦＴ２のｉ型半導体層ＡＳは上下にある遮光膜ＢＭお
よび大き目のゲート電極ＧＴによってサンドイッチにさ
れ、外部の自然光やバックライト光が当たらなくなる。
遮光膜ＢＭは各画素の周囲に格子状に形成され、この格
子で１画素の有効表示領域が仕切られている。したがっ
て、各画素の輪郭が遮光膜ＢＭによってはっきりとし、
コントラストが向上する。つまり、遮光膜ＢＭはｉ型半
導体層ＡＳに対する遮光とブラックマトリクスとの２つ
の機能をもつ。

【００７１】透明画素電極ＩＴＯ１のラビング方向の根
本側のエッジ部分（図９右下部分）も遮光膜ＢＭによっ
て遮光されているので、上記部分にドメインが発生した
としても、ドメインが見えないので、表示特性が劣化す
ることはない。

【００７２】遮光膜ＢＭは図１１に示すように周辺部に
も額縁状に形成され、そのパターンはドット状に複数の
開口を設けた図９に示すマトリクス部のパターンと連続
して形成されている。周辺部の遮光膜ＢＭは図１０、図
１１、図１２に示すように、シール部ＳＬの外側に延長
され、パソコン等の実装機に起因する反射光等の漏れ光
がマトリクス部に入り込むのを防いでいる。他方、この
遮光膜ＢＭは基板ＳＵＢ２の縁よりも約０．３〜１．０
ｍｍ程内側に留められ、基板ＳＵＢ２の切断領域を避け
て形成されている。

【００７３】《カラーフィルタＦＩＬ》カラーフィルタ
ＦＩＬは画素に対向する位置に赤、緑、青の繰り返しで
ストライプ状に形成される。カラーフィルタＦＩＬは透
明画素電極ＩＴＯ１の全てを覆うように大き目に形成さ
れ、遮光膜ＢＭはカラーフィルタＦＩＬおよび透明画素
電極ＩＴＯ１のエッジ部分と重なるよう透明画素電極Ｉ
ＴＯ１の周縁部より内側に形成されている。

【００７４】カラーフィルタＦＩＬはつぎのように形成
することができる。まず、上部透明ガラス基板ＳＵＢ２
の表面にアクリル系樹脂等の染色基材を形成し、フォト
リソグラフィ技術で赤色フィルタ形成領域以外の染色基
材を除去する。この後、染色基材を赤色染料で染め、固
着処理を施し、赤色フィルタＲを形成する。つぎに、同
様な工程を施すことによって、緑色フィルタＧ、青色フ
ィルタＢを順次形成する。

【００７５】《保護膜ＰＳＶ２》保護膜ＰＳＶ２はカラ
ーフィルタＦＩＬの染料が液晶ＬＣに漏れることを防止
するために設けられている。保護膜ＰＳＶ２はたとえば
アクリル樹脂、エポキシ樹脂等の透明樹脂材料で形成さ
れている。

【００７６】《共通透明画素電極ＩＴＯ２》共通透明画
素電極ＩＴＯ２は、下部透明ガラス基板ＳＵＢ１側に画
素ごとに設けられた透明画素電極ＩＴＯ１に対向し、液
晶ＬＣの光学的な状態は各画素電極ＩＴＯ１と共通透明
画素電極ＩＴＯ２との間の電位差（電界）に応答して変
化する。この共通透明画素電極ＩＴＯ２にはコモン電圧
Ｖcomが印加されるように構成されている。本実施例で
は、コモン電圧Ｖcomは映像信号線ＤＬに印加される最
小レベルの駆動電圧Ｖｄminと最大レベルの駆動電圧Ｖ
ｄmaxとの中間直流電位に設定されるが、映像信号駆動
回路で使用される集積回路の電源電圧を約半分に低減し
たい場合は、交流電圧を印加すれば良い。なお、共通透
明画素電極ＩＴＯ２の平面形状は図１１、図１２を参照
されたい。

【００７７】《表示装置全体等価回路》表示マトリクス
部の等価回路とその周辺回路の結線図を図１３に示す。
同図は回路図ではあるが、実際の幾何学的配置に対応し
て描かれている。ＡＲは複数の画素を二次元状に配列し
たマトリクス・アレイである。

【００７８】図中、Ｘは映像信号線ＤＬを意味し、添字
Ｇ、ＢおよびＲがそれぞれ緑、青および赤画素に対応し
て付加されている。Ｙは走査信号線ＧＬを意味し、添字
１，２，３，…，endは走査タイミングの順序に従って
付加されている。

【００７９】映像信号線Ｘ（添字省略）は交互に上側
（または奇数）映像信号駆動回路Ｈｅ、下側（または偶
数）映像信号駆動回路Ｈｏに接続されている。

【００８０】走査信号線Ｙ（添字省略）は垂直走査回路
Ｖに接続されている。

【００８１】ＳＵＰは１つの電圧源から複数の分圧した
安定化された電圧源を得るための電源回路やホスト（上
位演算処理装置）からのＣＲＴ（陰極線管）用の情報を
ＴＦＴ液晶表示装置用の情報に交換する回路を含む回路
である。

【００８２】《液晶表示モジュールの全体構成》図１４
は、液晶表示モジュールＭＤＬの分解斜視図である。

【００８３】ＳＨＤは金属板から成るシールドケース
（メタルフレームとも称す）、ＷＤは表示窓、ＩＮＳ１
〜３は絶縁シート、ＰＣＢ１〜３は回路基板（ＰＣＢ１
はドレイン側回路基板、ＰＣＢ２はゲート側回路基板、
ＰＣＢ３はインターフェイス回路基板）、ＪＮは回路基
板ＰＣＢ１〜３どうしを電気的に接続するジョイナ、Ｔ
ＣＰ１、ＴＣＰ２はテープキャリアパッケージ、ＰＮＬ
は液晶表示パネル、ＧＣはゴムクッション、ＩＬＳは遮
光スペーサ、ＰＲＳはプリズムシート、ＳＰＳは拡散シ
ート、ＧＬＢは導光板、ＲＦＳは反射シート、ＭＣＡは
一体成型により形成された下側ケース（モールドケー
ス）、ＬＰは蛍光管、ＬＰＣはランプケーブル、ＧＢは
蛍光管ＬＰを支持するゴムブッシュであり、図に示すよ
うな上下の配置関係で各部材が積み重ねられて液晶表示
モジュールＭＤＬが組み立てられる。

【００８４】モジュールＭＤＬは、下側ケースＭＣＡ、
シールドケースＳＨＤの２種の収納・保持部材を有す
る。絶縁シートＩＮＳ１〜３、回路基板ＰＣＢ１〜３、
液晶表示パネルＰＮＬを収納、固定した金属製シールド
ケースＳＨＤと、蛍光管ＬＰ、導光板ＧＬＢ、プリズム
シートＰＲＳ等から成るバックライトＢＬを収納した下
側ケースＭＣＡとを合体させることにより、モジュール
ＭＤＬが組み立てられる。

【００８５】図１５は液晶表示モジュールＭＤＬを実装
したノートブック型のパソコン、あるいはワープロの斜
視図である。

【００８６】以上本発明を実施例に基づいて具体的に説
明したが、本発明は前記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、共通線５、６、端子電
極１１、１２等のレイアウトは、特許請求の範囲内で種
々考えられる。また、共通線５、６、短絡配線９の少な
くとも１本が、少なくとも１箇所、例えば液晶表示基板
コーナー部の２もしくは４箇所等で不連続部を形成し、
該不連続部どうしを容量素子を介して配置する構造にし
てもよい。また、第１および第２の非線形抵抗素子７、
８は双方向ＴＦＴダイオードに限定されず、その他の非
線形抵抗素子を用いてもよい。さらに、第１および第２
の非線形抵抗素子７、８に、それぞれ別の構成の非線形
抵抗素子を用いてもよい。

【００８７】

【発明の効果】以上説明したように、本発明によれば、
アレイテストを行なうために、各ゲート線もしくはドレ
イン線を短絡配線から切断した後も、静電気が配線に侵
入した場合のゲート線とドレイン線の間に加わる電圧が
低減されるので、静電気に起因する不良の発生を未然に
防止することができる。したがって、アレイテストと静
電気からの保護を両立することができ、かつ、薄膜トラ
ンジスタ形成工程後も静電気に対して強い構造となり、
歩留りを向上することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１を示すアクティブ・マト
リクス方式の液晶表示基板の回路構成図である。

【図２】本発明の実施の形態２を示すアクティブ・マト
リクス方式の液晶表示基板の回路構成図である。

【図３】本発明による非線形抵抗素子として使用される
双方向ＴＦＴダイオードの一例の回路構成図である。

【図４】本発明による非線形抵抗素子として使用される
双方向ＴＦＴダイオードの一例の回路構成図である。

【図５】本発明による双方向ＴＦＴダイオードの具体的
な構成例を示す平面図である。

【図６】本発明による液晶表示基板全体の回路構成の例
の概略を示す図である。

【図７】本発明による液晶表示基板全体の回路構成の例
の概略を示す図である。

【図８】（ａ）は、液晶表示基板と電気式アレイテスタ
の測定系の回路構成図、（ｂ）は液晶表示基板の端子電
極にアレイテスタのプローブを当てて検査する様子を示
す該液晶表示基板の概略斜視図である。

【図９】本発明が適用可能なアクティブ・マトリックス
方式のカラー液晶表示装置の液晶表示部の一画素とその
周辺を示す要部平面図である。

【図１０】マトリクスの画素部を中央に、両側にパネル
角付近と映像信号端子部付近を示す断面図である。

【図１１】表示パネルのマトリクス周辺部の構成を説明
するための周辺部をやや誇張しさらに具体的に説明する
ためのパネル平面図である。

【図１２】上下基板の電気的接続部を含む表示パネルの
角部の拡大平面図である。

【図１３】マトリクス部とその周辺を含む回路図であ
る。

【図１４】液晶表示モジュールの分解斜視図である。

【図１５】液晶表示モジュールを実装したノートブック
型のパソコンあるいはワープロの斜視図である。

【図１６】第１の従来例のアクティブ・マトリクス方式
の液晶表示基板の回路構成図である。

【図１７】第２の従来例のアクティブ・マトリクス方式
の液晶表示基板の回路構成図である。

【符号の説明】

１…ゲート線、２…ドレイン線、３…薄膜トランジス
タ、４…透明画素電極、５…第１の共通配線、６…第２
の共通配線、７…第１の非線形抵抗素子、８…第２の非
線形抵抗素子、９…短絡配線、１３…液晶表示基板の切
断線、１４…配線の切断箇所、１５…配向膜の境界線、
２１…ダイオード、２２…２端子動作薄膜トランスタ、
２３…ゲート電極、２４…ソース電極、２５…ドレイン
電極、２６…チャネル形成用非晶質シリコン膜およびゲ
ート絶縁膜、２７…コンタクトホール。

───────────────────────────────────────────────────── フロントページの続き (72)発明者磯田高志千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (72)発明者鈴木雅彦千葉県茂原市早野3300番地株式会社日立製作所電子デバイス事業部内 (72)発明者扇一公俊千葉県茂原市早野3300番地株式会社日立製作所電子デバイス事業部内

Claims

【特許請求の範囲】

【請求項１】液晶層を介して互いに対向配置される液晶
表示素子を構成する２枚の液晶表示基板のうち、一方の
前記液晶表示基板の前記液晶層側の面上に、ｘ方向に延
在し、ｙ方向に並設されたゲート線群と、このゲート線
群と絶縁されてｙ方向に延在し、ｘ方向に並設されたド
レイン線群とが形成され、前記ゲート線群と前記ドレイ
ン線群とが交差する領域によって表示領域が構成され、
前記ゲート線と前記ドレイン線とで囲まれる領域にそれ
ぞれ形成された薄膜トランジスタと画素電極とを有する
液晶表示基板において、前記表示領域の外側に形成さ
れ、前記ゲート線群と前記ドレイン線群の両方もしくは
いずれか一方が、それぞれ第１の非線形抵抗素子を介し
て接続された第１の共通配線と、前記第１の共通配線の
外側に形成され、前記ゲート線群と前記ドレイン線群の
両方もしくはいずれか一方が、それぞれ第２の非線形抵
抗素子を介して接続された第２の共通配線と、前記第２
の共通配線の外側に形成され、前記ゲート線群と前記ド
レイン線群の両方もしくはいずれか一方が、短絡接続さ
れた短絡配線と、前記第１の共通配線と前記第２の共通
配線との間の前記ゲート線群と前記ドレイン線群の両方
もしくはいずれか一方にそれぞれ接続された端子電極と
を有することを特徴とする液晶表示基板。
【請求項２】前記端子電極が前記第２の共通配線に隣接
してそれぞれ配置されていることを特徴とする請求項１
記載の液晶表示基板。
【請求項３】前記第２の共通配線が前記表示領域に形成
された配向膜の外側に配置されていることを特徴とする
請求項１記載の液晶表示基板。
【請求項４】前記薄膜トランジスタの形成完了時点にお
いて、前記端子電極がそれぞれ露出していることを特徴
とする請求項１記載の液晶表示基板。
【請求項５】前記薄膜トランジスタの形成完了時点にお
いて、前記ゲート線群、前記ドレイン線群、第１および
第２の非線形抵抗素子が絶縁性保護膜で覆われ、かつ、
前記端子電極と、前記第２の共通配線の少なくとも一部
とがそれぞれ露出していることを特徴とする請求項１記
載の液晶表示基板。
【請求項６】前記ゲート線群と前記ドレイン線群の両方
もしくはいずれか一方と、前記短絡配線とを電気的に切
断する箇所が、前記液晶表示基板の破断線と前記端子電
極との間にそれぞれ位置することを特徴とする請求項１
記載の液晶表示基板。
【請求項７】液晶層を介して互いに対向配置された液晶
表示素子を構成する２枚の液晶表示基板のうち、一方の
前記液晶表示基板の前記液晶層側の面上に、ｘ方向に延
在し、ｙ方向に並設されたゲート線群と、このゲート線
群と絶縁されてｙ方向に延在し、ｘ方向に並設されたド
レイン線群とが形成され、前記ゲート線群と前記ドレイ
ン線群とが交差する領域によって表示領域が構成され、
前記ゲート線と前記ドレイン線とで囲まれる領域にそれ
ぞれ形成された薄膜トランジスタと画素電極とを有する
液晶表示装置において、前記表示領域の外側に形成さ
れ、前記ゲート線群と前記ドレイン線群の両方もしくは
いずれか一方が、それぞれ第１の非線形抵抗素子を介し
て接続された第１の共通配線と、前記第１の共通配線の
外側に形成され、前記ゲート線群と前記ドレイン線群の
両方もしくはいずれか一方が、それぞれ第２の非線形抵
抗素子を介して接続された第２の共通配線と、前記第１
の共通配線と前記第２の共通配線との間の前記ゲート線
群と前記ドレイン線群の両方もしくはいずれか一方にそ
れぞれ接続された端子電極とを有することを特徴とする
液晶表示装置。
【請求項８】前記端子電極が前記第２の共通配線に隣接
してそれぞれ配置されていることを特徴とする請求項７
記載の液晶表示装置。
【請求項９】前記第２の共通配線が前記表示領域に形成
された配向膜の外側に配置されていることを特徴とする
請求項７記載の液晶表示装置。