JP2007192959A - 表示装置 - Google Patents

Abstract

【課題】配線数に対応した数の保護ダイオードや、行数分あるいは列数分のテストスイッチをパネル上に搭載すると、画素アレイ部の周辺回路のレイアウト面積が増大する。
【解決手段】静電破壊対策のための保護および画表示のためのテストの両機能を有するパネル型の表示装置、例えば有機ＥＬ表示装置において、保護＆テストスイッチ回路２１Ａを構成するＭＯＳトランジスタ５１ｎ，５３ｎ，５５ｎ，５７ｎを保護ダイオードとして機能させるとともに、製品化後は、保護ダイオードとして機能するＭＯＳトランジスタ５２ｎ，５４ｎ，５６ｎ，５８ｎを、製造段階における検査時には、画表示のためのテストスイッチとして兼用する。
【選択図】図３

Description

本発明は、表示装置に関し、特にパネル型の表示装置に関する。

近年、表示装置の分野では、液晶表示装置（ＬＣＤ；liquid crystal display）、ＥＬ(electro luminescence)表示装置、プラズマ表示装置（ＰＤＰ；Plasma Display Panel）等のパネル型の表示装置が、薄型、軽量、高精細などの特長を有するために、従来のＣＲＴ(Cathode Ray Tube)表示装置に代わって主流になりつつある。

これらのパネル型の表示装置では、パネルのさらなる小型化、薄型化を図るために、画素が行列状に配置されるとともに、当該行列状の画素配列に対して行ごとに駆動線が、列ごとにデータ線が配線されてなる画素アレイ部と同じパネル（基板）上に、当該画素アレイ部の各画素を駆動する周辺の駆動回路、具体的には画素アレイ部の各画素を行単位で選択走査するための駆動を行う垂直駆動回路や、当該垂直駆動回路によって選択された行の各画素に表示信号を書き込むための駆動を行う水平駆動回路などを搭載する傾向にある。

ただし、垂直駆動回路および水平駆動回路の両方を画素アレイ部と同じ基板上に搭載する場合に限らず、垂直駆動回路および水平駆動回路のいずれか一方のみを画素アレイ部と同じ基板上に搭載する場合もある。

パネル型の表示装置では、垂直駆動回路や水平駆動回路以外にも、画素アレイ部には駆動線やデータ線として長い配線が平行にレイアウトされているために、静電気が発生した場合に回路素子が破壊される可能性が高いことから、静電気による静電破壊からの回路素子の保護を目的として各配線ごとに保護回路、具体的には保護ダイオードを設けた構成を採っている（例えば、特許文献１参照）。

一方、垂直駆動回路および水平駆動回路の少なくとも一方を画素アレイ部と同じ基板上に搭載した構成を採るパネル型の表示装置にあっては、製造段階において、垂直駆動回路あるいは水平駆動回路を実装しないと、画表示を行うことができないために、画素アレイ部の各画素や配線などの検査を行うことができない。もし、垂直駆動回路あるいは水平駆動回路を実装した後の検査において、画素の不良や断線などが発見された場合には、垂直駆動回路および水平駆動回路の少なくともを実装したパネル自体を廃棄処分にしなければならないことになる。

このような無駄を無くすために、従来は、画素アレイ部の駆動線ごとに、あるいはデータ信号ごとにテストスイッチを画素アレイ部の周辺に配置し、当該テストスイッチを介して駆動線に駆動信号を、あるいはデータ線に表示信号をパネル外部から供給して画表示を行うことにより、垂直駆動回路あるいは水平駆動回路を実装しなくても、画素アレイ部の各画素や配線などの検査を行うようにしている（例えば、特許文献２参照）。

特開２００４−３６３２０２号公報（特に、段落００１７、図１） 特開２００４−３０１９１８号公報（特に、段落００４２、図９）

上述したように、パネル型の表示装置では、画素アレイ部の周辺回路として、垂直駆動回路および水平駆動回路の少なくとも一方に加えて、静電破壊対策のための配線数に対応した数の保護ダイオードや、画表示のための行数分あるいは列数分のテストスイッチがパネル上に搭載されることになるために、画素アレイ部の周辺回路のレイアウト面積が増大し、パネルの小型化、低コスト化の妨げとなる。

図１１に、一例として、ある３本の駆動線１０１ｋ−１，１０１ｋ，１０１ｋ＋１に対して、保護回路１０２とテストスイッチ回路１０３が接続された場合の構成を示す。

図１１において、保護回路１０２は、ゲートおよびドレインが駆動線１０１ｋ−１に共通接続され、ソースが正側電源Ｖｄｄの電源線１０３に接続されたダイオード接続のＭＯＳトランジスタ１１１と、ソースが駆動線１０１ｋ−１に接続され、ゲートおよびドレインが負側電源Ｖｓｓの電源線１０４に接続されたダイオード接続のＭＯＳトランジスタ１１２と、駆動線１０１ｋ，１０１ｋ＋１に対して同様の接続関係にあるＭＯＳトランジスタ１１３〜１１６によって構成されている。

テストスイッチ回路１０３は、駆動線１０１ｋ−１，１０１ｋ，１０１ｋ＋１の各一端とテストデータ線１０６との間にそれぞれ接続され、各ゲートがテスト制御線１０７にそれぞれ接続されたＭＯＳトランジスタ１２１〜１２３によって構成されている。

上記回路構成から明らかなように、静電破壊対策のための保護回路１０２および画表示のためのテストスイッチ回路１０５の双方をパネル上に搭載する場合には、例えば１本の駆動線１０１につき、３個のＭＯＳトランジスタが必要となり、当該３個のＭＯＳトランジスタが行数分、列数分だけ必要になるためにその数は膨大なものとなり、その結果、画素アレイ部の周辺回路のレイアウト面積が増大することになる。

そこで、本発明は、画素アレイ部の周辺回路のレイアウト面積の縮小化を図りつつ、静電破壊対策のための保護および画表示のためのテストの両機能を実現可能な表示装置を提供することを目的とする。

上記目的を達成するために、本発明では、電気光学素子を含む画素が行列状に２次元配置され、当該行列状の画素配置に対して行ごとに駆動線が、列ごとにデータ線が配線されてなる画素アレイ部と、前記画素アレイ部と同じ基板上に搭載され、前記画素アレイ部の各画素に表示信号を書き込むための駆動を行う駆動回路と、前記駆動線および前記データ線の少なくとも一方に接続されて静電破壊からの保護を図る保護回路とを備えた表示装置において、前記保護回路の回路素子を、基板外部から入力されるテスト信号を前記駆動線および前記データ線の少なくとも一方に供給するテストスイッチとして兼用した構成を採っている。

上記構成の表示装置において、保護回路の回路素子、具体的には保護ダイオードを、画表示のためのテストスイッチとして兼用することで、テストスイッチとして必要な素子数だけ、画素アレイ部の周辺回路を構成する回路素子数を削減できるために、当該周辺回路のレイアウト面積を縮小することができる。

本発明によれば、画素アレイ部の周辺回路を構成する回路素子数を削減できるために、当該周辺回路のレイアウト面積の縮小化を図りつつ、静電破壊対策のための保護および画表示のためのテストの両機能を実現できる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明の一実施形態に係る表示装置の概略を示すシステム構成図である。ここでは、一例として、画素の電気光学素子として有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明する。ただし、本発明は有機ＥＬ表示装置への適用に限られるものではなく、電気光学素子として液晶セルを用いた液晶表示装置など、パネル型の表示装置全般に適用可能である。

図１において、ＥＬ素子を含む画素回路（画素）１１は、透明絶縁基板、例えばガラス基板１２上に行列状に２次元配置されることによって画素アレイ部１３を構成している。この画素アレイ部１３において、行列状の画素配列に対して、行ごとに駆動線群１４が、列ごとにデータ線１５がそれぞれ配線されている。ここで、駆動線群１４としては、例えば、走査線１４−１、駆動線１４−２および第１，第２オートゼロ線１４−３，１４−４の４本が配線されている。

画素アレイ部１３と同じガラス基板１２には、走査線１４−１を駆動する書き込み走査回路１６と、駆動線１４−２を駆動する駆動走査回路１７と、第１，第２オートゼロ線１４−３，１４−４をそれぞれ駆動する第１，第２オートゼロ回路１８，１９とが、画素アレイ部１３の各画素１１を行単位で選択走査するための駆動を行う垂直駆動回路として搭載されている。

ここでは、書き込み走査回路１６および駆動走査回路１７が画素アレイ部１３を挟んで一方側（例えば、図の右側）に配置され、その反対側に第１，第２オートゼロ回路１８，１９が配置された構成となっているが、これらの配置関係は一例に過ぎず、これに限定されるものではない。

書き込み走査回路１６、駆動走査回路１７および第１，第２オートゼロ回路１８，１９は、スタートパルス信号ｓｐに応答して動作を開始し、クロックパルスｃｋに同期して書き込み信号ＷＳ、駆動信号ＤＳおよび第１，第２オートゼロ信号ＡＺ１，ＡＺ２を、走査線１４−１、駆動線１４−２および第１，第２オートゼロ線１４−３，１４−４に対して適宜出力する。

ガラス基板１２にはさらに、選択行の各画素１１にデータ信号を書き込むための駆動を行う水平駆動回路として、輝度情報に応じたデータ信号をデータ線１５に供給するデータ線駆動回路２０が搭載されており、さらに、垂直駆動回路側および水平駆動回路側それぞれについて保護＆テストスイッチ回路２１，２２が搭載されている。この保護＆テストスイッチ回路２１，２２の構成が本発明の特徴とするところであり、その詳細については後述する。

このように、ガラス基板１２上に、画素アレイ部１３と共に、書き込み走査回路１６、駆動走査回路１７、第１，第２オートゼロ回路１８，１９、データ線駆動回路２０および保護＆テストスイッチ回路２１，２２が一体形成されることで表示パネル（ＥＬパネル）が形成される。

［画素回路］
図２は、画素回路１１の回路構成の一例を示す回路図である。

画素回路１１は、電気光学素子である有機ＥＬ素子３１に加えて、駆動トランジスタ３２、サンプリングトランジスタ３３、スイッチングトランジスタ３４〜３６およびキャパシタ（保持容量）３７を回路の構成素子として有する構成となっている。すなわち、本例に係る画素回路１１は、５個のトランジスタ３２〜３６と１個のキャパシタ３７とからなる回路構成となっている。

この画素回路１１において、駆動トランジスタ３２、サンプリングトランジスタ３３およびスイッチングトランジスタ３４〜３６として、Ｎチャネル型のＴＦＴ（薄膜トランジスタ）が用いられている。以下、駆動トランジスタ３２、サンプリングトランジスタ３３およびスイッチングトランジスタ３４〜３６を、駆動ＴＦＴ３２、サンプリングＴＦＴ３３およびスイッチングＴＦＴ３４〜３６と記述するものとする。

有機ＥＬ素子３１は、カソード電極が第１の電源電位（本例では、接地電位ＧＮＤ）に接続されている。駆動ＴＦＴ３２は、有機ＥＬ素子３１を電流駆動する駆動トランジスタであり、ソースが有機ＥＬ素子３１のアノード電極に接続されてソースフォロア回路を形成している。サンプリングＴＦＴ３３は、ソースがデータ線１５に、ドレインが駆動ＴＦＴ３２のゲートに、ゲートが走査線１３にそれぞれ接続されている。

スイッチングＴＦＴ３４は、ドレインが第２の電源電位（本例では、正側電源電位Ｖｃｃ）に、ソースが駆動ＴＦＴ３２のドレインに、ゲートが駆動線１４にそれぞれ接続されている。スイッチングＴＦＴ３５は、ドレインが所定の電位Ｖｏｆｓに、ソースがサンプリングＴＦＴ３３のドレイン（駆動ＴＦＴ３２のゲート）に、ゲートが第１オートゼロ線１５にそれぞれ接続されている。

スイッチングＴＦＴ３６は、ドレインが駆動ＴＦＴ３２のソースと有機ＥＬ素子３１のアノード電極との接続ノードＮ１１に、ソースが第３の電源電位Ｖｓｓ（本例では、Ｖｓｓ＝ＧＮＤ）にそれぞれ接続されている。なお、第３の電源電位Ｖｓｓとして、負の電源電位を用いることも可能である。キャパシタ３７は、一端が駆動ＴＦＴ３２のゲートとサンプリングＴＦＴ３３のドレインとの接続ノードＮ１２に、他端が駆動トランジスタＴＦＴ３２のソースと有機ＥＬ素子３１のアノード電極との接続ノードＮ１１にそれぞれ接続されている。

上述した接続関係にて各回路素子が接続されてなる画素回路１１において、各回路素子は次のような作用をなす。すなわち、サンプリングＴＦＴ３３は、オン（導通）状態となることにより、データ線１５を通して供給される入力信号電圧Ｖｓｉｇをサンプリングする。このサンプリングＴＦＴ３３によってサンプリングされた信号電圧Ｖｓｉｇは、キャパシタ３７に保持される。スイッチングＴＦＴ３４は、オン状態になることにより、電源電位Ｖｃｃから駆動ＴＦＴ３２に電流を供給する。

駆動ＴＦＴ３２は、キャパシタ３７に保持された信号電圧Ｖｓｉｇに応じて有機ＥＬ素子３１を電流駆動する。スイッチングＴＦＴ３５，３６は、適宜オン状態になることにより、有機ＥＬ素子３１の電流駆動に先立って駆動ＴＦＴ３２の閾値電圧Ｖｔｈを検知し、あらかじめその影響をキャンセルするために当該検知した閾値電圧Ｖｔｈをキャパシタ３７に保持する。

［保護＆テストスイッチ回路］
保護＆テストスイッチ回路２１，２２は次の理由によって設けられている。すなわち、上述したように、有機ＥＬ表示装置においては、画素アレイ部１３に走査線１４−１、駆動線１４−２および第１，第２オートゼロ線１４−３，１４−４やデータ線１５として長い配線が平行にレイアウトされているために、静電気が発生した場合に回路素子が破壊される可能性が高いことから、静電気による静電破壊から回路素子を保護するために、さらには、製造段階において、書き込み走査回路１６、駆動走査回路１７および第１，第２オートゼロ回路１８，１９や、データ線駆動回路２０を実装しなくても、回路素子や配線等の検査のための画表示を実現するために、保護＆テストスイッチ回路２１，２２がガラス基板１２上に搭載されている。

以下に、保護＆テストスイッチ回路２１，２２の具体的な回路例についていくつか説明する。ここでは、垂直駆動回路側の保護＆テストスイッチ回路２１を例に挙げ、図面の簡略化のために、ｋ行目の１行分の回路構成について示すものとする。

（第１の回路例）
図３は、第１の回路例に係る保護＆テストスイッチ回路２１Ａの回路構成を示す回路図である。

画素アレイ部１２には、走査線１４−１、駆動線１４−２および第１，第２オートゼロ線１４−３，１４−４の４本の駆動線が駆動線群１４として各行ごとに互いに平行に配線されている。また、保護＆テストスイッチ回路２１Ａに対して、正側電源Ｖｄｄの電源線４１および制御線４２，４３が、走査線１４−１、駆動線１４−２および第１，第２オートゼロ線１４−３，１４−４と直交した状態で互いに平行に配線されている。

保護＆テストスイッチ回路２１Ａは、走査線１４−１、駆動線１４−２および第１，第２オートゼロ線１４−３，１４−４ごとに２個ずつ配置された、１行につき計８個のＮｃｈＭＯＳトランジスタ５１ｎ〜５８ｎによって構成されている。

ＭＯＳトランジスタ５１ｎは、ゲートとドレインが走査線１４−１に共通に接続され、ソースが電源線４１に接続されたダイオード接続の構成となっている。すなわち、ＭＯＳトランジスタ５１ｎはダイオードとして機能する。ＭＯＳトランジスタ５３ｎ，５５ｎ，５７ｎも、駆動線１４−２および第１，第２オートゼロ線１４−３，１４−４と電源線４１に対してＭＯＳトランジスタ５１ｎと同様の接続構成となっている。

ＭＯＳトランジスタ５２ｎは、一方の電極(ソース／ドレイン)が走査線１４−１に、他方の電極（ドレイン／ソース）が制御線４２に、ゲートが制御線４３にそれぞれ接続されている。ＭＯＳトランジスタ５４ｎ，５６ｎ，５８ｎも、駆動線１４−２および第１，第２オートゼロ線１４−３，１４−４と制御線４２，４３に対してＭＯＳトランジスタ５２ｎと同様の接続構成となっている。

ここで、制御線４２には、製造段階における検査時に、画素回路１１を行単位で駆動する書き込み信号ＷＳ、駆動信号ＤＳおよび第１，第２オートゼロ信号ＡＺ１，ＡＺ２に代わる４種類の駆動制御信号Ｖｔｅｓｔが、書き込み信号ＷＳ、駆動信号ＤＳおよび第１，第２オートゼロ信号ＡＺ１，ＡＺ２の各発生タイミングでパネル外部から入力される。また、製品化後は、制御線４２には、負側電源Ｖｓｓがパネル外部から与えられることになる。すなわち、製品化後のパネルにおいては、制御線４２は、負側電源Ｖｓｓを供給する電源線として機能する。

制御線４３には、製造段階における検査時に、制御線４２に供給される４種類の駆動制御信号Ｖｔｅｓｔに同期して、ＭＯＳトランジスタ５２ｎ，５４ｎ，５６ｎ，５８ｎを適宜オン（導通）状態にするためのゲート制御信号（ＤＣ電位またはパルス）Ｎｇａｔｅがパネル外部から入力される。また、製品化後は、制御線４３には、負側電源Ｖｓｓがパネル外部から与えられることになる。すなわち、製品化後のパネルにおいては、制御線４３は、負側電源Ｖｓｓを供給する電源線として機能する。

上記構成の保護＆テストスイッチ回路２１Ａにおいて、製造段階における検査時に、パネル外部から制御線４２に、書き込み信号ＷＳ、駆動信号ＤＳおよび第１，第２オートゼロ信号ＡＺ１，ＡＺ２の各発生タイミングで、これら各信号に代わる４種類の駆動制御信号Ｖｔｅｓｔが与えられるとともに、パネル外部から制御線４３に、当該４種類の駆動制御信号Ｖｔｅｓｔに同期してゲート制御信号Ｎｇａｔｅが与えられることにより、ＭＯＳトランジスタ５２ｎ，５４ｎ，５６ｎ，５８ｎは、画素アレイ部１３の各画素回路１１を表示駆動して画表示を行うテストスイッチとして機能する。

このように、ＭＯＳトランジスタ５２ｎ，５４ｎ，５６ｎ，５８ｎがテストスイッチとして機能することで、垂直駆動回路である書き込み走査回路１６、駆動走査回路１７および第１，第２オートゼロ回路１８，１９をパネルに実装しない状態で、画素アレイ部１３における各画素回路１１の回路素子や配線の検査を行うことができる。したがって、当該検査によって不良品と判定されたパネルについては、書き込み走査回路１６、駆動走査回路１７および第１，第２オートゼロ回路１８，１９を実装する前の段階で破棄できる。

製品化後においては、制御線４２，４３に共に負側電源Ｖｓｓが与えられることで、ＭＯＳトランジスタ５２ｎ，５４ｎ，５６ｎ，５８ｎの一方の電極(ソース／ドレイン)とゲート電極とが接続されたダイオード接続と等価となるために、ダイオード接続のＭＯＳトランジスタ５１ｎ，５３ｎ，５５ｎ，５７ｎと共に保護ダイオードとして機能する。これにより、書き込み信号ＷＳ、駆動信号ＤＳおよび第１，第２オートゼロ信号ＡＺ１，ＡＺ２に静電気が発生した場合に、当該静電気による静電破壊から、画素回路１１や書き込み走査回路１６、駆動走査回路１７および第１，第２オートゼロ回路１８，１９の回路素子を確実に保護することができる。

（第２の回路例）
図４は、第２の回路例に係る保護＆テストスイッチ回路２１Ｂの回路構成を示す回路図であり、図中、図３と同等部分には同一符号を付して示している。

第１の回路例に係る保護＆テストスイッチ回路２１Ａでは、１行につき計８個のＭＯＳトランジスタとしてＮｃｈＭＯＳトランジスタ５１ｎ〜５８ｎを用いているのに対して、第２の回路例に係る保護＆テストスイッチ回路２１ＢではＰｃｈＭＯＳトランジスタ５１ｐ〜５８ｐを用いた構成となっている。

この保護＆テストスイッチ回路２１Ｂに対して、制御線４４，４５および負側電源Ｖｓｓの電源線４６が、走査線１４−１、駆動線１４−２および第１，第２オートゼロ線１４−３，１４−４と直交した状態で互いに平行に配線されている。

ＭＯＳトランジスタ５１ｐは、一方の電極(ソース／ドレイン)が走査線１４−１に、他方の電極（ドレイン／ソース）が制御線４４に、ゲートが制御線４５にそれぞれ接続されている。ＭＯＳトランジスタ５３ｐ，５５ｐ，５７ｐも、駆動線１４−２および第１，第２オートゼロ線１４−３，１４−４と制御線４５，４６に対してＭＯＳトランジスタ５１ｐと同様の接続構成となっている。

ＭＯＳトランジスタ５２ｐは、ゲートとドレインが走査線１４−１に共通に接続され、ソースが電源線４６に接続されたダイオード接続の構成となっている。すなわち、ＭＯＳトランジスタ５２ｐはダイオードとして機能する。ＭＯＳトランジスタ５４ｐ，５６ｐ，５８ｐも、駆動線１４−２および第１，第２オートゼロ線１４−３，１４−４と電源線４６に対してＭＯＳトランジスタ５２ｐと同様の接続構成となっている。

ここで、制御線４４には、製造段階における検査時に、画素回路１１を行単位で駆動する書き込み信号ＷＳ、駆動信号ＤＳおよび第１，第２オートゼロ信号ＡＺ１，ＡＺ２に代わる４種類の駆動制御信号Ｖｔｅｓｔが、書き込み信号ＷＳ、駆動信号ＤＳおよび第１，第２オートゼロ信号ＡＺ１，ＡＺ２の各発生タイミングでパネル外部から入力される。また、製品化後は、制御線４４には、正側電源Ｖｄｄがパネル外部から与えられることになる。すなわち、製品化後のパネルにおいては、制御線４４は、正側電源Ｖｄｄを供給する電源線として機能する。

制御線４５には、製造段階における検査時に、制御線４４に供給される４種類の駆動制御信号Ｖｔｅｓｔに同期して、ＭＯＳトランジスタ５２ｐ，５４ｐ，５６ｐ，５８ｐを適宜オン（導通）状態にするためのゲート制御信号（ＤＣ電位またはパルス）Ｐｇａｔｅがパネル外部から入力される。また、製品化後は、制御線４５には、正側電源Ｖｄｄがパネル外部から与えられることになる。すなわち、製品化後のパネルにおいては、制御線４５は、正側電源Ｖｄｄを供給する電源線として機能する。

上記構成の保護＆テストスイッチ回路２１Ｂにおいて、製造段階における検査時には、パネル外部から制御線４４に、書き込み信号ＷＳ、駆動信号ＤＳおよび第１，第２オートゼロ信号ＡＺ１，ＡＺ２の各発生タイミングで、これら各信号に代わる４種類の駆動制御信号Ｖｔｅｓｔが与えられるとともに、パネル外部から制御線４５に、当該４種類の駆動制御信号Ｖｔｅｓｔに同期してゲート制御信号Ｐｇａｔｅが与えられることにより、ＭＯＳトランジスタ５２ｐ，５４ｐ，５６ｐ，５８ｐは、画素アレイ部１３の各画素回路１１を表示駆動して画表示を行うテストスイッチとして機能する。

このように、ＭＯＳトランジスタ５２ｐ，５４ｐ，５６ｐ，５８ｐがテストスイッチとして機能することで、垂直駆動回路である書き込み走査回路１６、駆動走査回路１７および第１，第２オートゼロ回路１８，１９をパネルに実装しない状態で、画素アレイ部１３における各画素回路１１の回路素子や配線の検査を行うことができる。したがって、当該検査によって不良品と判定されたパネルについては、書き込み走査回路１６、駆動走査回路１７および第１，第２オートゼロ回路１８，１９を実装する前の段階で破棄できる。

製品化後においては、制御線４４，４５に共に正側電源Ｖｄｄが与えられることで、ＭＯＳトランジスタ５２ｐ，５４ｐ，５６ｐ，５８ｐの一方の電極(ソース／ドレイン)とゲート電極とが接続されたダイオード接続と等価となるために、ダイオード接続のＭＯＳトランジスタ５１ｐ，５３ｐ，５５ｐ，５７ｐと共に保護ダイオードとして機能する。これにより、書き込み信号ＷＳ、駆動信号ＤＳおよび第１，第２オートゼロ信号ＡＺ１，ＡＺ２に静電気が発生した場合に、当該静電気による静電破壊から、画素回路１１や書き込み走査回路１６、駆動走査回路１７および第１，第２オートゼロ回路１８，１９の回路素子を確実に保護することができる。

（第３の回路例）
図５は、第３の回路例に係る保護＆テストスイッチ回路２１Ｃの回路構成を示す回路図であり、図中、図３および図４と同等部分には同一符号を付して示している。

第１の回路例に係る保護＆テストスイッチ回路２１Ａでは、１行につき計８個のＭＯＳトランジスタとしてＮｃｈＭＯＳトランジスタ５１ｎ〜５８ｎを、第２の回路例に係る保護＆テストスイッチ回路２１Ｂでは、ＰｃｈＭＯＳトランジスタ５１ｐ〜５８ｐをそれぞれ用いているのに対して、第３の回路例に係る保護＆テストスイッチ回路２１Ｃでは、ＰｃｈＭＯＳトランジスタ５１ｐ，５３ｐ，５５ｐ，５７ｐとＮｃｈＭＯＳトランジスタ５２ｎ，５４ｎ，５６ｎ，５８ｎ用いた構成となっている。

この保護＆テストスイッチ回路２１Ｃに対して、４本の制御線４２〜４５が、走査線１４−１、駆動線１４−２および第１，第２オートゼロ線１４−３，１４−４と直交した状態で互いに平行に配線されている。

ＭＯＳトランジスタ５１ｐは、一方の電極(ソース／ドレイン)が走査線１４−１に、他方の電極（ドレイン／ソース）が制御線４４に、ゲートが制御線４５にそれぞれ接続されている。ＭＯＳトランジスタ５３ｐ，５５ｐ，５７ｐも、駆動線１４−２および第１，第２オートゼロ線１４−３，１４−４と制御線４５，４６に対してＭＯＳトランジスタ５１ｐと同様の接続構成となっている。

ＭＯＳトランジスタ５２ｎは、一方の電極(ソース／ドレイン)が走査線１４−１に、他方の電極（ドレイン／ソース）が制御線４２に、ゲートが制御線４３にそれぞれ接続されている。ＭＯＳトランジスタ５４ｎ，５６ｎ，５８ｎも、駆動線１４−２および第１，第２オートゼロ線１４−３，１４−４と制御線４２，４３に対してＭＯＳトランジスタ５２ｎと同様の接続構成となっている。

ここで、制御線４２には、製造段階における検査時に、画素回路１１を行単位で駆動する書き込み信号ＷＳ、駆動信号ＤＳおよび第１，第２オートゼロ信号ＡＺ１，ＡＺ２に代わる４種類の駆動制御信号Ｖｔｅｓｔが、書き込み信号ＷＳ、駆動信号ＤＳおよび第１，第２オートゼロ信号ＡＺ１，ＡＺ２の各発生タイミングでパネル外部から入力される。また、製品化後は、制御線４２には、負側電源Ｖｓｓがパネル外部から与えられることになる。すなわち、製品化後のパネルにおいては、制御線４２は、負側電源Ｖｓｓを供給する電源線として機能する。

制御線４３には、製造段階における検査時に、制御線４２に供給される４種類の駆動制御信号Ｖｔｅｓｔに同期して、ＭＯＳトランジスタ５２ｎ，５４ｎ，５６ｎ，５８ｎを適宜オン（導通）状態にするためのゲート制御信号（ＤＣ電位またはパルス）Ｎｇａｔｅがパネル外部から入力される。また、製品化後は、制御線４３には、負側電源Ｖｓｓがパネル外部から与えられることになる。すなわち、製品化後のパネルにおいては、制御線４３は、負側電源Ｖｓｓを供給する電源線として機能する。

制御線４４には、製造段階における検査時に、画素回路１１を行単位で駆動する書き込み信号ＷＳ、駆動信号ＤＳおよび第１，第２オートゼロ信号ＡＺ１，ＡＺ２に代わる４種類の駆動制御信号Ｖｔｅｓｔが、書き込み信号ＷＳ、駆動信号ＤＳおよび第１，第２オートゼロ信号ＡＺ１，ＡＺ２の各発生タイミングでパネル外部から入力される。また、製品化後は、制御線４４には、正側電源Ｖｄｄがパネル外部から与えられることになる。すなわち、製品化後のパネルにおいては、制御線４４は、正側電源Ｖｄｄを供給する電源線として機能する。

制御線４５には、製造段階における検査時に、制御線４４に供給される４種類の駆動制御信号Ｖｔｅｓｔに同期して、ＭＯＳトランジスタ５２ｐ，５４ｐ，５６ｐ，５８ｐを適宜オン（導通）状態にするためのゲート制御信号（ＤＣ電位またはパルス）Ｐｇａｔｅがパネル外部から入力される。また、製品化後は、制御線４５には、正側電源Ｖｄｄがパネル外部から与えられることになる。すなわち、製品化後のパネルにおいては、制御線４５は、正側電源Ｖｄｄを供給する電源線として機能する。

上記構成の保護＆テストスイッチ回路２１Ｃにおいて、製造段階における検査時には、パネル外部から制御線４２，４４に、書き込み信号ＷＳ、駆動信号ＤＳおよび第１，第２オートゼロ信号ＡＺ１，ＡＺ２の各発生タイミングで、これら各信号に代わる４種類の駆動制御信号Ｖｔｅｓｔが与えられるとともに、パネル外部から制御線４３，４５に、当該４種類の駆動制御信号Ｖｔｅｓｔに同期してゲート制御信号Ｎｇａｔｅ／Ｐｇａｔｅが与えられることにより、ＭＯＳトランジスタ５１ｎ，５２ｐ，５３ｎ，５４ｐ，５５ｎ，５６ｐ，５７ｎ，５８ｐは、画素アレイ部１３の各画素回路１１を表示駆動して画表示を行うテストスイッチとして機能する。

このように、ＭＯＳトランジスタ５１ｎ，５２ｐ，５３ｎ，５４ｐ，５５ｎ，５６ｐ，５７ｎ，５８ｐがテストスイッチとして機能することで、垂直駆動回路である書き込み走査回路１６、駆動走査回路１７および第１，第２オートゼロ回路１８，１９をパネルに実装しない状態で、画素アレイ部１３における各画素回路１１の回路素子や配線の検査を行うことができる。したがって、当該検査によって不良品と判定されたパネルについては、書き込み走査回路１６、駆動走査回路１７および第１，第２オートゼロ回路１８，１９を実装する前の段階で破棄できる。

製品化後においては、制御線４２，４３に共に負側電源Ｖｓｓが制御線４４，４５に共に正側電源Ｖｄｄがそれぞれ与えられることで、ＭＯＳトランジスタ５１ｎ，５２ｐ，５３ｎ，５４ｐ，５５ｎ，５６ｐ，５７ｎ，５８ｐの一方の電極(ソース／ドレイン)とゲート電極とが接続されたダイオード接続と等価となり、保護ダイオードとして機能する。これにより、書き込み信号ＷＳ、駆動信号ＤＳおよび第１，第２オートゼロ信号ＡＺ１，ＡＺ２に静電気が発生した場合に、当該静電気による静電破壊から、画素回路１１や書き込み走査回路１６、駆動走査回路１７および第１，第２オートゼロ回路１８，１９の回路素子を確実に保護することができる。

（第４〜第７の回路例）
図６に第４の回路例に係る保護＆テストスイッチ回路２１Ｄの回路構成を、図７に第５の回路例に係る保護＆テストスイッチ回路２１Ｅの回路構成を、図８に第６の回路例に係る保護＆テストスイッチ回路２１Ｆの回路構成を、図９に第７の回路例に係る保護＆テストスイッチ回路２１Ｇの回路構成をそれぞれ示す。これらの図６〜図９において、図３〜図５と同等部分には同一符号を付して示している。

図６に示す第４の回路例に係る保護＆テストスイッチ回路２１Ｄでは、１行につき計８個のＭＯＳトランジスタとしてＣＭＯＳトランジスタ５１〜５８を用い、ＣＭＯＳトランジスタ５１，５３，５５，５７のＮｃｈＭＯＳトランジスタと、ＣＭＯＳトランジスタ５２，５４，５６，５８のＰｃｈＭＯＳトランジスタとをそれぞれダイオード接続とした構成となっている。

図７に示す第５の回路例に係る保護＆テストスイッチ回路２１Ｅでは、図３に示す第１の回路例に係る保護＆テストスイッチ回路２１Ａにおいて、ＮｃｈＭＯＳトランジスタ５２ｎ，５４ｎ．５６ｎ，５８ｎに対して、ダイオード接続構成のＮｃｈＭＯＳトランジスタ６２ｎ，６４ｎ．６６ｎ，６８ｎを並列に接続した構成となっている。

図８に示す第６の回路例に係る保護＆テストスイッチ回路２１Ｆでは、図４に示す第２の回路例に係る保護＆テストスイッチ回路２１Ｂにおいて、ＰｃｈＭＯＳトランジスタ５１ｐ，５３ｐ，５５ｐ，５７ｐに対して、ダイオード接続構成のＰｃｈＭＯＳトランジスタ６１ｐ，６３ｐ，６５ｐ，６７ｐを並列に接続した構成となっている。

図９に示す第７の回路例に係る保護＆テストスイッチ回路２１Ｇでは、図５に示す第３の回路例に係る保護＆テストスイッチ回路２１Ｃにおいて、ＰｃｈＭＯＳトランジスタ５１ｐ，５３ｐ，５５ｐ，５７ｐに対して、ダイオード接続構成のＰｃｈＭＯＳトランジスタ６１ｐ，６３ｐ，６５ｐ，６７ｐを並列に接続し、ＮｃｈＭＯＳトランジスタ５２ｎ，５４ｎ．５６ｎ，５８ｎに対して、ダイオード接続構成のＮｃｈＭＯＳトランジスタ６２ｎ，６４ｎ．６６ｎ，６８ｎを並列に接続した構成となっている。

これら第４乃至第７の回路例に係る保護＆テストスイッチ回路２１Ｄ乃至２１Ｇにおいても、基本的な回路動作は第１乃至第３の回路例に係る保護＆テストスイッチ回路２１Ａ乃至２１Ｃの場合と基本的に同じであり、また同様の作用効果を得ることができる。

なお、上記第１乃至第７の回路例では、書き込み信号ＷＳ、駆動信号ＤＳおよび第１，第２オートゼロ信号ＡＺ１，ＡＺ２に対して共通の電源Ｖｄｄ，Ｖｓｓ、駆動制御信号Ｖｔｅｓｔおよびゲート制御信号Ｎｇａｔｅを利用しているが、これらについてはスキャナである垂直駆動回路（書き込み走査回路１６、駆動走査回路１７および第１，第２オートゼロ回路１８，１９）ごとに分けることもできる。

実際には、スキャナごとに駆動信号の振幅が異なる場合が多いために、電源Ｖｄｄ，Ｖｓｓとして、各々独立した電源ＶｄｄＷＳ，ＶｓｓＷＳ，ＶｄｄＤＳ，ＶｓｓＤＳ，ＶｄｄＡＺ１，ＶｓｓＡＺ１，ＶｄｄＡＺ２，ＶｓｓＡＺ２を用いてスキャナごとに保護＆テストスイッチ回路２１Ａ乃至２１Ｇの電源を設定することになる。この場合は、それぞれのスキャナに対して駆動制御信号Ｖｔｅｓｔおよびゲート制御信号Ｎｇａｔｅも個別に設定することになる。また、スキャナごとに分けておくことで、実使用時にフレキシブルな対応が可能となる。

上述したように、静電破壊対策のための保護および画表示のためのテストの両機能を有するパネル型の表示装置において、保護ダイオード、具体的には保護ダイオードとして機能するＭＯＳトランジスタ５２（５２ｎ／５２ｐ），５４（５４ｎ／５４ｐ），５６（５６ｎ／５６ｐ），５８（５８ｎ／５８ｐ）を、画表示のためのテストスイッチとして兼用することで、テストスイッチとして必要な素子数だけ、画素アレイ部１３の周辺回路を構成する回路素子数を削減できる。

特に、本適用例に係る有機ＥＬ表示装置においては、画素回路１１の駆動線として複数本の駆動線、本例では４本の書き込み信号ＷＳ、駆動信号ＤＳおよび第１，第２オートゼロ信号ＡＺ１，ＡＺ２が行ごとに配線されており、垂直駆動回路側について言えば、これら書き込み信号ＷＳ、駆動信号ＤＳおよび第１，第２オートゼロ信号ＡＺ１，ＡＺ２に対して１行につき４個、合計行数×４個のＭＯＳトランジスタを削減できることになる。したがって、回路素子数の削減によって画素アレイ部１３の周辺回路のレイアウト面積を縮小できるために、パネルのさらなる小型化、低コスト化に大きく寄与できることになる。

なお、上記実施形態では、垂直駆動回路側の保護＆テストスイッチ回路２１について例を挙げて説明したが、水平駆動回路（データ線駆動回路２０）側の保護＆テストスイッチ回路２２についても、データ線１５の各々に対して保護＆テストスイッチ回路２１Ａ乃至２１Ｇと同様の構成を採ることができる。

水平駆動回路側の保護＆テストスイッチ回路２２に適用する場合において、図１０に示すように、駆動制御信号ＶｔｅｓｔとしてＲ（赤），Ｇ（緑），Ｂ（青）の例えば２系統の駆動制御信号ＶｔｅｓｔＲ１，ＶｔｅｓｔＧ１，ＶｔｅｓｔＢ１，ＶｔｅｓｔＲ２，ＶｔｅｓｔＧ２，ＶｔｅｓｔＢ２を入力し、これら駆動制御信号ＶｔｅｓｔＲ１，ＶｔｅｓｔＧ１，ＶｔｅｓｔＢ１，ＶｔｅｓｔＲ２，ＶｔｅｓｔＧ２，ＶｔｅｓｔＢ２をデータ線１５−１，１５−２，１５−３，１５−４，１５−５，１５−６，…に書き込むようにすることにより、テスト画像としてＲ，Ｇ，Ｂの縦ストライプの画像を表示させることができる。

ここでは、保護＆テストスイッチ回路２２として、保護＆テストスイッチ回路２１の第１の回路例に対応した回路構成、即ちＭＯＳトランジスタ７１〜８４としてＮｃｈＭＯＳトランジスタを用いた回路構成を示したが、保護＆テストスイッチ回路２１の第２乃至第７の回路例に対応した回路構成を採ることができることは勿論である。

また、上記実施形態では、垂直駆動回路である書き込み走査回路１６、駆動走査回路１７および第１，第２オートゼロ回路１８，１９と、水平駆動回路であるデータ線駆動回路２０との双方を画素アレイ部１３と共にガラス基板１２上に搭載した場合を例に挙げて説明したが、垂直駆動回路および水平駆動回路の一方をガラス基板１２外に配置し、ガラス基板１２上のパッド群とフレキシブルケーブルを介して接続してなるパネル型表示装置に対しても同様に適用可能である。

本発明の一実施形態に係る表示装置の概略を示すシステム構成図である。 画素回路の回路構成の一例を示す回路図である。 第１の回路例に係る保護＆テストスイッチ回路の回路構成を示す回路図である。 第２の回路例に係る保護＆テストスイッチ回路の回路構成を示す回路図である。 第３の回路例に係る保護＆テストスイッチ回路の回路構成を示す回路図である。 第４の回路例に係る保護＆テストスイッチ回路の回路構成を示す回路図である。 第５の回路例に係る保護＆テストスイッチ回路の回路構成を示す回路図である。 第６の回路例に係る保護＆テストスイッチ回路の回路構成を示す回路図である。 第７の回路例に係る保護＆テストスイッチ回路の回路構成を示す回路図である。 本発明の変形例に係る保護＆テストスイッチ回路の回路構成を示す回路図である。 従来例を示す回路図である。

符号の説明

１１…画素回路（画素）、１２…ガラス基板、１３…画素アレイ部、１４…駆動線群、１４−１…走査線、１４−２…駆動線、１４−３…第１オートゼロ線、１４−４…第２オートゼロ線、１５…データ線、１６…書き込み走査回路、１７…駆動走査回路、１８…第１オートゼロ回路、１９…第２オートゼロ回路、２０…データ線駆動回路、２１（２１Ａ〜２１Ｇ），２２…保護＆テストスイッチ回路

Claims (3)

1. 電気光学素子を含む画素が行列状に２次元配置され、当該行列状の画素配列に対して行ごとに駆動線が、列ごとにデータ線が配線されてなる画素アレイ部と、
   前記画素アレイ部と同じ基板上に搭載され、前記画素アレイ部の各画素に表示信号を書き込むための駆動を行う駆動回路と、
   前記駆動線および前記データ線の少なくとも一方に接続されて静電破壊からの保護を図る保護回路とを備え、
   前記保護回路の回路素子を、基板外部から入力されるテスト信号を前記駆動線および前記データ線の少なくとも一方に供給するテストスイッチとして兼用した
   ことを特徴とする表示装置。
2. 前記画素アレイ部には、前記駆動線として複数の駆動線が行ごとに互いに平行に配線されており、
   前記保護回路は、前記複数の駆動線ごとに設けられている
   ことを特徴とする請求項１記載の表示装置。
3. 前記画素アレイ部にはさらに、前記保護回路に対して電源線および複数の制御線が前記複数の駆動線に直交した状態で配線されており、
   前記保護回路は、
   ゲートとドレインが前記複数の駆動線の各々に共通に接続され、ソースが前記電源線に接続されたダイオード接続構成の第１のＭＯＳトランジスタと、
   一方の電極が前記複数の駆動線の各々に、他方の電極が前記複数の制御線の第１制御線に、ゲートが前記複数の制御線の第２制御線にそれぞれ接続された第２のＭＯＳトランジスタとを有する
   ことを特徴とする請求項２記載の表示装置。
   

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