JP2019133029A - 表示装置及び検査方法 - Google Patents

Abstract

【課題】品質を向上することができる表示装置を提供する。【解決手段】表示装置は、表示部１１が設けられた第１基板１と、表示部１１を駆動する映像線駆動回路６１が集積されたドライバＩＣ６と、ドライバＩＣ６が設けられた第２基板２と、表示部１１とドライバＩＣ６との間に設けられ、第１基板１に配置された信号選択回路１４と、第１基板１に配線され、一端が信号選択回路１４に電気的に接続される複数の第１配線と、第２基板２に配線され、一端がドライバＩＣ６に電気的に接続される複数の第２配線と、第１配線の他端と第２配線の他端とが電気的に接続された複数の接続端子５３と、を有する。ドライバＩＣ６が取り得る制御状態として、信号選択回路１４が開制御され、隣り合う接続端子５３間に電位差が印加されない第１制御状態と、信号選択回路１４が開制御され、隣り合う接続端子５３間に電位差が印加される第２制御状態と、を含む。【選択図】図４

Description

本発明は、表示装置及び検査方法に関する。

近年、液晶表示パネルや有機エレクトロルミネッセンス発光を用いた有機ＥＬディスプレイパネル（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ Ｄｉｓｐｌａｙ）を用いた表示装置において、画素の高密度化（高精細化）が求められている。このような表示装置の高精細化に伴い、映像信号線や走査線の数も増加し、これら映像信号線や走査線を駆動するドライバＩＣのピン数も増加している。例えば、ＬＣＤドライバを試験する半導体試験装置において、ＬＣＤドライバが仕様を満たしているかどうかの各種項目の試験を行う前に、コンタクト試験やピン間ショート試験を行う際の高速化技術が開示されている（例えば、特許文献１）。

特開２００３−５７２８４号公報

スマートフォンのような携帯端末装置においては、高精細化と共に狭額縁化が可能な表示パネルが求められている。これに伴い、フレキシブル基板上にドライバＩＣをＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）によって実装されるケースが増加している。ドライバＩＣが実装されたフレキシブル基板は、表示パネルを構成するガラス基板にＦＯＧ（Ｆｉｌｍ Ｏｎ Ｇｌａｓｓ）によって実装される。

表示装置の高精細化に伴い、ドライバＩＣが実装されたフレキシブル基板と表示パネルを構成するガラス基板との間の配線が多くなり、双方の基板の配線を接続する接続端子の間隔が狭くなってきている。接続端子の間隔が狭くなると、ガラス基板とフレキシブル基板との間に噛み込んだ導電性の異物によって、隣り合う接続端子間で短絡が発生する可能性が高くなる。また、導電性の異物の抵抗値によっては、表示検査において異常を視認できず、表示装置の出荷品質が低下する可能性がある。

本発明は、品質を向上することができる表示装置を提供することを目的とする。

本発明の一態様に係る表示装置は、複数の画素が第１方向及び前記第１方向とは異なる第２方向に並ぶ表示部が設けられた第１基板と、前記表示部を駆動する駆動回路が集積されたドライバＩＣと、前記ドライバＩＣが設けられた第２基板と、前記表示部と前記ドライバＩＣとの間に設けられ、前記第１基板に配置された信号選択回路と、前記第１基板に配線され、一端が前記信号選択回路に電気的に接続される複数の第１配線と、前記第２基板に配線され、一端が前記ドライバＩＣに電気的に接続される複数の第２配線と、前記第１配線の他端と前記第２配線の他端とが電気的に接続された複数の接続端子と、を有し、前記ドライバＩＣが取り得る制御状態として、前記信号選択回路が開制御され、隣り合う前記接続端子間に電位差が印加されない第１制御状態と、前記信号選択回路が開制御され、隣り合う前記接続端子間に電位差が印加される第２制御状態と、を含む。

本発明の一態様に係る表示装置の検査方法は、複数の画素が第１方向及び前記第１方向とは異なる第２方向に並ぶ表示部が設けられた第１基板と、前記表示部を駆動する駆動回路が集積されたドライバＩＣと、前記ドライバＩＣが設けられた第２基板と、前記表示部と前記ドライバＩＣとの間に設けられ、前記第１基板に配置された信号選択回路と、前記第１基板に配線され、一端が前記信号選択回路に電気的に接続される複数の第１配線と、前記第２基板に配線され、一端が前記ドライバＩＣに電気的に接続される複数の第２配線と、前記第１配線の他端と前記第２配線の他端とが電気的に接続された複数の接続端子と、を有する表示装置の検査方法において、前記接続端子と前記表示部との間を遮断する第１ステップと、隣り合う前記接続端子間に電位差が印加されていない状態で、前記ドライバＩＣに流れる第１電流値を取得する第２ステップと、隣り合う前記接続端子間に電位差が印加されている状態で、前記ドライバＩＣに流れる第２電流値を取得する第３ステップと、前記第１電流値と前記第２電流値との差分を所定の電流閾値と比較する第４ステップと、前記差分が前記電流閾値よりも大きい場合に、隣り合う前記接続端子間において短絡が発生しているものとして判定する第５ステップと、を有する。

本発明の一態様に係る表示装置の検査方法は、複数の画素が第１方向及び前記第１方向とは異なる第２方向に並ぶ表示部が設けられた第１基板と、前記表示部を駆動する駆動回路が集積されたドライバＩＣと、前記ドライバＩＣが設けられた第２基板と、前記表示部と前記ドライバＩＣとの間に設けられ、前記第１基板に配置される信号選択回路と、前記第１基板に配線され、一端が前記信号選択回路に電気的に接続される複数の第１配線と、前記第２基板に配線され、一端が前記ドライバＩＣに電気的に接続された複数の第２配線と、前記第１配線の他端と前記第２配線の他端とが電気的に接続された複数の接続端子と、を有する表示装置の検査方法において、前記接続端子と前記表示部との間を遮断する第１ステップと、前記駆動回路から隣り合う前記接続端子に異なる電圧を供給する第２ステップと、隣り合う前記接続端子の一方の第１電圧値と、隣り合う前記接続端子の他方の第２電圧値とを検出する第３ステップと、前記第１電圧値と前記第２電圧値との差分を所定の電圧閾値と比較する第４ステップと、前記差分が前記電圧閾値よりも大きい場合に、隣り合う前記接続端子間において短絡が発生しているものとして判定する第５ステップと、を有する。

図１は、実施形態１に係る表示装置の概略構成を示す模式図である。 図２は、実施形態に係る表示部の画素配列を示す回路図である。 図３は、表示基板と回路基板とのＦＯＧ実装部の一例を示す図である。 図４は、実施形態１に係る表示装置及び検査治具の概略構成を示す図である。 図５は、実施形態１に係る短絡判定処理手順の一例を示す図である。 図６は、実施形態１に係る短絡判定処理においてレジスタ部に格納される情報の一例を示す図である。 図７は、実施形態１の変形例１に係る短絡判定処理手順の一例を示す図である。 図８は、実施形態１の変形例１に係る短絡判定処理においてレジスタ部に格納される情報の一例を示す図である。 図９は、実施形態１の変形例２に係る表示装置及び検査治具の概略構成を示す図である。 図１０Ａは、実施形態２に係る表示装置及び検査治具の概略構成を示す図である。 図１０Ｂは、実施形態２に係る表示装置及び検査治具の概略構成における第１変形例を示す図である。 図１０Ｃは、実施形態２に係る表示装置及び検査治具の概略構成における第２変形例を示す図である。 図１０Ｄは、実施形態２に係る表示装置及び検査治具の概略構成における第３変形例を示す図である。 図１１は、実施形態２に係る短絡判定処理手順の一例を示す図である。 図１２は、実施形態２に係る短絡判定処理においてレジスタ部に格納される情報の一例を示す図である。 図１３は、実施形態２の変形例に係る表示装置及び検査治具の概略構成を示す図である。 図１４は、実施形態３に係る表示装置及び検査治具の概略構成を示す図である。 図１５は、実施形態３に係る短絡判定処理手順の一例を示す図である。 図１６は、実施形態３に係る短絡判定処理においてレジスタ部に格納される情報の一例を示す図である。 図１７は、実施形態４に係る表示装置及び検査治具の概略構成を示す図である。 図１８は、実施形態４に係る短絡判定処理手順の一例を示す図である。 図１９は、実施形態４に係る短絡判定処理においてレジスタ部に格納される情報の一例を示す図である。 図２０は、実施形態４の変形例に係る表示装置及び検査治具の概略構成を示す図である。 図２１は、実施形態５に係る表示装置及び検査治具の概略構成を示す図である。 図２２は、実施形態５に係る短絡判定処理手順の一例を示す図である。 図２３は、実施形態５に係る短絡判定処理においてレジスタ部に格納される情報の一例を示す図である。 図２４は、実施形態５の変形例１に係る短絡判定処理手順の一例を示す図である。 図２５は、実施形態５の変形例１に係る短絡判定処理においてレジスタ部に格納される情報の一例を示す図である。 図２６は、実施形態５の変形例２に係る表示装置及び検査治具の概略構成を示す図である。 図２７は、実施形態６に係る表示装置の概略構成を示す模式図である。 図２８は、実施形態６に係る表示装置及び検査治具の概略構成を示す図である。 図２９は、実施形態６に係る短絡判定処理手順の一例を示す図である。 図３０は、実施形態６に係る短絡判定処理においてレジスタ部に格納される情報の一例を示す図である。 図３１は、実施形態６の変形例に係る表示装置及び検査治具の概略構成を示す図である。

以下に、本発明の実施形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

（実施形態１）
図１は、実施形態１に係る表示装置の概略構成を示す模式図である。図１に示すように、本実施形態に係る表示装置１００は、表示基板１と、第１回路基板３と、第２回路基板４と、を含む。

本実施形態において、表示基板１は、ガラス基板によって構成される。表示基板１には、画素Ｐｉｘ（図２参照）が図中のＸ方向及びＹ方向に配列された表示部１１が設けられている。

表示部１１は、例えば液晶表示素子を表示素子として備えた構成であっても良い。また、表示部１１は、例えば有機ＥＬ素子（有機発光ダイオード）を発光素子として備えた構成であっても良い。表示部１１の態様により本開示が限定されるものではない。

表示基板１には、表示部１１の画素回路に走査信号を供給する走査信号線や、表示部１１の画素回路に映像信号を供給する映像信号線が設けられている。

表示部１１の動作を制御する制御部として、画素回路に各種信号を供給する駆動回路、及び駆動回路に供給するタイミング信号等を生成するコントローラが設けられる。

例えば、表示基板１上には、表示部１１の走査信号線に走査信号を供給する走査線駆動回路等を配置することができる。

本実施形態において、第１回路基板３は、フレキシブル配線基板（ＦＰＣ：Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ）によって構成される。第１回路基板３上には、ドライバＩＣ６が実装される。ドライバＩＣ６は、例えば、表示部１１の映像信号線に映像信号を供給する映像線駆動回路等が集積された半導体チップである。ドライバＩＣ６は、例えば異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いたＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）によって第１回路基板３に実装される（以下、「ＣＯＦ実装」と称する）。

本実施形態において、第２回路基板４は、フレキシブル配線基板によって構成される。第２回路基板４には、例えば、各種の基準電位を発生する電源回路、映像信号を処理する信号処理回路及びフレームメモリ等の回路要素を配置することができる。

表示基板１の端部には、第１回路基板３側の各配線と接続するための端子（パッド）が設けられている。また、第１回路基板３の一端には、表示基板１側の各配線と接続するための端子（パッド）が設けられている。第１回路基板３は、例えばＡＣＦを用いたＦＯＧ（Ｆｉｌｍ Ｏｎ Ｇｌａｓｓ）によって表示基板１に接着される（以下、「ＦＯＧ実装」と称する）。これにより、表示基板１側の各配線と、これら表示基板１側の各配線に対応する第１回路基板３側の各配線とがそれぞれ電気的に接続される。

第２回路基板４の端部には、第１回路基板３側の各配線と接続するための端子（パッド）が設けられている。また、第１回路基板３の他端には、第２回路基板４側の各配線と接続するための端子（パッド）が設けられている。第１回路基板３は、例えばＡＣＦを用いたＦＯＦ（Ｆｉｌｍ Ｏｎ Ｆｉｌｍ）によって第２回路基板４に接着される（以下、「ＦＯＦ実装」と称する）。これにより、第２回路基板４側の各配線と、これら第２回路基板４側の各配線に対応する第１回路基板３側の各配線とが電気的に接続される。

なお、第１回路基板３及び第２回路基板４は、１つのフレキシブル配線基板によって構成されても良い。この場合には、ドライバＩＣ６以外の回路要素もフレキシブル配線基板に実装されていても良いし、ドライバＩＣ６以外の回路要素が実装されていない態様であっても良い。以下、第１回路基板３と第２回路基板４とを区別する必要がない場合には、第１回路基板３と第２回路基板４とが１つのフレキシブル配線基板によって構成された回路基板２として説明する。

表示基板１が、本開示における「第１基板」に対応する。また、回路基板２が、本開示における「第２基板」に対応する。

図２は、実施形態に係る表示部の画素配列を示す回路図である。図２では、表示装置１００として、液晶表示パネルを用いた場合の画素構成を例示している。本実施形態において、画素Ｐｉｘは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に着色されたカラーフィルタ１２Ｒ，１２Ｇ，１２Ｂにそれぞれ対応する３つの副画素ＳＰｉｘを含む。なお、画素Ｐｉｘは、４色以上に着色されたカラーフィルタにそれぞれ対応する４つ以上の副画素ＳＰｉｘを含む構成であっても良い。

表示基板１には、各副画素ＳＰｉｘのスイッチング素子Ｔｒ、映像信号線ＳＧＬ、走査信号線ＧＣＬ等が形成されている。映像信号線ＳＧＬは、各スイッチング素子Ｔｒに画素信号Ｖｐｉｘを供給するための配線である。走査信号線ＧＣＬは、各スイッチング素子Ｔｒを駆動する駆動信号を供給するための配線である。映像信号線ＳＧＬ及び走査信号線ＧＣＬは、表示基板１の表面と平行な平面に延出する。本実施形態において、走査信号線ＧＣＬは、図中のＸ方向に延伸して設けられている。また、本実施形態において、映像信号線ＳＧＬは、図中のＹ方向に延伸して設けられている。

映像信号線ＳＧＬ及び走査信号線ＧＣＬは、スイッチング素子Ｔｒに電気的に接続される。スイッチング素子Ｔｒは、映像信号線ＳＧＬと走査信号線ＧＣＬの交点に設けられる。

表示部１１は、マトリクス状に配列された複数の副画素ＳＰｉｘを有している。副画素ＳＰｉｘは、それぞれスイッチング素子Ｔｒ及び液晶素子１３ａを備えている。スイッチング素子Ｔｒは、薄膜トランジスタにより構成されるものであり、例えば、ｎチャネルのＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＴＦＴで構成される。スイッチング素子Ｔｒのドレインに画素電極が構成される。この画素電極と第１電極ＣＯＭＬとの間に絶縁層が設けられ、保持容量１３ｂが形成される。

表示部１１は、走査線駆動回路によって走査信号線ＧＣＬが順次選択され、走査線駆動回路から走査信号線ＧＣＬを介して、副画素ＳＰｉｘのスイッチング素子Ｔｒのゲートに走査信号Ｖｓｃａｎが印加される。これにより、Ｘ方向に並ぶ副画素ＳＰｉｘ（１水平ライン）が表示駆動の対象として順次選択される。また、表示部１１は、走査線駆動回路によって選択された１水平ラインの副画素ＳＰｉｘのスイッチング素子Ｔｒのソースに、映像線駆動回路から映像信号線ＳＧＬを介して、画素信号Ｖｐｉｘが供給される。これにより、表示部１１は、映像線駆動回路から供給される画素信号Ｖｐｉｘに応じて、１水平ラインずつ表示が行われるようになっている。

この表示動作を行う際、ドライバＩＣ６から電極ＣＯＭＬに対して複数の副画素ＳＰｉｘに対する共通電位となる駆動電圧Ｖｃｏｍｄｃが印加される。これにより、各電極ＣＯＭＬは、画素電極に対する共通電極として機能する。本実施形態では、表示部１１の全ての電極ＣＯＭＬに対して共通の駆動電圧Ｖｃｏｍｄｃが印加される。

図３は、表示基板と回路基板とのＦＯＧ実装部の一例を示す図である。図３では、ＦＯＧ実装部５において、表示基板１の第１配線５１と回路基板２の第２配線５２とが接続された接続端子５３がＸ方向に並び配列された例を示している。

第１配線５１は、一端が信号選択回路１４（図４参照）に電気的に接続されている。第２配線５２は、一端がドライバＩＣ６に電気的に接続されている。図３に示す例において、ＦＯＧ実装部５は、第１配線５１の他端と第２配線５２の他端とが電気的に接続され、複数の接続端子５３が一列に並び構成されている。

回路基板２を表示基板１にＦＯＧ実装する際、表示基板１と回路基板２との間に導電性の異物５４を噛み込み、ＦＯＧ実装部５において隣り合う接続端子５３間で短絡が発生する可能性がある。表示部１１の高精細化に伴い、ＦＯＧ実装部５における接続端子５３の間隔が狭くなる傾向にあり、ＦＯＧ実装部５において隣り合う接続端子５３間で導電性の異物５４による短絡が発生する可能性が高くなる。また、導電性の異物５４による短絡が高抵抗となった場合、通常検査での除去が難しいため、表示装置１００の出荷品質が低下する可能性がある。なお、通常検査には表示状態を目視にて行う検査（目視検査）も含まれる。

本実施形態では、表示装置１００の出荷検査において、電気的な手法を用いて、ＦＯＧ実装部５において隣り合う接続端子５３間での短絡不良を検知する。以下、ＦＯＧ実装部５において隣り合う接続端子５３間の短絡不良を検出するための構成について説明する。

図４は、実施形態１に係る表示装置及び検査治具の概略構成を示す図である。図４に示すように、回路基板２には、表示装置１００の出荷検査において検査治具２００が接続される。

回路基板２にＦＯＧ実装されたドライバＩＣ６は、映像線駆動回路６１と、スイッチ制御部６２と、出力制御回路６３と、を含む。映像線駆動回路６１が、本開示における「駆動回路」に対応する。

映像線駆動回路６１は、表示動作を行う際、Ｒ（赤）、Ｇ（緑）及びＢ（青）の副画素ＳＰｉｘに供給される画素信号Ｖｐｉｘが時分割多重化された画像信号Ｖｓｉｇを生成して出力する。映像線駆動回路６１は、ｎ列（ｎは、正の整数）の画素列に対応するｎ個のアンプ回路６１１，・・・，６１ｎを備えている。映像線駆動回路６１は、検査治具２００の電源部２０１から、第１正極性電源電圧ＡＶＤＤ１及び第１負極性電源電圧ＡＶＥＥ１が供給される。

出力制御回路６３は、映像線駆動回路６１の各アンプ回路６１１，・・・，６１ｎとＦＯＧ実装部５の各接続端子５３との接続と遮断とを切り換える。出力制御回路６３は、映像線駆動回路６１の各アンプ回路６１１，・・・，６１ｎにそれぞれ対応するスイッチ６３１，・・・，６３ｎを備えている。なお、本実施形態では、出力制御回路６３を介して映像線駆動回路６１の各アンプ回路６１１，・・・，６１ｎに接続される接続端子５３を、短絡不良の検出対象としている。以下、本実施形態において短絡不良の検出対象とする接続端子５３を、「短絡検出対象接続端子５３ａ」と称する。

スイッチ制御部６２は、出力制御回路６３の各スイッチ及び表示基板１に設けられる信号選択回路１４の各スイッチを制御する。

表示基板１は、画像信号Ｖｓｉｇに時分割多重化されたＲ（赤）、Ｇ（緑）及びＢ（青）の画素信号Ｖｐｉｘを分離する信号選択回路１４を備えている。信号選択回路１４は、例えばマルチプレクサ（ＭＰＸ）を用いて構成される。

検査治具２００は、表示装置１００の出荷検査において回路基板２に接続される。検査治具２００は、電源部２０１と、処理部２０２と、レジスタ部２０３と、電流検出部２０４と、を含む。

電源部２０１は、ドライバＩＣ６に供給する第１正極性電源電圧ＡＶＤＤ１及び第１負極性電源電圧ＡＶＥＥ１を生成する。第１正極性電源電圧ＡＶＤＤ１は、基準電位ＧＮＤに対して、例えば＋５．５Ｖの電位差を有している。第１負極性電源電圧ＡＶＥＥ１は、基準電位ＧＮＤに対して、例えば−５．５Ｖの電位差を有している。

映像線駆動回路６１の各アンプ回路６１１，・・・，６１ｎには、第１正極性電源電圧ＡＶＤＤ１、基準電位ＧＮＤ、及び第１負極性電源電圧ＡＶＥＥ１が供給される。映像線駆動回路６１の各アンプ回路６１１，・・・，６１ｎは、正極性の電圧を出力する際に第１正極性電源電圧ＡＶＤＤ１と基準電位ＧＮＤとの電位差により動作し、負極性の電圧を出力する際に基準電位ＧＮＤと第１負極性電源電圧ＡＶＥＥ１との電位差により動作する。なお、第１正極性電源電圧ＡＶＤＤ１及び第１負極性電源電圧ＡＶＥＥ１の基準電位ＧＮＤに対する電位差により本開示が限定されるものではない。また、本実施形態では、基準電位をＧＮＤ電位としたが、これに限定されない。

処理部２０２は、表示装置１００の出荷検査において、ドライバＩＣ６の制御及びＦＯＧ実装部５における短絡判定処理を行う。本実施形態における短絡判定処理については後述する。

レジスタ部２０３は、処理部２０２によるＦＯＧ実装部５の短絡判定処理における各種データを格納する。レジスタ部２０３に記憶される各種データは、例えば、短絡判定処理における電流閾値、中間処理データ、及び判定フラグ等を含む。なお、レジスタ部２０３に記憶される各種データは、数値データであっても良いし、デジタルデータ等の離散値であっても良い。

電流検出部２０４は、電源部２０１に流れる電流を検出する。なお、図４では、第１正極性電源電圧ＡＶＤＤ１の供給経路と第１負極性電源電圧ＡＶＥＥ１の供給経路との双方に電流検出器を設ける構成を示したが、第１正極性電源電圧ＡＶＤＤ１の供給経路及び第１負極性電源電圧ＡＶＥＥ１の供給経路の少なくとも何れか一方に流れる電流を検出する構成であっても良い。

以下、上述した構成において、ＦＯＧ実装部５における短絡判定処理を行う手順について説明する。図５は、実施形態１に係る短絡判定処理手順の一例を示す図である。図６は、実施形態１に係る短絡判定処理においてレジスタ部に格納される情報の一例を示す図である。

図５に示す短絡判定処理は、あらかじめ回路基板２に検査治具２００が接続され、電源部２０１から第１正極性電源電圧ＡＶＤＤ１及び第１負極性電源電圧ＡＶＥＥ１が供給された状態で開始される。なお、本短絡判定処理における判定結果を示す判定フラグは「０」に設定され、レジスタ部２０３に格納されているものとする。ここで、判定フラグ「０」は、ＦＯＧ実装部５の何れの短絡検出対象接続端子５３ａ間においても短絡が発生していないことを示し、判定フラグ「１」は、ＦＯＧ実装部５の１以上の短絡検出対象接続端子５３ａ間において短絡が発生していることを示すものとする。

短絡判定処理開始指令が入力されると、処理部２０２は、スイッチ制御部６２に対し、出力制御回路６３の全スイッチの閉制御指令、及び、信号選択回路１４の全スイッチの開制御指令を出力する（ステップＳ１０１）。これにより、映像線駆動回路６１とＦＯＧ実装部５の短絡検出対象接続端子５３ａとの間の配線が接続され、表示部１１の映像信号線ＳＧＬとＦＯＧ実装部５の短絡検出対象接続端子５３ａとの間の配線が遮断される。図４における信号選択回路１４及び映像線駆動回路６１の各スイッチの状態は、ステップＳ１０１の処理を実施した状態を示している。

続いて、処理部２０２は、映像線駆動回路６１に対し、ＦＯＧ実装部５において隣り合う短絡検出対象接続端子５３ａ間の電位差が略ゼロとなるように制御する（ステップＳ１０２）。具体的には、奇数列の短絡検出対象接続端子５３ａに対応する各アンプ回路から、例えば０Ｖの直流電圧が出力されるように制御し、偶数列の短絡検出対象接続端子５３ａに対応する各アンプ回路から、例えば０Ｖの直流電圧が出力されるように制御する。このとき、ＦＯＧ実装部５において隣り合う短絡検出対象接続端子５３ａ間の電位差は０Ｖとなる。このときのドライバＩＣ６の制御状態が、本開示における「第１制御状態」に対応する。処理部２０２は、このときの電流値を第１電流値Ｉ１として電流検出部２０４から取得し、第１電流値情報としてレジスタ部２０３に格納する（ステップＳ１０３）。

また、処理部２０２は、映像線駆動回路６１に対し、ＦＯＧ実装部５において隣り合う短絡検出対象接続端子５３ａ間に所定の電位差を印加するように制御する（ステップＳ１０４）。具体的には、奇数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給する各アンプ回路から、例えば＋５Ｖの直流電圧が出力されるように制御し、偶数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給する各アンプ回路から、例えば−５Ｖの直流電圧が出力されるように制御する。このとき、ＦＯＧ実装部５において隣り合う短絡検出対象接続端子５３ａ間の電位差は１０Ｖとなる。このときのドライバＩＣ６の制御状態が、本開示における「第２制御状態」に対応する。処理部２０２は、このときの電流値を第２電流値Ｉ２として電流検出部２０４から取得し、第２電流値情報としてレジスタ部２０３に格納する（ステップＳ１０５）。

なお、図６に示す例では、第１電流値情報及び第２電流値情報をそれぞれ唯一格納した例を示したが、図４に示すように、第１正極性電源電圧ＡＶＤＤ１の供給経路と第１負極性電源電圧ＡＶＥＥ１の供給経路との双方に電流検出器を設けた場合には、第１正極性電源電圧ＡＶＤＤ１の供給経路に流れる電流及び第１負極性電源電圧ＡＶＥＥ１の供給経路に流れる電流のそれぞれに対応する第１電流値Ｉ１及び第２電流値Ｉ２を取得して第１電流値情報及び第２電流値情報を格納する態様であっても良い。

なお、上述したステップＳ１０２及びステップＳ１０３の処理と、ステップＳ１０４及びステップＳ１０５の処理とは、入れ換えが可能である。すなわち、ステップＳ１０４及びステップＳ１０５の処理を実施してから、ステップＳ１０２及びステップＳ１０３の処理を実施する態様であっても良い。ステップＳ１０２及びステップＳ１０３の処理と、ステップＳ１０４及びステップＳ１０５の処理との実施順により本開示が限定されるものではない。

続いて、処理部２０２は、レジスタ部２０３から第１電流値情報と第２電流値情報とを読み出し、第１電流値Ｉ１と第２電流値Ｉ２との差分｜Ｉ１−Ｉ２｜を電流閾値ΔＩｔｈと比較する（｜Ｉ１−Ｉ２｜＞ΔＩｔｈ）（ステップＳ１０６）。ここで、第１正極性電源電圧ＡＶＤＤ１の供給経路に流れる電流及び第１負極性電源電圧ＡＶＥＥ１の供給経路に流れる電流のそれぞれに対応する第１電流値Ｉ１及び第２電流値Ｉ２を取得した場合には、第１正極性電源電圧ＡＶＤＤ１の供給経路に流れる電流及び第１負極性電源電圧ＡＶＥＥ１の供給経路に流れる電流のそれぞれに対し、ステップＳ１０６の処理を行う。

第１電流値Ｉ１と第２電流値Ｉ２との差分｜Ｉ１−Ｉ２｜が電流閾値ΔＩｔｈよりも大きい場合（ステップＳ１０６；Ｙｅｓ）、処理部２０２は、ＦＯＧ実装部５の１以上の短絡検出対象接続端子５３ａ間において短絡が発生しているものと判定し、レジスタ部２０３の判定フラグを「０」から「１」に書き換えて（ステップＳ１０７）、実施形態１に係る短絡判定処理を終了する。図６では、ＦＯＧ実装部５の１以上の短絡検出対象接続端子５３ａ間において短絡が発生した例を示している。なお、第１正極性電源電圧ＡＶＤＤ１の供給経路に流れる電流及び第１負極性電源電圧ＡＶＥＥ１の供給経路に流れる電流のそれぞれに対応する第１電流値Ｉ１及び第２電流値Ｉ２を取得した場合には、処理部２０２は、ステップＳ１０６の処理において、少なくとも一方の処理結果が電流閾値よりも大きい場合に、ＦＯＧ実装部５の１以上の短絡検出対象接続端子５３ａ間において短絡が発生しているものと判定する態様であっても良い。

第１電流値Ｉ１と第２電流値Ｉ２との差分｜Ｉ１−Ｉ２｜が電流閾値ΔＩｔｈ以下である場合（ステップＳ１０６；Ｎｏ）、処理部２０２は、ＦＯＧ実装部５の何れの短絡検出対象接続端子５３ａ間においても短絡が発生していないものと判定し、実施形態１に係る短絡判定処理を終了する。

上述した実施形態１に係る構成において、実施形態１に係る短絡判定処理手順を実施することにより、ＦＯＧ実装部５の１以上の短絡検出対象接続端子５３ａ間において短絡が発生していること検知することができる。そして、レジスタ部２０３の判定フラグを外部から処理部２０２を介して読み出すことで、ＦＯＧ実装部５の何れかの短絡検出対象接続端子５３ａ間において短絡が発生しているか否かを識別することができる。

（実施形態１の変形例１）
図７は、実施形態１の変形例１に係る短絡判定処理手順の一例を示す図である。図８は、実施形態１の変形例１に係る短絡判定処理においてレジスタ部に格納される情報の一例を示す図である。

図７に示す短絡判定処理は、あらかじめ回路基板２に検査治具２００が接続され、電源部２０１から第１正極性電源電圧ＡＶＤＤ１及び第１負極性電源電圧ＡＶＥＥ１が供給された状態で開始される。

短絡判定処理開始指令が入力されると、処理部２０２は、スイッチ制御部６２に対し、出力制御回路６３の全スイッチの閉制御指令、及び、信号選択回路１４の全スイッチの開制御指令を出力する（ステップＳ２０１）。これにより、映像線駆動回路６１とＦＯＧ実装部５の短絡検出対象接続端子５３ａとの間の配線が接続され、表示部１１の映像信号線ＳＧＬとＦＯＧ実装部５の短絡検出対象接続端子５３ａとの間の配線が遮断される。図４における信号選択回路１４及び映像線駆動回路６１の各スイッチの状態は、ステップＳ２０１の処理を実施した状態を示している。

続いて、処理部２０２は、映像線駆動回路６１に対し、ＦＯＧ実装部５において隣り合う短絡検出対象接続端子５３ａ間の電位差が略ゼロとなるように制御する（ステップＳ２０２）。具体的には、奇数列の短絡検出対象接続端子５３ａに対応する各アンプ回路から、例えば０Ｖの直流電圧が出力されるように制御し、偶数列の短絡検出対象接続端子５３ａに対応する各アンプ回路から、例えば０Ｖの直流電圧が出力されるように制御する。このとき、ＦＯＧ実装部５において隣り合う短絡検出対象接続端子５３ａ間の電位差は０Ｖとなる。このときのドライバＩＣ６の制御状態が、本開示における「第１制御状態」に対応する。処理部２０２は、このときの電流値を第１電流値Ｉ１として電流検出部２０４から取得し、第１電流値情報としてレジスタ部２０３に格納する（ステップＳ２０３）。

続いて、処理部２０２は、ＦＯＧ実装部５において隣り合う短絡検出対象接続端子５３ａのうち、任意の短絡検出対象接続端子５３ａ間を選択する（ステップＳ２０４）。画素列の数がｎ列であるとき、隣り合う短絡検出対象接続端子５３ａの組み合わせは、ｎ−１通りである。

処理部２０２は、映像線駆動回路６１に対し、選択した短絡検出対象接続端子５３ａ間に所定の電位差を印加するように制御する（ステップＳ２０５）。具体的には、選択した短絡検出対象接続端子５３ａ間において、奇数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給するアンプ回路から、例えば＋５Ｖの直流電圧が出力されるように制御し、選択した短絡検出対象接続端子５３ａ間において、偶数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給するアンプ回路から、例えば−５Ｖの直流電圧が出力されるように制御する。このとき、選択した短絡検出対象接続端子５３ａ間の電位差は１０Ｖとなる。このときのドライバＩＣ６の制御状態が、本開示における「第２制御状態」に対応する。処理部２０２は、このときの電流値を第２電流値Ｉ２として電流検出部２０４から取得し、第２電流値情報としてレジスタ部２０３に格納する（ステップＳ２０６）。

続いて、処理部２０２は、レジスタ部２０３から第１電流値情報と選択した短絡検出対象接続端子５３ａ間における第２電流値情報とを読み出し、第１電流値Ｉ１と第２電流値Ｉ２との差分｜Ｉ１−Ｉ２｜を電流閾値ΔＩｔｈと比較する（｜Ｉ１−Ｉ２｜＞ΔＩｔｈ）（ステップＳ２０７）。

第１電流値Ｉ１と第２電流値Ｉ２との差分｜Ｉ１−Ｉ２｜が電流閾値ΔＩｔｈよりも大きい場合（ステップＳ２０７；Ｙｅｓ）、処理部２０２は、選択した短絡検出対象接続端子５３ａ間において短絡が発生しているものと判定し、レジスタ部２０３の判定フラグを「０」から「１」に書き換える（ステップＳ２０８）。図８では、短絡検出対象接続端子５３ａ間（３，４）において短絡が発生した例を示している。

第１電流値Ｉ１と第２電流値Ｉ２との差分｜Ｉ１−Ｉ２｜が電流閾値ΔＩｔｈ以下である場合（ステップＳ２０７；Ｎｏ）、処理部２０２は、選択した短絡検出対象接続端子５３ａ間において短絡が発生していないものと判定する。

続いて、処理部２０２は、隣り合う全ての短絡検出対象接続端子５３ａ間（１，２），（２，３），（３，４），・・・（ｎ−１，ｎ）において短絡判定済みであるか否かを判定する（ステップＳ２０９）。

短絡判定済みでない短絡検出対象接続端子５３ａ間があれば（ステップＳ２０９；Ｎｏ）、ステップＳ２０４に戻り、ステップＳ２０９までの処理を繰り返し実施する。

全ての短絡検出対象接続端子５３ａ間において短絡判定済みであれば（ステップＳ２０９；Ｙｅｓ）、実施形態１の変形例１に係る短絡判定処理を終了する。

上述した実施形態１に係る構成において、実施形態１の変形例１に係る短絡判定処理手順を実施することにより、ＦＯＧ実装部５において短絡が発生している短絡検出対象接続端子５３ａ間を特定することができる。そして、レジスタ部２０３の情報を外部から処理部２０２を介して読み出すことで、ＦＯＧ実装部５において短絡が発生している短絡検出対象接続端子５３ａ間を識別することができる。

なお、本実施形態では、第２制御状態において、奇数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給する各アンプ回路から、例えば＋５Ｖの直流電圧が出力されるように制御し、偶数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給する各アンプ回路から、例えば−５Ｖの直流電圧が出力されるように制御する例を示したが、以下のような態様とすることも可能である。

例えば、第２制御状態において、奇数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給する各アンプ回路から、例えば−５Ｖの直流電圧が出力されるように制御し、偶数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給する各アンプ回路から、例えば＋５Ｖの直流電圧が出力されるように制御する態様であっても良い。

例えば、第２制御状態において、奇数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給する各アンプ回路から、例えば＋５Ｖの直流電圧が出力されるように制御し、偶数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給する各アンプ回路から、例えば０Ｖの直流電圧が出力されるように制御する態様であっても良い。

また、例えば、第２制御状態において、奇数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給する各アンプ回路から、例えば０Ｖの直流電圧が出力されるように制御し、偶数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給する各アンプ回路から、例えば−５Ｖの直流電圧が出力されるように制御する態様であっても良い。

すなわち、第２制御状態において、隣り合う短絡検出対象接続端子５３ａに異なる電圧を供給可能な態様であれば良い。

（実施形態１の変形例２）
図９は、実施形態１の変形例２に係る表示装置及び検査治具の概略構成を示す図である。なお、実施形態１と同じ構成要素には、同じ参照符号を付して、説明を省略する。

図９に示すように、回路基板２ａには、表示装置１００ａの出荷検査において検査治具２００ａが接続される。

回路基板２ａにＦＯＧ実装されたドライバＩＣ６ａは、映像線駆動回路６１と、スイッチ制御部６２と、出力制御回路６３と、処理部６５と、レジスタ部６６と、電流検出部６７と、を含む。

処理部６５は、実施形態１の検査治具２００における処理部２０２に相当する構成部であり、表示装置１００ａの出荷検査において、ドライバＩＣ６ａの制御及びＦＯＧ実装部５における短絡判定処理を行う。

レジスタ部６６は、実施形態１の検査治具２００におけるレジスタ部２０３に相当する構成部であり、処理部６５によるＦＯＧ実装部５の短絡判定処理における各種データを格納する。レジスタ部６６に記憶される各種データは、例えば、短絡判定処理における閾値、中間処理データ、及び判定フラグ等を含む。なお、レジスタ部６６に記憶される各種データは、数値データであっても良いし、デジタルデータ等の離散値であっても良い。

電流検出部６７は、実施形態１の検査治具２００における電流検出部２０４に相当する構成部である。

検査治具２００ａは、表示装置１００ａの出荷検査において回路基板２ａに接続される。検査治具２００ａは、電源部２０１を含む。

上述した構成において、ＦＯＧ実装部５における短絡判定処理を行う手順については、実施形態１に係る短絡判定処理手順及び実施形態１の変形例１に係る短絡判定処理手順と同様である。具体的には、実施形態１に係る短絡判定処理手順及び実施形態１の変形例１に係る短絡判定処理手順において、処理部２０２を処理部６５に読み替え、レジスタ部２０３をレジスタ部６６に読み替え、電流検出部２０４を電流検出部６７に読み替えることで、実施形態１に係る短絡判定処理手順又は実施形態１の変形例１に係る短絡判定処理手順と同様の処理手順を実現することができる。

上述した実施形態１の変形例２に係る構成において、実施形態１に係る短絡判定処理手順を実施することにより、ＦＯＧ実装部５の１以上の短絡検出対象接続端子５３ａ間において短絡が発生していること検知することができる。そして、レジスタ部６６の判定フラグを外部から処理部６５を介して読み出すことで、ＦＯＧ実装部５の何れかの短絡検出対象接続端子５３ａ間において短絡が発生しているか否かを識別することができる。

また、上述した実施形態１の変形例２に係る構成において、実施形態１の変形例１に係る短絡判定処理手順を実施することにより、ＦＯＧ実装部５において短絡が発生している短絡検出対象接続端子５３ａ間を特定することができる。そして、レジスタ部６６の情報を外部から処理部６５を介して読み出すことで、ＦＯＧ実装部５において短絡が発生している短絡検出対象接続端子５３ａ間を識別することができる。

本実施形態により、品質を向上することができる表示装置１００，１００ａを提供することができる。

（実施形態２）
図１０Ａは、実施形態２に係る表示装置及び検査治具の概略構成を示す図である。なお、実施形態１と同じ構成要素には、同じ参照符号を付して、説明を省略する。

図１０Ａに示すように、回路基板２ｂには、表示装置１００ｂの出荷検査において検査治具２００ｂが接続される。

回路基板２ｂにＦＯＧ実装されたドライバＩＣ６ｂは、映像線駆動回路６１と、スイッチ制御部６２ａと、出力制御回路６３と、電圧印加回路６４と、を含む。

電圧印加回路６４は、映像線駆動回路６１の各アンプ回路６１１，・・・，６１ｎにそれぞれ対応するスイッチ６４１，・・・，６４ｎを備えている。電圧印加回路６４は、映像線駆動回路６１の各アンプ回路６１１，・・・，６１ｎのうち、奇数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給するアンプ回路に接続される短絡検出対象接続端子５３ａに対して個別に第１正極性電圧ＡＶＤＤ１を印加するスイッチ６４ｐ（ｐは、ｎ以下の正の奇数）と、偶数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給するアンプ回路に接続される短絡検出対象接続端子５３ａに対して個別に第１負極性電圧ＡＶＥＥ１を印加するスイッチ６４ｑ（ｑは、ｎ以下の正の偶数）と、を含む。

スイッチ制御部６２ａは、出力制御回路６３の各スイッチ、表示基板１に設けられる信号選択回路１４の各スイッチに加え、電圧印加回路６４の各スイッチ６４ｐ及び各スイッチ６４ｑを制御する。

検査治具２００ｂは、表示装置１００ｂの出荷検査において回路基板２ｂに接続される。検査治具２００ｂは、電源部２０１と、処理部２０２ａと、レジスタ部２０３ａと、電流検出部２０４と、を含む。

処理部２０２ａは、表示装置１００ｂの出荷検査において、ドライバＩＣ６ｂの制御及びＦＯＧ実装部５における短絡判定処理を行う。本実施形態における短絡判定処理については後述する。

レジスタ部２０３ａは、処理部２０２ａによるＦＯＧ実装部５の短絡判定処理における各種データを格納する。レジスタ部２０３ａに記憶される各種データは、例えば、短絡判定処理における電流閾値、中間処理データ、及び判定フラグ等を含む。なお、レジスタ部２０３ａに記憶される各種データは、数値データであっても良いし、デジタルデータ等の離散値であっても良い。

以下、上述した構成において、ＦＯＧ実装部５における短絡判定処理を行う手順について説明する。図１１は、実施形態２に係る短絡判定処理手順の一例を示す図である。図１２は、実施形態２に係る短絡判定処理においてレジスタ部に格納される情報の一例を示す図である。

図１１に示す短絡判定処理は、あらかじめ回路基板２ｂに検査治具２００ｂが接続され、電源部２０１から第１正極性電源電圧ＡＶＤＤ１及び第１負極性電源電圧ＡＶＥＥ１が供給された状態で開始される。また、このとき、電圧印加回路６４の全スイッチが開制御され、ＦＯＧ実装部５の全ての短絡検出対象接続端子５３ａへの第１正極性電源電圧ＡＶＤＤ１又は第１負極性電源電圧ＡＶＥＥ１の供給が遮断されているものとする。

短絡判定処理開始指令が入力されると、処理部２０２ａは、スイッチ制御部６２ａに対し、出力制御回路６３の全スイッチの開制御指令、及び信号選択回路１４の全スイッチの開制御指令を出力する（ステップＳ３０１）。これにより、映像線駆動回路６１とＦＯＧ実装部５の短絡検出対象接続端子５３ａとの間の配線が遮断され、表示部１１の映像信号線ＳＧＬとＦＯＧ実装部５の短絡検出対象接続端子５３ａとの間の配線が遮断される。このときのドライバＩＣ６ｂの制御状態が、本開示における「第１制御状態」に対応する。処理部２０２ａは、このときの電流値を第１電流値Ｉ１として電流検出部２０４から取得し、第１電流値情報としてレジスタ部２０３ａに格納する（ステップＳ３０２）。

続いて、処理部２０２ａは、ＦＯＧ実装部５において隣り合う短絡検出対象接続端子５３ａのうち、任意の短絡検出対象接続端子５３ａ間を選択する（ステップＳ３０３）。画素列の数がｎ列であるとき、隣り合う短絡検出対象接続端子５３ａの組み合わせは、ｎ−１通りである。

処理部２０２ａは、選択した隣り合う短絡検出対象接続端子５３ａの一方に第１正極性電源電圧ＡＶＤＤ１が印加され、他方に第１負極性電源電圧ＡＶＥＥ１が印加されるように、電圧印加回路６４のスイッチ６４ｐとスイッチ６４ｑとを閉制御する（ステップＳ３０４）。このとき、第１正極性電源電圧ＡＶＤＤ１が例えば＋５．５Ｖであり、第１負極性電源電圧ＡＶＥＥ１が例えば−５．５Ｖである場合、隣り合う短絡検出対象接続端子５３ａ間に印加される電位差は１１Ｖである。図１０Ａにおける信号選択回路１４、映像線駆動回路６１、及び電圧印加回路６４の各スイッチの状態は、ステップＳ３０４の処理を実施した状態を示している。図１０Ａに示す例では、図１１に示す短絡検出対象接続端子５３ａ間（１,２）が選択され、電圧印加回路６４のスイッチ６４１とスイッチ６４２とが閉制御された例を示している。このときのドライバＩＣ６ｂの制御状態が、本開示における「第２制御状態」に対応する。処理部２０２ａは、このときの電流値を第２電流値Ｉ２として電流検出部２０４から取得し、第２電流値情報としてレジスタ部２０３ａに格納する（ステップＳ３０５）。

続いて、処理部２０２ａは、レジスタ部２０３ａから第１電流値情報と選択した短絡検出対象接続端子５３ａ間における第２電流値情報とを読み出し、第１電流値Ｉ１と第２電流値Ｉ２との差分｜Ｉ１−Ｉ２｜を電流閾値ΔＩｔｈと比較する（｜Ｉ１−Ｉ２｜＞ΔＩｔｈ）（ステップＳ３０６）。

第１電流値Ｉ１と第２電流値Ｉ２との差分｜Ｉ１−Ｉ２｜が電流閾値ΔＩｔｈよりも大きい場合（ステップＳ３０６；Ｙｅｓ）、処理部２０２ａは、選択した短絡検出対象接続端子５３ａ間において短絡が発生しているものと判定し、当該短絡検出対象接続端子５３ａ間におけるレジスタ部２０３ａの判定フラグを「０」から「１」に書き換える（ステップＳ３０７）。図１２では、短絡検出対象接続端子５３ａ間（３，４）において短絡が発生した例を示している。

第１電流値Ｉ１と第２電流値Ｉ２との差分｜Ｉ１−Ｉ２｜が電流閾値ΔＩｔｈ以下である場合（ステップＳ３０６；Ｎｏ）、処理部２０２ａは、選択した短絡検出対象接続端子５３ａ間において短絡が発生していないものと判定する。

続いて、処理部２０２ａは、隣り合う全ての短絡検出対象接続端子５３ａ間（１，２），（２，３），（３，４），・・・（ｎ−１，ｎ）において短絡判定済みであるか否かを判定する（ステップＳ３０８）。

短絡判定済みでない短絡検出対象接続端子５３ａ間があれば（ステップＳ３０８；Ｎｏ）、ステップＳ３０３に戻り、ステップＳ３０８までの処理を繰り返し実施する。

全ての短絡検出対象接続端子５３ａ間において短絡判定済みであれば（ステップＳ３０８；Ｙｅｓ）、実施形態２に係る短絡判定処理を終了する。

上述した実施形態２に係る構成において、実施形態２に係る短絡判定処理手順を実施することにより、実施形態１の変形例１と同様に、ＦＯＧ実装部５において短絡が発生している短絡検出対象接続端子５３ａ間を特定することができる。そして、レジスタ部２０３ａの情報を外部から処理部２０２ａを介して読み出すことで、ＦＯＧ実装部５において短絡が発生している短絡検出対象接続端子５３ａ間を識別することができる。

また、映像線駆動回路６１の各アンプ回路６１１，・・・，６１ｎの動作を停止させることができるので、第１電流値Ｉ１及び第２電流値Ｉ２に含まれる定常的な回路電流を小さくすることができ、短絡判定を行う際の閾値判定の精度が向上する。

なお、本実施形態では、電圧印加回路６４のスイッチ６４ｐ（ｐは、ｎ以下の正の奇数）が奇数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給するアンプ回路に接続される短絡検出対象接続端子５３ａに対して個別に第１正極性電圧ＡＶＤＤ１を印加し、電圧印加回路６４のスイッチ６４ｑ（ｑは、ｎ以下の正の偶数）が偶数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給するアンプ回路に接続される短絡検出対象接続端子５３ａに対して個別に第１負極性電圧ＡＶＥＥ１を印加する例を示したが、以下のような態様とすることも可能である。

図１０Ｂは、実施形態２に係る表示装置及び検査治具の概略構成における第１変形例を示す図である。図１０Ｂに示すように、例えば、電圧印加回路６４のスイッチ６４ｐ（ｐは、ｎ以下の正の奇数）が奇数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給するアンプ回路に接続される短絡検出対象接続端子５３ａに対して個別に第１負極性電圧ＡＶＥＥ１を印加し、電圧印加回路６４のスイッチ６４ｑ（ｑは、ｎ以下の正の偶数）が偶数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給するアンプ回路に接続される短絡検出対象接続端子５３ａに対して個別に第１正極性電圧ＡＶＤＤ１を印加する態様であっても良い。

図１０Ｃは、実施形態２に係る表示装置及び検査治具の概略構成における第２変形例を示す図である。図１０Ｃに示すように、例えば、電圧印加回路６４のスイッチ６４ｐ（ｐは、ｎ以下の正の奇数）が奇数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給するアンプ回路に接続される短絡検出対象接続端子５３ａに対して個別に第１正極性電圧ＡＶＤＤ１を印加し、電圧印加回路６４のスイッチ６４ｑ（ｑは、ｎ以下の正の偶数）が偶数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給するアンプ回路に接続される短絡検出対象接続端子５３ａに対して個別に基準電位ＧＮＤを印加する態様であっても良い。

図１０Ｄは、実施形態２に係る表示装置及び検査治具の概略構成における第３変形例を示す図である。図１０Ｄに示すように、例えば、電圧印加回路６４のスイッチ６４ｐ（ｐは、ｎ以下の正の奇数）が奇数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給するアンプ回路に接続される短絡検出対象接続端子５３ａに対して個別に基準電位ＧＮＤを印加し、電圧印加回路６４のスイッチ６４ｑ（ｑは、ｎ以下の正の偶数）が偶数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給するアンプ回路に接続される短絡検出対象接続端子５３ａに対して個別に第１負極性電圧ＡＶＥＥ１を印加する態様であっても良い。

すなわち、第２制御状態において、隣り合う短絡検出対象接続端子５３ａに異なる電圧を供給可能な態様であれば良い。

（実施形態２の変形例）
図１３は、実施形態２の変形例に係る表示装置及び検査治具の概略構成を示す図である。なお、実施形態２と同じ構成要素には、同じ参照符号を付して、説明を省略する。

図１３に示すように、回路基板２ｃには、表示装置１００ｃの出荷検査において検査治具２００ａが接続される。

回路基板２ｃにＦＯＧ実装されたドライバＩＣ６ｃは、映像線駆動回路６１と、スイッチ制御部６２ａと、出力制御回路６３と、電圧印加回路６４と、処理部６５ａと、レジスタ部６６ａと、電流検出部６７と、を含む。

処理部６５ａは、実施形態２の検査治具２００ｂにおける処理部２０２ａに相当する構成部であり、表示装置１００ｃの出荷検査において、ドライバＩＣ６ｃの制御及びＦＯＧ実装部５における短絡判定処理を行う。

レジスタ部６６ａは、実施形態２の検査治具２００ｂにおけるレジスタ部２０３ａに相当する構成部であり、処理部６５ａによるＦＯＧ実装部５の短絡判定処理における各種データを格納する。レジスタ部６６ａに記憶される各種データは、例えば、短絡判定処理における電流閾値、中間処理データ、及び判定フラグ等を含む。なお、レジスタ部６６ａに記憶される各種データは、数値データであっても良いし、デジタルデータ等の離散値であっても良い。

電流検出部６７は、実施形態２の検査治具２００ｂにおける電流検出部２０４に相当する構成部である。

検査治具２００ａは、表示装置１００ｃの出荷検査において回路基板２ｃに接続される。検査治具２００ａは、電源部２０１を含む。

上述した構成において、ＦＯＧ実装部５における短絡判定処理を行う手順については、実施形態２に係る短絡判定処理手順と同様である。具体的には、実施形態２に係る短絡判定処理手順において、処理部２０２ａを処理部６５ａに読み替え、レジスタ部２０３ａをレジスタ部６６ａに読み替え、電流検出部２０４を電流検出部６７に読み替えることで、実施形態２に係る短絡判定処理手順と同様の処理手順を実現することができる。

上述した実施形態２の変形例に係る構成において、実施形態２に係る短絡判定処理手順を実施することにより、ＦＯＧ実装部５において短絡が発生している短絡検出対象接続端子５３ａ間を特定することができる。そして、レジスタ部６６ａの情報を外部から処理部６５ａを介して読み出すことで、ＦＯＧ実装部５において短絡が発生している短絡検出対象接続端子５３ａ間を識別することができる。

また、実施形態２と同様に、映像線駆動回路６１の各アンプ回路６１１，・・・，６１ｎの動作を停止させることができるので、第１電流値Ｉ１及び第２電流値Ｉ２に含まれる定常的な回路電流を小さくすることができ、短絡判定を行う際の閾値判定の精度が向上する。

本実施形態により、品質を向上することができる表示装置１００ｂ，１００ｃを提供することができる。

（実施形態３）
図１４は、実施形態３に係る表示装置及び検査治具の概略構成を示す図である。なお、実施形態１又は実施形態２と同じ構成要素には、同じ参照符号を付して、説明を省略する。

図１４に示すように、回路基板２ｄには、表示装置１００ｄの出荷検査において検査治具２００ａが接続される。

回路基板２ｄにＦＯＧ実装されたドライバＩＣ６ｄは、映像線駆動回路６１と、スイッチ制御部６２ｂと、出力制御回路６３と、電圧印加回路６４と、処理部６５ｂと、レジスタ部６６ｂと、電流検出部６７と、第１昇圧回路６８−１と、第２昇圧回路６８−２と、電圧切換回路６９と、を含む。

第１昇圧回路６８−１は、検査治具２００ａの電源部２０１から供給される第１正極性電源電圧ＡＶＤＤ１を昇圧して、第２正極性電圧ＡＶＤＤ２を生成する。第２正極性電圧ＡＶＤＤ２は、例えば＋１０Ｖである。

第２昇圧回路６８−２は、検査治具２００ａの電源部２０１から供給される第１負極性電源電圧ＡＶＥＥ１を昇圧して、第２負極性電圧ＡＶＥＥ２を生成する。第２負極性電圧ＡＶＥＥ２は、例えば−１０Ｖである。

本実施形態では、後述する短絡判定処理の第２制御状態において、選択した隣り合う短絡検出対象接続端子５３ａ間に第１正極性電源電圧ＡＶＤＤ１と第１負極性電源電圧ＡＶＥＥ１との電位差である第１電位差を印加し、短絡が発生している短絡検出対象接続端子５３ａ間が発生していることを検出した場合に、当該短絡検出対象接続端子５３ａ間に第１電位差よりも大きい第２正極性電源電圧ＡＶＤＤ２と第２負極性電源電圧ＡＶＥＥ２との電位差である第２電位差を印加することで、隣り合う短絡検出対象接続端子５３ａ間の導電性の異物５４（図３）を除去し、短絡を解消する。なお、第２正極性電源電圧ＡＶＤＤ２及び第２負極性電源電圧ＡＶＥＥ２の電圧、すなわち、第２電位差の大きさにより本開示が限定されるものではない。

電圧切換回路６９は、電圧印加回路６４に供給する電源電圧を切り換える。具体的に、電圧切換回路６９は、電圧印加回路６４の各スイッチ６４ｐへの第１正極性電源電圧ＡＶＤＤ１の供給と遮断とを切り換えるスイッチ６９１−１と、電圧印加回路６４の各スイッチ６４ｑへの第１負極性電源電圧ＡＶＥＥ１の供給と遮断とを切り換えるスイッチ６９１−２と、電圧印加回路６４の各スイッチ６４ｐへの第２正極性電源電圧ＡＶＤＤ２の供給と遮断とを切り換えるスイッチ６９２−１と、電圧印加回路６４の各スイッチ６４ｑへの第２負極性電源電圧ＡＶＥＥ２の供給と遮断とを切り換えるスイッチ６９２−２と、を備えている。

スイッチ制御部６２ｂは、出力制御回路６３の各スイッチ、表示基板１に設けられる信号選択回路１４の各スイッチ、電圧印加回路６４の各スイッチ６４ｐ及び各スイッチ６４ｑに加え、電圧切換回路６９の各スイッチ６９１−１，６９１−２，６９２−１，６９２−２を制御する。

具体的に、電圧印加回路６４の各スイッチ６４ｐに第１正極性電源電圧ＡＶＤＤ１を供給し、電圧印加回路６４の各スイッチ６４ｑに第１負極性電源電圧ＡＶＥＥ１を供給する場合には、スイッチ制御部６２ｂは、電圧切換回路６９の各スイッチ６９１−１，６９１−２を閉制御すると共に、電圧切換回路６９の各スイッチ６９２−１，６９２−２を開制御する。

また、電圧印加回路６４の各スイッチ６４ｐに第２正極性電源電圧ＡＶＤＤ２を供給し、電圧印加回路６４の各スイッチ６４ｑに第２負極性電源電圧ＡＶＥＥ２を供給する場合には、スイッチ制御部６２ｂは、電圧切換回路６９の各スイッチ６９１−１，６９１−２を開制御すると共に、電圧切換回路６９の各スイッチ６９２−１，６９２−２を閉制御する。

処理部６５ｂは、表示装置１００ｄの出荷検査において、ドライバＩＣ６ｄの制御及びＦＯＧ実装部５における短絡判定処理を行う。本実施形態における短絡判定処理については後述する。

レジスタ部６６ｂは、処理部６５ｂによるＦＯＧ実装部５の短絡判定処理における各種データを格納する。レジスタ部６６ｂに記憶される各種データは、例えば、短絡判定処理における電流閾値、中間処理データ、及び判定フラグ等を含む。なお、レジスタ部６６ｂに記憶される各種データは、数値データであっても良いし、デジタルデータ等の離散値であっても良い。

以下、上述した構成において、ＦＯＧ実装部５における短絡判定処理を行う手順について説明する。図１５は、実施形態３に係る短絡判定処理手順の一例を示す図である。図１６は、実施形態３に係る短絡判定処理においてレジスタ部に格納される情報の一例を示す図である。

本実施形態では、判定フラグが「１」、すなわち、短絡が発生している短絡検出対象接続端子５３ａ間が存在している場合に、判定フラグが「１」である短絡検出対象接続端子５３ａ間に第１電位よりも高い第２電位差を印加する処理を実施することで、判定フラグが「１」である短絡検出対象接続端子５３ａ間の短絡解消を図っている。この処理を、以下「リペア処理」とも称する。

図１５に示す短絡判定処理は、あらかじめ回路基板２ｄに検査治具２００ａが接続され、電源部２０１から第１正極性電源電圧ＡＶＤＤ１及び第１負極性電源電圧ＡＶＥＥ１が供給された状態で開始される。また、このとき、電圧印加回路６４の全スイッチが開制御され、ＦＯＧ実装部５の全ての短絡検出対象接続端子５３ａへの正極性電圧又は負極性電圧の供給が遮断されているものとする。また、電圧切換回路６９の各スイッチ６９１−１，６９１−２が閉制御されると共に、電圧切換回路６９の各スイッチ６９２−１，６９２−２が開制御されているものとする。

短絡判定処理開始指令が入力されると、処理部６５ｂは、スイッチ制御部６２ｂに対し、出力制御回路６３の全スイッチの開制御指令、及び信号選択回路１４の全スイッチの開制御指令を出力する（ステップＳ４０１）。これにより、映像線駆動回路６１とＦＯＧ実装部５の短絡検出対象接続端子５３ａとの間の配線が遮断され、表示部１１の映像信号線ＳＧＬとＦＯＧ実装部５の短絡検出対象接続端子５３ａとの間の配線が遮断される。このときのドライバＩＣ６ｄの制御状態が、本開示における「第１制御状態」に対応する。処理部６５ｂは、このときの電流値を第１電流値Ｉ１として電流検出部６７から取得し、第１電流値情報としてレジスタ部６６ｂに格納する（ステップＳ４０２）。

続いて、処理部６５ｂは、ＦＯＧ実装部５において隣り合う短絡検出対象接続端子５３ａのうち、任意の短絡検出対象接続端子５３ａ間を選択する（ステップＳ４０３）。画素列の数がｎ列であるとき、隣り合う短絡検出対象接続端子５３ａの組み合わせは、ｎ−１通りである。

処理部６５ｂは、選択した隣り合う短絡検出対象接続端子５３ａの一方に第１正極性電源電圧ＡＶＤＤ１が印加され、他方に第１負極性電源電圧ＡＶＥＥ１が印加されるように、電圧印加回路６４のスイッチ６４ｐとスイッチ６４ｑとを閉制御する（ステップＳ４０４）。このとき、第１正極性電源電圧ＡＶＤＤ１が例えば＋５．５Ｖであり、第１負極性電源電圧ＡＶＥＥ１が例えば−５．５Ｖである場合、隣り合う短絡検出対象接続端子５３ａ間に印加される第１電位差は１１Ｖである。図１４における信号選択回路１４、映像線駆動回路６１、電圧印加回路６４、及び電圧切換回路６９の各スイッチの状態は、ステップＳ４０４の処理を実施した状態を示している。図１４に示す例では、図１６に示す短絡検出対象接続端子５３ａ間（１,２）が選択され、電圧印加回路６４のスイッチ６４１とスイッチ６４２とが閉制御された例を示している。このときのドライバＩＣ６ｄの制御状態が、本開示における「第２制御状態」に対応する。処理部６５ｂは、このときの電流値を第２電流値Ｉ２として電流検出部６７から取得し、第２電流値情報としてレジスタ部６６ｂに格納する（ステップＳ４０５）。

続いて、処理部６５ｂは、レジスタ部６６ｂから第１電流値情報と第２電流値情報とを読み出し、第１電流値Ｉ１と第２電流値Ｉ２との差分｜Ｉ１−Ｉ２｜を電流閾値ΔＩｔｈと比較する（｜Ｉ１−Ｉ２｜＞ΔＩｔｈ）（ステップＳ４０６）。

第１電流値Ｉ１と第２電流値Ｉ２との差分｜Ｉ１−Ｉ２｜が電流閾値ΔＩｔｈよりも大きい場合（ステップＳ４０６；Ｙｅｓ）、処理部６５ｂは、選択した短絡検出対象接続端子５３ａ間において短絡が発生しているものと判定し、当該短絡検出対象接続端子５３ａ間におけるレジスタ部６６ｂの判定フラグを「０」から「１」に書き換える（ステップＳ４０７ａ）。図１６では、短絡検出対象接続端子５３ａ間（３，４）において短絡が発生した例を示している。

第１電流値Ｉ１と第２電流値Ｉ２との差分｜Ｉ１−Ｉ２｜が電流閾値ΔＩｔｈ以下である場合（ステップＳ４０６；Ｎｏ）、処理部６５ｂは、選択した短絡検出対象接続端子５３ａ間において短絡が発生していないものと判定し、当該短絡検出対象接続端子５３ａ間におけるレジスタ部６６ｂの判定フラグが「１」である場合には、当該判定フラグを「１」から「０」に書き換える（ステップＳ４０７ｂ）。

続いて、処理部６５ｂは、隣り合う全ての短絡検出対象接続端子５３ａ間（１，２），（２，３），（３，４），・・・（ｎ−１，ｎ）において短絡判定済みであるか否かを判定する（ステップＳ４０８）。

短絡判定済みでない短絡検出対象接続端子５３ａ間があれば（ステップＳ４０８；Ｎｏ）、ステップＳ４０３に戻り、ステップＳ４０８までの処理を繰り返し実施する。

全ての短絡検出対象接続端子５３ａ間において短絡判定済みとなると（ステップＳ４０８；Ｙｅｓ）、処理部６５ｂは、レジスタ部６６ｂに格納された情報を参照し、判定フラグが「１」、すなわち、短絡が発生している短絡検出対象接続端子５３ａ間がないか否かを判定する（ステップＳ４０９）。

短絡が発生している短絡検出対象接続端子５３ａ間がない場合には（ステップＳ４０９；Ｙｅｓ）、実施形態３に係る短絡判定処理を終了する。

短絡が発生している短絡検出対象接続端子５３ａ間がある場合には（ステップＳ４０９；Ｎｏ）、処理部６５ｂは、リペア済みフラグが「０」であるか否かを判定する（ステップＳ４１０）。図１６では、リペア済みフラグが「０」である例を示している。

リペア済みフラグが「１」である場合（ステップＳ４１０；Ｎｏ）、実施形態３に係る短絡判定処理を終了する。

リペア済みフラグが「０」である場合（ステップＳ４１０；Ｙｅｓ）、処理部６５ｂは、電圧切換回路６９の各スイッチ６９１−１，６９１−２を開制御すると共に、電圧切換回路６９の各スイッチ６９２−１，６９２−２を閉制御する。これにより、電圧印加回路６４の各スイッチ６４ｐに第２正極性電源電圧ＡＶＤＤ２が供給され、電圧印加回路６４の各スイッチ６４ｑに第２負極性電源電圧ＡＶＥＥ２が供給される。このとき、第２正極性電源電圧ＡＶＤＤ２が例えば＋１０Ｖであり、第２負極性電源電圧ＡＶＥＥ２が例えば−１０Ｖである場合、スイッチ６４ｐとスイッチ６４ｑとの間に印加される第２電位差は２０Ｖである。

処理部６５ｂは、判定フラグが「１」である短絡検出対象接続端子５３ａ間に第２電位差が印加されるように、電圧印加回路６４の各スイッチ６４ｐ及び各スイッチ６４ｑを制御する（ステップＳ４１１）。このステップＳ４１１における処理が、上述したリペア処理に相当する。

処理部６５ｂは、所定時間経過した後、電圧印加回路６４の全てのスイッチを開制御すると共に、電圧切換回路６９の各スイッチ６９１−１，６９１−２を閉制御し、電圧切換回路６９の各スイッチ６９２−１，６９２−２を開制御する。その後、処理部６５ｂは、リペア済みフラグを「０」から「１」に変化させ（ステップＳ４１２）、ステップＳ４０３に戻り、ステップＳ４１０までの処理を再度実施する。

上述した実施形態３に係る構成において、実施形態３に係る短絡判定処理手順を実施することにより、ＦＯＧ実装部５の１以上の短絡検出対象接続端子５３ａ間において短絡が発生していること検知することができる。そして、レジスタ部６６ｂの判定フラグを外部から処理部６５ｂを介して読み出すことで、ＦＯＧ実装部５の何れかの短絡検出対象接続端子５３ａ間において短絡が発生しているか否かを識別することができる。

また、上述した実施形態３に係る短絡判定処理では、ＦＯＧ実装部５において短絡が発生している短絡検出対象接続端子５３ａ間に対してリペア処理を実施する。これにより、短絡判定処理におけるＦＯＧ実装部５の短絡不良を低減することができる。また、レジスタ部６６ｂの情報を外部から処理部６５ｂを介して読み出すことで、リペア処理の履歴を参照することができる。

なお、本実施形態では、ステップＳ４０３からステップＳ４１０までの処理を再実行しても、短絡が発生している短絡検出対象接続端子５３ａ間がある場合には（ステップＳ４０９；Ｎｏ）、ステップＳ４１０においてリペア済みフラグが「１」と判定され（ステップＳ４１０；Ｎｏ）、実施形態３に係る短絡判定処理を終了するようにしている。これにより、リペア処理（ステップＳ４１１）を行っても短絡が解消しない個体を排除することができるが、これに限らない。例えば、リペア済みフラグを設けず、短絡検出対象接続端子５３ａ間の短絡が解消するまでリペア処理を繰り返し実施する態様であっても良いし、複数回リペア処理を行っても短絡検出対象接続端子５３ａ間の短絡が解消しない場合に、短絡判定処理を終了する態様であっても良い。

本実施形態により、品質を向上することができる表示装置１００ｄを提供することができる。

（実施形態４）
図１７は、実施形態４に係る表示装置及び検査治具の概略構成を示す図である。なお、実施形態１から実施形態３と同じ構成要素には、同じ参照符号を付して、説明を省略する。

図１７に示すように、回路基板２ｅには、表示装置１００ｅの出荷検査において検査治具２００ｃが接続される。

回路基板２ｅにＦＯＧ実装されたドライバＩＣ６ｅは、映像線駆動回路６１と、スイッチ制御部６２ｃと、出力制御回路６３と、第１昇圧回路６８−１と、第２昇圧回路６８−２と、電圧生成部７０と、を含む。

スイッチ制御部６２ｃは、出力制御回路６３の各スイッチ、表示基板１ａに設けられる信号選択回路１４の各スイッチに加え、表示基板１ａに設けられる電圧供給回路１５の各スイッチを制御する。

電圧生成部７０は、第１電圧生成回路７０１と、第２電圧生成回路７０２と、を含む。電圧生成部７０には、第１昇圧回路６８−１から第２正極性電圧ＡＶＤＤ２が供給され、第２昇圧回路６８−２から第２負極性電圧ＡＶＥＥ２が供給される。

第１電圧生成回路７０１は、表示基板１ａに供給する０Ｖ以上の正極性電圧を生成する。

第２電圧生成回路７０２は、表示基板１ａに供給する０Ｖ以下の負極性電圧を生成する。

表示基板１ａは、信号選択回路１４の他に、電圧供給回路１５を備えている。

電圧供給回路１５は、映像線駆動回路６１の各アンプ回路６１１，・・・，６１ｎにそれぞれ対応するスイッチ１５１，・・・，１５ｎを備えている。電圧供給回路１５は、映像線駆動回路６１の各アンプ回路６１１，・・・，６１ｎのうち、奇数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給するアンプ回路に接続される短絡検出対象接続端子５３ａに対して電圧生成部７０の第１電圧生成回路７０１から供給される正極性電圧を印加するスイッチ１５ｐ（ｐは、ｎ以下の正の奇数）と、偶数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給するアンプ回路に接続される短絡検出対象接続端子５３ａに対して電圧生成部７０の第２電圧生成回路７０２から供給される負極性電圧を印加するスイッチ１５ｑ（ｑは、ｎ以下の正の偶数）と、を含む。

検査治具２００ｃは、表示装置１００ｅの出荷検査において回路基板２ｅに接続される。検査治具２００ｃは、電源部２０１と、処理部２０２ｂと、レジスタ部２０３ｂと、電流検出部２０４と、を含む。

処理部２０２ｂは、表示装置１００ｅの出荷検査において、ドライバＩＣ６ｅの制御及びＦＯＧ実装部５ａにおける短絡判定処理を行う。本実施形態における短絡判定処理については後述する。

レジスタ部２０３ｂは、処理部２０２ｂによるＦＯＧ実装部５ａの短絡判定処理における各種データを格納する。レジスタ部２０３ｂに記憶される各種データは、例えば、短絡判定処理における電流閾値、中間処理データ、及び判定フラグ等を含む。なお、レジスタ部２０３ｂに記憶される各種データは、数値データであっても良いし、デジタルデータ等の離散値であっても良い。

以下、上述した構成において、ＦＯＧ実装部５ａにおける短絡判定処理を行う手順について説明する。図１８は、実施形態４に係る短絡判定処理手順の一例を示す図である。図１９は、実施形態４に係る短絡判定処理においてレジスタ部に格納される情報の一例を示す図である。

本実施形態では、判定フラグが「１」、すなわち、ＦＯＧ実装部５ａの１以上の短絡検出対象接続端子５３ａ間において短絡が発生している場合に、第１電位よりも高い第２電位差を印加する処理を実施することで、ＦＯＧ実装部５ａにおける短絡検出対象接続端子５３ａ間の短絡解消を図っている。この処理を、以下「リペア処理」と称する。

図１８に示す短絡判定処理は、あらかじめ回路基板２ｅに検査治具２００ｃが接続され、電源部２０１から第１正極性電源電圧ＡＶＤＤ１及び第１負極性電源電圧ＡＶＥＥ１が供給された状態で開始される。また、電圧生成部７０は、ＦＯＧ実装部５ａにおいて隣り合う短絡検出対象接続端子５３ａ間に所定の第１電位差を印加するように制御されているものとする。具体的には、第１電圧生成回路７０１から、例えば＋５Ｖの直流電圧が出力されるように制御され、第２電圧生成回路７０２から、例えば−５Ｖの直流電圧が出力されるように制御される。このとき、電圧供給回路１５の全スイッチが開制御され、ＦＯＧ実装部５ａの全ての短絡検出対象接続端子５３ａへの正極性電圧又は負極性電圧の供給が遮断されているものとする。

短絡判定処理開始指令が入力されると、処理部２０２ｂは、スイッチ制御部６２ｃに対し、出力制御回路６３の全スイッチの開制御指令、及び信号選択回路１４の全スイッチの開制御指令を出力する（ステップＳ５０１）。これにより、映像線駆動回路６１とＦＯＧ実装部５ａの短絡検出対象接続端子５３ａとの間の配線が遮断され、表示部１１の映像信号線ＳＧＬとＦＯＧ実装部５ａの短絡検出対象接続端子５３ａとの間の配線が遮断される。このときのドライバＩＣ６ｅの制御状態が、本開示における「第１制御状態」に対応する。

処理部２０２ｂは、このときの電流値を第１電流値Ｉ１として電流検出部２０４から取得し、第１電流値情報としてレジスタ部２０３ｂに格納する（ステップＳ５０２）。

続いて、処理部２０２ｂは、スイッチ制御部６２ｃに対し、電圧供給回路１５の全スイッチの閉制御指令を出力する（ステップＳ５０３）。これにより、電圧生成部７０とＦＯＧ実装部５ａの短絡検出対象接続端子５３ａとの間の配線が接続される。図１７における信号選択回路１４、映像線駆動回路６１、電圧供給回路１５の各スイッチの状態は、ステップＳ５０３の処理を実施した状態を示している。このときのドライバＩＣ６ｅの制御状態が、本開示における「第２制御状態」に対応する。このとき、ＦＯＧ実装部５ａにおいて隣り合う短絡検出対象接続端子５３ａ間の第１電位差は１０Ｖとなる。処理部２０２ｂは、このときの電流値を第２電流値Ｉ２として電流検出部２０４から取得し、第２電流値情報としてレジスタ部２０３ｂに格納する（ステップＳ５０４）。

続いて、処理部２０２ｂは、レジスタ部２０３ｂから第１電流値情報と第２電流値情報とを読み出し、第１電流値Ｉ１と第２電流値Ｉ２との差分｜Ｉ１−Ｉ２｜を電流閾値ΔＩｔｈと比較する（｜Ｉ１−Ｉ２｜＞ΔＩｔｈ）（ステップＳ５０５）。

第１電流値Ｉ１と第２電流値Ｉ２との差分｜Ｉ１−Ｉ２｜が電流閾値ΔＩｔｈよりも大きい場合（ステップＳ５０５；Ｙｅｓ）、処理部２０２ｂは、ＦＯＧ実装部５ａの１以上の短絡検出対象接続端子５３ａ間において短絡が発生しているものと判定してレジスタ部２０３ｂの判定フラグを「０」から「１」に書き換える（ステップＳ５０６ａ）。図１９では、ＦＯＧ実装部５ａの１以上の短絡検出対象接続端子５３ａ間において短絡が発生した例を示している。

第１電流値Ｉ１と第２電流値Ｉ２との差分｜Ｉ１−Ｉ２｜が電流閾値ΔＩｔｈ以下である場合（ステップＳ５０５；Ｎｏ）、処理部２０２ｂは、ＦＯＧ実装部５ａの何れの短絡検出対象接続端子５３ａ間においても短絡が発生していないものと判定し、レジスタ部２０３ｂの判定フラグが「１」である場合には、当該判定フラグを「１」から「０」に書き換える（ステップＳ５０６ｂ）。

続いて、処理部２０２ｂは、レジスタ部２０３ｂに格納された情報を参照し、判定フラグが「０」、すなわち、ＦＯＧ実装部５ａの１以上の短絡検出対象接続端子５３ａ間において短絡が発生していないか否かを判定する（ステップＳ５０７）。

ＦＯＧ実装部５ａの１以上の短絡検出対象接続端子５３ａ間において短絡が発生していない場合には（ステップＳ５０７；Ｙｅｓ）、実施形態４に係る短絡判定処理を終了する。

ＦＯＧ実装部５ａの１以上の短絡検出対象接続端子５３ａ間において短絡が発生している場合には（ステップＳ５０７；Ｎｏ）、処理部２０２ｂは、リペア済みフラグが「０」であるか否かを判定する（ステップＳ５０８）。図１９では、リペア済みフラグが「０」である例を示している。

リペア済みフラグが「１」である場合（ステップＳ５０８；Ｎｏ）、実施形態４に係る短絡判定処理を終了する。

リペア済みフラグが「０」である場合（ステップＳ５０８；Ｙｅｓ）、処理部２０２ｂは、電圧生成部７０に対し、ＦＯＧ実装部５ａにおいて隣り合う短絡検出対象接続端子５３ａ間に第１電位差よりも大きい第２電位差を印加するように制御する（ステップＳ５０９）。具体的には、第１電圧生成回路７０１から、例えば＋８Ｖの直流電圧が出力されるように制御し、第２電圧生成回路７０２から、例えば−８Ｖの直流電圧が出力されるように制御する。このとき、ＦＯＧ実装部５ａにおいて隣り合う短絡検出対象接続端子５３ａ間の第２電位差は１６Ｖとなる。

処理部２０２ｂは、所定時間経過した後、ＦＯＧ実装部５ａにおいて隣り合う短絡検出対象接続端子５３ａ間に第１電位差を印加すると共に、リペア済みフラグを「０」から「１」に書き換え（ステップＳ５１０）、スイッチ制御部６２ｃに対し、電圧供給回路１５の全スイッチの開制御指令を出力する（ステップＳ５１１）。その後、ステップＳ５０２に戻り、ステップＳ５０８までの処理を再度実施する。

上述した実施形態４に係る構成において、実施形態４に係る短絡判定処理手順を実施することにより、ＦＯＧ実装部５ａの１以上の短絡検出対象接続端子５３ａ間において短絡が発生していること検知することができる。そして、レジスタ部２０３ｂの判定フラグを外部から処理部２０２ｂを介して読み出すことで、ＦＯＧ実装部５ａの何れかの短絡検出対象接続端子５３ａ間において短絡が発生しているか否かを識別することができる。

また、上述した実施形態４に係る短絡判定処理では、ＦＯＧ実装部５ａの１以上の短絡検出対象接続端子５３ａ間において短絡が発生している場合にリペア処理を実施する。これにより、短絡判定処理におけるＦＯＧ実装部５ａの短絡不良を低減することができる。また、レジスタ部２０３ｂの情報を外部から処理部２０２ｂを介して読み出すことで、リペア処理の履歴を参照することができる。

また、実施形態２と同様に、映像線駆動回路６１の各アンプ回路６１１，・・・，６１ｎの動作を停止させることができるので、第１電流値Ｉ１及び第２電流値Ｉ２に含まれる定常的な回路電流を小さくすることができ、短絡判定を行う際の閾値判定の精度が向上する。

なお、本実施形態では、ステップＳ５０２からステップＳ５０８までの処理を再実行しても、短絡が発生している場合には（ステップＳ５０７；Ｎｏ）、ステップＳ５０８においてリペア済みフラグが「１」と判定され（ステップＳ５０８；Ｎｏ）、実施形態４に係る短絡判定処理を終了するようにしている。これにより、リペア処理（ステップＳ５０９）を行っても短絡が解消しない個体を排除することができるが、これに限らない。例えば、リペア済みフラグを設けず、短絡検出対象接続端子５３ａ間の短絡が解消するまでリペア処理を繰り返し実施する態様であっても良いし、複数回リペア処理を行っても短絡検出対象接続端子５３ａ間の短絡が解消しない場合に、短絡判定処理を終了する態様であっても良い。

（実施形態４の変形例）
図２０は、実施形態４の変形例に係る表示装置及び検査治具の概略構成を示す図である。なお、実施形態４と同じ構成要素には、同じ参照符号を付して、説明を省略する。

図２０に示すように、回路基板２ｆには、表示装置１００ｆの出荷検査において検査治具２００ａが接続される。

回路基板２ｆにＦＯＧ実装されたドライバＩＣ６ｆは、映像線駆動回路６１と、スイッチ制御部６２ｃと、出力制御回路６３と、処理部６５ｃと、レジスタ部６６ｃと、電流検出部６７と、第１昇圧回路６８−１と、第２昇圧回路６８−２と、電圧生成部７０と、を含む。

処理部６５ｃは、実施形態４の検査治具２００ｃにおける処理部２０２ｂに相当する構成部であり、表示装置１００ｆの出荷検査において、ドライバＩＣ６ｆの制御及びＦＯＧ実装部５ａにおける短絡判定処理を行う。

レジスタ部６６ｃは、実施形態４の検査治具２００ｃにおけるレジスタ部２０３ｂに相当する構成部であり、処理部６５ｃによるＦＯＧ実装部５ａの短絡判定処理における各種データを格納する。レジスタ部６６ｃに記憶される各種データは、例えば、短絡判定処理における電流閾値、中間処理データ、及び判定フラグ等を含む。なお、レジスタ部６６ｃに記憶される各種データは、数値データであっても良いし、デジタルデータ等の離散値であっても良い。

検査治具２００ａは、表示装置１００ｆの出荷検査において回路基板２ｆに接続される。検査治具２００ａは、電源部２０１を含む。

上述した構成において、ＦＯＧ実装部５ａにおける短絡判定処理を行う手順については、実施形態４に係る短絡判定処理手順と同様である。具体的には、実施形態４に係る短絡判定処理手順において、処理部２０２ｂを処理部６５ｃに読み替え、レジスタ部２０３ｂをレジスタ部６６ｃに読み替え、電流検出部２０４を電流検出部６７に読み替えることで、実施形態４に係る短絡判定処理手順と同様の処理手順を実現することができる。

上述した実施形態４の変形例に係る構成において、実施形態４に係る短絡判定処理手順を実施することにより、ＦＯＧ実装部５ａの１以上の短絡検出対象接続端子５３ａ間において短絡が発生していること検知することができる。そして、レジスタ部６６ｃの判定フラグを外部から処理部６５ｃを介して読み出すことで、ＦＯＧ実装部５ａの何れかの短絡検出対象接続端子５３ａ間において短絡が発生しているか否かを識別することができる。

また、上述した実施形態４に係る短絡判定処理では、ＦＯＧ実装部５ａにおいて短絡が発生している短絡検出対象接続端子５３ａ間に対してリペア処理を実施する。これにより、短絡判定処理におけるＦＯＧ実装部５ａの短絡不良を低減することができる。また、レジスタ部６６ｃの情報を外部から処理部６５ｃを介して読み出すことで、リペア処理の履歴を参照することができる。

また、実施形態４と同様に、映像線駆動回路６１の各アンプ回路６１１，・・・，６１ｎの動作を停止させることができるので、第１電流値Ｉ１及び第２電流値Ｉ２に含まれる定常的な回路電流を小さくすることができ、短絡判定を行う際の閾値判定の精度が向上する。

本実施形態により、品質を向上することができる表示装置１００ｅ，１００ｆを提供することができる。

（実施形態５）
図２１は、実施形態５に係る表示装置及び検査治具の概略構成を示す図である。なお、実施形態１から実施形態４と同じ構成要素には、同じ参照符号を付して、説明を省略する。

図２１に示すように、回路基板２ｇには、表示装置１００ｇの出荷検査において検査治具２００ｄが接続される。

回路基板２ｇにＦＯＧ実装されたドライバＩＣ６ｇは、映像線駆動回路６１と、スイッチ制御部６２ｃと、出力制御回路６３と、を含む。

電圧読み出し回路１５ａの構成は、上述した実施形態４の電圧供給回路１５と同様である。本実施形態において、各スイッチ１５ｐは、映像線駆動回路６１の各アンプ回路６１１，・・・，６１ｎのうち、奇数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給するアンプ回路に接続される短絡検出対象接続端子５３ａの電圧を、後述する検査治具２００ｄの処理部２０２ｃで検出するためのスイッチである。また、各スイッチ１５ｑは、偶数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給するアンプ回路に接続される短絡検出対象接続端子５３ａの電圧を、後述する検査治具２００ｄの処理部２０２ｃで検出するためのスイッチである。

検査治具２００ｄは、表示装置１００ｇの出荷検査において回路基板２ｇに接続される。検査治具２００ｄは、電源部２０１と、処理部２０２ｃと、レジスタ部２０３ｃと、を含む。

処理部２０２ｃは、表示装置１００ｇの出荷検査において、ドライバＩＣ６ｇの制御及びＦＯＧ実装部５ａにおける短絡判定処理を行う。本実施形態における短絡判定処理については後述する。

レジスタ部２０３ｃは、処理部２０２ｃによるＦＯＧ実装部５ａの短絡判定処理における各種データを格納する。レジスタ部２０３ｃに記憶される各種データは、例えば、短絡判定処理における電圧閾値、中間処理データ、及び判定フラグ等を含む。なお、レジスタ部２０３ｃに記憶される各種データは、数値データであっても良いし、デジタルデータ等の離散値であっても良い。

以下、上述した構成において、ＦＯＧ実装部５ａにおける短絡判定処理を行う手順について説明する。図２２は、実施形態５に係る短絡判定処理手順の一例を示す図である。図２３は、実施形態５に係る短絡判定処理においてレジスタ部に格納される情報の一例を示す図である。

図２２に示す短絡判定処理は、あらかじめ回路基板２ｇに検査治具２００ｄが接続され、電源部２０１から第１正極性電源電圧ＡＶＤＤ１及び第１負極性電源電圧ＡＶＥＥ１が供給された状態で開始される。

短絡判定処理開始指令が入力されると、処理部２０２ｃは、スイッチ制御部６２ｃに対し、出力制御回路６３の全スイッチの閉制御指令、信号選択回路１４の全スイッチの開制御指令、及び電圧読み出し回路１５ａの全スイッチの閉制御指令を出力する（ステップＳ６０１）。これにより、映像線駆動回路６１とＦＯＧ実装部５ａの短絡検出対象接続端子５３ａとの間の配線が接続され、表示部１１の映像信号線ＳＧＬとＦＯＧ実装部５ａの短絡検出対象接続端子５３ａとの間の配線が遮断され、電圧生成部７０とＦＯＧ実装部５ａの短絡検出対象接続端子５３ａとの間の配線が接続される。このときのドライバＩＣ６ｇの制御状態が、本開示における「第１制御状態」に対応する。図２１における信号選択回路１４、映像線駆動回路６１、電圧読み出し回路１５ａの各スイッチの状態は、ステップＳ６０１の処理を実施した状態を示している。

続いて、処理部２０２ｃは、映像線駆動回路６１に対し、ＦＯＧ実装部５ａにおいて隣り合う短絡検出対象接続端子５３ａ間に所定の電位差を印加するように制御する（ステップＳ６０２）。具体的には、奇数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給する各アンプ回路から、例えば＋５Ｖの直流電圧が出力されるように制御し、偶数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給する各アンプ回路から、例えば−５Ｖの直流電圧が出力されるように制御する。このとき、ＦＯＧ実装部５ａにおいて隣り合う短絡検出対象接続端子５３ａ間の電位差は１０Ｖとなる。このときのドライバＩＣ６ｇの制御状態が、本開示における「第２制御状態」に対応する。

処理部２０２ｃは、各スイッチ１５ｐを介して入力される、奇数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給するアンプ回路に接続される短絡検出対象接続端子５３ａの電圧値である第１電圧値Ｖ１を検出し、第１電圧値情報としてレジスタ部２０３ｃに格納すると共に、各スイッチ１５ｑを介して入力される、偶数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給するアンプ回路に接続される短絡検出対象接続端子５３ａの電圧値である第２電圧値Ｖ２を検出し、第２電圧値情報としてレジスタ部２０３ｃに格納する（ステップＳ６０３）。

続いて、処理部２０２ｃは、レジスタ部２０３ｃから第１電圧値情報と第２電圧値情報とを読み出し、第１電圧値Ｖ１と第２電圧値Ｖ２との差分｜Ｖ１−Ｖ２｜を電圧閾値ΔＶｔｈと比較する（｜Ｖ１−Ｖ２｜＜ΔＶｔｈ）（ステップＳ６０４）。

第１電圧値Ｖ１と第２電圧値Ｖ２との差分｜Ｖ１−Ｖ２｜が電圧閾値ΔＶｔｈよりも小さい場合（ステップＳ６０４；Ｙｅｓ）、処理部２０２ｃは、ＦＯＧ実装部５ａの１以上の短絡検出対象接続端子５３ａ間において短絡が発生しているものと判定し、レジスタ部２０３ｃの判定フラグを「０」から「１」に書き換えて（ステップＳ６０５）、実施形態５に係る短絡判定処理を終了する。図２３では、ＦＯＧ実装部５ａの１以上の短絡検出対象接続端子５３ａ間において短絡が発生した例を示している。

第１電圧値Ｖ１と第２電圧値Ｖ２との差分｜Ｖ１−Ｖ２｜が電圧閾値ΔＶｔｈ以上である場合（ステップＳ６０４；Ｎｏ）、処理部２０２ｃは、ＦＯＧ実装部５ａの何れの短絡検出対象接続端子５３ａ間においても短絡が発生していないものと判定し、実施形態５に係る短絡判定処理を終了する。

上述した実施形態５に係る構成において、実施形態５に係る短絡判定処理手順を実施することにより、ＦＯＧ実装部５ａの１以上の短絡検出対象接続端子５３ａ間において短絡が発生していること検知することができる。そして、レジスタ部２０３ｃの判定フラグを外部から処理部２０２ｃを介して読み出すことで、ＦＯＧ実装部５ａの何れかの短絡検出対象接続端子５３ａ間において短絡が発生しているか否かを識別することができる。

（実施形態５の変形例１）
図２４は、実施形態５の変形例１に係る短絡判定処理手順の一例を示す図である。図２５は、実施形態５の変形例１に係る短絡判定処理においてレジスタ部に格納される情報の一例を示す図である。

図２４に示す短絡判定処理は、あらかじめ回路基板２ｇに検査治具２００ｄが接続され、電源部２０１から第１正極性電源電圧ＡＶＤＤ１及び第１負極性電源電圧ＡＶＥＥ１が供給された状態で開始される。

短絡判定処理開始指令が入力されると、処理部２０２ｃは、スイッチ制御部６２ｃに対し、出力制御回路６３の全スイッチの閉制御指令、信号選択回路１４の全スイッチの開制御指令、及び電圧読み出し回路１５ａの全スイッチの閉制御指令を出力する（ステップＳ７０１）。これにより、映像線駆動回路６１とＦＯＧ実装部５ａの短絡検出対象接続端子５３との間の配線が接続され、表示部１１の映像信号線ＳＧＬとＦＯＧ実装部５ａの短絡検出対象接続端子５３ａとの間の配線が遮断され、電圧生成部７０とＦＯＧ実装部５ａの短絡検出対象接続端子５３ａとの間の配線が接続される。このときのドライバＩＣ６ｇの制御状態が、本開示における「第１制御状態」に対応する。図２１における信号選択回路１４、映像線駆動回路６１、電圧読み出し回路１５ａの各スイッチの状態は、ステップＳ７０１の処理を実施した状態を示している。

続いて、処理部２０２ｃは、ＦＯＧ実装部５ａにおいて隣り合う短絡検出対象接続端子５３ａのうち、任意の短絡検出対象接続端子５３ａ間を選択する（ステップＳ７０２）。画素列の数がｎ列であるとき、隣り合う短絡検出対象接続端子５３ａの組み合わせは、ｎ−１通りである。

続いて、処理部２０２ｃは、選択した短絡検出対象接続端子５３ａ間に所定の電位差を印加するように制御する（ステップＳ７０３）。具体的には、選択した短絡検出対象接続端子５３ａ間において、奇数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給するアンプ回路から、例えば＋５Ｖの直流電圧が出力されるように制御し、選択した短絡検出対象接続端子５３ａ間において、偶数列の画素Ｐｉｘに画像信号Ｖｓｉｇを供給するアンプ回路から、例えば−５Ｖの直流電圧が出力されるように制御する。このとき、選択した短絡検出対象接続端子５３ａ間の電位差は１０Ｖとなる。このときのドライバＩＣ６ｇの制御状態が、本開示における「第２制御状態」に対応する。

処理部２０２ｃは、スイッチ１５ｐを介して入力される、選択した隣り合う短絡検出対象接続端子５３ａの一方の電圧値である第１電圧値Ｖ１を検出し、第１電圧値情報としてレジスタ部２０３ｃに格納すると共に、スイッチ１５ｑを介して入力される、選択した隣り合う短絡検出対象接続端子５３ａの他方の電圧値である第２電圧値Ｖ２を検出し、第２電圧値情報としてレジスタ部２０３ｃに格納する（ステップＳ７０４）。

続いて、処理部２０２ｃは、レジスタ部２０３ｃから第１電圧値情報と選択した短絡検出対象接続端子５３ａ間における第２電圧値情報とを読み出し、第１電圧値Ｖ１と第２電圧値Ｖ２との差分｜Ｖ１−Ｖ２｜を電圧閾値ΔＶｔｈと比較する（｜Ｖ１−Ｖ２｜＜ΔＶｔｈ）（ステップＳ７０５）。

第１電圧値Ｖ１と第２電圧値Ｖ２との差分｜Ｖ１−Ｖ２｜が電圧閾値ΔＶｔｈよりも小さい場合（ステップＳ７０５；Ｙｅｓ）、処理部２０２ｃは、選択した短絡検出対象接続端子５３ａ間において短絡が発生しているものと判定し、レジスタ部２０３ｃの判定フラグを「０」から「１」に書き換える（ステップＳ７０６）。図２５では、短絡検出対象接続端子５３ａ間（３，４）において短絡が発生した例を示している。

第１電圧値Ｖ１と第２電圧値Ｖ２との差分｜Ｖ１−Ｖ２｜が電圧閾値ΔＶｔｈ以上である場合（ステップＳ７０５；Ｎｏ）、処理部２０２ｃは、選択した短絡検出対象接続端子５３ａ間において短絡が発生していないものと判定する。

続いて、処理部２０２ｃは、隣り合う全ての短絡検出対象接続端子５３ａ間（１，２），（２，３），（３，４），・・・（ｎ−１，ｎ）において短絡判定済みであるか否かを判定する（ステップＳ７０７）。

短絡判定済みでない短絡検出対象接続端子５３ａ間があれば（ステップＳ７０７；Ｎｏ）、ステップＳ７０２に戻り、ステップＳ７０７までの処理を繰り返し実施する。

全ての短絡検出対象接続端子５３ａ間において短絡判定済みであれば（ステップＳ７０７；Ｙｅｓ）、実施形態５の変形例１に係る短絡判定処理を終了する。

上述した実施形態５に係る構成において、実施形態５の変形例１に係る短絡判定処理手順を実施することにより、ＦＯＧ実装部５ａにおいて短絡が発生している短絡検出対象接続端子５３ａ間を特定することができる。そして、レジスタ部２０３ｃの情報を外部から処理部２０２ｃを介して読み出すことで、ＦＯＧ実装部５ａにおいて短絡が発生している短絡検出対象接続端子５３ａ間を識別することができる。

（実施形態５の変形例２）
図２６は、実施形態５の変形例２に係る表示装置及び検査治具の概略構成を示す図である。なお、実施形態５と同じ構成要素には、同じ参照符号を付して、説明を省略する。

図２６に示すように、回路基板２ｈには、表示装置１００ｈの出荷検査において検査治具２００ａが接続される。

回路基板２ｈにＦＯＧ実装されたドライバＩＣ６ｈは、映像線駆動回路６１と、スイッチ制御部６２ｃと、出力制御回路６３と、処理部６５ｄと、レジスタ部６６ｄと、を含む。

処理部６５ｄは、実施形態５の検査治具２００ｄにおける処理部２０２ｃに相当する構成部であり、表示装置１００ｈの出荷検査において、ドライバＩＣ６ｈの制御及びＦＯＧ実装部５ａにおける短絡判定処理を行う。

レジスタ部６６ｄは、実施形態５の検査治具２００ｄにおけるレジスタ部２０３ｃに相当する構成部であり、処理部６５ｄによるＦＯＧ実装部５ａの短絡判定処理における各種データを格納する。レジスタ部６６ｄに記憶される各種データは、例えば、短絡判定処理における電圧閾値、中間処理データ、及び判定フラグ等を含む。なお、レジスタ部６６ｄに記憶される各種データは、数値データであっても良いし、デジタルデータ等の離散値であっても良い。

検査治具２００ａは、表示装置１００ｈの出荷検査において回路基板２ｈに接続される。検査治具２００ａは、電源部２０１を含む。

上述した構成において、ＦＯＧ実装部５ａにおける短絡判定処理を行う手順については、実施形態５に係る短絡判定処理手順及び実施形態５の変形例１に係る短絡判定処理手順と同様である。具体的には、実施形態５に係る短絡判定処理手順及び実施形態５の変形例１に係る短絡判定処理手順において、処理部２０２ｃを処理部６５ｄに読み替え、レジスタ部２０３ｃをレジスタ部６６ｄに読み替えることで、実施形態５に係る短絡判定処理手順又は実施形態５の変形例１に係る短絡判定処理手順と同様の処理手順を実現することができる。

上述した実施形態５の変形例２に係る構成において、実施形態５に係る短絡判定処理手順を実施することにより、ＦＯＧ実装部５ａの１以上の短絡検出対象接続端子５３ａ間において短絡が発生していること検知することができる。そして、レジスタ部６６ｄの判定フラグを外部から処理部６５ｄを介して読み出すことで、ＦＯＧ実装部５ａの何れかの短絡検出対象接続端子５３ａ間において短絡が発生しているか否かを識別することができる。

また、上述した実施形態５の変形例２に係る構成において、実施形態５の変形例１に係る短絡判定処理手順を実施することにより、ＦＯＧ実装部５ａにおいて短絡が発生している短絡検出対象接続端子５３ａ間を特定することができる。そして、レジスタ部６６ｄの情報を外部から処理部６５ｄを介して読み出すことで、ＦＯＧ実装部５ａにおいて短絡が発生している短絡検出対象接続端子５３ａ間を識別することができる。

本実施形態により、品質を向上することができる表示装置１００ｇ，１００ｈを提供することができる。

（実施形態６）
図２７は、実施形態６に係る表示装置の概略構成を示す模式図である。

表示装置１００ｉは、表示基板１ｂと、第１回路基板３ａと、第２回路基板４ａと、を含む。

本実施形態において、表示基板１ｂは、ガラス基板によって構成される。表示基板１ｂには、画素Ｐｉｘ（図２参照）が図中のＸ方向及びＹ方向に配列された表示部１１が設けられている。

本実施形態において、表示装置１００ｉは、表示部１１とタッチセンサ１６とが一体化された表示装置である。具体的には、表示部１１の電極や基板等の部材の一部が、タッチセンサ１６の電極や基板等に兼用される。

表示部１１は、例えば液晶表示素子を表示素子として備えた構成であっても良い。また、表示部１１は、例えば有機ＥＬ素子（有機発光ダイオード）を発光素子として備えた構成であっても良い。表示部１１の態様により本開示が限定されるものではない。

表示基板１ｂには、表示部１１の画素回路に走査信号を供給する走査信号線や、表示部１１の画素回路に映像信号を供給する映像信号線が設けられている。

また、表示基板１ｂには、表示動作の際に表示用の駆動電圧Ｖｃｏｍｄｃが供給され、タッチ検出の際にタッチ検出用の駆動信号Ｖｃｏｍが供給される電極ＣＯＭＬが設けられている。電極ＣＯＭＬは、タッチ検出の際に自己静電容量方式のタッチ検出用電極として機能する。以下、電極ＣＯＭＬを「検出電極ＣＯＭＬ」とも称する。

表示部１１の動作を制御する制御部として、画素回路に各種信号を供給する駆動回路、及び駆動回路に供給するタイミング信号等を生成するコントローラが設けられる。

例えば、表示基板１ｂ上には、表示部１１の走査信号線に走査信号を供給する走査線駆動回路等を配置することができる。

本実施形態において、第１回路基板３ａは、フレキシブル配線基板によって構成される。第１回路基板３ａ上には、ドライバＩＣ７が実装される。ドライバＩＣ７は、例えば、表示部１１の映像信号線に映像信号を供給する映像線駆動回路、及び検出電極ＣＯＭＬに表示用の駆動電圧Ｖｃｏｍｄｃ又はタッチ検出用の駆動信号Ｖｃｏｍを供給する検出電極駆動回路等が集積された半導体チップである。ドライバＩＣ７は、第１回路基板３ａにＣＯＦ実装される。

本実施形態において、第２回路基板４ａは、フレキシブル配線基板によって構成される。第２回路基板４ａには、例えば、各種の基準電位を発生する電源回路、映像信号を処理する信号処理回路及びフレームメモリ等の回路要素を配置することができる。

表示基板１ｂの端部には、第１回路基板３ａ側の各配線と接続するための端子（パッド）が設けられている。また、第１回路基板３ａの一端には、表示基板１ｂ側の各配線と接続するための端子（パッド）が設けられている。第１回路基板３ａは、表示基板１ｂにＦＯＧ実装される。これにより、表示基板１ｂ側の各配線と、これら表示基板１ｂ側の各配線に対応する第１回路基板３ａ側の各配線とがそれぞれ電気的に接続される。

第２回路基板４ａの端部には、第１回路基板３ａ側の各配線と接続するための端子（パッド）が設けられている。また、第１回路基板３ａの他端には、第２回路基板４ａ側の各配線と接続するための端子（パッド）が設けられている。第１回路基板３ａは、第２回路基板４ａにＦＯＦ実装される。これにより、第２回路基板４ａ側の各配線と、これら第２回路基板４ａ側の各配線に対応する第１回路基板３ａ側の各配線とが電気的に接続される。

なお、第１回路基板３ａ及び第２回路基板４ａは、１つのフレキシブル配線基板によって構成されても良い。この場合には、ドライバＩＣ７以外の回路要素もフレキシブル配線基板に実装されていても良いし、ドライバＩＣ７以外の回路要素が実装されていない態様であっても良い。以下、第１回路基板３ａと第２回路基板４ａとを区別する必要がない場合には、第１回路基板３ａと第２回路基板４ａとが１つのフレキシブル配線基板によって構成された回路基板２ｉとして説明する。

表示基板１ｂが、本開示における「第１基板」に対応する。また、回路基板２ｉが、本開示における「第２基板」に対応する。

図２８は、実施形態６に係る表示装置及び検査治具の概略構成を示す図である。なお、実施形態１から実施形態５と同じ構成要素には、同じ参照符号を付して、説明を省略する。図２８に示すように、回路基板２ｉには、表示装置１００ｉの出荷検査において検査治具２００ｅが接続される。

回路基板２ｉにＦＯＧ実装されたドライバＩＣ７は、検出電極駆動回路７１と、スイッチ制御部７２と、出力制御回路７３と、第１昇圧回路７４−１と、第２昇圧回路７４−２と、電圧生成部７５と、を含む。検出電極駆動回路７１が、本開示における「駆動回路」に対応する。

検出電極駆動回路７１は、タッチ検出を行う際、表示基板１ｂに設けられた複数の検出電極ＣＯＭＬに対し、それぞれ個別のタッチ検出用の駆動信号Ｖｃｏｍを生成して出力する。検出電極駆動回路７１は、ｍ列（ｍは、正の整数）の検出電極ＣＯＭＬに対応するｍ個のアンプ回路７１１，・・・，７１ｍを備えている。検出電極駆動回路７１は、検査治具２００ｅの電源部２０１から、第１正極性電源電圧ＡＶＤＤ１及び第１負極性電源電圧ＡＶＥＥ１が供給される。

出力制御回路７３は、検出電極駆動回路７１の各アンプ回路７１１，・・・，７１ｍとＦＯＧ実装部５ｂの各接続端子５３との接続と遮断とを切り換える。出力制御回路７３は、検出電極駆動回路７１の各アンプ回路７１１，・・・，７１ｍにそれぞれ対応するスイッチ７３１，・・・，７３ｍを備えている。なお、本実施形態では、出力制御回路７３を介して検出電極駆動回路７１の各アンプ回路７１１，・・・，７１ｍに接続される接続端子５３を、短絡不良の検出対象としている。以下、本実施形態において短絡不良の検出対象とする接続端子５３を、「短絡検出対象接続端子５３ｂ」と称する。

スイッチ制御部７２は、出力制御回路７３の各スイッチ及び表示基板１ｂに設けられる電圧供給回路１７の各スイッチを制御する。

第１昇圧回路７４−１は、検査治具２００ｅの電源部２０１から供給される第１正極性電源電圧ＡＶＤＤ１を昇圧して、第２正極性電圧ＡＶＤＤ２を生成する。第２正極性電圧ＡＶＤＤ２は、例えば＋１０Ｖである。

第２昇圧回路７４−２は、検査治具２００ｅの電源部２０１から供給される第１負極性電源電圧ＡＶＥＥ１を昇圧して、第２負極性電圧ＡＶＥＥ２を生成する。第２負極性電圧ＡＶＥＥ２は、例えば−１０Ｖである。

なお、第２正極性電源電圧ＡＶＤＤ２及び第２負極性電源電圧ＡＶＥＥ２の電圧により本開示が限定されるものではない。

電圧生成部７５は、第１電圧生成回路７５１と、第２電圧生成回路７５２と、を含む。電圧生成部７５には、第１昇圧回路７４−１から第２正極性電圧ＡＶＤＤ２が供給され、第２昇圧回路７４−２から第２負極性電圧ＡＶＥＥ２が供給される。

第１電圧生成回路７５１は、表示基板１ｂに供給する０Ｖ以上の正極性電圧を生成する。

第２電圧生成回路７５２は、表示基板１ｂに供給する０Ｖ以下の負極性電圧を生成する。

表示基板１ｂは、電圧供給回路１７を備えている。

電圧供給回路１７は、検出電極駆動回路７１の各アンプ回路７１１，・・・，７１ｍにそれぞれ対応するスイッチ１７１，・・・，１７ｍを備えている。電圧供給回路１７は、検出電極駆動回路７１の各アンプ回路７１１，・・・，７１ｍのうち、奇数列の検出電極ＣＯＭＬに表示用の駆動電圧Ｖｃｏｍｄｃ又はタッチ検出用の駆動信号Ｖｃｏｍを供給するアンプ回路に接続される短絡検出対象接続端子５３ｂに対して電圧生成部７５の第１電圧生成回路７５１から供給される正極性電圧を印加するスイッチ１７ｐ（ｐは、ｍ以下の正の奇数）と、偶数列の検出電極ＣＯＭＬに表示用の駆動電圧Ｖｃｏｍｄｃ又はタッチ検出用の駆動信号Ｖｃｏｍを供給するアンプ回路に接続される短絡検出対象接続端子５３ｂに対して電圧生成部７５の第２電圧生成回路７５２から供給される負極性電圧を印加するスイッチ１７ｑ（ｑは、ｍ以下の正の偶数）と、を含む。

検査治具２００ｅは、表示装置１００ｉの出荷検査において回路基板２ｉに接続される。検査治具２００ｅは、電源部２０１と、処理部２０２ｄと、レジスタ部２０３ｄと、電流検出部２０４と、を含む。

処理部２０２ｄは、表示装置１００ｉの出荷検査において、ドライバＩＣ７の制御及びＦＯＧ実装部５ｂにおける短絡判定処理を行う。本実施形態における短絡判定処理については後述する。

レジスタ部２０３ｄは、処理部２０２ｄによるＦＯＧ実装部５ｂの短絡判定処理における各種データを格納する。レジスタ部２０３ｄに記憶される各種データは、例えば、短絡判定処理における電流閾値、中間処理データ、及び判定フラグ等を含む。なお、レジスタ部２０３ｄに記憶される各種データは、数値データであっても良いし、デジタルデータ等の離散値であっても良い。

以下、上述した構成において、ＦＯＧ実装部５ｂにおける短絡判定処理を行う手順について説明する。図２９は、実施形態６に係る短絡判定処理手順の一例を示す図である。図３０は、実施形態６に係る短絡判定処理においてレジスタ部に格納される情報の一例を示す図である。

本実施形態では、判定フラグが「１」、すなわち、ＦＯＧ実装部５ｂの１以上の短絡検出対象接続端子５３ｂ間において短絡が発生している場合に、第１電位よりも高い第２電位差を印加する処理を実施することで、ＦＯＧ実装部５ｂにおける短絡検出対象接続端子５３ｂ間の短絡解消を図っている。この処理を、以下「リペア処理」と称する。

図２９に示す短絡判定処理は、あらかじめ回路基板２ｉに検査治具２００ｅが接続され、電源部２０１から第１正極性電源電圧ＡＶＤＤ１及び第１負極性電源電圧ＡＶＥＥ１が供給された状態で開始される。また、このとき、電圧供給回路１７の全スイッチが開制御され、ＦＯＧ実装部５ｂの全ての短絡検出対象接続端子５３ｂへの正極性電圧又は負極性電圧の供給が遮断されているものとする。

短絡判定処理開始指令が入力されると、処理部２０２ｄは、スイッチ制御部７２に対し、出力制御回路７３の全スイッチの開制御指令、及び電圧供給回路１７の全スイッチの閉制御指令を出力する（ステップＳ８０１）。これにより、検出電極駆動回路７１とＦＯＧ実装部５ｂの短絡検出対象接続端子５３ｂとの間の配線が遮断され、電圧生成部７５とＦＯＧ実装部５ｂの短絡検出対象接続端子５３ｂとの間の配線が接続される。図２８における検出電極駆動回路７１、電圧供給回路１７の各スイッチの状態は、ステップＳ８０１の処理を実施した状態を示している。

続いて、処理部２０２ｄは、電圧生成部７５に対し、ＦＯＧ実装部５ｂにおいて隣り合う短絡検出対象接続端子５３ｂ間の電位差が略ゼロとなるように制御する（ステップＳ８０２）。具体的には、第１電圧生成回路７５１から、例えば０Ｖの直流電圧が出力されるように制御し、第２電圧生成回路７５２から、例えば０Ｖの直流電圧が出力されるように制御する。このとき、ＦＯＧ実装部５ｂにおいて隣り合う短絡検出対象接続端子５３ｂ間の電位差は０Ｖとなる。このときのドライバＩＣ７の制御状態が、本開示における「第１制御状態」に対応する。処理部２０２ｄは、このときの電流値を第１電流値Ｉ１として電流検出部２０４から取得し、第１電流値情報としてレジスタ部２０３ｄに格納する（ステップＳ８０３）。

また、処理部２０２ｄは、電圧生成部７５に対し、ＦＯＧ実装部５ｂにおいて隣り合う短絡検出対象接続端子５３ｂ間に所定の第１電位差を印加するように制御する（ステップＳ８０４）。具体的には、第１電圧生成回路７５１から、例えば＋５Ｖの直流電圧が出力されるように制御し、第２電圧生成回路７５２から、例えば−５Ｖの直流電圧が出力されるように制御する。このとき、ＦＯＧ実装部５ｂにおいて隣り合う短絡検出対象接続端子５３ｂ間の第１電位差は１０Ｖとなる。このときのドライバＩＣ７の制御状態が、本開示における「第２制御状態」に対応する。処理部２０２ｄは、このときの電流値を第２電流値Ｉ２として電流検出部２０４から取得し、第２電流値情報としてレジスタ部２０３ｄに格納する（ステップＳ８０５）。

なお、上述したステップＳ８０２及びステップＳ８０３の処理と、ステップＳ８０４及びステップＳ８０５の処理とは、入れ換えが可能である。すなわち、ステップＳ８０４及びステップＳ８０５の処理を実施してから、ステップＳ８０２及びステップＳ８０３の処理を実施する態様であっても良い。ステップＳ８０２及びステップＳ８０３の処理と、ステップＳ８０４及びステップＳ８０５の処理との実施順により本開示が限定されるものではない。

続いて、処理部２０２ｄは、レジスタ部２０３ｄから第１電流値情報と第２電流値情報とを読み出し、第１電流値Ｉ１と第２電流値Ｉ２との差分｜Ｉ１−Ｉ２｜を電流閾値ΔＩｔｈと比較する（｜Ｉ１−Ｉ２｜＞ΔＩｔｈ）（ステップＳ８０６）。

第１電流値Ｉ１と第２電流値Ｉ２との差分｜Ｉ１−Ｉ２｜が電流閾値ΔＩｔｈよりも大きい場合（ステップＳ８０６；Ｙｅｓ）、処理部２０２ｄは、ＦＯＧ実装部５ｂの１以上の短絡検出対象接続端子５３ｂ間において短絡が発生しているものと判定してレジスタ部２０３ｄの判定フラグを「０」から「１」に書き換える（ステップＳ８０７ａ）。図３０では、ＦＯＧ実装部５ｂの１以上の短絡検出対象接続端子５３ｂ間において短絡が発生した例を示している。

第１電流値Ｉ１と第２電流値Ｉ２との差分｜Ｉ１−Ｉ２｜が電流閾値ΔＩｔｈ以下である場合（ステップＳ８０６；Ｎｏ）、処理部２０２ｄは、ＦＯＧ実装部５ｂの何れの短絡検出対象接続端子５３ｂ間においても短絡が発生していないものと判定し、当該短絡検出対象接続端子５３ｂ間におけるレジスタ部２０３ｄの判定フラグが「１」である場合には、当該判定フラグを「１」から「０」に書き換える（ステップＳ８０７ｂ）。

続いて、処理部２０２ｄは、レジスタ部２０３ｄに格納された情報を参照し、判定フラグが「０」、すなわち、ＦＯＧ実装部５ｂの１以上の短絡検出対象接続端子５３ｂ間において短絡が発生していないか否かを判定する（ステップＳ８０８）。

ＦＯＧ実装部５ｂの１以上の短絡検出対象接続端子５３ｂ間において短絡が発生していない場合には（ステップＳ８０８；Ｙｅｓ）、実施形態６に係る短絡判定処理を終了する。

ＦＯＧ実装部５ｂの１以上の短絡検出対象接続端子５３ｂ間において短絡が発生している場合には（ステップＳ８０８；Ｎｏ）、処理部２０２ｄは、リペア済みフラグが「０」であるか否かを判定する（ステップＳ８０９）。図３０では、リペア済みフラグが「０」である例を示している。

リペア済みフラグが「１」である場合（ステップＳ８０９；Ｎｏ）、実施形態６に係る短絡判定処理を終了する。

リペア済みフラグが「０」である場合（ステップＳ８０９；Ｙｅｓ）、処理部２０２ｄは、電圧生成部７５に対し、ＦＯＧ実装部５ｂにおいて隣り合う短絡検出対象接続端子５３ｂ間に第１電位差よりも大きい第２電位差を印加するように制御する（ステップＳ８１０）。具体的には、第１電圧生成回路７５１から、例えば＋８Ｖの直流電圧が出力されるように制御し、第２電圧生成回路７５２から、例えば−８Ｖの直流電圧が出力されるように制御する。このとき、ＦＯＧ実装部５ｂにおいて隣り合う短絡検出対象接続端子５３ｂ間の第２電位差は１６Ｖとなる。

処理部２０２ｄは、所定時間経過した後、リペア済みフラグを「０」から「１」に書き換え（ステップＳ８１１）、ステップＳ８０２に戻り、ステップＳ８０９までの処理を再度実施する。

上述した実施形態６に係る構成において、実施形態６に係る短絡判定処理手順を実施することにより、ＦＯＧ実装部５ｂの１以上の短絡検出対象接続端子５３ｂ間において短絡が発生していることを検知することができる。そして、レジスタ部２０３ｄの判定フラグを外部から処理部２０２ｄを介して読み出すことで、ＦＯＧ実装部５ｂの何れかの短絡検出対象接続端子５３ｂ間において短絡が発生しているか否かを識別することができる。

また、上述した実施形態６に係る短絡判定処理では、ＦＯＧ実装部５ｂの１以上の短絡検出対象接続端子５３ｂ間において短絡が発生している場合にリペア処理を実施する。これにより、短絡判定処理におけるＦＯＧ実装部５ｂの短絡不良を低減することができる。また、レジスタ部２０３ｄの情報を外部から処理部２０２ｄを介して読み出すことで、リペア処理の履歴を参照することができる。

また、検出電極駆動回路７１の各アンプ回路７１１，・・・，７１ｍの動作を停止させることができるので、第１電流値Ｉ１及び第２電流値Ｉ２に含まれる定常的な回路電流を小さくすることができ、短絡判定を行う際の閾値判定の精度が向上する。

なお、本実施形態では、ステップＳ８０２からステップＳ８０９までの処理を再実行しても、短絡が発生している場合には（ステップＳ８０８；Ｎｏ）、ステップＳ８０９においてリペア済みフラグが「１」と判定され（ステップＳ８０９；Ｎｏ）、実施形態６に係る短絡判定処理を終了するようにしている。これにより、リペア処理（ステップＳ８１０）を行っても短絡が解消しない個体を排除することができるが、これに限らない。例えば、リペア済みフラグを設けず、短絡検出対象接続端子５３ｂ間の短絡が解消するまでリペア処理を繰り返し実施する態様であっても良いし、複数回リペア処理を行っても短絡検出対象接続端子５３ｂ間の短絡が解消しない場合に、短絡判定処理を終了する態様であっても良い。

（実施形態６の変形例）
図３１は、実施形態６の変形例に係る表示装置及び検査治具の概略構成を示す図である。なお、実施形態６と同じ構成要素には、同じ参照符号を付して、説明を省略する。

図３１に示すように、回路基板２ｊには、表示装置１００ｊの出荷検査において検査治具２００ａが接続される。

回路基板２ｊにＦＯＧ実装されたドライバＩＣ７ａは、検出電極駆動回路７１と、スイッチ制御部７２と、出力制御回路７３と、処理部６５ｅと、レジスタ部６６ｅと、電流検出部６７と、第１昇圧回路７４−１と、第２昇圧回路７４−２と、電圧生成部７５と、を含む。

処理部６５ｅは、実施形態６の検査治具２００ｅにおける処理部２０２ｄに相当する構成部であり、表示装置１００ｊの出荷検査において、ドライバＩＣ７ａの制御及びＦＯＧ実装部５ｂにおける短絡判定処理を行う。

レジスタ部６６ｅは、実施形態６の検査治具２００ｅにおけるレジスタ部２０３ｄに相当する構成部であり、処理部６５ｅによるＦＯＧ実装部５ｂの短絡判定処理における各種データを格納する。レジスタ部６６ｅに記憶される各種データは、例えば、短絡判定処理における電流閾値、中間処理データ、及び判定フラグ等を含む。なお、レジスタ部６６ｅに記憶される各種データは、数値データであっても良いし、デジタルデータ等の離散値であっても良い。

検査治具２００ａは、表示装置１００ｊの出荷検査において回路基板２ｊに接続される。検査治具２００ａは、電源部２０１を含む。

上述した構成において、ＦＯＧ実装部５ｂにおける短絡判定処理を行う手順については、実施形態６に係る短絡判定処理手順と同様である。具体的には、実施形態６に係る短絡判定処理手順において、処理部２０２ｄを処理部６５ｅに読み替え、レジスタ部２０３ｄをレジスタ部６６ｅに読み替え、電流検出部２０４を電流検出部６７に読み替えることで、実施形態６に係る短絡判定処理手順と同様の処理手順を実現することができる。

上述した実施形態６の変形例に係る構成において、実施形態６に係る短絡判定処理手順を実施することにより、ＦＯＧ実装部５ｂの１以上の短絡検出対象接続端子５３ｂ間において短絡が発生していること検知することができる。そして、レジスタ部６６ｅの判定フラグを外部から処理部６５ｅを介して読み出すことで、ＦＯＧ実装部５ｂの何れかの短絡検出対象接続端子５３ｂ間において短絡が発生しているか否かを識別することができる。

また、検出電極駆動回路７１の各アンプ回路７１１，・・・，７１ｍの動作を停止させることができるので、第１電流値Ｉ１及び第２電流値Ｉ２に含まれる定常的な回路電流を小さくすることができ、短絡判定を行う際の閾値判定の精度が向上する。

本実施形態により、品質を向上することができる表示装置１００ｉ，１００ｊを提供することができる。

上述した実施形態は、各構成要素を適宜組み合わせることが可能である。また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。

１，１ａ，１ｂ 表示基板（第１基板）
２，２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ，２ｉ，２ｊ 回路基板（第２基板）
３，３ａ 第１回路基板
４，４ａ 第２回路基板
５，５ａ，５ｂ ＦＯＧ実装部
６，６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，６ｇ，６ｈ ドライバＩＣ
７，７ａ ドライバＩＣ
１１ 表示部
１２Ｒ，１２Ｇ，１２Ｂ カラーフィルタ
１３ａ 液晶素子
１３ｂ 保持容量
１４ 信号選択回路
１５ 電圧供給回路
１５ａ 電圧読み出し回路
１６ タッチセンサ
１７ 電圧供給回路
５１ 第１配線
５２ 第２配線
５３ 接続端子
５３ａ，５３ｂ 短絡検出対象接続端子（接続端子）
５４ 異物
６１ 映像線駆動回路
６２，６２ａ，６２ｂ，６２ｃ スイッチ制御部
６３ 出力制御回路
６４ 電圧印加回路
６５，６５ａ，６５ｂ，６５ｃ，６５ｄ，６５ｅ 処理部
６６，６６ａ，６６ｂ，６６ｃ，６６ｄ，６６ｅ レジスタ部
６７ 電流検出部
６８−１ 第１昇圧回路
６８−２ 第２昇圧回路
６９ 電圧切換回路
７０ 電圧生成部
７１ 検出電極駆動回路
７２ スイッチ制御部
７３ 出力制御回路
７４−１ 第１昇圧回路
７４−２ 第２昇圧回路
７５ 電圧生成部
１００，１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ，１００ｇ，１００ｈ，１００ｉ，１００ｊ 表示装置
２００，２００ａ，２００ｂ，２００ｃ，２００ｄ，２００ｅ 検査治具
２０１ 電源部
２０２，２０２ａ，２０２ｂ，２０２ｃ，２０２ｄ 処理部
２０３，２０３ａ，２０３ｂ，２０３ｃ，２０３ｄ レジスタ部
２０４ 電流検出部
６１１，・・・，６１ｎ アンプ回路
６４１，・・・，６４ｎ，６４ｐ，６４ｑ スイッチ
７０１ 第１電圧生成回路
７０２ 第２電圧生成回路
７１１，・・・，７１ｍ アンプ回路
７５１ 第１電圧生成回路
７５２ 第２電圧生成回路
ＡＶＤＤ１ 第１正極性電源電圧
ＡＶＤＤ２ 第２正極性電源電圧
ＡＶＥＥ１ 第１負極性電源電圧
ＡＶＥＥ２ 第２負極性電源電圧
ＧＣＬ 走査信号線
Ｐｉｘ 画素
ＳＧＬ 映像信号線
ＳＰｉｘ 副画素
Ｔｒ スイッチング素子
Ｖｐｉｘ 画素信号
Ｖｓｉｇ 画像信号

Claims (16)

1. 複数の画素が第１方向及び前記第１方向とは異なる第２方向に並ぶ表示部が設けられた第１基板と、
   前記表示部を駆動する駆動回路が集積されたドライバＩＣと、
   前記ドライバＩＣが設けられた第２基板と、
   前記表示部と前記ドライバＩＣとの間に設けられ、前記第１基板に配置された信号選択回路と、
   前記第１基板に配線され、一端が前記信号選択回路に電気的に接続される複数の第１配線と、
   前記第２基板に配線され、一端が前記ドライバＩＣに電気的に接続される複数の第２配線と、
   前記第１配線の他端と前記第２配線の他端とが電気的に接続された複数の接続端子と、
   を有し、
   前記ドライバＩＣが取り得る制御状態として、
   前記信号選択回路が開制御され、隣り合う前記接続端子間に電位差が印加されない第１制御状態と、
   前記信号選択回路が開制御され、隣り合う前記接続端子間に電位差が印加される第２制御状態と、
   を含む
   表示装置。
2. 前記ドライバＩＣは、
   前記第１制御状態において、前記駆動回路から隣り合う前記接続端子の双方に同電圧を供給し、
   前記第２制御状態において、前記駆動回路から隣り合う前記接続端子に異なる電圧を供給する
   請求項１に記載の表示装置。
3. 前記ドライバＩＣは、
   前記第１制御状態において、前記ドライバＩＣに流れる第１電流値を取得し、前記第２制御状態において、前記ドライバＩＣに流れる第２電流値を取得し、前記第１電流値と前記第２電流値との差分に基づき、隣り合う前記接続端子間の短絡を検出する処理部を備える
   請求項２に記載の表示装置。
4. 前記ドライバＩＣは、
   前記駆動回路と前記接続端子との間に設けられた出力制御回路と、
   隣り合う前記接続端子に所定の電位差を印加する電圧供給回路と、
   を備え、
   前記出力制御回路は、前記第１制御状態及び前記第２制御状態において開制御され、
   前記電圧供給回路は、前記第２制御状態において閉制御される
   請求項１に記載の表示装置。
5. 前記第１基板に設けられ、隣り合う前記接続端子に所定の電位差を印加する電圧供給回路をさらに有し、
   前記ドライバＩＣは、
   前記駆動回路と前記接続端子との間に設けられた出力制御回路を備え、
   前記出力制御回路は、前記第１制御状態及び前記第２制御状態において開制御され、
   前記電圧供給回路は、前記第２制御状態において閉制御される
   請求項１に記載の表示装置。
6. 前記ドライバＩＣは、
   前記第１制御状態において、前記ドライバＩＣに流れる第１電流値を取得し、前記第２制御状態において、前記ドライバＩＣに流れる第２電流値を取得し、前記第１電流値と前記第２電流値との差分に基づき、隣り合う前記接続端子間の短絡を検出する処理部を備える
   請求項４又は請求項５に記載の表示装置。
7. 前記ドライバＩＣは、
   隣り合う前記接続端子間の短絡を検出した場合に、隣り合う前記接続端子に印加する電位差が大きくなるように昇圧する
   請求項６に記載の表示装置。
8. 前記第１基板に設けられ、隣り合う前記接続端子の電圧値を検出するための電圧読み出し回路をさらに有し、
   前記ドライバＩＣは、
   前記第１制御状態において、前記駆動回路から隣り合う前記接続端子の双方に同電圧を供給し、
   前記第２制御状態において、前記駆動回路から隣り合う前記接続端子に異なる電圧を供給する
   請求項１に記載の表示装置。
9. 前記ドライバＩＣは、
   前記第２制御状態において、前記電圧読み出し回路を介して、隣り合う前記接続端子の一方の第１電圧値と、隣り合う前記接続端子の他方の第２電圧値とを検出し、前記第１電圧値と前記第２電圧値との差分に基づき、隣り合う前記接続端子間の短絡検出処理を行う処理部を備える
   請求項８に記載の表示装置。
10. 前記ドライバＩＣは、前記第２基板にＣＯＦ実装されている
    請求項１から請求項９の何れか一項に記載の表示装置。
11. 前記第２基板が前記第１基板にＦＯＧ実装され、複数の前記接続端子が並ぶ接続端子群が構成されている
    請求項１から請求項１０の何れか一項に記載の表示装置。
12. 複数の画素が第１方向及び前記第１方向とは異なる第２方向に並ぶ表示部が設けられた第１基板と、
    前記表示部を駆動する駆動回路が集積されたドライバＩＣと、
    前記ドライバＩＣが設けられた第２基板と、
    前記表示部と前記ドライバＩＣとの間に設けられ、前記第１基板に配置された信号選択回路と、
    前記第１基板に配線され、一端が前記信号選択回路に電気的に接続される複数の第１配線と、
    前記第２基板に配線され、一端が前記ドライバＩＣに電気的に接続される複数の第２配線と、
    前記第１配線の他端と前記第２配線の他端とが電気的に接続された複数の接続端子と、
    を有する表示装置の検査方法において、
    前記接続端子と前記表示部との間を遮断する第１ステップと、
    隣り合う前記接続端子間に電位差が印加されていない状態で、前記ドライバＩＣに流れる第１電流値を取得する第２ステップと、
    隣り合う前記接続端子間に電位差が印加されている状態で、前記ドライバＩＣに流れる第２電流値を取得する第３ステップと、
    前記第１電流値と前記第２電流値との差分を所定の電流閾値と比較する第４ステップと、
    前記差分が前記電流閾値よりも大きい場合に、隣り合う前記接続端子間において短絡が発生しているものとして判定する第５ステップと、
    を有する
    表示装置の検査方法。
13. 前記第２ステップにおいて、前記駆動回路から隣り合う前記接続端子の双方に同電圧を供給し、
    前記第３ステップにおいて、前記駆動回路から隣り合う前記接続端子に異なる電圧を供給する
    請求項１２に記載の表示装置の検査方法。
14. 前記第１ステップにおいて、前記駆動回路と前記接続端子との間を遮断し、
    前記第３ステップにおいて、隣り合う前記接続端子に所定の電位差を印加する
    請求項１２に記載の表示装置の検査方法。
15. 前記第５ステップにおいて、隣り合う前記接続端子間において短絡が発生しているものとして判定した場合に、隣り合う前記接続端子に印加する電位差が大きくなるように昇圧する
    請求項１４に記載の表示装置の検査方法。
16. 複数の画素が第１方向及び前記第１方向とは異なる第２方向に並ぶ表示部が設けられた第１基板と、
    前記表示部を駆動する駆動回路が集積されたドライバＩＣと、
    前記ドライバＩＣが設けられた第２基板と、
    前記表示部と前記ドライバＩＣとの間に設けられ、前記第１基板に配置された信号選択回路と、
    前記第１基板に配線され、一端が前記信号選択回路に電気的に接続される複数の第１配線と、
    前記第２基板に配線され、一端が前記ドライバＩＣに電気的に接続される複数の第２配線と、
    前記第１配線の他端と前記第２配線の他端とが電気的に接続された複数の接続端子と、
    を有する表示装置の検査方法において、
    前記接続端子と前記表示部との間を遮断する第１ステップと、
    前記駆動回路から隣り合う前記接続端子に異なる電圧を供給する第２ステップと、
    隣り合う前記接続端子の一方の第１電圧値と、隣り合う前記接続端子の他方の第２電圧値とを検出する第３ステップと、
    前記第１電圧値と前記第２電圧値との差分を所定の電圧閾値と比較する第４ステップと、
    前記差分が前記電圧閾値よりも大きい場合に、隣り合う前記接続端子間において短絡が発生しているものとして判定する第５ステップと、
    を有する
    表示装置の検査方法。

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