JP2016114680A - アレイ基板およびそれを用いた表示装置 - Google Patents

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Abstract

【課題】表示装置を構成するアレイ基板において、表示領域内で配線と画素電極とが重畳しない場合には、薄膜トランジスタ上にあって画素電極の下層にある絶縁膜がもしも形成されなかった場合、絶縁膜が未形成であることを電気的に検出できる様にする。【解決手段】表示領域内の画素電極はソース配線と上面視で重畳しないが、表示画素領域を取り囲むダミー画素領域内のダミー画素電極はその両側にあるソース配線と重畳させる。【選択図】図３

Description

この特許は、アレイ基板および表示装置に関し、特に薄膜トランジスタと画素電極とを有するアレイ基板と、それを用いた表示装置に関するものである。
近年、表示装置はさまざまな機器において、観察者への情報表示手段として使用されている。現在は、従来の主流であったブラウン管に代わって、液晶、プラズマ、エレクトロルミネッセンス（EL：Electro Luminescence）、FED（Field Emission Display）等を利用した新しい薄型表示装置が登場している。特に、液晶表示装置は、小型から大型の機種まで製造でき、現在の代表的な薄型表示装置となっている。
このような薄型表示装置には、複数の画素がマトリクス状に配置された表示領域が構成されている。表示領域内には複数の走査線と信号線とが設けられており、互いに交差することによって画素を区切っている。各画素には走査線や信号線と接続する電極を有するスイッチング素子とそのスイッチング素子に接続する画素電極とが設けられている。信号線から入力される電圧はスイッチング素子を介して画素電極に印加され、さらに液晶やエレクトロルミネッセンス材のような電気光学媒体に印加されて表示に寄与する。なお、スイッチング素子としては薄膜トランジスタ（ＴＦＴ）を用いることが多い。
ところで、上記のＴＦＴを形成する際には、製造工程中の静電気等により表示領域内の画素や配線が損傷したり、絶縁膜の絶縁破壊を引き起こしたりという不具合が生じることがある。そして、表示領域の画素を絶縁破壊から保護する目的で、表示領域の外側にダミー画素を設けるのが一般的である（たとえば特許文献1を参照）。
液晶表示装置に用いる薄膜トランジスタとしては、逆スタガ型でバックチャネルエッチングを行うタイプが一般的である。さらにはＴＦＴと画素電極とを絶縁膜を介して別々に形成して、絶縁膜に開口するコンタクトホールを介してＴＦＴと画素電極とを接続するアレイ構造が多用されている。このような構造を製造するには、形成したＴＦＴを覆うように絶縁膜を成膜し、ＴＦＴ上の絶縁膜にコンタクトホールを形成した後に、その絶縁膜上に画素電極を形成して、コンタクトホールを介してＴＦＴと画素電極を接続させるという製法をとることが多い。（特許文献２）
特開平３−４５９３４号公報 特開平１０−２６８３５３号公報
画素に設けられたＴＦＴ上に絶縁膜を形成する主な目的は、ＴＦＴを液晶から保護し、さらにはＴＦＴから液晶への不要な電界が印加されるのを遮断することにある。もし、ＴＦＴ上に所定の絶縁膜が形成されないトラブルが生じた場合、ＴＦＴから液晶へ直接電圧が印加されることになる。この印加が長時間続いた場合、液晶の帯電や変質を引き起こし、最終的には表示不良を引き起こす。しかし、表示不良に至るまでには長時間の電圧印加が必要であり、点灯直後は明確な表示異常が発生しないため、製造中の検査時には発見されにくいという問題があった。
また、絶縁膜が形成されない場合、絶縁膜上に形成する画素電極とＴＦＴとの短絡が懸念されるが、画素電極とＴＦＴのドレイン電極とはもともとコンタクトホールを介して接続するものであるため、画素電極がドレイン電極とのみ上面視で重畳しているのであれば、両者の間に絶縁膜が形成されなかったとしても問題は生じない。
一方で、絶縁膜の下層の信号線と上面視で重畳するように画素電極を形成した場合において当該絶縁膜が形成されない場合には、信号線の電位が画素電極に直接印加されるため、表示不良としてすぐ異常が発見されうる。しかし、画素電極をそのように形成した場合には、画素電極と信号線との間に容量が生じるため、画面サイズの大型化に伴う画素数の増大に信号電圧の供給が遅延し追従できなくなるという問題がある。
そのため、信号線と画素電極とは重畳しないように形成することが多く、その場合においては前述の通り、絶縁膜が形成されなくても表示不良の異常がすぐ発見されないという問題が残る。すなわち、表示不良に至るまでには長時間の電圧印加が必要であるため、検査に過大な期間を要するという問題があった。また、電圧印加に必要な時間はアレイ基板によって大きくばらつくため、そのまま出荷されてしまう可能性もあった。
この発明は上記のような問題点を解消するためになされたもので、ＴＦＴ上に絶縁膜が形成されていない場合でも検査で検出できるアレイ基板およびそれを用いた表示装置を提供することを目的とする。
本発明に係るアレイ基板は、基板上に、ゲート配線と、前記ゲート配線とゲート絶縁膜を介して交差して形成されるソース配線と、前記ソース配線を覆うパッシベーション膜と、前記パッシベーション膜上に形成される画素電極とを有するアレイ基板であって、前記ゲート配線と前記ソース配線とが交差する近傍にスイッチング素子を有する領域である表示領域内において、前記スイッチング素子が有するドレイン電極と前記画素電極とは前記パッシベーション膜に開口するコンタクトホールを介して互いに電気的に接続されており、前記画素電極と前記ソース配線とは上面視で重畳する領域を有しておらず、前記表示領域の外側に位置するダミー画素領域において、ダミー画素電極と前記ダミー画素電極に隣接する両方のソース配線とは、互いに上面視で重畳する領域を有することを特徴とするアレイ基板である。
表示領域内で信号線と画素電極とが重畳しないアレイ基板において、ＴＦＴ上の絶縁膜が形成されなかった場合、アレイ検査時に当該絶縁膜の未形成を検出することができる。
実施の形態１による表示装置の一構成例を示した図 実施の形態１による画素の一構成例を示した図 実施の形態１によるダミー画素の一構成例を示した図 実施の形態１による表示装置の一構成例を示した図 実施の形態２によるダミー画素の一構成例を示した図 実施の形態３によるダミー画素の一構成例を示した図 実施の形態５による表示装置の一構成例を示した図
実施の形態１．
本実施の形態１に係る表示装置に用いられるアレイ基板の平面図を図1に示す。ガラス等からなる絶縁性基板１００上に、図面上で垂直方向に延びる複数のソース線ＳＬと図面上で水平方向に延びる複数のゲート線ＧＬとが互いに垂直に交差するように形成されている。そして、これらソース線ＳＬとゲート線ＧＬとが互いに交差することにより区切られる各領域に画素電極ＰＸが形成されている。図１においては簡略化のために画素電極ＰＸを６個しか描いていないが、実際にはゲート線ＧＬ方向にｍ個、ソース線ＳＬ方向にｎ個の計ｍ×ｎ個の画素電極ＰＸがマトリクス状に配置されることとなる。
また、図１では図示しないが、ゲート線ＧＬとソース線ＳＬとの交点付近には薄膜トランジスタ（ＴＦＴ）等のスイッチング素子が形成されている。詳しくは後述するが、各ＴＦＴは各画素電極ＰＸと接続する。そして、ＴＦＴがゲート線ＧＬから走査信号を受け取ることによりオン状態となっている間に、対応するソース線ＳＬからのデータ信号を画素電極ＰＸに伝搬するスイッチング機能を有する。また、ゲート線ＧＬはゲート駆動回路１０３と接続し、ソース線ＳＬはソース駆動回路１０４と接続する。
図１において点線で囲まれた領域は表示領域１０１であり、前述の通り、画素電極ＰＸがマトリクス状に配置されている。一方、実線で囲まれた領域は画素領域１０２であり、領域内には画素電極ＰＸだけでなくダミー画素電極ＤＰＸも配置されている。
ここで、画素電極ＰＸとダミー画素電極ＤＰＸとの関係について説明する。上記のＴＦＴを形成する際には、製造工程中に生じる静電気がアレイ基板に流入することにより表示領域１０１内の画素電極ＰＸや配線ＳＬ、ＧＬが損傷したり、後述する絶縁膜の絶縁破壊が生じたり、という不具合が生じることがある。
そこで、表示領域１０１内の画素電極ＰＸ等を上述の破壊から保護する目的で、表示領域１０１の外側にダミー画素電極ＤＰＸを配置する領域を設けることが一般的に行われている。
ここで、表示領域１０１内の画素電極ＰＸは表示装置の表示に寄与するが、このダミー画素電極ＤＰＸは表示装置の表示に寄与しないように遮光されているという違いがある。図１において、画素領域１０２は、画素電極ＰＸとダミー画素電極ＤＰＸとがマトリクス状に配置された領域に相当するが、画素領域１０２内であって表示領域１０１よりも外の領域（今後、ダミー画素と呼ぶことがある）にはダミー画素電極ＤＰＸしか配置されていないことになる。
図１において、複数のゲート線ＧＬが並置される方向にＧ０、Ｇ１、・・・、Ｇｍ、Ｇｍ＋１という番号が振られているが、Ｇ０行目のゲート線ＧＬとＧ１行目のゲート線ＧＬとの間に配置されているのはダミー画素電極ＤＰＸであり、各ダミー画素電極ＤＰＸはＧ０行目のゲート線ＧＬと接続している。同様に、Ｇｍ＋１行目のゲート線ＧＬの外側に配置されているのもダミー画素電極ＤＰＸであり、これらのダミー画素電極ＤＰＸの各々はＧｍ＋１行目のゲート線ＧＬと接続している。
また、複数のソース線ＳＬが並置される方向にＳ０、Ｓ１、・・・、Ｓｎ、Ｓｎ＋１という番号が振られているが、Ｓ０列目のソース線ＳＬの外側に配置されているのもダミー画素電極ＤＰＸであり、各ダミー画素電極ＤＰＸはＳ０列目のソース線ＳＬと接続している。同様に、Ｓｎ列目のソース線ＳＬとＳｎ＋１列目のソース線ＳＬとの間に配置されているのもダミー画素電極ＤＰＸであり、各ダミー画素電極ＤＰＸはＳｎ＋１列目のソース線ＳＬと接続している。
さらに、前述のＧ０行目やＧｍ＋１行目以外のゲート線ＧＬについては、Ｓ０列目やＳｎ＋１列目のソース線ＳＬと接続するダミー画素電極ＤＰＸと接続するが、Ｓ１列目〜Ｓｎ列目のソース線ＳＬと接続する画素電極ＰＸとも接続することになる。Ｓ０列目やＳｎ＋１列目以外のソース線ＳＬについても同様である。
ここで、Ｇｉ行目のゲート線ＧＬとＳｊ列目のソース線ＳＬと接続する画素電極またはダミー画素電極を特定するために、ＧｉＳjと呼ぶことにすると、前述により図１におけるダミー画素電極ＤＰＸは、Ｇ０Ｓ０〜Ｇ０Ｓｎ＋１、Ｇｍ＋１Ｓ０〜Ｇｍ＋１Ｓｎ＋１、Ｇ０Ｓ０〜Ｇｍ＋１Ｓ０、Ｇ０Ｓｎ＋１〜Ｇｍ＋１Ｓｎ＋１となる。すなわち、図１において、ダミー画素電極ＤＰＸは画素領域１０２の最も外側を囲むように配置されている。
次に、画素電極ＰＸとダミー画素電極ＤＰＸとの形状の相違についてさらに詳しく説明する。まず、画素電極ＰＸについて説明を行う。図２（ａ）は、表示領域１０１内の画素電極ＰＸとその近辺の平面図を示しており、図２（ｂ）は図２（ａ）中のＡ−Ａ線で示された箇所の断面図である。
図２（ａ）（ｂ）において、ガラス基板ＳＵＢ上にゲート電極・ゲート配線ＧＬとが形成されて、該ゲート電極・ゲート配線ＧＬを覆うようにしてゲート絶縁膜ＧＩが形成されている。ゲート絶縁膜ＧＩ上にはシリコン等の半導体膜ＳＣが形成されている。なお、半導体膜は非晶質膜でも結晶膜でもよいし、シリコン以外にはIn-Ga-Zn-O等の酸化物半導体を用いて形成してもよい。
半導体膜ＳＣ上にはオーミックコンタクト膜ＯＣを介してソース電極Ｓとドレイン電極Ｄとが半導体膜ＳＣ上で対向するように形成されている。ソース電極Ｓはソース線ＳＬと一体形成されるか、あるいは、電気的に接続している。ガラス基板ＳＵＢ上に形成されたこれらの要素からなる薄膜トランジスタＴＦＴを覆うようにして保護絶縁膜ＰＳＶが形成されている。保護絶縁膜ＰＳＶ上に画素電極ＰＸが形成されている。
画素電極ＰＸは、保護絶縁膜ＰＳＶに開口するコンタクトホールＣＨを介して薄膜トランジスタＴＦＴのドレイン電極Ｄと電気的に接続している。一方で、画素電極ＰＸとソース配線ＳＬとは上面視で重畳していない。これは前述の通り、画素電極ＰＸとソース配線ＳＬとを重ねることにより生じるソース配線ＳＬの容量の増大やソース信号の遅延が表示に悪影響を及ぼすことを防ぐためである。
図２における構成において保護絶縁膜ＰＳＶが形成されないトラブルが生じた場合であっても、画素電極ＰＸと薄膜トランジスタＴＦＴ間はドレイン電極Ｄを介した接続が行われる一方で、画素電極ＰＸはソース配線ＳＬと短絡することがない。したがって、短期的な表示検査を行ったとしても、保護膜ＰＳＶの未形成を検出することは困難である。
次に、ダミー画素電極ＤＰＸ近辺の構成について図３を用いて説明する。図３（ａ）は、表示領域１０１よりも外側に形成されるダミー画素電極ＤＰＸとその近辺の平面図を示しており、図３（ｂ）は図３（ａ）中のＢ−Ｂ線で示された箇所の断面図である。
平面図である図３（ａ）と断面図である図３（ｂ）とは、前述の図２（ａ）、図２（ｂ）と対応している。前述の図２との相違点は、ダミー画素電極ＤＰＸが画素電極ＰＸよりも大きな形状となるように形成されることによりソース配線ＳＬと重畳する領域ＯＬを有している点である。すなわち、ダミー画素電極ＤＰＸは保護絶縁膜ＰＳＶを介してダミー画素電極ＤＰＸの各端部にて１本のソース配線ＳＬと上面視で重畳する。いいかえれば、ダミー画素電極ＤＰＸはその両端部において隣接する２本のソース配線ＳＬと上面視で重畳する領域ＯＬを各々有している。なお、ここで端部とは、ダミー画素電極ＤＰＸとソース配線ＳＬとが向かい合う側におけるダミー画素電極ＤＰＸのパターン端部を指す。図３においては、ソース配線ＳＬと向かい合う側におけるダミー画素電極ＤＰＸの辺に相当する。
図３における構成において保護絶縁膜ＰＳＶが形成されないトラブルが生じた場合、ダミー画素電極ＤＰＸと薄膜トランジスタとの間はドレイン電極Ｄを介した接続が行われる一方で、ダミー画素電極ＤＰＸは前記の重畳する領域ＯＬにおいてソース配線ＳＬと短絡する。したがって、隣接するソース配線ＳＬはダミー画素電極ＤＰＸを介して互いに電気的に接続されることになる。そのため、たとえば製造工程中の検査工程において、ソース配線ＳＬ同士の短絡欠陥（ＳＳショート）として検出することができる。
なお、ダミー画素電極ＤＰＸとソース配線ＳＬとが重畳した場合においても、画素電極ＰＸで説明したように、ソース配線容量の増大に伴う信号遅延の問題は生じるが、重畳する箇所がダミー画素だけであれば、表示への影響はほとんど無視できるほど小さい。 また、図３においてはダミー画素電極ＤＰＸの両辺すべてがソース線ＳＬと重畳しているが、ダミー画素電極ＤＰＸの両端において一部のみソース線ＳＬと重畳させてもよい。この場合、信号遅延はより改善される。
さらに、図３においては、ダミー画素電極ＤＰＸと画素電極ＰＸとの違いをわかりやすく説明するために、薄膜トランジスタの記載を省略したが、薄膜トランジスタを設けてもよい。具体的には、ダミー画素電極ＤＰＸ近辺、あるいはソース線ＳＬとゲート配線ＧＬとの交差部近辺に、図２と同様に薄膜トランジスタが形成されていてもよい。しかし、ダミー画素電極ＤＰＸに薄膜トランジスタがなくても、ダミー画素電極ＤＰＸの両端部がソース線ＳＬと重畳している限り、本実施の形態１の効果を奏することは言うまでも無い。
このように、本実施の形態１に係るアレイ基板においては、ソース配線容量による表示への悪影響を最小限に抑制しつつ、保護絶縁膜の未形成を通常の検査で検出することができるという効果を奏する。
実施の形態２．
実施の形態２の説明を行う前に、図４にダミー画素電極ＤＰＸと画素電極ＰＸの平面図を示す。これは、図１において示されるＧ０Ｓｎ、Ｇ０Ｓｎ＋１、Ｇ１Ｓｎ、Ｇ１Ｓｎ＋１の４個の画素に対応した個所の平面図である。具体的には、ダミー画素電極ＤＰＸ１がＧ０Ｓｎと対応し、ダミー画素電極ＤＰＸ２がＧ０Ｓｎ＋１と対応し、ダミー画素電極ＤＰＸ３がＧ１Ｓｎ＋１と対応する。さらに、画素電極ＰＸはＧ１Ｓｎと対応する。また、図３で説明したように、図４においてもダミー画素電極ＤＰＸ１、ＤＰＸ２、ＤＰＸ３は、隣接する２本のソース配線ＳＬと重畳する領域ＯＬを有している。さらに、画素電極ＰＸはソース配線ＳＬと重畳する領域を有していない。
図４においては、ダミー画素電極ＤＰＸ１やＤＰＸ２が隣接する２本のソース配線ＳＬと重畳する領域ＯＬを有しているため、ダミー画素電極間の距離Ｗ１は、画素電極ＰＸと隣接する画素電極ＰＸとの間の距離Ｗ２に比べて狭くなっている。また、ダミー画素電極ＤＰＸ３が隣接する２本のソース配線ＳＬと重畳する領域ＯＬを有しているため、ダミー画素電極ＤＰＸ３と隣接する画素電極ＰＸとの間の距離Ｗ３は、画素電極ＰＸと隣接する画素電極ＰＸとの間の距離Ｗ２に比べて狭くなっている。そのため、パターン欠陥等が生じることによりソース線ＳＬ上でダミー画素電極同士あるいはダミー画素電極ＤＰＸ３と画素電極ＰＸとが短絡（ショート）する可能性は、表示領域１０１内の画素電極ＰＸ間がソース線ＳＬ上で短絡する可能性よりも高くなる。
このような短絡が生じた場合、ダミー画素電極同士がショートした場合は、ショート箇所の下にあるソース配線ＳＬの容量が大きくなり、信号遅延の問題が生じる。また、ダミー画素電極ＤＰＸと画素電極ＰＸとのショートの場合は、ショートした画素電極ＰＸは点欠陥となり表示欠陥を引き起こすため、製造の歩留が低下して製造コストが増大するという問題があった。
ここで、図５に実施の形態２に係るダミー画素電極と画素電極との一構成例を示す。本実施の形態２では、ダミー画素電極ＤＰＸとソース配線ＳＬとが重畳している領域が画素長Ｌ１ではなく、その一部Ｌ２であることを特徴としている。
前述の通り、ダミー画素電極と画素電極間の距離がＷ３しかない領域においては画素電極同士のショートが生じやすく、距離がＷ３である領域が長ければ長いほどショートの可能性も高くなる。図３においては、距離がＷ３である領域は、ソース配線と平行な方向におけるダミー画素電極の長さであるところの画素長すべてにわたって形成されていた。言い換えれば、ダミー画素電極と画素電極間の距離はどの位置においてもＷ３であった。そのため、ダミー画素電極と画素電極間がソース配線上においてショートする可能性が生じていた。
しかし、本実施の形態２においては、ダミー画素電極と画素電極間の距離がＷ３である領域は図５で示すＬ２の範囲にしか形成されない。言い換えれば、ダミー画素電極ＤＰＸとソース配線ＳＬとが重畳する領域は、前記ダミー画素電極の画素長よりも短い。一方、Ｌ２以外の領域においては、ダミー画素電極と画素電極間の距離はＷ４であり、距離Ｗ３よりも長い。こうすることで、距離Ｗ３の領域は、画素長Ｌ１ではなく、その一部であるＬ２になるため、ダミー画素電極ＤＰＸと隣接画素電極ＰＸとが短絡する可能性を低減することが可能となっている。
図示しないが、ダミー画素電極同士においても同様の効果が得られ、距離Ｗ１の領域が画素長Ｌ１ではなく、その一部であるＬ２になるため、隣接ダミー画素電極ＤＰＸ同士が短絡する可能性を低減することが可能となっている。
このようなパターン配置とすることで、保護絶縁膜ＰＳＶ膜が無い場合に画素パターンとソース配線がショートし、結果、製造工程中の検査工程で、ＳＳショートとして検出することができるという実施の形態１の効果を奏するとともに、ダミー画素同士のショートや、画素電極とダミー画素電極とがショートするという不具合も防ぐことができる。
実施の形態３．
図６に実施の形態３に係るダミー画素電極の一構成例を示す。本実施の形態３では、あるソース配線ＳＬにおいてダミー画素電極ＤＰＸ１と重畳する第１の領域ＯＬ１と、第１の領域ＯＬ１が形成されているソース配線ＳＬと同じソース配線ＳＬにおいてダミー画素電極ＤＰＸ２と重畳する第２の領域ＯＬ２とが、そのソース配線ＳＬ上で対向しないことを特徴としている。さらに詳細には、第１の領域ＯＬ１と第２の領域ＯＬ２とは、ソース線ＳＬの幅方向で対向しない形態であることを特徴としている。
さらに言いかえれば、ダミー画素電極ＤＰＸ１とソース配線ＳＬとが重畳する領域と、ダミー画素電極ＤＰＸ２とソース配線ＳＬとが重畳する領域とを左右で異なる位置にしたことを特徴とする。具体的には、画素パターン下辺からソース配線との重ねエリアまでの距離が左右で異なり、また、重ならない距離としている。
図６に示す形態において、ダミー画素電極ＤＰＸ１と隣接するダミー画素電極ＤＰＸ２との間の距離Ｗ５は図４におけるダミー画素電極ＤＰＸ１と隣接するダミー画素電極ＤＰＸ２との間の距離Ｗ１よりも広くなっている。そのため、ダミー画素電極同士がソース線上で短絡する可能性を低減することが可能となっている。
このようなパターン配置とすることで、保護絶縁膜ＰＳＶ膜が無い場合に画素パターンとソース配線がショートし、結果、製造工程中の検査工程で、ＳＳショートとして検出することができるという実施の形態１の効果を奏するとともに、ダミー画素同士のショートや、画素電極とダミー画素電極とがショートするという不具合も防ぐことができる。
実施の形態４．
実施の形態１〜３において、ダミー画素電極ＤＰＸがＧ０Ｓ０〜Ｇ０Ｓｎ＋１まで同様に形成されているとすると、保護絶縁膜ＰＳＶが形成されないトラブルが生じた場合、すべてのソース配線ＳＬがダミー画素電極ＤＰＸを介して電気的に一体として短絡されることになる。この場合も通常の検査によって、保護絶縁膜の未形成を検出することは可能である。しかし、必ずしもＧ０Ｓ０〜Ｇ０Ｓｎ＋１に渡ってダミー画素電極ＤＰＸを設ける必要は無い。あらかじめ決めておいたダミー画素だけ、実施の形態１〜３に係る構成としておき、かかるダミー画素のみ検査を行うことによっても保護絶縁膜の未形成を検出することができる。
本実施の形態４においては、すべてのダミー画素ではなく、あらかじめ決めておいたダミー画素だけ、実施の形態１〜３にかかるダミー画素電極のパターンを設けることを特徴とする。言い換えれば、ダミー画素領域において、ダミー画素電極がソース配線と重畳しないダミー画素を有することを特徴とする。
前述の通り、図１においては表示領域１０１内の画素が（Ｇ1、Ｓ1）〜（Ｇm、Ｓn）であり、そのひと回り外側がダミー画素である。つまり、Ｇ０行やＧｍ＋１行、Ｓ０列、Ｓｎ＋１列がダミー画素である。ここで、たとえばＧ０行においてＧ０Ｓ１００、Ｇ０Ｓ２００、Ｇ０Ｓ３００・・・と１００個おきのダミー画素のみ、実施の形態１〜３にかかるダミー画素電極パターンとすることができる。もちろん、１００個という周期に限定する必要はなく、少なくとも１個あれば発明の効果を奏することができる。
このように、あらかじめ本発明に係るダミー画素電極を設ける箇所を決めたうえで検査を行うと、パッシベーション膜が形成されない場合には決められた箇所にだけＳＳショートが発生することになる。そのため、パッシベーション膜が形成されていない欠陥をより迅速かつ確実に判断することができる。
実施の形態５．
実施の形態１〜４では、ダミー画素電極ＤＰＸの形状を画素電極ＰＸとは異なる形状に変更することにより、ダミー画素電極ＤＰＸとソース配線ＳＬとに重畳部を形成した形態について説明をおこなった。しかし、実施の形態５では、ダミー画素電極ＤＰＸの形状にかような変更を加えることなく同様の効果を奏する形態について説明を行う。
図７に、実施の形態５に係るダミー画素電極ＤＰＸと画素電極ＰＸの平面図を示す。図７は図１において示されるＧ０Ｓｎ、Ｇ０Ｓｎ＋１、Ｇ１Ｓｎ、Ｇ１Ｓｎ＋１の４個の画素に対応した個所の平面図である。具体的には、ダミー画素電極ＤＰＸ４はＧ０Ｓｎと対応し、ダミー画素電極ＤＰＸ５はＧ０Ｓｎ＋１と対応し、ダミー画素電極ＤＰＸ６はＧ１Ｓｎ＋１と対応する。さらに、画素電極ＰＸはＧ１Ｓｎと対応する。また、図２で説明したように、図７においても画素電極ＰＸはソース配線ＳＬと重畳する領域を有していない。
一方、ダミー画素電極ＤＰＸ４、ＤＰＸ５、ＤＰＸ６は隣接する２本のソース配線ＳＬと重畳する領域ＯＬを有している。しかし、実施の形態１〜４とは異なりダミー画素電極ＤＰＸの形状は画素電極ＰＸの形状とほぼ同様である。その代わりに、重畳領域ＯＬにおけるソース配線ＳＬの幅は、重畳領域ＯＬ以外における幅よりも太くなっている。すなわち、図７から明らかなように、本実施の形態５においてはダミー画素の両脇にあるソース配線ＳＬの幅を太らせることにより、ダミー画素電極ＤＰＸと隣接する２本のソース配線ＳＬとが重畳する領域ＯＬを設けたことを特徴とする。
図７においてはダミー画素電極ＤＰＸと画素電極ＰＸとを同じ形状としているが、特にこの形態には限定されない。本実施の形態５の趣旨としては、重畳部ＯＬの形成手段としてはダミー画素電極の形状の変更のみではなく、ソース配線の幅を大きくすることも含まれるということである。ダミー画素電極ＤＰＸの形状とソース配線の幅との両方を適宜最適化することにより重畳部を形成してもよい。また、画素領域内の一領域ではダミー画素電極の形状を変更し、その他の領域ではソース配線の幅を大きくしてもよい。
また、図７においてはダミー画素電極ＤＰＸと画素電極ＰＸとを同じ形状としているが、この場合、画素電極としての形状は両者とも同じであるので、ダミー画素と隣接する画素電極の距離が狭く、ショートしやすいという欠陥も防ぐことができる。さらに、実施の形態１に係る効果も奏することができる、すなわち、保護絶縁膜ＰＳＶが無い場合にはダミー画素電極ＤＰＸのパターンとソース配線ＳＬとが重畳部ＯＬにおいてショートすることにより、アレイ基板の検査工程においてＳＳショートとして検出することができる。
さらに、図７においては、重畳領域ＯＬを薄膜トランジスタの近傍を避けるような位置に設けている。本実施の形態５においては、ソース配線の幅を太くすることにより重畳領域ＯＬを設けており、この形態をダミー画素全てに適用することは可能である。しかし、薄膜トランジスタのドレイン電極Ｄとソース配線ＳＬとが近接するとパターン欠陥等により短絡して欠陥を生じる可能性が高くなる。図７においては、ドレイン電極Ｄと重畳領域ＯＬとは離間しているため、短絡欠陥の可能性は低い。
実施の形態６．
図７における構成においてダミー画素のソース配線ＳＬがＧ０Ｓ０〜Ｇ０Ｓｎ＋１まで同様に太く形成されているとすると、保護絶縁膜ＰＳＶが形成されないトラブルが生じた場合、すべてのソース配線ＳＬがダミー画素電極ＤＰＸを介して電気的に一体として短絡されることになる。この場合も通常の検査によって、保護絶縁膜の未形成を検出することは可能である。しかし、必ずしもＧ０Ｓ０〜Ｇ０Ｓｎ＋１に渡ってダミー画素のソース配線ＳＬを太くする必要は無い。あらかじめ決めておいたダミー画素だけ、実施の形態５に係る構成としておき、かかるダミー画素のみ検査を行うことによっても保護絶縁膜の未形成を検出することができる。
実施の形態１〜６にかかるアレイ基板を用いて、公知の製法により表示装置を製造することができる。たとえば、アレイ基板と対向基板との間に液晶が封入されるように貼り合わせて基板周辺部をシールした後、アレイ基板や対向基板の端子に外部回路を接続し、光源を背後に設置することにより液晶表示装置を製造することができる。また、アレイ基板の画素電極上に電界を印加することにより発光する発光層を形成した後、絶縁膜により覆い、共通電極を形成することによりエレクトロルミネッセンス表示装置を製造することができる。さらに、白と黒との顔料粒子を含むマイクロカプセルをアレイ基板と外部回路とが生成する電界により駆動する電気泳動方式の表示装置や、電子粉流体方式の表示装置を製造することも可能である。表示装置とは異なるが、本発明にかかるアレイ基板において画素電極の代わりに光電変換素子を設けることにより、可視光や紫外光や放射線のイメージセンサーを製造することも可能である。
１００ 絶縁性基板、１０１ 表示領域、１０２ 画素領域、
ＰＸ 画素電極、ＤＰＸ ダミー画素電極、
ＳＵＢ 基板、ＧＬ ゲート配線、ＳＬ ソース配線、
ＧＩ ゲート絶縁膜、ＳＣ 半導体膜、ＯＣ オーミックコンタクト膜、
Ｓ ソース電極、Ｄ ドレイン電極、ＰＳＶ 保護絶縁膜（パッシベーション膜）、
ＯＬ、ＯＬ１、ＯＬ２ 重畳領域

Claims (7)

  1. 基板上に、ゲート配線と、
    前記ゲート配線とゲート絶縁膜を介して交差して形成されるソース配線と、
    前記ソース配線を覆うパッシベーション膜と、
    前記パッシベーション膜上に形成される画素電極と
    を有するアレイ基板であって、
    前記ゲート配線と前記ソース配線とが交差する近傍にスイッチング素子を有する領域である表示領域内において、
    前記スイッチング素子が有するドレイン電極と前記画素電極とは前記パッシベーション膜に開口するコンタクトホールを介して互いに電気的に接続されており、
    前記画素電極と前記ソース配線とは上面視で重畳する領域を有しておらず、
    前記表示領域の外側に位置するダミー画素領域において、
    ダミー画素電極と前記ダミー画素電極に隣接する両方のソース配線とは、互いに上面視で重畳する領域を有することを特徴とするアレイ基板。
  2. 前記ダミー画素電極は、前記画素電極よりも大きく形成されていることを特徴とする請求項１に記載のアレイ基板。
  3. 前記重畳する領域は、前記ダミー画素電極の画素長よりも短いことを特徴とする請求項１または２に記載のアレイ基板。
  4. 前記ソース配線上において
    第１のダミー画素電極と前記ソース配線とが重畳する第１の領域と、
    前記第１のダミー画素電極に隣接する第２のダミー画素電極と前記ソース配線とが重畳する第２の領域とを有し、
    前記第１の領域と前記第２の領域とが前記ソース配線上で対向しないことを特徴とする請求項３に記載のアレイ基板。
  5. 前記重畳する領域におけるソース配線の幅は、
    前記重畳する領域以外の領域におけるソース配線の幅よりも大きい箇所を有することを特徴とする請求項1ないし４のいずれかに記載のアレイ基板。
  6. 前記ダミー画素領域において、前記ダミー画素電極が前記ソース配線と重畳しないダミー画素を有することを特徴とする請求項１ないし５のいずれかに記載のアレイ基板。
  7. 請求項１ないし６のいずれかに記載のアレイ基板を用いた表示装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021039173A1 (ja) * 2019-08-26 2021-03-04 株式会社ジャパンディスプレイ 表示装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105404041B (zh) * 2015-12-31 2018-10-16 京东方科技集团股份有限公司 显示基板母板及其制造和检测方法以及显示面板母板
US10121867B2 (en) 2015-12-31 2018-11-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and associated fabricating method
TWI631402B (zh) * 2017-06-20 2018-08-01 友達光電股份有限公司 陣列基板與顯示面板
CN108803173B (zh) * 2018-07-02 2021-08-10 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
KR20210130333A (ko) * 2020-04-21 2021-11-01 삼성디스플레이 주식회사 표시장치 및 그 검사방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11194368A (ja) * 1997-10-14 1999-07-21 Samsung Electron Co Ltd 液晶表示装置用基板、液晶表示装置及びその製造方法
JP2003280036A (ja) * 2002-03-26 2003-10-02 Matsushita Electric Ind Co Ltd 液晶表示装置
JP2003295226A (ja) * 2002-03-29 2003-10-15 Matsushita Electric Ind Co Ltd 液晶表示装置
US20080179595A1 (en) * 2007-01-30 2008-07-31 Lg.Philips Lcd Co., Ltd. Thin film transistor substrate
JP2012208300A (ja) * 2011-03-29 2012-10-25 Seiko Epson Corp 液晶装置および投射型表示装置
WO2014174891A1 (ja) * 2013-04-25 2014-10-30 シャープ株式会社 表示装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2921864B2 (ja) 1989-07-13 1999-07-19 シチズン時計株式会社 液晶表示装置
JP3208658B2 (ja) 1997-03-27 2001-09-17 株式会社アドバンスト・ディスプレイ 電気光学素子の製法
US6587160B2 (en) * 1997-10-14 2003-07-01 Samsung Electronics Co., Ltd. Liquid crystal displays

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11194368A (ja) * 1997-10-14 1999-07-21 Samsung Electron Co Ltd 液晶表示装置用基板、液晶表示装置及びその製造方法
JP2003280036A (ja) * 2002-03-26 2003-10-02 Matsushita Electric Ind Co Ltd 液晶表示装置
JP2003295226A (ja) * 2002-03-29 2003-10-15 Matsushita Electric Ind Co Ltd 液晶表示装置
US20080179595A1 (en) * 2007-01-30 2008-07-31 Lg.Philips Lcd Co., Ltd. Thin film transistor substrate
JP2012208300A (ja) * 2011-03-29 2012-10-25 Seiko Epson Corp 液晶装置および投射型表示装置
WO2014174891A1 (ja) * 2013-04-25 2014-10-30 シャープ株式会社 表示装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021039173A1 (ja) * 2019-08-26 2021-03-04 株式会社ジャパンディスプレイ 表示装置
JP7320407B2 (ja) 2019-08-26 2023-08-03 株式会社ジャパンディスプレイ 表示装置

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