JP2021504730A - アレイ基板及び表示装置 - Google Patents

Abstract

アレイ基板（０１）と表示装置（０２）であって、該アレイ基板（０１）は、表示領域（０１ａ）と、非表示領域（０１ｂ）と、少なくとも表示領域（０１ａ）に位置する信号線（Ｓ１）と、非表示領域（０１ｂ）に位置する信号線リード（Ｓ２）と、非表示領域（０１ｂ）に位置し、信号線（Ｓ１）と信号線リード（Ｓ２）とを接続するための接続部（１００ａ）とを備え、信号線（Ｓ１）と信号線リード（Ｓ２）とは２つの独立した部分である。【選択図】図４

Description

本出願は、表示技術分野に関し、特に、アレイ基板及び表示装置に関する。

アレイ基板は、表示装置の重要な構成部分として、一般的に表示領域と非表示領域に分けられるが、その中、非表示領域には多数の配線が配置され、表示領域には多数の電子デバイスが配置される。

本開示の一態様は、アレイ基板を提供する。該アレイ基板は、表示領域及び非表示領域と、少なくとも前記表示領域に位置する信号線と、前記非表示領域に位置する信号線リードと、前記非表示領域に位置し、前記信号線と前記信号線リードとを接続するための接続部とを備え、前記信号線と前記信号線リードとは２つの独立した部分である、アレイ基板を提供する。

本開示のいくつかの実施例では、前記接続部は、前記信号線と前記信号線リードの少なくとも一方と異なる層に位置する。

本開示のいくつかの実施例では、前記アレイ基板は、さらに複数のゲート線と、複数のデータ線と、前記複数のゲート線と前記複数のデータ線とが縦横に交差して区画されたマトリクス状に排列する複数のサブ画素とを含む。

本開示のいくつかの実施例では、前記信号線は、前記ゲート線と前記データ線を含み、前記信号線リードは、ゲート線リードとデータ線リードを含み、各ゲート線はそれぞれ異なる接続部を介して異なるゲート線リードに一対一に接続され、各データ線はそれぞれ異なる接続部を介して異なるデータ線リードに一対一に接続される。

本開示のいくつかの実施例では、前記ゲート線は、少なくとも前記表示領域に位置する第１の線状体と、前記非表示領域に位置する第１のブロック体とを含み、前記ゲート線リードは、前記非表示領域に位置するゲート線リード本体と、前記ゲート線リード本体の前記表示領域に近い端部に位置する第２のブロック体とを含み、前記接続部は、前記第１のブロック体と前記第２のブロック体とを接続する。

本開示のいくつかの実施例では、前記データ線は、少なくとも前記表示領域内に位置する第２の線状体と前記非表示領域に位置する第３のブロック体を含み、前記データ線リードは、前記非表示領域に位置するデータ線リード本体と、前記データ線リード本体の前記表示領域に近い端部に位置する第４のブロック体とを含む。

前記接続部は、前記第３のブロック体と前記第４のブロック体とを接続する。

本開示のいくつかの実施例では、前記信号線はさらに共通電極線を含み、前記信号線リードはさらに共通電極リードを含み、且つ前記共通電極線は前記接続部を介して前記共通電極リードに接続される。

本開示のいくつかの実施例では、前記共通電極リードと前記データ線は延伸方向が一致し、各共通電極線は、それぞれ異なる接続部を介して同じ共通電極リードに接続される；又は、前記共通電極リードは、前記データ線の延伸方向に一致するリード本体と、前記リード本体に接続されると共に、前記共通電極線方向に向かって延伸する複数の第５のブロック体とを含み、各第５のブロック体は１つの前記接続部に対応し、各共通電極線は、それぞれ異なる接続部を介して対応する前記第５のブロック体に接続される。

本開示のいくつかの実施例では、各前記共通電極線は、隣接する２つのゲート線の間に配置され；前記共通電極線は、少なくとも前記表示領域内に位置する第３の線状体と、前記非表示領域内に位置する接続体とを含み、前記接続体は、第６のブロック体を含み、前記接続部は、前記第６のブロック体に接続される。

本開示のいくつかの実施例では、前記接続体は帯状のサブ接続体をさらに含み、前記サブ接続体の帯状方向は、前記データ線の延伸方向と一致し、前記第３の線状体と前記第６のブロック体は、前記サブ接続体の垂直方向に沿った両側にそれぞれ位置し、かつ、前記第３の線状体と前記第６のブロック体は、それぞれ前記サブ接続体にずれて接続される。

本開示のいくつかの実施例では、前記第６のブロック体から第１のゲート線までの距離は、前記第３の線状体から前記第１のゲート線までの距離よりも小さく、ここで、前記第１のゲート線は、該第３の線状体に隣接する２本のゲート線のうち、該第３の線状体から遠い方の１本のゲート線である。

本開示のいくつかの実施例では、前記サブ接続体の前記データ線の延伸方向に沿った長さは、該サブ接続体に隣接する２本のゲート線間の距離よりも小さく、かつ、前記サブ接続体の前記データ線の延伸方向に沿った長さは、該サブ接続体に隣接する２本のゲート線間の距離の３／４以上である。

本開示のいくつかの実施例では、前記アレイ基板は、前記非表示領域に位置する第１の静電気保護配線と、第１の静電気保護ユニットとをさらに含み；前記第１の静電気保護配線は前記データ線の延伸方向に一致し、前記ゲート線リードは前記第１の静電気保護ユニットを介して前記第１の静電気保護配線に接続され；前記アレイ基板は、前記非表示領域に位置する第２の静電気保護配線と第２の静電気保護ユニットとをさらに含み、前記第２の静電気保護配線は、前記ゲート線の延伸方向と一致し、前記データ線は、前記第２の静電気保護ユニットを介して前記第２の静電気保護配線に接続される。

本開示のいくつかの実施例では、前記第１の静電気保護配線は、前記共通電極リードの前記表示領域から離れる側に位置し、前記第２の静電気保護配線は、前記データ線リードの前記表示領域に近い側に位置する。

本開示のいくつかの実施例では、前記第１の静電気保護配線は前記共通電極リードと一体化構造である；又は、前記アレイ基板は、前記非表示領域に位置する第３の静電気保護ユニットをさらに含み、前記第１の静電気保護配線は、前記第３の静電気保護ユニットを介して前記共通電極リードに接続される；及び／又は、前記アレイ基板は、前記非表示領域に位置する第４の静電気保護ユニットをさらに含み、前記第２の静電気保護配線は、前記第４の静電気保護ユニットを介して前記共通電極リードに接続される。

本開示のいくつかの実施例では、前記第１の静電気保護ユニット、前記第２の静電気保護ユニット、前記第３の静電気保護ユニット、及び前記第４の静電気保護ユニットのいずれか１つは、第１のトランジスタと、第２のトランジスタと、第１の接続端と、第２の接続端とを有し、前記第１のトランジスタのソース、ゲート、及び第２のトランジスタのドレインはいずれも第１の接続端に接続され、第２のトランジスタのソース、ゲート及び第１のトランジスタのドレインは、いずれも第２の接続端に接続され、前記第１の接続端と前記第２の接続端は、互いに静電気を放電する必要のある２つの導電体にそれぞれ接続する。

本開示のいくつかの実施例では、前記サブ画素は、画素電極と、前記共通電極線に接続された共通電極とを含み；前記画素電極は、第１の帯状サブ電極を含み、前記共通電極は、第２の帯状サブ電極を含み、前記第１の帯状サブ電極と前記第２の帯状サブ電極とは間隔をあけて配置され、かつ、前記第１の帯状サブ電極と前記第２の帯状サブ電極はいずれも前記データ線に平行である；前記サブ接続体の前記表示領域に近い側の境界は、前記第１の帯状サブ電極と前記第２の帯状サブ電極に平行である。

本開示のいくつかの実施例では、前記データ線は非直線形である。

本開示のいくつかの実施例では、隣接する２つのデータ線の間に位置する同一列のサブ画素のうち、隣接する行の前記サブ画素における各画素電極は、前記隣接する２つのデータ線のうち異なるデータ線にそれぞれ接続され；同一行のサブ画素において、各画素電極は、当該行の各サブ画素と同じ側に位置する前記データ線に接続される。

本開示のいくつかの実施例では、前記アレイ基板は、前記非表示領域に位置するダミー画素列とダミーデータ線をさらに含み；ここで、前記ダミー画素列は、前記表示領域におけるサブ画素列に隣接し、前記ダミーデータ線は、該ダミー画素列の前記表示領域から離れる側に配置され；前記ダミー画素は、ダミー画素電極とダミー共通電極とを含み；前記ダミー画素列の各ダミー画素電極は、前記ダミー画素列に隣接する前記データ線と前記ダミーデータ線のいずれにも接続されず、前記ダミー画素列の各ダミー共通電極は、前記共通電極線のいずれにも接続される。

本開示のいくつかの実施例では、前記ダミーデータ線は前記共通電極リードに接続される。

本開示のいくつかの実施例では、前記ダミーデータ線は、前記データ線に平行である。

本開示のいくつかの実施例では、前記ダミー画素電極は、第１のダミー帯状サブ電極を含み、前記ダミー共通電極は、第２のダミー帯状サブ電極を含み、前記第１のダミー帯状サブ電極と前記第２のダミー帯状サブ電極とは間隔をあけて配置され、かつ、両者はいずれも前記データ線に平行である。

本開示のいくつかの実施例では、前記接続部は、前記信号線と前記信号線リードとの少なくとも一方と異なる層に位置することは、以下の形態、即ち、前記接続部は、前記信号線と前記信号線リードと異なる層に位置するが、前記信号線と前記信号線リードとは同じ層に位置し、ここで、前記接続部は、それぞれ第１のビア、第２のビアを介して、前記信号線と、前記信号線リードとに接続される形態、又は、前記接続部は前記信号線リードと同じ層に位置するが、前記接続部は前記信号線と異なる層に位置し、ここで、前記接続部は前記信号線リードに直接接続され、前記接続部は第１のビアを介して前記信号線に接続される形態、又は、前記接続部は前記信号線と同じ層に位置するが、前記接続部は前記信号線リードと異なる層に位置し、ここで、前記接続部は前記信号線に直接接続され、前記接続部は、第２のビアを介して前記信号線リードに接続される形態と、を含む。

本開示のいくつかの実施例では、前記接続部は、前記サブ画素内の各画素電極と同層、かつ同材料である。

本開示のいくつかの実施例では、前記ゲート線は、前記共通電極線と前記ゲート線リードと共に同層、かつ同材料であり、及び／又は、前記データ線は、前記データ線リードと前記共通電極リードと共に同層、かつ同材料である。

本開示のいくつかの実施例では、前記ゲート線は、前記共通電極線と前記ゲート線リードと共に同層、かつ同材料であり、及び／又は、前記データ線は、前記データ線リードと前記共通電極リードと共に同層、かつ同材料である。

本開示のいくつかの実施例では、前記データ線は、前記第１の静電気保護配線と同層、かつ同材料であり、及び／又は、前記ゲート線は、前記第２の静電気保護配線と同層、かつ同材料である。

本開示のいくつかの実施例では、前記ゲート線は、前記共通電極線と、前記共通電極リードと、前記データ線リードと共に同層、かつ同材料であり、及び／又は、前記データ線は、前記ゲート線リードと同層、かつ同材料である。

本開示のいくつかの実施例では、前記ゲート線は、前記共通電極線と、前記共通電極リードと、前記データ線リードと共に同層、かつ同材料であり、及び／又は、前記データ線は前記ゲート線リードと同層、かつ同材料である；及び／又は、前記ゲート線は、前記第１の静電気保護配線と、前記第２の静電気保護配線と同層、かつ同材料である。

本開示は他の一態様は、上述のいずれかに記載のアレイ基板を備える表示装置を提供する。

以下、本開示の実施の形態及び関連技術における技術的解決策をより明確に説明するために、実施の形態及び関連技術の説明に必要な図面を簡単に説明する。以下の説明における図面は、本開示の実施例の一部にすぎないことは明らかであり、当業者は、創造的な労働をすることなく、これらの図面に基づいて他の図面を得ることもできる。

本開示のいくつかの実施例に係るアレイ基板の構造を示す図である。 本開示のいくつかの実施例に係る別のアレイ基板の構造を示す図である。 本開示のいくつかの実施例に係るさらに別のアレイ基板の構造を示す図である。 本開示のいくつかの実施例に係るさらに別のアレイ基板の構造を示す図である。 本開示のいくつかの実施例に係るさらに別のアレイ基板の構造を示す図である。 本開示のいくつかの実施例に係るさらに別のアレイ基板の構造を示す図である。 本開示のいくつかの実施例に係るさらに別のアレイ基板の構造を示す図である。 本開示のいくつかの実施例に係るさらに別のアレイ基板の構造を示す図である。 本開示のいくつかの実施例に係るさらに別のアレイ基板の構造を示す図である。 本開示のいくつかの実施例に係るアレイ基板における静電気保護ユニットの構成を示す図である。 本開示のいくつかの実施例に係るさらに別のアレイ基板の構造を示す図である。 本開示のいくつかの実施例に係るさらに別のアレイ基板の構造を示す図である。 本開示のいくつかの実施例に係るさらに別のアレイ基板の構造を示す図である。 本開示のいくつかの実施例に係るさらに別のアレイ基板の構造を示す図である。 図１５は、図９におけるＯ−Ｏ'、Ａ−Ａ'、Ｂ−Ｂ'及びＣ−Ｃ'方向の断面構造の一種の組み合わせを示す図である。 図１６は、図１４のＤ−Ｄ'方向に沿った断面構造を示す図である。 図１７は、図９のＯ−Ｏ'、Ａ−Ａ'、Ｂ−Ｂ'及びＣ−Ｃ'方向の断面構造の別の組み合わせを示す図である。 図１８は、図１４のＤ−Ｄ'方向に沿った別の断面構造を示す図である。 図１９は、本開示のいくつかの実施例に係る表示装置の構造を示す図である。

本開示の実施例の目的、技術案、及び利点をより明確にするため、以下、本開示の実施例の図面を参照して、本開示の実施例における技術案について、明確かつ完全に説明する。無論、説明された実施例は、本開示の実施例の一部に過ぎず、すべての実施例ではない。本開示の実施例に基づいて、当業者が創造的な労働がなく得られた全ての他の実施例は、いずれも本開示の保護範囲に属するものとする。

従来技術では、アレイ基板の製造工程において、非表示領域の配線に大量の静電電荷が蓄積しやすいため、これら静電電荷が表示領域に移動すると、表示領域の電子デバイスに脅威を与え、表示領域の電子デバイスは静電衝撃を受け損傷されやすく、アレイ基板の歩留まりが影響されるようになる。

本開示は、実施例の一態様では、アレイ基板を提供する。図１−図３に示すように、該アレイ基板０１は、表示領域０１ａと、非表示領域０１ｂと、少なくとも表示領域０１ａに位置する信号線Ｓ１と、非表示領域０１ｂに位置する信号線リードＳ２と、非表示領域０１ｂに位置し、上述信号線Ｓ１と信号線リードＳ２とを接続するための接続部１００ａとを備え、そのうち、信号線Ｓ１と信号線リードＳ２とは２つの独立した部分である。

上述信号線Ｓ１と信号線リードＳ２とは２つの独立した部分であるとは、信号線Ｓ１と信号線リードＳ２が互いに接触していないこと、すなわち、アレイ基板０１における上述各構造を搭載するためのベース基板への、信号線Ｓ１と信号線リードＳ２の正投影が接触していないことを意味する。

このように、非表示領域０１ｂに位置する信号線リードＳ２に大量の静電電荷が蓄積されていても、本開示の実施例では信号線Ｓ１と信号線リードＳ２とは２つの独立した部分に配置されている（すなわち、切断して配置されている）ため、上述接続部１００ａを介して信号線Ｓ１と信号線リードＳ２とが接続される前に、非表示領域０１ｂにおける信号線リードＳ２に蓄積された大量の静電電荷は、表示領域０１ａにおける対応する信号線Ｓ１に移動することがない。これにより、表示領域０１ａにおける上述信号線Ｓ１に電気的に接続された電子デバイスが静電衝撃により損傷される確率が低減され、製品の歩留まりを向上される。

例えば、本開示の実施例により提供される上述アレイ基板０１では、接続部１００ａは、信号線Ｓ１と信号線リードＳ２との少なくとも一方と異なる層に位置している。

ここで、信号線Ｓ１と信号線リードＳ２とは同層に位置してもよく、すなわち、両者は１回のパターニング工程で形成され；または、信号線Ｓ１と信号線リードＳ２とは異なる層に位置してもよく、即ち、両者は２回のパターニング工程で形成される必要があり、本開示の実施例は、これについて限定がなく、アレイ基板の種類や信号線の種類に応じて適切な配置方式を採用可能であり、接続部１００ａ、信号線Ｓ１及び信号線リードＳ２の３者が同層ではなく、直接に接続されていなければよい。

図１を参照すると、接続部１００ａは、信号線Ｓ１と信号線リードＳ２の少なくとも一方と異なる層に位置する態様は、例えば以下の通りである。

接続部１００ａは、信号線Ｓ１と信号線リードＳ２と異なる層であり、信号線Ｓ１と信号線リードＳ２とは同層であり、ここで、接続部１００ａは、それぞれ第１のビアＶ１と第２のビアＶ２を介して、信号線Ｓ１と信号線リードＳ２に接続されている。

接続部１００ａが、信号線Ｓ１及び信号線リードＳ２と異なる層であるから、当然のことながら、上述アレイ基板０１はさらに、接続部１００ａと、信号線Ｓ１、信号線リードＳ２との間に絶縁層（１層又は複数層）を有し、上述の第１のビアＶ１、第２のビアＶ２は、即ち該絶縁層に設けられた貫通部分であって、接続部１００ａがそれぞれ第１のビアＶ１、第２のビアＶ２を介して信号線Ｓ１及び信号線リードＳ２に接続できるようになっている。

絶縁層の具体的な構造は、関連設定を用いることができ、ここではその説明を省略する。

図２を参照すると、接続部１００ａは、信号線Ｓ１と信号線リードＳ２との少なくとも一方と異なる層に位置する態様は、例えばさらに以下の通りである。

接続部１００ａは信号線リードＳ２と同層であり、接続部１００ａは信号線Ｓ１と異なる層である；ここで、接続部１００ａは信号線リードＳ２に直接接続されており、接続部１００ａは第１のビアＶ１を介して信号線Ｓ１に接続されている。

接続部１００ａが、信号線リードＳ２と同層であるが、信号線Ｓ１と異なる層であるから、当然のことながら、上述アレイ基板０１はさらに、接続部１００ａと、信号線リードＳ２、信号線Ｓ１との間に絶縁層（１層又は複数層）を有し、上述第１のビアＶ１は、即ち該絶縁層に設けられた貫通部分であり、接続部１００ａが第１のビアＶ１を介して信号線Ｓ１に接続できるようになる。

図３を参照すると、接続部１００ａは、信号線Ｓ１と信号線リードＳ２との少なくとも一方と異なる層に位置する態様は、例えばさらに以下の通りである。

接続部１００ａは信号線Ｓ１と同層であるが、接続部１００ａは信号線リードＳ２とは異なる層であり；ここで、接続部１００ａは信号線Ｓ１に直接接続され、接続部１００ａは第２のビアＶ２を介して、信号線リードＳ２に接続される。

接続部１００ａが、信号線Ｓ１と同層であるが、信号線リードＳ２と異なる層であるから、当然のことながら、上述アレイ基板０１はさらに、接続部１００ａと、信号線Ｓ１、信号線リードＳ２との間に絶縁層（１層又は複数層）を備えており、上述第２のビアＶ２は、即ち該絶縁層に設けられた貫通部分であって、接続部１００ａが第２のビアＶ２を介して信号線リードＳ２に接続できるようになっている。

本開示の実施例はさらにアレイ基板を提供し、図４に示すように、該アレイ基板０１はさらに複数のゲート線１０と複数のデータ線２０、及び複数のゲート線１０と複数のデータ線２０とが縦横に交差して区画されたマトリクス状に排列する複数のサブ画素Ｐとを含む。

このように、上述表示領域０１ａは、即ち全てのサブ画素Ｐの集合が位置する領域であり、前記非表示領域０１ｂは、通常、表示領域０１ａの周囲にあり、すなわち表示領域を囲む。

当業者には理解できるように、上述の図４は、アレイ基板０１内の一部の構造を通じて、表示領域０１ａと非表示領域０１ｂとを示すものであり、表示領域０１ａの周囲はすべて非表示領域０１ｂとなっており、図４には完全には示されていない。

アレイ基板０１は、表示領域０１ａ及び非表示領域０１ｂに位置する複数の配線、例えば、表示領域に位置するゲート線、データ線、共通電極線、及び非表示領域に位置する、ゲート線に接続されたゲート線リード、データ線に接続されたデータ線リード、共通電極線に接続された共通電極リードなどを有する。

これに基づいて、図４を引き続き参照すると、上述信号線Ｓ１及び信号線リードＳ２は、それぞれゲート線１０及びゲート線リード１１であってもよく、又は、それぞれデータ線２０及びデータ線リード２１であってもよく、又はそれぞれ共通電極線３０及び共通電極リード３１であってもよい。無論、上述の組み合わせは例示に過ぎず、信号線Ｓ１及び信号線リードＳ２は、アレイ基板０１内の表示領域０１ａ及び非表示領域０１ｂにそれぞれ位置すると共に、接続する他の配線構造であってもよく、本開示の実施例はこれに限定されず、実際には、上述の信号線及び信号線リードの構造として上述１組又は複数組の配線構造を選択できる。以下の実施例はいずれも信号線及び信号線リードが、それぞれゲート線及びゲート線リード、データ線及びデータ線リード、共通電極線及び共通電極リードのうちの１組又は複数組を含む場合を例に挙げて、本開示の実施例についてさらに説明する。

以下、各具体的な実施例を用いて、上述信号線Ｓ１及び信号線リードＳ２の具体的な配置形態についてさらに説明する。

図４を引き続き参照すると、信号線はゲート線１０を含み、信号線リードはゲート線リード１１を含み；信号線はさらにデータ線２０を含み、信号線リードはさらにデータ線リード２１を含む。

例えば、各ゲート線１０は、それぞれ異なる接続部１００を介して１対１で異なるゲート線リード１１に接続されている。

また、配線を容易にするために、ゲート線１０とゲート線リード１１の延伸方向は一致し、かつ該ゲート線リード１１の表示領域０１ａに近い一端は接続部１００を介してゲート線１０に接続され、他端はゲート駆動ＩＣの端子に接続されるか、アレイ基板行駆動回路（Ｇａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ、ＧＯＡと略記）の出力端に接続にされる。

これに基づいて、接続部１００は、ゲート線１０及びゲート線リード１１とは異なる層に位置するため、接続部１００は、一般的に、ビアを介してゲート線１０及びゲート線リード１１に接続する必要があるが、もちろん、本開示の実施例は、これに限定されず、アレイ基板の具体的な構造に応じて、接続部１００をゲート線１０又はゲート線リード１１と直接接触して接続するように配置することもできる。

例示的には、接続部１００と、ゲート線１０及びゲート線リード１１との間を有効に接続して接触抵抗を低減するため、ゲート線１０は、図４に示すように、少なくとも表示領域０１内に位置する第１の線状体１０１と、非表示領域０２に位置する第１のブロック体１１１とを有し、ゲート線リード１１は、ゲート線リード本体１１ａと、ゲート線リード本体１１ａの表示領域０１ａに近い端部に位置する第２のブロック体１１２とを有し、接続部１００は、第１のブロック体１１１と第２のブロック体１１２とを接続する。

信号線がデータ線２０を含み、信号線リードがデータ線リード２１をさらに含む場合、図４を引き続き参照して分かるように、各データ線２０は、それぞれ異なる接続部１００'を介して異なるデータ線リード２１に１対１で接続される。

また、配線を容易にするために、データ線２０とデータ線リード２１の延伸方向は一致し、かつ該データ線リード２１の表示領域０１ａに近い一端は接続部１００'を介してデータ線２０に接続され、該データ線リード２１の反対側の他端はソース駆動ＩＣの端子に接続される

これに基づいて、接続部１００'は、データ線２０及びデータ線リード２１とは異なる層に位置するため、接続部１００'は、一般的に、ビアを介してデータ線２０及びデータ線リード２１に接続する必要があるが、もちろん、本開示の実施例は、これに限定されず、アレイ基板の具体的な構造に応じて、接続部１００'をデータ線２０又はデータ線リード２１と直接接触して接続するように配置することもできる。

例えば、接続部１００'とデータ線２０及びデータ線リード２１との間を有効に接続して接触抵抗を低減するため、本開示の実施例は、好ましくは、図４に示すように、データ線２０は、少なくとも表示領域０１ａ内に位置する第２の線状体１０２と、非表示領域０１ｂに位置する第３のブロック体１１３とを有し、データ線リード２１は、非表示領域０１ｂに位置するデータ線リード本体２１ａと、データ線リード本体２１ａの表示領域０１ａに近い端部に位置する第４のブロック体１１４とを有し、接続部１００'は、第３のブロック体１１３と第４のブロック体１１４とを接続する。

また、上述信号線は、図４に示すように、共通電極線３０をさらに含み、信号線リードはさらに共通電極リード３１を含み、共通電極線３０は接続部１００''を介して共通電極リード３１に接続される。

これに基づいて、接続部１００''は、共通電極線３０及び共通電極リード３１とは異なる層に位置するため、接続部１００''は、一般的に、ビアを介して共通電極線３０及び共通電極リード３１に接続する必要があるが、もちろん、本開示の実施例は、これに限定されず、アレイ基板の具体的な構造に応じて、接続部１００''を共通電極線３０又は共通電極リード３１と直接接触して接続するように配置することもできる。

ここで、上述共通電極線３０を接続部１００''を介して共通電極リード３１に接続する形態としては、例えば、図４に示すように、共通電極線３０とゲート線１０の延伸方向が一致し、各共通電極線３０をそれぞれ異なる接続部１００''を介して共通電極リード３１に接続する形態が挙げられる。

もちろん、すべての共通電極線３０は、同じ接続部１００''を介して共通電極リード３１に接続されてもよく、すなわち、他の配線構造に影響を与えずに、図４における共通電極線３０と共通電極リード３１とを対応して接続する複数の接続部１００''を、一体に接続する一体構造として配置してもよく、本開示の実施例はこれに限定されない。

非表示領域０１ｂに配置される構造が多く、かつ複雑であることを考慮して、複数の接続部１００''を一体に接続した一体構造がほかの配線に不要な影響を与えることを回避するために、本開示に例示された各共通電極線３０は、それぞれ異なる接続部１００''を介して共通電極リード３１に接続される。

共通電極リード３１について、上述の図４に示すように、該共通電極リード３１は、データ線２０の延伸方向に沿ったリード本体３１１と、リード本体３１１に接続されて共通電極線３０の方向に向かって延伸する複数の第５のブロック体１１５とを含み、各第５のブロック体１１５は、１つの接続部１００''に対応し、各共通電極線３０は、それぞれ異なる接続部１００''を介して対応する第５のブロック体１１５に接続され、これにより、接続部１００''と共通電極リード３１との間の効果的な接続を確保する。

例として、該共通電極リードは、図４に示されるリード本体３１１の一部のみを含んでもよく、すなわち、各共通電極線３０は接続部１００''を介して該共通電極リード３１に接続されてもよく、本開示の実施例はこれに限定されない。

共通電極線３０は、一般的に、少なくとも表示領域０１ａに位置する第３の線状体１０３と、非表示領域０１ｂに位置する接続体Ｕとを含み、該共通電極線３０は、隣接する２つのゲート線１０の間の位置に対応して配置されるが、一般的に、第３の線状体１０３は、ゲート線１０が延伸する方向と一致する。

この場合、接続部１００''と共通電極線３０との間の接続を確実にするために、図４に示すように、該接続体Ｕは第６のブロック体１１６を含み、接続部１００''は第６のブロック体１１６に接続される。

当業者には理解できるように、該第６のブロック体１１６は、一般的に、共通電極線３０の共通電極リード３１に近い側の端部に配置されている。

これに基づいて、共通電極線３０における第３の線状体１０３はゲート線１０と延伸方向が一致しているため、両者は、いずれも端部ではそれぞれ共通電極リード３１とゲート線リード１１に接続する必要があり、しかも、接続箇所は一般的にブロック体構造であり、配線が密集して各リード間で短絡が発生しやすく、信号伝送不良を引き起こす恐れがある。

上述の技術的課題を解決するために、本開示の実施例はさらに下記の構造を提供する。図５に示すように、該接続体Ｕは、上述の第６のブロック体１１６に加えて、さらに帯状のサブ接続体１１０を備え、該サブ接続体１１０の帯方向はデータ線２０の延伸方向と一致している；第３の線状体１０３と第６のブロック体１１６は、それぞれ、該サブ接続体１１０の垂直方向の両側に位置し、両者はサブ接続体１１０とずれて（すなわち、ずれて交差して）接続されている。

ここで、第６のブロック体１１６から第１のゲート線までの距離Ｄ１は、第３の線状体１０３から第１のゲート線までの距離Ｄ２よりも小さく、そのうち、第１のゲート線は、該第３の線状体１０３に隣接する２本のゲート線１０のうち、該第３の線状体１０３から遠い方の１本のゲート線１０である。

当業者が理解できるように、第６のブロック体１１６はサブ接続体１１０に接続されているので、配線を容易にするため、データ線２０の延伸方向において、第６のブロック体１１６のサイズは、サブ接続体１１０の該方向におけるサイズよりも小さいとなる。

以下の実施例は、いずれも共通電極線３０がサブ接続体１１０を含む場合を例に挙げて、本開示の実施例をさらに説明する。

上述の第３の線状体１０３と第６のブロック体１１６とが、サブ接続体１１０の垂直方向に沿った両側に位置し、かつ、両者がサブ接続体１１０とずれて交差接続されているとは、第６のブロック体１１６とサブ接続体１１０との接続位置が、第３の線状体１０３の延長線上にないことである。すなわち、サブ接続体１１０を設けることにより、第６のブロック体１１６が第１のゲート線に近づく方向にずれてサブ接続体１１０に接続することができ、これにより、配線が容易となり、配線間の短絡を回避することができる。

例えば、図５に示すように、データ線２０の延伸方向に沿ったサブ接続体１１０の長さＨ１は、該サブ接続体１１０に隣接する２つのゲート線１０の間の距離Ｈ２よりも小さく、かつ、該サブ接続体１１０に隣接する２つのゲート線１０の間の距離Ｈ２の３／４以上であり、すなわち、Ｈ２＞Ｈ１≧（３／４）×Ｈ２である。

このように、配線の容易化を図ることができるうえ、上述構成は、サブ接続体１１０が非表示領域０１ｂにおける配線構造内の静電電荷に対して一定のシールド作用を発揮することができ、これにより表示領域０１ａ内の構造に対する静電電荷による悪影響をより一層回避することができる。

当業者には理解できるように、各ブロック体と対応する接続部との間の効果的な接続を確保するため、上述の第１のブロック体１１１、第２のブロック体１１２、第３のブロック体１１１、第４のブロック体１１２、第５のブロック体１１５、及び第６のブロック体１１６の長さ（すなわち、ゲート線の延伸方向における対応するサイズ）及び幅（すなわち、データ線の延伸方向における対応するサイズ）は、一般に、いずれも第１の線状体１０１、第２の線状体１０２、及び第３の線状体１０３の線状幅よりも大きい。

これに基づいて、ゲート線リード１１に蓄積された静電電荷を均一に分散させて、表示領域０１ａ内のゲート線１０や、ゲート線１０に接続された薄膜トランジスタなどの電子デバイスへの静電衝撃を回避するために、図６に示すように、該アレイ基板０１は、非表示領域０１ｂに位置し、データ線２０の延伸方向に一致する第１の静電気保護配線２０１をさらに有し、ゲート線リード１１は、第１の静電気保護ユニット２００ａを介して第１の静電気保護配線２０１に接続される。

このように、ゲート線リード１１に蓄積された静電電荷がある程度に達すると、第１の静電気保護ユニット２００ａを介して静電電荷を第１の静電気保護配線２０１に分散させることができ、これにより、表示領域０１ａ内の対応する電子デバイスが静電衝撃によって破壊される確率を低減することができる。

ここで、共通電極リード３１の表示領域に近い側に複数の第５のブロック体１１５が配置されているため、配線を容易にし、共通電極リード３１の表示領域に近い側から延出した複数の第５のブロック体に不要な影響を与えることを回避するため、図６に示すように、第１の静電気保護配線２０１は、共通電極リード１１の表示領域０１ａから離れる側に位置している。

これに基づいて、図７に示すように、第１の静電気保護配線２０１と共通電極リード３１とは一体構造であってもよく、すなわち、第１の静電気保護配線２０１と共通電極リード３１とは同層、同材料であり、同一のパターニング工程で対応する全体構造を形成することができる。

また、図８に示すように、第１の静電気保護配線２０１は、第３の静電気保護ユニット２００ｃを介して共通電極リード３１に接続されてもよい；これにより、ゲート線リード１１に蓄積された静電電荷や共通電極配線３１に蓄積された静電電荷はいずれも効率的に分散させることができ、表示領域０１ａ内の対応する電子デバイスが静電衝撃を受けて破壊される確率を低減することができる。

データ線リード２１に蓄積された静電電荷をも均一に分散させて、表示領域０１ａ内のデータ線や、データ線に接続された薄膜トランジスタなどの電子デバイスへの静電衝撃を回避するため、図９に示すように、該アレイ基板０１は、非表示領域０１ｂに位置し、ゲート線１０の延伸方向に一致する第２の静電気保護配線２０２をさらに備え、データ線２０は、第２の静電気保護ユニット２００ｂを介して第２の静電気保護配線２０２に接続される。

このように、データ線リード２１に蓄積された静電電荷がある程度に達すると、第２の静電気保護ユニット２００ｂを介して静電電荷を第２の静電気保護配線２０２に分散させることができ、これにより、表示領域０１ａ内の対応する電子デバイスが静電衝撃によって破壊される確率を低減することができる。

データ線リード２１は、表示領域から離れた側に大量の配線構造（例えば、ソース駆動ＩＣと結び付けられた配線など）を有するため、配線を容易にすると共に、データ線リード２１の表示領域から離れた側における配線構造に不要な影響を与えることを回避するために、図９に示すように、第２の静電気保護配線２０２を、データ線リード２１の表示領域０１ａに近い側に配置する。

また、図９に示すように、第２の静電気保護配線２０２は、さらに第４の静電気保護ユニット２００ｄを介して上述の共通電極リード３１に接続されてもよく、これにより、共通電極リード３１及びデータ線２０に蓄積された静電電荷をより均一に分散させることができる。

本開示の実施例によって提供される上述の第１の静電気保護部２００ａ、第２の静電気保護部２００ｂ、第３の静電気保護部２００ｃ、及び第４の静電気保護部２００ｄのいずれについても、図１０に示すように、第１のトランジスタＴ１と、第２のトランジスタＴ２と、２つの接続端である第１の接続端Ａ及び第２の接続端Ｂとを備え、このうち、第１のトランジスタＴ１のソース、ゲート及び第２のトランジスタＴ２のドレインは、いずれも第１の接続端Ａに接続され、第２のトランジスタＴ２のソース、ゲート及び第１のトランジスタＴ１のドレインは、いずれも第２の接続端Ｂに接続される構造とすることができる。

なお、第１のトランジスタＴ１のソースとゲートの間は、画素電極と同層の導電パターンを介して接続されてもよく、第２のトランジスタＴ２のソースとゲートも、画素電極と同層の導電パターンを介して接続されてもよい。

上述の第１の静電気保護ユニット２００ａ、第２の静電気保護ユニット２００ｂ、第３の静電気保護ユニット２００ｃ、及び第４の静電気保護ユニット２００ｄのいずれかにおける第１の接続端Ａと第２の接続端Ｂは、互いに静電気を放電する必要のある２つの導電体にそれぞれ接続する。

例えば、該互いに静電気を放電する必要のある２つの導体は、上述の図７に示したゲート線リード１１と第１の静電気保護配線２０１であってもよく、図８に示した共通電極リード３１と第１の静電気保護配線２０１であってもよく、図９に示したデータ線２０及び第２の静電気保護配線２０２であってもよい。

さらに、図１１又は図１２に示すように、各サブ画素はいずれも、画素電極ＰＥと、共通電極線３０に接続された共通電極ＣＥとを含み、そのうち、画素電極ＰＥは、一般的に薄膜トランジスタのドレインに接続され（例えば、ビアを介して接続される）、共通電極ＣＥは、各サブ画素においても共通電極線３０に接続される（例えば、ビアを介して接続される）。

ここで、本開示の実施例の一例として、画素電極ＰＥは第１の帯状サブ電極３０１を含み、共通電極ＣＥは第２の帯状サブ電極３０２を含み、且つ第１の帯状サブ電極３０１と第２の帯状サブ電極３０２とは間隔をあけて配置されると共に、第１の帯状サブ電極３０１と第２の帯状サブ電極３０２はともにデータ線２０に平行であり、すなわち、該アレイ基板はＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈ、横電界効果）型のアレイ基板である。

以下の実施例はいずれも、このアレイ基板０１がＩＰＳ型である例を挙げ、本開示の実施例についてさらに説明する。

上述の第１の帯状サブ電極３０１と第２の帯状サブ電極３０２は共にデータ線２０に平行であるとは、第１の帯状サブ電極３０１が対応位置（すなわち、ゲート線の延伸方向に沿った対応位置）のデータ線２０に平行であり、第２の帯状サブ電極３０２は、対応する位置（すなわち、ゲート線の延伸方向に沿った対応する位置）のデータ線２０に平行であることを意味する。

この場合、画素電極と共通電極として、透明導電性材料（すなわち、透過率が比較的高いもの）を採用してもよいし、金属材料（すなわち、抵抗率が比較的小さいもの）を採用してもよく、本開示の実施例はこれに限定されない。

データ線２０は、図１１に示すように、直線状であってもよく、図１２に示すように、非直線状、例えば、屈曲した構成であってもよい。

ここで、図１１に示す直線状構造のデータ線よりも、図１２に示す屈曲した構成を用いたデータ線のほうのサブ画素は、該アレイ基板を備える表示装置により広い視野角を付与することができる。

これに加えて、図１１及び図１２に示すように、共通電極線３０におけるサブ接続体１１０の表示領域０１ａに近い側の境界は、第１の帯状サブ電極３０１及び第２の帯状サブ電極３０２と平行である（すなわち、データ線３０と平行である）ので、画素電極と共通電極が非表示領域０１ｂに近い位置でも均一な電界を形成できることを保証することができ、表示画面の品質をより良好にすることができる。

なお、上述はＩＰＳ型アレイ基板を例にして説明したが、本開示の実施例はこれに限定されるものではなく、ＡＤＳ（Ａｄｖａｎｃｅｄ−Ｓｕｐｅｒ ＤｉｍｅｎＳｉｏｎａｌ Ｓｗｉｔｃｈｉｎｇ，高級超次元スイッチング）型アレイ基板にも同様に適用可能であり、例えば、上述の図１１及び図１２の構成を参照して、サブ接続体１１０の表示領域０１ａに近い側の境界が、画素電極ＰＥにおける第１の帯状サブ電極３０１と平行になるように配置されてもよい。

これに基づいて、アレイ基板を実際の表示に適用する場合、画素電極に印加される順方向電圧と逆方向電圧とが非対称であることに起因する相応の問題を解決するために、関連技術では、ドット反転方式で画素電極を駆動することが一般的であったが、このアレイ基板にＮ行のゲート線を設けた場合を例にとると、１フレームの表示画面に対して、従来はドット反転方式で画素電極を駆動すると、１表示フレームの時間内にデータ線に印加する電気信号の極性をＮ回反転させる必要があり、そうすると、６０Ｈｚフレーム周波数の表示形式を例にとると、データ線に印加する電気信号を６０＊ＮＨｚの周波数で極性反転させる必要があるため、消費電力が比較的高くなる。

上述の技術的課題を解決するために、図１３に示すように、隣接する２本のデータ線（２０、２０'）の間に位置する同一列の各サブ画素Ｐ１において、隣接する行のサブ画素Ｐ、Ｐ'の画素電極を、隣接する２本のデータ線（２０、２０'）のうちの異なるデータ線にそれぞれ接続し、同一行のサブ画素における各画素電極を、その行のサブ画素と同じ側に位置するデータ線に接続する。

例えば、図１３に示すように、同一列のサブ画素Ｐ１において、各サブ画素Ｐの画素電極を、薄膜トランジスタを介して右側のデータ線２０に電気的に接続し、サブ画素Ｐ'の画素電極は、薄膜トランジスタを介して左側のデータ線２０'に電気的に接続し、同一行に位置するサブ画素の画素電極を、各サブ画素の同じ側に位置するデータ線に電気的に接続する。

なお、ここは模式的な説明に過ぎず、隣接行のサブ画素（ＰとＰ'）の画素電極を、隣接する２本のデータ線（２０と２０'）のうちの異なるデータ線にそれぞれ接続する形態は、隣接行のサブ画素の画素電極を、隣接する２本のデータ線のうちの異なるデータ線にそれぞれ接続することを保証できれば、互いに置き替えてもよい。

このようにすると、６０Ｈｚのフレーム周波数の表示形式においても、データ線に印加する電気信号を、６０Ｈｚの周波数で極性反転させることで、アレイ基板のドット反転の効果を実現でき、これにより、データ線に印加する電気信号を極性反転させる周波数を大幅に低減でき、該アレイ基板を備えた表示装置の電力消費を削減できる。

無論、上述の例は、６０Ｈｚのフレーム周波数の表示形式の例に過ぎず、該アレイ基板を備えた表示装置が表示を行う際に、必要に応じて異なる適切な表示形式を採用可能である。

さらに、上述アレイ基板を備えた表示装置が、非表示領域に近い位置で正常かつ安定して画面を表示できることを保証するため、図１４に示すように、該アレイ基板０１は、非表示領域０１ｂに位置し、表示領域０１ａにおけるサブ画素列に隣接するダミー画素列Ｐ２をさらに備え、該ダミー画素列Ｐ２は、該ダミー画素列の表示領域０１ａから遠い側に、ダミーデータ線２０''（即ち、Ｄｕｍｍｙ Ｄａｔａ Ｌｉｎｅ）が設けられている。

ここで、該ダミー画素列Ｐ２におけるダミー画素Ｐ''は、ダミー画素電極ＰＥ'と、ダミー共通電極ＣＥ'とを含み、ダミー画素列Ｐ２におけるダミー画素電極ＰＥ'は、隣接するデータ線２０及びダミーデータ線２０''のいずれにも接続されず（図１４のＳで示す部分を参照）、ダミー画素列Ｐ２におけるダミー共通電極ＣＥ'は、共通電極線３０に接続される。

このように、上述のアレイ基板を備えた表示装置が表示を行う際に、ダミー画素列は実際の表示に用いられず、これは、表示領域の端に位置するサブ画素においても均一な電界を形成できることを保証するためであり、これにより、正常かつ安定して画面を表示することができ、表示効果をより一層高めることができる。

上述のダミー画素列Ｐ２のダミー共通電極ＣＥ'は、一般的に表示領域０１ａのサブ画素の共通電極と同層、同材料であり、これにより、一回のパターニング工程でダミー共通電極ＣＥ'とサブ画素における共通電極とを作製することができる。

ダミー画素列Ｐ２のダミー画素電極ＰＥ'は、一般的に表示領域０１ａのサブ画素における画素電極と同層、同材料であり、これにより、一回のパターニング工程でダミー画素電極ＰＥ'とサブ画素における共通電極とを作製することができる。

各画素電極がダミーデータ線に接続しないように、ダミー画素列におけるダミー画素に薄膜トランジスタを配置しなくてもよい。

また、図１４に示すように、ダミーデータ線２０''は、データ線２０と平行であり、これにより、上述のアレイ基板を備えた表示装置は、非表示領域０１ｂに近い位置でも、正常かつ安定して画面を表示できることをさらに保証する。

工程の簡略化のため、ダミーデータ線２０''も、表示領域０１ａに位置するデータ線２０と同層、同材料でもよく、すなわち、両者は同一のパターニング工程で形成される。

また、該ダミー画素列により非表示領域０１ｂ内の配線に蓄積された静電電荷をさらに遮蔽・隔離するため、ダミー画素電極ＰＥ'は、図１４に示すように、第１のダミー帯状サブ電極３０１'を有し、ダミー共通電極ＣＥ'は第２のダミー帯状サブ電極３０２'を有し、第１のダミー帯状サブ電極３０１'と第２のダミー帯状サブ電極３０２'とは間隔を空けて配置され、かつ両方ともデータ線２０に平行である。

上述の第１のダミー帯状サブ電極３０１'と第２のダミー帯状サブ電極３０２'は共にデータ線２０に平行であるとは、第１のダミー帯状サブ電極３０１'が対応する位置（すなわち、ゲート線の延伸方向に沿った対応する位置）のデータ線２０に平行であり、第２のダミー帯状サブ電極３０２'は、対応する位置（すなわち、ゲート線の延伸方向に沿った対応する位置）のデータ線２０に平行であることを意味する。

上述の図１３及び図１４において、データ線２０は、非直線状、例えば、屈曲した構造であってもよく、データ線２０は直線状であってもよい。

これに基づいて、アレイ基板の製造工程を簡素化し、製造コストを削減するため、上述の２種以上の配線構造を１回のパターニング工程で作製することができ、具体的には以下の通りである。

以下、図９及び図１５並びに図１７を参照して、上述したゲート線１０、ゲート線リード１１、データ線２０、データ線リード２１、共通電極線３０、共通電極リード３１、第１の静電気保護配線２０１、第２の静電気保護配線１０２の層間関係についてさらに説明する。ここで、各層間の関係をより良く説明するためには、図１５及び図１７は、図９におけるＯ−Ｏ'、Ａ−Ａ'、Ｂ−Ｂ'、Ｃ−Ｃ'位置の断面図を簡単に組み合わせた２種類の模式図であるが、無論、実際の各位置における断面構造については、各位置を対応付けて参考にすればよい。

なお、図１５及び図１７のＯ−Ｏ'位置は、サブ画素Ｐにおける薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴと略す）と画素電極ＰＥとの接続形態及び当該位置の断面構造を示しているが、ここでは当該薄膜トランジスタＴＦＴがボトムゲート型である例を示し、ベース基板４００上にゲート電極４０１、ゲート絶縁層４０２、能動層４０３、ソース４０４及びドレイン４０５のパターン層、パッシベーション層４０６、画素電極ＰＥ等が順次形成されるものを説明するが、本開示の実施例はこれに限定されることがなく、当該薄膜トランジスタＴＦＴはトップゲート型であってもよく、実際、必要に応じて適宜選択して設置することができ、具体的な構成については説明を省略する。

本発明の実施例の一例として、図９と組み合わせて、図１５に示すように、ゲート線１０は、共通電極線３０、ゲート線リード１１と同層、同材料であり、すなわち、ゲート線１０は、共通電極線３０、ゲート線リード１１と同一のパターニング工程で形成される。

ここで、Ａ−Ａ'位置のゲート線１０とＯ−Ｏ'位置のゲートは、一般的に、同一のパターニング工程で形成された一体構造である。

データ線２０は、データ線リード２１、共通電極リード３１と同層、同材料であり、すなわち、データ線２０は、データ線リード、共通電極リード３１と、同一のパターニング工程で形成される。

ここで、Ｏ−Ｏ'位置のソース４０４、ドレイン４０５とＢ−Ｂ'位置のデータ線２０は、一般的には１回のパターニング工程で形成される。

これに基づいて、図１５のＣ−Ｃ'及びＢ−Ｂ'位置に示すように、データ線２０は第１の静電気保護配線２０１と同層、同材料であり、即ち、データ線２０と第１の静電気保護配線２０１とは同一のパターニング工程で形成される。

また、図１５のＡ−Ａ'及びＢ−Ｂ'位置に示すように、ゲート線１０と第２の静電気保護配線２０２は同層、同材料であり、即ち、ゲート線１０と第２の静電気保護ライン２０２は同一のパターニング工程で形成される。

これに基づいて、図１４に示すアレイ基板では、図１６（同図は、上述の図１４のＤ−Ｄ'位置に沿った断面図であり、具体的な層間関係は、前述の図１５を参照できる）に示すように、ダミーデータ線２０''は共通電極リード３１に接続されているため、表示の際に、該ダミー画素列は実際の表示に使用されず、非表示領域内の配線に蓄積された静電気に一定の遮蔽・隔離の作用を与え、表示領域の表示画面が正常かつ安定して表示されることを更に保証することができる。

なお、ダミーデータ線２０''と共通電極リード３１との接続形態は、図１６に示すように、他の層（例えば画素電極層）に位置する導電パターンを中間接続体１２０として用いて接続してもよいし、両者が直接接触するように接続してもよく、本開示の実施例はこれに限定されず、必要に応じて適宜選択して配置すればよい。

本発明の他の実施例として、図１７に示すように（図９と組み合わせて図１７をご参照ください）、ゲート線１０は共通電極線３０、共通電極リード３１、データ線リード２１のいずれとも同層、同材料であり、すなわち、ゲート線１０は共通電極線３０、共通電極リード３１、データ線リード２１のいずれとも同一のパターニング工程で形成される。

また、図１７に示すように、データ線２０はゲート線リード１１と同層、同材料であり、すなわち、データ線２０とゲート線リード１１とは同一のパターニング工程で形成される。

更に、図１７におけるＡ−Ａ'、Ｂ−Ｂ'及びＣ−Ｃ'位置に示すように、ゲート線１０は第１の静電気保護配線２０１、第２の静電気保護配線２０１のいずれとも同層、同材料であり、即ちゲート線１０は、第１の静電気保護配線２０１、第２の静電気保護配線２０１のいずれとも同一のパターニング工程で形成される。

これに基づいて、上述の図１４に示すアレイ基板では、図１８（同図は、上述の図１４のＤ−Ｄ'位置に沿った別の種類の断面図であり、具体的な層間関係は、前述の図１７を参照できる）に示すように、ダミーデータ線２０''は共通電極リード３１に接続されているため、表示に際して、該ダミー画素列は実際の表示に使用されず、非表示領域における配線に蓄積された静電気に一定の遮蔽・隔離の作用を与え、表示領域の表示画面が正常かつ安定して表示されることを更に保証することができる。

なお、ダミーデータ線２０''と共通電極リード３１との接続形態は、図１８に示すように、他の層（例えば画素電極層）に位置する導電パターンを中間接続体１２０として用いて接続してもよいし、両者が直接接触するように接続してもよく、本開示の実施例はこれに限定されず、実際の必要に応じて選択して配置すればよい。

また、上述の各実施例に設けられた接続部、例えばゲート線１０とゲート線リード１１との接続部１００、データ線２０とデータ線リード２１との接続部１００'、共通電極線３０と共通電極リード３１との接続部１００''について、図１５又は図１７に示すように、接続部（１００、１００'、１００''）はいずれも、サブ画素における画素電極ＰＥと同層、同材料であり、すなわち接続部（１００、１００'、１００''）は、いずれもサブ画素における画素電極ＰＥと同一のパターニング工程で形成される。

なお、本開示の実施例では、「パターニング工程」とは、フォトリソグラフィ工程を含むか、フォトリソグラフィ工程及びエッチング工程を含む工程であり、さらに、印刷、インクジェット等のその他の所定のパターンを形成するための工程を含んでもよい工程をいう。フォトリソグラフィー工程とは、成膜、露光、現像等のプロセス過程を含み、フォトレジスト、マスクプレート、露光機等を用いてパターンを形成する工程をいう。本発明の実施例では、形成しようとする各具体的な構造に応じて、対応するパターニング工程を採用可能である。

本開示の実施例では、「接続する」又は「連結する」などの類似の用語は、直接に接続する又は連結する方式、又は間接的に接続する又は連結する方式を含み、物理的な接続（例えばビアによる接続）に限定されず、電気的な接続を含んでもよい。

また、上述のゲート線及びゲート線と同層の導電パターンは、例えばネオジム、アルミニウム、チタン、マグネシウム又は銅のいずれか１種類以上の材料を用いることができる；データ線及びデータ線と同層の導電パターンは、例えば、ネオジム、アルミニウム、チタン、マグネシウム又は銅のいずれか１種類以上の材料を用いることができる；画素電極及び画素電極と同層の導電性パターンは、インジウム錫酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ、ＩＴＯと略す）、インジウムガリウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ、ＩＧＺＯと略す）、インジウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ、ＩＺＯと略す）のいずれか１種類以上の透明導電材料を用いることができる。

画素電極は、アレイ基板の種類（例えばＩＰＳ型）によっては、ネオジム、アルミニウム、チタン、マグネシウム、銅などの金属材料のいずれか１種類以上を用いることもでき、本開示の実施形態はこれらに限定されない。

本開示の実施例の別の態様は、表示装置をさらに提供し、図１９に示すように、該表示装置０２は、上述のアレイ基板０１を備える。

この表示装置は、上述の実施例により提供されるアレイ基板と同様の有利な効果を有する。上述の実施例では、アレイ基板の構造及び有利な効果について詳細に説明しているので、ここでは省略する。

上述の表示装置は、アレイ基板に対向するの対向基板と、両者の間に配置される液晶層とをさらに備えていてもよい。

例えば、前記対向基板は、カラーフィルム基板であってもよい；あるいは、当該アレイ基板がＣＯＡ（ｃｏｌｏｒ ｆｉｌｔｅｒ ｏｎ ａｒｒａｙ）型アレイ基板である場合、すなわちアレイ基板上にカラーフィルタ膜が作製されている場合には、対向基板は対応してカバーガラスであってもよい。

前記表示装置は、バックライトを提供するバックライトモジュール、駆動回路部をさらに含むことができ、具体的な構造は、関連技術を参照でき、ここでは詳細を説明しない。

なお、本開示の実施例では、表示装置は、液晶パネル、電子ペーパー、ＯＬＥＤパネル、携帯電話、タブレット型コンピュータ、テレビ、ディスプレイ、ノート型コンピュータ、デジタルフォトフレーム、カーナビゲーション等の表示機能を有する如何なる製品又は部品であってもよい。

上述は本開示の具体的な実施形態であり、本開示の範囲はこれに限定されず、本開示の技術的範囲内で当業者であれば容易に想到できる変形又は置換は、すべて本開示の技術的範囲内に包含するものである。したがって、本開示の保護範囲は、特許請求の範囲の保護範囲に準ずるものとする。

この出願は、２０１７年１１月２７日に中国特許局に出願された出願番号が２０１７２１６１３６３０．１で、発明の名称が「アレイ基板及び表示装置」である中国特許出願を基礎出願とする優先権を主張し、その内容の全てが参照によって本出願に取り込まれる。

本開示のいくつかの実施例では、前記共通電極リードと前記データ線は延伸方向が一致し、各共通電極線は、それぞれ異なる接続部を介して前記共通電極リードに接続される；又は、前記共通電極リードは、前記データ線の延伸方向に一致するリード本体と、前記リード本体に接続されると共に、同じ共通電極線方向に向かって延伸する複数の第５のブロック体とを含み、各第５のブロック体は１つの前記接続部に対応し、各共通電極線は、それぞれ異なる接続部を介して対応する前記第５のブロック体に接続される。

本開示のいくつかの実施例では、前記第１の静電気保護ユニット、前記第２の静電気保護ユニット、前記第３の静電気保護ユニット、及び前記第４の静電気保護ユニットのいずれか１つは、第１のトランジスタと、第２のトランジスタと、第１の接続端と、第２の接続端とを有し、前記第１のトランジスタのソース、ゲート、及び第２のトランジスタのドレインはいずれも第１の接続端に接続され、第２のトランジスタのソース、ゲート及び第１のトランジスタのドレインは、いずれも第２の接続端に接続され、前記第１の接続端と前記第２の接続端は、前記アレイ基板の互いに静電気を放電する必要のある２つの導電体にそれぞれ接続するように配置される。

本開示のいくつかの実施例では、前記アレイ基板は、前記非表示領域に位置するダミー画素列とダミーデータ線をさらに含み；ここで、前記ダミー画素列は、前記表示領域における前記非表示領域に近いサブ画素列に隣接し、前記ダミーデータ線は、該ダミー画素列の前記表示領域から離れる側に配置され；前記ダミー画素列におけるダミー画素は、ダミー画素電極とダミー共通電極とを含み；前記ダミー画素列の各ダミー画素電極は、前記ダミー画素列に隣接する前記データ線と前記ダミーデータ線のいずれにも接続されず、前記ダミー画素列の各ダミー共通電極は、前記共通電極線のいずれにも接続される。

これに基づいて、図４を引き続き参照すると、上述信号線Ｓ１及び信号線リードＳ２は、それぞれゲート線１０及びゲート線リード１１であってもよく、又は、それぞれデータ線２０及びデータ線リード２１であってもよく、又はそれぞれ共通電極線３０及び共通電極リード３１であってもよい。無論、上述の組み合わせは例示に過ぎず、信号線Ｓ１及び信号線リードＳ２は、アレイ基板０１内の表示領域０１ａ及び非表示領域０１ｂにそれぞれ位置すると共に、電気的に接続すべく他の配線構造であってもよく、本開示の実施例はこれに限定されず、実際には、上述の信号線及び信号線リードの構造として上述１組又は複数組の配線構造を選択できる。以下の実施例はいずれも信号線及び信号線リードが、それぞれゲート線及びゲート線リード、データ線及びデータ線リード、共通電極線及び共通電極リードのうちの１組又は複数組を含む場合を例に挙げて、本開示の実施例についてさらに説明する。

例示的には、接続部１００と、ゲート線１０及びゲート線リード１１との間を有効に接続して接触抵抗を低減するため、ゲート線１０は、図４に示すように、少なくとも表示領域０１内に位置する第１の線状体１０１と、非表示領域０１ｂに位置する第１のブロック体１１１とを有し、ゲート線リード１１は、ゲート線リード本体１１ａと、ゲート線リード本体１１ａの表示領域０１ａに近い端部に位置する第２のブロック体１１２とを有し、接続部１００は、第１のブロック体１１１と第２のブロック体１１２とを接続する。

これに基づいて、共通電極線３０における第３の線状体１０３はゲート線１０と延伸方向が一致しているため、両者は、いずれも端部ではそれぞれ共通電極リード３１とゲート線リード１１に接続する必要があり、しかも、接続箇所は一般的にブロック体構造である。

当業者には理解できるように、各ブロック体と対応する接続部との間の効果的な接続を確保するため、上述の第１のブロック体１１１、第２のブロック体１１２、第３のブロック体１１３、第４のブロック体１１４、第５のブロック体１１５、及び第６のブロック体１１６の長さ（すなわち、ゲート線の延伸方向における対応するサイズ）及び幅（すなわち、データ線の延伸方向における対応するサイズ）は、一般に、いずれも第１の線状体１０１、第２の線状体１０２、及び第３の線状体１０３の何れか１つの線状幅よりも大きい。

ここで、リード本体３１１の表示領域に近い側に複数の第５のブロック体１１５が配置されているため、配線を容易にし、リード本体３１１の表示領域に近い側から延出した複数の第５のブロック体に不要な影響を与えることを回避するため、図６に示すように、第１の静電気保護配線２０１は、共通電極リード１１の表示領域０１ａから離れる側に位置している。

ここで、図１１に示す直線状構造のデータ線よりも、図１２に示す屈曲した構成を用いたデータ線のほうのアレイ基板は、該アレイ基板を備える表示装置により広い視野角を付与することができる。

以下、図９及び図１５並びに図１７を参照して、上述したゲート線１０、ゲート線リード１１、データ線２０、データ線リード２１、共通電極線３０、共通電極リード３１、第１の静電気保護配線２０１、第２の静電気保護配線２０２の層間関係についてさらに説明する。ここで、各層間の関係をより良く説明するためには、図１５及び図１７は、図９におけるＯ−Ｏ'、Ａ−Ａ'、Ｂ−Ｂ'、Ｃ−Ｃ'位置の断面図を簡単に組み合わせた２種類の模式図であるが、無論、実際の各位置における断面構造については、各位置を対応付けて参考にすればよい。

更に、図１７におけるＡ−Ａ'、Ｂ−Ｂ'及びＣ−Ｃ'位置に示すように、ゲート線１０は第１の静電気保護配線２０１、第２の静電気保護配線２０２のいずれとも同層、同材料であり、即ちゲート線１０は、第１の静電気保護配線２０１、第２の静電気保護配線２０２のいずれとも同一のパターニング工程で形成される。

Claims (31)

1. アレイ基板であって、
   表示領域及び非表示領域と、
   少なくとも前記表示領域に位置する信号線と、
   前記非表示領域に位置する信号線リードと、
   前記非表示領域に位置し、前記信号線と前記信号線リードとを接続するための接続部とを備え、
   前記信号線と前記信号線リードとは２つの独立した部分である、アレイ基板。
2. 前記接続部は、前記信号線と前記信号線リードの少なくとも一方と異なる層に位置する、請求項１に記載のアレイ基板。
3. 前記アレイ基板は、さらに、
   複数のゲート線と、複数のデータ線と、
   複数の前記ゲート線と複数の前記データ線とが縦横に交差して区画されたマトリクス状に排列する複数のサブ画素とを含む、請求項１又は２に記載のアレイ基板。
4. 前記信号線は、前記ゲート線と前記データ線を含み、前記信号線リードは、ゲート線リードとデータ線リードを含み、
   各ゲート線はそれぞれ異なる接続部を介して異なるゲート線リードに一対一に接続され、
   各データ線はそれぞれ異なる接続部を介して異なるデータ線リードに一対一に接続される、請求項３に記載のアレイ基板。
5. 前記ゲート線は、少なくとも前記表示領域に位置する第１の線状体と、前記非表示領域に位置する第１のブロック体とを含み、
   前記ゲート線リードは、前記非表示領域に位置するゲート線リード本体と、前記ゲート線リード本体の前記表示領域に近い端部に位置する第２のブロック体とを含み、
   前記接続部は、前記第１のブロック体と前記第２のブロック体とを接続する、請求項３に記載のアレイ基板。
6. 前記データ線は、少なくとも前記表示領域内に位置する第２の線状体と前記非表示領域に位置する第３のブロック体を含み、
   前記データ線リードは、前記非表示領域に位置するデータ線リード本体と、前記データ線リード本体の前記表示領域に近い端部に位置する第４のブロック体とを含み、
   前記接続部は、前記第３のブロック体と前記第４のブロック体とを接続する、請求項３に記載のアレイ基板。
7. 前記信号線は、さらに共通電極線を含み、前記信号線リードはさらに共通電極リードを含み、前記共通電極線は前記接続部を介して前記共通電極リードに接続される、請求項４に記載のアレイ基板。
8. 前記共通電極リードと前記データ線は延伸方向が一致し、各共通電極線は、それぞれ異なる接続部を介して同じ共通電極リードに接続される；
   又は、
   前記共通電極リードは、前記データ線の延伸方向に一致するリード本体と、前記リード本体に接続されると共に、前記共通電極線方向に向かって延伸する複数の第５のブロック体とを含み、各第５のブロック体は１つの接続部に対応し、各共通電極線は、それぞれ異なる接続部を介して対応する前記第５のブロック体に接続される、請求項７に記載のアレイ基板。
9. 各前記共通電極線は、隣接する２つのゲート線の間に配置され；
   前記共通電極線は、少なくとも前記表示領域内に位置する第３の線状体と、前記非表示領域内に位置する接続体とを含み、前記接続体は、第６のブロック体を含み、前記接続部は、前記第６のブロック体に接続される、請求項７に記載のアレイ基板。
10. 前記接続体は帯状のサブ接続体をさらに含み、前記サブ接続体の帯状方向は、前記データ線の延伸方向と一致し、前記第３の線状体と前記第６のブロック体は、前記サブ接続体の垂直方向に沿った両側にそれぞれ位置し、かつ、前記第３の線状体と前記第６のブロック体は、それぞれ前記サブ接続体にずれて接続される、請求項９に記載のアレイ基板。
11. 前記第６のブロック体から第１のゲート線までの距離は、前記第３の線状体から前記第１のゲート線までの距離よりも小さく、前記第１のゲート線は、該第３の線状体に隣接する２本のゲート線のうち、該第３の線状体から遠い方の１本のゲート線である、請求項１０に記載のアレイ基板。
12. 前記サブ接続体の前記データ線の延伸方向に沿った長さは、該サブ接続体に隣接する２本のゲート線間の距離よりも小さく、かつ、前記サブ接続体の前記データ線の延伸方向に沿った長さは、該サブ接続体に隣接する２本のゲート線間の距離の３／４以上である、請求項１０に記載のアレイ基板。
13. 前記アレイ基板は、前記非表示領域に位置する第１の静電気保護配線と、第１の静電気保護ユニットとをさらに含み；
    前記第１の静電気保護配線は前記データ線の延伸方向に一致し、前記ゲート線リードは前記第１の静電気保護ユニットを介して前記第１の静電気保護配線に接続され；
    前記アレイ基板は、前記非表示領域に位置する第２の静電気保護配線と第２の静電気保護ユニットとをさらに含み、前記第２の静電気保護配線は、前記ゲート線の延伸方向と一致し、前記データ線は、前記第２の静電気保護ユニットを介して前記第２の静電気保護配線に接続される、請求項８に記載のアレイ基板。
14. 前記第１の静電気保護配線は、前記共通電極リードの前記表示領域から離れる側に位置し、
    前記第２の静電気保護配線は、前記データ線リードの前記表示領域に近い側に位置する、請求項１３に記載のアレイ基板。
15. 前記第１の静電気保護配線は前記共通電極リードと一体構造である；又は、前記アレイ基板は、前記非表示領域に位置する第３の静電気保護ユニットをさらに含み、前記第１の静電気保護配線は、前記第３の静電気保護ユニットを介して前記共通電極リードに接続される；
    及び／又は、
    前記アレイ基板は、前記非表示領域に位置する第４の静電気保護ユニットをさらに含み、前記第２の静電気保護配線は、前記第４の静電気保護ユニットを介して前記共通電極リードに接続される、請求項１３に記載のアレイ基板。
16. 前記第１の静電気保護ユニット、前記第２の静電気保護ユニット、前記第３の静電気保護ユニット、及び前記第４の静電気保護ユニットのいずれか１つは、第１のトランジスタと、第２のトランジスタと、第１の接続端と、第２の接続端とを有し、
    前記第１のトランジスタのソース、ゲート、及び第２のトランジスタのドレインはいずれも第１の接続端に接続され、第２のトランジスタのソース、ゲート及び第１のトランジスタのドレインは、いずれも第２の接続端に接続され、
    前記第１の接続端と前記第２の接続端は、互いに静電気を放電する必要のある２つの導電体にそれぞれ接続する、請求項１５に記載のアレイ基板。
17. 前記サブ画素は、画素電極と、前記共通電極線に接続された共通電極とを含み；
    前記画素電極は、第１の帯状サブ電極を含み、前記共通電極は、第２の帯状サブ電極を含み、前記第１の帯状サブ電極と前記第２の帯状サブ電極とは間隔をあけて配置され、かつ、前記第１の帯状サブ電極と前記第２の帯状サブ電極はいずれも前記データ線に平行であり；
    前記サブ接続体の前記表示領域に近い側の境界は、前記第１の帯状サブ電極と前記第２の帯状サブ電極に平行である、請求項１０に記載のアレイ基板。
18. 前記データ線は非直線形である、請求項１７に記載のアレイ基板。
19. 隣接する２つのデータ線の間に位置する同一列のサブ画素のうち、隣接する行の前記サブ画素における各画素電極は、前記隣接する２つのデータ線のうちの異なるデータ線にそれぞれ接続され；
    同一行のサブ画素において、各画素電極は、当該行の各サブ画素と同じ側に位置する前記データ線に接続される、請求項１７又は請求項１８に記載のアレイ基板。
20. 前記アレイ基板は、前記非表示領域に位置するダミー画素列とダミーデータ線をさらに含み、前記ダミー画素列は、前記表示領域におけるサブ画素列に隣接し、前記ダミーデータ線は、該ダミー画素列の前記表示領域から離れる側に配置され；
    前記ダミー画素は、ダミー画素電極とダミー共通電極とを含み；前記ダミー画素列の各ダミー画素電極は、前記ダミー画素列に隣接する前記データ線と前記ダミーデータ線のいずれにも接続されず、前記ダミー画素列の各ダミー共通電極は、前記共通電極線のいずれにも接続される、請求項１７又は請求項１８に記載のアレイ基板。
21. 前記ダミーデータ線は前記共通電極リードに接続される、請求項２０に記載のアレイ基板。
22. 前記ダミーデータ線は、前記データ線に平行である、請求項２０に記載のアレイ基板。
23. 前記ダミー画素電極は、第１のダミー帯状サブ電極を含み、前記ダミー共通電極は、第２のダミー帯状サブ電極を含み、前記第１のダミー帯状サブ電極と前記第２のダミー帯状サブ電極とは間隔をあけて配置され、かつ、両者はいずれも前記データ線に平行である、請求項２０に記載のアレイ基板。
24. 前記接続部と、前記信号線と、前記信号線リードとの少なくとも一方は、異なる層に位置し；
    前記接続部は、前記信号線と前記信号線リードと異なる層に位置し、かつ、前記信号線と前記信号線リードとは同じ層に位置し、前記接続部は、それぞれ第１のビア、第２のビアを介して、前記信号線と、前記信号線リードとに接続される形態、
    又は、前記接続部は前記信号線リードと同じ層に位置し、前記接続部は前記信号線と異なる層に位置し、前記接続部は前記信号線リードに直接接続され、前記接続部は第１のビアを介して前記信号線に接続される形態、
    または、前記接続部は前記信号線と同じ層に位置し、前記接続部は前記信号線リードと異なる層に位置し、前記接続部は前記信号線に直接接続され、前記接続部は、第２のビアを介して前記信号線リードに接続される形態と、を含む、請求項２に記載のアレイ基板。
25. 前記接続部は、前記接続部は、前記サブ画素内の各画素電極と同層、かつ同材料である、請求項１７又は１８に記載のアレイ基板。
26. 前記ゲート線は、前記共通電極線と前記ゲート線リードと共に同層、かつ同材料であり、
    及び／又は、前記データ線は、前記データ線リードと前記共通電極リードと共に同層、かつ同材料である、請求項８に記載のアレイ基板。
27. 前記ゲート線は、前記共通電極線と前記ゲート線リードと共に同層、かつ同材料であり、
    及び／又は、前記データ線は、前記データ線リードと前記共通電極リードと共に同層、かつ同材料である、請求項１３に記載のアレイ基板。
28. 前記データ線は、前記第１の静電気保護配線と同層、かつ同材料であり、
    及び／又は、前記ゲート線は、前記第２の静電気保護配線と同層、かつ同材料である、請求項１３に記載のアレイ基板。
29. 前記ゲート線は、前記共通電極線と、前記共通電極リードと、前記データ線リードと共に同層、かつ同材料であり、
    及び／又は、前記データ線は、前記ゲート線リードと同層、かつ同材料である、請求項８に記載のアレイ基板。
30. 前記ゲート線は、前記共通電極線と、前記共通電極リードと、前記データ線リードと共に同層、かつ同材料であり、
    及び／又は、前記データ線は前記ゲート線リードと同層、かつ同材料であり；
    及び／又は、前記ゲート線は、前記第１の静電気保護配線と、前記第２の静電気保護配線と同層、かつ同材料である、請求項１３に記載のアレイ基板。
31. 請求項１〜３０のいずれかに記載の表示基板を備える表示装置。

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