JP2009069725A - 液晶パネル - Google Patents

Abstract

【課題】配向膜のラビング処理などのパネル製造工程で発生する静電気によって基板上に
形成された半導体素子などが破壊されるのを防止した液晶パネルを提供すること。
【解決手段】本発明は、マトリクス状に配設されたゲート線及びソース線並びに半導体ス
イッチング素子及び画素電極を有する第１基板２とこの第１基板に対向配置される第２基
板１１との間にシール材を介在して貼り合わせて内部に空間を形成し、この空間に液晶が
封入された液晶パネル１であって、第１基板２は、画素電極が形成された画素領域ＤＡと
この画素領域を囲む周辺領域ＰＡと、を有し、画素領域ＤＡに配向膜を形成し、周辺領域
ＰＡにはコモン線１７を配置して、このコモン線１７の上部に絶縁膜を介して導電膜１８
を設けた。
【選択図】図１

Description

本発明は液晶パネルに係り、詳しくはパネル製造工程、例えば配向膜のラビング処理時
などで発生する静電気によってパネル基板上に形成された半導体素子などが静電破壊され
るのを防止できるようにした液晶パネルに関するものである。

近年、パーソナルコンピュータや携帯電話機、あるいは携帯情報端末などの電子機器の
表示装置として、液晶表示装置が多く使用されている。この液晶表示装置は、半導体スイ
ッチング素子及び画素電極並びに対向電極及びカラーフィルタなどが形成された一対のパ
ネル基板間にシール枠を介在して貼り合せて、この貼り合せたシール枠内に液晶を封入し
た液晶パネルを有している。

一対のパネル基板のうち、一方のパネル基板は、透明基板の表面にマトリクス状にゲー
ト線及びソース線が形成され、これらのゲート線及びソース線で囲まれた領域に液晶駆動
用の半導体スイッチング素子及び液晶に電圧を印加する画素電極並びに信号を保持するた
めの補助容量線などが形成されたパネルとなっている。この半導体スイッチ素子には、通
常、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴという）が使用されている
。他のパネル基板は、透明基板の表面に赤、緑、青などのカラーフィルタ及び対向電極が
形成されたパネルとなっている。また、これら一対のパネル基板の表面には液晶分子を配
向するための配向膜が形成されている。そして、これらのパネル基板を構成する透明基板
は、シリカガラスや無アルカリガラスなどのガラスで形成されている。

ところが、このようなパネル基板は帯電し易い性質を有しており、しかも基板表面に種
々の配線及び絶縁膜などが形成される工程においてこのパネル基板が高電圧の静電気で帯
電されることがある。特に、ＴＦＴなどが形成されたパネル基板（以下、アレイ基板とも
いう）は、そのパネル製造工程、例えば配向膜のラビング処理時或いは大判のマザー基板
から個々のパネル基板に分断する際などで高電圧の静電気が発生し、この静電気が基板に
蓄積されることがある。このラビング処理時の静電気は、配向膜がラビング布で擦られた
ときに発生する。すなわち、このラビング処理は、ＴＦＴなどが形成された基板上にポリ
イミド（ＰＩ）系樹脂等の有機高分子膜からなる配向膜を成膜して、この配向膜の表面に
フェルトや木綿などの繊維からなるラビング布を所定の荷重下で一定方向に擦りつけるこ
とによって配向膜の表面が液晶分子を所定方向へ向くように配向される。そして、この処
理の際に配向膜とラビング布の繊維との摩擦によって上記静電気が発生する。このような
静電気がパネル基板に蓄積されると、この静電気によって基板に形成されたＴＦＴが静電
破壊され、或いは隣接する配線間に電位差が発生して短絡事故が誘発されてパネル不良の
原因となり、パネル製造の歩留まりが低下することになる。

本発明者は、このような静電破壊が大判のマザー基板をラビング処理する際に、ラビン
グローラーが最初に接触する箇所で多く発生することを確認している。

図６及び図７を参照して、アレイ基板でラビング処理時に発生する静電破壊箇所につい
て説明する。なお、図６は公知のマザー基板の平面図、図７は図６のマザー基板から分断
した１枚のアレイ基板を示し、図７Ａはアレイ基板の平面図、図７Ｂは図７Ａに示したア
レイ基板のゲート線の配設状態を示した配線図、図７Ｃは図７ＡのVIIＣ−VIIＣ線で切断
した断面図である。

図７Ａに示すアレイ基板２０は、図６に示す大判マザー基板２０Ｍを複数に分断するこ
とにより形成される。すなわち、大判のマザー基板２０Ｍは、その表面が複数の小型パネ
ルが形成される個々の小領域２０_１〜２０_１６に区分され、区画された個々の領域にゲー
ト線及びソース線並びにＴＦＴが形成され、これらＴＦＴ等が形成された領域が表示領域
ＤＡとなってこの表示領域ＤＡ内に配向膜が形成される。その後、配向膜にはラビング処
理が施される。このラビング処理は、織布などを設けたラビングローラーＲを時計方向へ
回転させながら、図６の左側から右方向へ移動させて、マザー基板２０Ｍ上に設けた配向
膜の表面を擦って行われる。そして、このラビングの際にラビングローラーＲが最初に接
触する区分された小領域、例えば図６に示す小領域２０_１に静電気破壊が多く発生するこ
とが確認された。

この静電破壊箇所を分断された１枚のアレイ基板２０で観察すると、この静電破壊は、
図７ＡのＸ箇所で発生している。アレイ基板２０は、略中央部に表示領域ＤＡ及びこの表
示領域ＤＡの周囲に額縁状の周辺領域ＰＡを有し、表示領域ＤＡには、マトリクス状にゲ
ート線及びソース線（図示省略）並びにＴＦＴが形成され、これらの配線などが絶縁膜を
介して最表面が配向膜で覆われ、一方、周辺領域ＰＡはその最表面が絶縁膜で覆われてい
る。ちなみに、配向膜はポリイミドで形成され、絶縁膜は透明絶縁材料、例えば窒化ケイ
素ないしは酸化ケイ素で形成されている。

図７Ｃに示すようにこのアレイ基板２０は、ラビングローラーＲで基板の最表面が擦ら
れると、表示領域ＤＡ内には配向膜ＰＩ、表示領域外ＰＡにはＰ−ＳｉＮで、それぞれ最
表面を覆っている材質が異なるため、電気極性がプラスとマイナスで異なって帯電しやす
く、境界部で静電気が発生しスパークし易くなり、くし歯状に配設したゲート線のラビン
グローラーで擦った方向の入力側のＸ箇所で静電気のスパークが発生する。この静電気に
よって、表示領域ＤＡ内のＴＦＴが静電破壊を起し、ＴＦＴ特性が正規の状態から変化し
、その結果、製品化された液晶パネルではこの箇所で表示ムラが発生する。なお、このラ
ビング処理では、ラビングローラーＲが最初に接触する区分された小領域（例えば小領域
２０_１）に静電気破壊が多く発生し、この領域を過ぎた右方向の領域に至ると殆ど発生し
ていないことも確認されている。

本発明は、このような従来技術の課題を解決するためになされたものであって、本発明
の目的は、配向膜のラビング工程時などのパネル製造工程で発生する静電気によって基板
上に形成された半導体素子や配線等が破壊されることを防止した液晶パネルを提供するこ
とにある。

上記目的を達成するために、本発明の液晶パネルは、マトリクス状に配設されたゲート
線及びソース線、半導体スイッチング素子及び画素電極を設けた第１基板と該第１基板と
対向させた第２基板とをシール材を介在して貼り合わせて内部に空間を形成し、この空間
に液晶が封入された液晶パネルにおいて、
前記第１基板は、前記画素電極が形成された表示領域と表示領域を囲む周辺領域と、を
有し、前記表示領域に配向膜を形成し、前記周辺領域にはコモン線を配置して、該コモン
線の上部に絶縁膜を介して導電膜を設けたことを特徴とする。

上記発明によれば、第１基板の製造工程中、例えば配向膜をラビング処理する際に摩擦
により静電気が発生しても、この静電気は第１基板の周辺領域に設けた導電膜に伝わり分
散されるので、表示領域内の半導体スイッチング素子或いはゲート線及びソース線などへ
の伝達が回避されて、スイッチング素子の破壊或いは配線間の短絡事故などの発生を防止
できる。その結果、液晶パネルの製造歩留まりを上げることができる。

また、上記発明にかかる液晶パネルにおいて、前記導電膜は、前記周辺領域において、
前記第１基板に設ける最表層として表面に露出させたことを特徴とする。

上記発明によれば、表示領域周辺部の導電膜と、表示領域部の配向膜との電気極性が配
向膜のラビング処理時にマイナスとマイナスで同じになる為、静電気は発生しにくくなる
。また、発生した静電気は最表層の導電膜に先ず伝わり確実に集電されて分散されるため
、放電によるスイッチング素子などの静電破壊を確実に防止することができる。

また、上記発明にかかる液晶パネルにおいて、前記導電膜は、前記絶縁膜にコンタクト
ホールを形成して、該コンタクトホールを介して前記コモン線に電気的に接続されている
ことを特徴とする。

上記発明によれば、導電膜は、絶縁膜のコンタクトホールを介してコモン配線に電気的
に接続されているので、導電膜の導電路が導電膜にコモン配線を加えたものとなって導電
路が長くなり、静電気をさらに効率よく分散させることができる。

また、上記発明にかかる液晶パネルにおいて、前記コモン線は、前記周辺領域において
、前記ゲート線及びソース線が配置された領域外で導電パターン幅を変化させて形成され
ており、前記導電膜は前記導電パターン幅を変化させて形成されたコモン線を覆うように
形成されていることを特徴とする。

上記発明によれば、コモン線の導電パターン幅を幅広に変化させることにより、パター
ン幅の狭いものと比べて配線抵抗を低減できる。また、導電膜も幅広のコモン線に合わせ
て幅広の導電パターンとしたので、導電膜の面積が増大し静電気を効率よく分散させるこ
とができる。さらに、この導電膜がコモン線に接続されると導電膜の導電面積が更に増大
して、静電気をより効率よく分散させることができる。

また、上記発明にかかる液晶パネルにおいて、前記半導体スイッチング素子は薄膜トラ
ンジスタで形成し、前記導電膜は、該薄膜トランジスタに接続した画素電極と同じ材料で
形成されていることを特徴とする。

上記発明によれば、画素電極と導電膜とを同時に形成することが可能になり、導電膜の
作成が容易になる。また、画素電極に多く使用されるインジウム錫酸化物膜（ＩＴＯ）は
他の金属材料に比して比抵抗が高いことから、略同等の膜厚の金属材料による導電膜と比
較すると、瞬間的な放電をより長い時定数の導電膜で受け取ることができ、放電時に配線
間に印加される瞬間電圧を下げることができる。

以下、図面を参照して本発明の最良の実施形態を説明する。但し、以下に示す実施形態
は、本発明の技術思想を具体化するための液晶パネルを例示するものであって、本発明を
この液晶パネルに特定することを意図するものではなく、特許請求の範囲に含まれるその
他の実施形態のものも等しく適応し得るものである。

図１は本発明の一実施例に係る液晶パネルのカラーフィルタ基板を透視して表した概略
平面図、図２は図１に示す液晶パネルのカラーフィルタ基板を透視して表した１画素分の
概略平面図、図３はカラーフィルタ基板を含む図２のIII−III線の断面図である。以下に
はまず、図１〜図３を参照して、本発明の一実施例に係る液晶パネルの概要を説明する。

本実施例に係る液晶パネル１は、互いに対向配置される矩形状の一対のパネル基板、す
なわちアレイ基板２（以下、ＡＲ基板という）と、カラーフィルタ基板１１（以下、ＣＦ
基板という）と、を備え、これらの基板間に液晶層１５（図３参照）が形成された構成を
有している。また、ＡＲ基板２及びＣＦ基板１１は、いずれもガラス材、例えばシリカガ
ラス或いは無アルカリガラスなどのガラス材からなる透明基板で形成されている。また、
ＣＦ基板１１はＡＲ基板２側に配置されるＤｒ部に接触しないように、ＡＲ基板２より小
型に形成されている。

ＡＲ基板２は、図１に示すように、対向する短辺２ａ、２ｂ及び長辺２ｃ、２ｄを有す
る長方形状をなし、ＣＦ基板１１から張出した張出し部分２ａ'に液晶を駆動する液晶駆
動用ＩＣドライバＤｒが実装されるチップ実装領域２ｓが形成されている。なお、この実
装領域２ｓはＩＣドライバＤｒ下のスペースとなっている。この実装領域２ｓからは、後
述するゲート線及びソース線に接続されるゲート引回し線及びソース引回し線並びにコモ
ン線が引出されている。また、この実装領域２ｓから短辺２ａに向かって引出し配線ｔが
導出されており、この引出し配線ｔに不図示のフレキシブルプリント配線基板（Flexible
Printed Circuit。以下、ＦＰＣという）が接続される。このＦＰＣは不図示の制御基板
に接続され、この制御基板から出力される各種信号をドライバＤｒに送るために設けられ
るものである。また、実装領域２ｓには、組立て時に液晶駆動用ＩＣドライバＤｒが搭載
される。

ＡＲ基板２は、ＣＦ基板１１と対向する面、すなわち、液晶層１５側の面に、行方向（
図１の横方向）に所定の隙間をあけて複数段に並設された複数本のゲート線３と、これら
のゲート線３と絶縁され列方向（図１の縦方向）に所定の間隔をあけて並設された複数本
のソース線７とがマトリクス状に配置されている（図２参照）。

これらのゲート線３及びソース線７は、チップ搭載領域２ｓから引出されたゲート引回
し線３_Ｌ、３_Ｒ及びソース引回し線７_Ｎに接続されている。各ゲート引回し線３_Ｌ、３_Ｒ
は、チップ実装領域２ｓから図１の基板２の左右長辺２ｃ、２ｄに沿って２つのグループ
に分けて引回され、一方の引回し線３_Ｌが奇数番目のゲート線３、すなわち表示領域ＤＡ
内で行方向に配設された奇数番目のゲート線３に、他方の引回し線３_Ｒが偶数番目のゲー
ト線３にそれぞれ接続されている。ソース引回し線７_Ｎは、チップ実装領域２ｓから延設
されて各ソース線７に接続されている。

隣接する２本のゲート線３と隣接する２本のソース線７とで囲まれる領域には、このゲ
ート線３からの走査信号によってオンするスイッチング素子と、このソース線からの映像
信号がこのスイッチング素子を介して供給される画素電極とが形成されている。スイッチ
ッグ素子には、例えば薄膜トランジスタ（ＴＦＴ）が使用されている。

これらのゲート線３とソース線７とに囲まれた領域が１画素領域に相当し、これら複数
の画素領域が形成された領域が表示領域ＤＡとなっている。また、表示領域ＤＡの周囲は
所定の幅長を有する額縁状の周辺領域ＰＡとなっている。

次に、図２及び図３を参照して、表示領域ＤＡ内の画素及び周囲の配線構造を説明する
。ＡＲ基板２上には、アルミニウムやモリブデン等の金属からなる複数のゲート線３が等
間隔で平行に形成されている。また、隣り合うゲート線３間にはゲート線３と同一の材料
及び同一の工程で補助容量線４が形成されており、さらに、ゲート線３からはＴＦＴのゲ
ート電極Ｇが延設されている。これらのゲート線３、補助容量線４及びゲート電極Ｇは窒
化ケイ素や酸化ケイ素などからなるゲート絶縁膜５で覆われている。また、ゲート電極Ｇ
の上にはゲート絶縁膜５を介して非晶質シリコンや多結晶シリコンなどからなる半導体層
６が形成されている。さらに、ゲート絶縁膜５上にはアルミニウムやモリブデン等の金属
からなる複数のソース線７がゲート線３と直交するようにして形成されている。このソー
ス線７からは、ＴＦＴのソース電極Ｓが延設され、このソース電極Ｓは半導体層６と接触
している。ゲート絶縁膜５上にはドレイン電極Ｄが設けられ、このドレイン電極Ｄは半導
体層６と接触している。このドレイン電極Ｄはソース線７及びソース電極Ｓと同一の材料
でかつ同時に形成されている。そして、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄ及
び半導体層６によりスイッチング素子としての薄膜トランジスタ（ＴＦＴ）が形成されて
いる。

これらのソース線７、ＴＦＴ、ゲート絶縁膜５は、例えば無機絶縁材料からなる保護絶
縁膜（パッシベーション膜ともいう）８で覆われ、この保護絶縁膜８上に、層間絶縁膜Ｌ
、画素電極９が形成されている。補助容量線４上の保護絶縁膜８及び層間絶縁膜Ｌには、
所定の大きさのコンタクトホールＣＨが形成されて、このコンタクトホールＣＨ内に画素
電極９が配設されることで、ドレイン電極Ｄと画素電極９が電気的に接続されている。そ
して、画素電極９の上にポリイミド（ＰＩ）系樹脂などの有機高分子樹脂材からなる配向
膜１０が形成されている。この配向膜１０は、表示領域ＤＡ内に形成されている。

ＡＲ基板２に対向するＣＦ基板１１は、ＡＲ基板２に対向配置されるとともに、ブラッ
クマトリクスＢＭが少なくともＡＲ基板２に形成されたゲート線３及びソース線７に対応
する位置に配置され、このブラックマトリクスＢＭによって区画された領域に複数色のカ
ラーフィルタ１２が設けられている。カラーフィルタ１２の上にはＩＴＯ（Indium Tin O
xide）、ＩＺＯ（Indium Zinc Oxide）等で構成された透明材料からなる対向電極１３が
設けられ、この対向電極１３の上に配向膜１４が形成されている。なお、表示領域ＤＡの
ブラックマトリクスＢＭは周辺領域ＰＡ、すなわち、シール材１６の外へも延設されてい
る（図４参照）。

図４Ａは図１のIVＡ−IVＡ線の断面図、図４Ｂは図１のIVＢ−IVＢ線の断面図である。
周辺領域ＰＡは、図４に示すように、表示領域ＤＡの周囲の短辺２ｂ、長辺２ｃ及び長
辺２ｄとシール材１６との間の額縁状の領域となっている。一方の長辺２ｃには、チップ
実装領域２ｓから引出された奇数番目のゲート線３に接続されるゲート引回し線３_Ｌ及び
コモン線１７が配置されている。また、他方の長辺２ｄには、偶数番目のゲート線３に接
続されるゲート引回し線３_Ｒ及びコモン線１７が配置されている。ゲート引回し線３_Ｒ、
３_Ｌはゲート線３と同じ材料からなり、ＡＲ基板２上のシール材１６に沿ってゲート線３
と同時に形成されている。コモン線１７はゲート引回し線３_Ｒ、３_Ｌの外側、すなわち、
長辺２ｃ、２ｄ縁に近接した箇所でゲート引回し線３_Ｌと電気的に接触しないようにＡＲ
基板２上に形成されている。このコモン線１７は、チップ実装領域２ｓから離間するに伴
って拡幅された幅広の導電パターンで形成されている。すなわち、このコモン１７線は、
ＡＲ基板２の上方の短辺２ｂ部分ではゲート引回し線３_Ｌなどが配設されないので幅広に
形成され、長辺２ｃ部分では、対向する短辺２ａに向かうに従って段階的に幅狭に形成さ
れている。このようにコモン線１７を幅広にすると導電面積が増大し、電気抵抗を低減さ
せることが可能になる。このコモン線１７は、ゲート線３と同じ材料を用いこのゲート線
３の配線と同時に形成されている。また、このコモン線１７には、ＡＲ基板２の隅部にト
ランスファ電極１７_１、１７_１が設けられて、このトランスファ電極１７_１、１７_１は不
図示のコンタクト材によりＣＦ基板１１の対向電極１３に電気的に接続されている。これ
によりドライバＤｒから出力される対向電極電圧がコモン線１７を介して対向電極１３に
印加される。

これらのゲート引回し線３_Ｌ、３_Ｒ及びコモン線１７は絶縁膜５_Ａで覆われている。こ
の絶縁膜５_Ａはゲート絶縁膜５と同じ材料を用いこのゲート絶縁膜５の形成と同時に形成
されている。この絶縁膜５_Ａ上には、静電対策用の導電膜１８が形成されている。この導
電膜１８は、絶縁膜５_Ａ下のコモン線１７と重なるように形成されている。この導電膜１
８は、ＩＴＯやＩＺＯ、又はＡｌ、Ｔｉ、Ｔａ、Ｃｒあるいはそれらの合金から成る導電
膜によって形成される。この導電層１８をＩＴＯで形成すると、ＩＴＯが他の金属材料に
比して比抵抗が高いことから、略同等の膜厚金属材料のものと比較すると、瞬間的な放電
をより長い時定数の導電膜で受け取ることができ、放電時に配線間に印加される瞬間電圧
を下げることができる。また、このように導電層１８をＩＴＯで形成すれば表示領域ＤＡ
内の画素電極９と同時に形成できる。また、この導電膜１８は、絶縁膜５_Ａにコンタクト
ホール（図示省略）を形成し、このコンタクトホールを介してコモン線１７に電気的に接
続されていると好ましい。このように導電膜１８とコモン線１７とを電気的に接続すれば
、導電パターンの面積が増大することになる。この導電膜１８により、ラビング処理する
際に発生する静電気を拡散させ、ＴＦＴ素子などの静電破壊を防止することができる。ま
た、ラビング処理により最表面に位置する導電膜１８と配向膜１０との電気極性が同じに
なり、静電気の発生が抑制される。

図５は図１の周辺領域を拡大して模式化した概略側面図である。次に、図５を参照して
、ラビング処理時の静電気の拡散について説明する。なお、この図５は従来技術の図７Ｃ
に対応している。
導電膜１８は、額縁状の周辺領域ＰＡにおいて最表層となって表面に露出している。す
なわち、表示領域ＤＡ内には、最表層として配向膜１０が存在しているが、この配向膜１
０は表示領域ＤＡ内にのみ存在し、周辺領域ＰＡの導電膜１８上までは延設されていない
。

このような構成のＡＲ基板２によれば、周辺領域ＰＡの最表層に導電膜１８が設けられ
ているので、配向膜１０のラビング時にラビングローラーＲのラビング布が導電膜１８に
接触するためラビング布に帯電した静電気を導電膜に効率よく拡散させることができる。
すなわち、配向膜とラビング布の繊維との摩擦によって静電気が発生しても、この静電気
はＡＲ基板２の周辺領域ＰＡに設けられた導電膜１８に伝わり分散されるので、表示領域
ＤＡ内のＴＦＴ或いはゲート線及びソース線などへの伝達が回避されて、ＴＦＴの静電破
壊或いは配線間の短絡事故などの発生を防止できる。また、この導電膜１８がコモン線１
７に電気的に接続されることにより、導電パターンの面積が増大し、静電気が効率的に拡
散される。その結果、液晶パネルの製造歩留まりを上げることができる。

また、静電気は、ラビング処理時だけでなく、マザー基板から個々の基板に分断すると
きにも発生することがあるが、この静電気も導電膜１８によって拡散されて、表示領域Ｄ
Ａ内のＴＦＴ等に影響を及ぼすことがない。なお、このガラス基板上に形成するＴＦＴは
、プロセス温度が低いポリシリコンＴＦＴで作成すると耐電圧特性が低くなるが、このよ
うなＴＦＴでも静電破壊を有効に防ぐことがでる。

図１は本発明の実施例に係る液晶パネルのカラーフィルタ基板を透視して表したアクティブマトリクス基板の概略平面図である。 図２は図１の液晶パネルのＣＦ基板を透視して表した１画素分の概略平面図である。 図３はＣＦ基板を含む図２のIII−III線の断面図である。 図４Ａは図１のIVＡ−IVＡ線の断面図、図４Ｂは図１のIVＢ−IVＢ線の断面図である。 図５は図１の周辺領域を拡大して模式化した概略側面図である。 図６は公知のマザー基板の平面図である。 図７は図６のマザー基板から分断した１枚のアレイ基板を示し、図７Ａはアレイ基板の平面図、図７Ｂは図７Ａ基板のゲート線の配設状態を示した配線図、図７Ｃは図７ＡのVIIＣ−VIIＣ線で切断した断面図である。

符号の説明

１：液晶パネル ２：アレイ（ＡＲ）基板 ２ｓ：チップ実装領域 ３：ゲート線 ３_Ｌ
、３_Ｒ：ゲート引回し線 ４：補助容量線 ５：ゲート絶縁膜 ６：半導体層 ７：ソー
ス線 ８：保護絶縁膜 ９：画素電極 １０：配向膜 １１：カラーフィルタ（ＣＦ）基
板 １３：対向電極 １４：配向膜 １５：液晶層 １６：シール材 １７：コモン線
１８：導電膜 ＢＭ：ブラックマトリクス ＤＡ：表示領域 Ｌ：層間絶縁膜 ＰＡ：周
辺領域 Ｒ：ラビングローラー ＴＦＴ：薄膜トランジスタ

Claims (5)

1. マトリクス状に配設されたゲート線及びソース線、半導体スイッチング素子及び画素電
   極を設けた第１基板と該第１基板と対向させた第２基板とをシール材を介在して貼り合わ
   せて内部に空間を形成し、この空間に液晶が封入された液晶パネルにおいて、
   前記第１基板は、前記画素電極が形成された表示領域と表示領域を囲む周辺領域と、を
   有し、前記表示領域に配向膜を形成し、前記周辺領域にはコモン線を配置して、該コモン
   線の上部に絶縁膜を介して導電膜を設けたことを特徴とする液晶パネル。
2. 前記導電膜は、前記周辺領域において、前記第１基板に設ける最表層として表面に露出
   させたことを特徴とする請求項１に記載の液晶パネル。
3. 前記導電膜は、前記絶縁膜にコンタクトホールを形成して、該コンタクトホールを介し
   て前記コモン線に電気的に接続されていることを特徴とする請求項１に記載の液晶パネル
   。
4. 前記コモン線は、前記周辺領域において、前記ゲート線及びソース線が配置された領域
   外で導電パターン幅を変化させて形成されており、前記導電膜は前記導電パターン幅を変
   化させて形成されたコモン線を覆うように形成されていることを特徴とする請求項１に記
   載の液晶パネル。
5. 前記半導体スイッチング素子は薄膜トランジスタで形成し、前記導電膜は、該薄膜トラ
   ンジスタに接続した画素電極と同じ材料で形成されていることを特徴とする請求項１に記
   載の液晶パネル。

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