CN110058469B - 阵列基板、显示面板、显示装置及阵列基板的制造方法 - Google Patents

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Abstract

本公开的实施例提出了阵列基板、显示面板、显示装置及阵列基板的制造方法。该阵列基板包括：衬底；位于所述衬底上的至少包括第一时钟信号线和第二时钟信号线在内的多条时钟信号线，所述第一时钟信号线具有第一部分，所述第一部分位于所述衬底的第一区域上，所述第二时钟信号线具有第二部分，所述第二部分位于所述衬底的不同于所述第一区域的第二区域上；位于所述第一部分上方和所述第二部分上方的电场屏蔽层，所述电场屏蔽层与所述第一时钟信号线彼此电绝缘，以及所述电场屏蔽层与所述第二时钟信号线彼此电绝缘。

Description

阵列基板、显示面板、显示装置及阵列基板的制造方法
技术领域
本公开涉及显示技术领域，且更具体地涉及阵列基板、显示面板、显示装置及阵列基板的制造方法。
背景技术
随着液晶显示技术的普及，液晶显示器(LCD)已经成为了人们日常生产、生活中必不可少的工具。LCD作为一种显示装置，其通过使用液晶分子的特性来实现画面显示。
具体地，液晶是一种介于固体和液体之间的物质，其在常态下呈液态，然而其分子排列却和固体晶体一样非常规则。如果对其施加一个电场，则可以改变其分子排列。通过配合偏光片，这种特性可以实现画面显示。例如，对于LCD的某个特定像素来说，如果通过控制其相应的薄膜晶体管(TFT)开关来使得其像素电极和公共电极之间形成不同的电势差，则夹在这两个电极之间的液晶分子可以发生不同程度的偏转，从而使得偏振光相应变为不通过、部分通过或通过，从而实现了单点像素的开关和/或不同灰阶显示。
然而，随着显示器的分辨率日益增大，其可能具有几十万、几百万、甚至上千万个像素。因此，随着显示器上的电路长度、工艺复杂度的增加，如何保证海量的像素在相同的灰阶下能够均匀地发光，就成了必须要解决的技术难题。
发明内容
为了至少解决或减轻上述技术问题，根据本公开一些实施例，提供了阵列基板、显示面板、显示装置及阵列基板的制造方法。
本公开的一些实施例提供了一种阵列基板。该阵列基板包括：衬底；位于所述衬底上的至少包括第一时钟信号线和第二时钟信号线在内的多条时钟信号线，所述第一时钟信号线具有第一部分，所述第一部分位于所述衬底的第一区域上，所述第二时钟信号线具有第二部分，所述第二部分位于所述衬底的不同于所述第一区域的第二区域上；位于所述第一部分上方和所述第二部分上方的电场屏蔽层，所述电场屏蔽层与所述第一时钟信号线彼此电绝缘，以及所述电场屏蔽层与所述第二时钟信号线彼此电绝缘。
在一些实施例中，所述阵列基板还包括：绝缘层，位于所述第一部分和所述电场屏蔽层之间以及位于所述第二部分和所述电场屏蔽层之间，以使得所述电场屏蔽层与所述第一时钟信号线彼此电绝缘并使得所述电场屏蔽层与所述第二时钟信号线彼此电绝缘。
在一些实施例中，在与时钟信号线的延伸方向垂直的宽度方向上，每个电场屏蔽层与其下方的时钟信号线具有相同宽度。
在一些实施例中，所述第一区域是预期要在其上方形成密封胶的区域，所述密封胶预期要覆盖所述第一时钟信号线的所述第一部分。
在一些实施例中，所述密封胶覆盖位于所述第一时钟信号线的所述第一部分上方的绝缘层和电场屏蔽层。
在一些实施例中，所述第二区域是预期要在其上方形成液晶的区域，所述液晶预期要覆盖所述第二时钟信号线的所述第二部分。
在一些实施例中，所述液晶层覆盖位于所述第二时钟信号线的所述第二部分上方的绝缘层和电场屏蔽层。
在一些实施例中，所述多条时钟信号线还包括第三时钟信号线，所述第三时钟信号线上方的绝缘层和电场屏蔽层的一部分由所述密封胶覆盖且其另一部分由所述液晶层覆盖。
本公开的另一些实施例提供了一种显示面板。该显示面板包括：前述阵列基板；以及与所述阵列基板电连接的显示驱动电路。
在一些实施例中，所述阵列基板中的电场屏蔽层与所述显示驱动电路电连接，并由所述显示驱动电路提供单独的电信号。
本公开的又一些实施例提供了一种显示装置。该显示装置包括前述显示面板。
本公开的再一些实施例提供了一种制造阵列基板的方法。该方法包括：在衬底上形成至少包括第一时钟信号线和第二时钟信号线在内的多条时钟信号线，所述第一时钟信号线具有第一部分，所述第一部分形成于所述衬底的第一区域上，所述第二时钟信号线具有第二部分，以及所述第二部分形成于所述衬底的第二区域上；以及在所述第一部分上方和所述第二部分上方形成电场屏蔽层，使得所述电场屏蔽层与所述第一时钟信号线彼此电绝缘，以及所述电场屏蔽层与所述第二时钟信号线彼此电绝缘。
在一些实施例中，在所述第一部分上方和所述第二部分上方形成电场屏蔽层的步骤包括：在所述第一时钟信号线的第一部分和所述第二时钟信号线的第二部分中的每一个部分上分别形成绝缘层；以及在所述绝缘层上形成电场屏蔽层。
在一些实施例中，所述方法还包括：在所述衬底上形成栅极；在所述栅极上形成栅极绝缘层；在所述栅极绝缘层上形成有源层；在所述栅极绝缘层和所述有源层上形成源极和漏极；在所述有源层、所述源极、所述漏极和所述栅极绝缘层上形成钝化层；在所述钝化层上形成通孔，以暴露所述源极或所述漏极的一部分；以及在所述钝化层上形成像素电极或公共电极，使得所述像素电极或所述公共电极经由所述通孔与所述源极或所述漏极电连接。
在一些实施例中，形成多条时钟信号线的步骤是与形成栅极的步骤同时进行的。
在一些实施例中，形成绝缘层的步骤是与形成所述栅极绝缘层的步骤和/或形成所述钝化层的步骤同时进行的。
在一些实施例中，形成电场屏蔽层的步骤是与形成所述像素电极层的步骤或形成所述公共电极层的步骤同时进行的。
在一些实施例中，在所述绝缘层上形成相应电场屏蔽层的步骤包括：在所述绝缘层上形成具有与其下方的时钟信号线相同宽度的电场屏蔽层。
通过使用根据本公开实施例的阵列基板、显示面板、显示装置及阵列基板的制造方法，可以使得显示装置中的各个像素在相同灰阶下发光尽量趋于一致，避免或至少减轻显示器的不良显示现象，例如横纹、光斑等现象，从而提升了显示器的良率和用户的体验。
附图说明
通过下面结合附图说明本公开的优选实施例，将使本公开的上述及其它目的、特征和优点更加清楚，其中：
图1是示出了根据本公开实施例的示例显示面板的俯视图。
图2是示出了根据本公开实施例的图1所示的显示面板的局部构造的俯视图和侧视图。
图3是示出了根据本公开实施例的图2所示的显示面板的局部构造示例的进一步局部构造的侧视图。
图4是示出了根据本公开实施例的图2所示的显示面板的另一局部构造示例的进一步局部构造的侧视图。
图5A～图5G是示出了使用根据本公开实施例的制造阵列基板的示例方法所制造的产品的各阶段示意图。
图6是示出了根据本公开实施例的用于制造阵列基板的示例方法的流程图。
具体实施方式
下面参照附图对本公开的部分实施例进行详细说明，在描述过程中省略了对于本公开来说是不必要的细节和功能，以防止对本公开的理解造成混淆。在本说明书中，下述用于描述本公开原理的各种实施例只是说明，不应该以任何方式解释为限制公开的范围。参照附图的下述描述用于帮助全面理解由权利要求及其等同物限定的本公开的示例性实施例。下述描述包括多种具体细节来帮助理解，但这些细节应认为仅仅是示例性的。因此，本领域普通技术人员应认识到，在不脱离本公开的范围和精神的情况下，可以对本文中描述的实施例进行多种改变和修改。此外，为了清楚和简洁起见，省略了公知功能和结构的描述。此外，贯穿附图，相同的附图标记用于相同或相似的功能、器件和/或操作。此外，在附图中，各部分并不一定按比例来绘制。换言之，附图中的各部分的相对大小、长度等并不一定与实际比例相对应。
在本公开中，术语“包括”和“含有”及其派生词意为包括而非限制；术语“或”是包含性的，意为和/或。此外，在本公开的以下描述中，所使用的方位术语，例如“上”、“下”、“左”、“右”等均用于指示相对位置关系，以辅助本领域技术人员理解本公开实施例，且因此本领域技术人员应当理解：在一个方向上的“上”/“下”，在相反方向上可变为“下”/“上”，且在另一方向上，可能变为其它位置关系，例如“左”/“右”等。
以下，以本公开实施例应用于液晶显示装置的阵列基板为例来详细说明。然而本领域技术人员应当理解本公开的应用领域不限于此。事实上，根据本公开实施例的技术方案可以应用于其它需要提供一致的时钟信号或其它信号的场景中。此外，尽管在以下描述中以晶体管为底栅型薄膜晶体管(TFT)为例进行了描述，然而本公开不限于此。事实上，如本领域技术人员所能够理解的：对于顶栅型晶体管或其它类型晶体管同样可以实现本申请的技术方案，只需调整针对时钟信号线(或其它信号线)所设置的相应层即可。
图1是示出了根据本公开实施例的示例显示面板10的俯视图。如图1所示，显示面板10可包括有效显示区域(AA)100和边框区域110。AA 100中包括由多个像素组成的像素阵列，其可用于根据显示驱动电路提供的驱动信号来显示所需的画面。
在一些实施例中，边框区域110可以用于防止光线从显示面板10的边缘漏出。例如，在采用液晶显示技术的情况下，在显示面板10的边缘处，如果没有边框区域110的阻挡，则穿过背光模块的导光板出射的光线将造成显示面板10边缘的漏光现象，严重的还会导致出现明显的光斑。
此外，除了防止显示面板10边缘漏光之外，边框区域110中还设置有用于提供各种信号(包括但不限于：时钟信号、栅极驱动信号、数据驱动信号、高电平信号、低电平信号、接地等)的各条线路。接下来，将结合图2来详细描述边框区域110的局部构造120中的具体细节。
图2是示出了根据本公开实施例的图1所示的显示面板10的局部构造120的俯视图和侧视图。具体地，图2的上半部示出了图1所示的显示面板10的局部120的俯视图，且图2的下半部示出了图1所示的显示面板10的局部120沿上半部俯视图中的剖线A-A’的截面图或侧视图。需要注意的是：图2中仅示出了与本公开实施例有关的部分，而并未示出本领域技术人员所熟知的部分。此外，图2中的部分细节在需要时将结合图3～图5来进一步展示。
如图2所示，显示面板10的局部构造120中可设置有多条线路，包括(但不限于)：多条时钟信号线CLK1 130-1～CLK 8 130-8、垂直开始(Start Vertical)信号线或帧初始信号线STV1、帧前复位信号STV2、高电平信号线VDD1、VDD2、低电平信号线LVSS、VSS、接地信号线GND、公共电极信号线Vcom、以及用于生产时维修调试的RP信号线和反馈信号线FEED等。然而需要注意的是：这仅仅是根据本公开实施例的显示面板10的边框区域110的局部构造120中的一种可能实施例，而本公开不限于此。在另一些实施例中，显示面板10的边框区域110的局部构造120完全可以包括更多或更少的线路，或者包括不同的线路。
在图2所示实施例中，示出了8条时钟信号线CLK1 130-1～CLK8 130-8，它们可用于向显示面板10的栅极驱动电路(Gate driver on Array或简称为GOA)160中的各个移位寄存器提供时钟信号，以使得各个移位寄存器能够输出用于驱动相应像素行的栅极驱动信号。例如，如图2所示，第一时钟信号线CLK1 130-1可电连接到GOA 160中最下边的移位寄存器，以向其提供在相应像素行扫描时所需要的时钟信号。类似地，第二时钟信号线CLK2130-2、第三时钟信号线CLK3 130-3、第四时钟信号线CLK4 130-4可分别电连接到GOA 160中的对应移位寄存器，以向其提供相应像素行扫描时所需要的时钟信号。需要注意的是：尽管在图2中将各条相邻时钟信号线示出为好像与相邻的移位寄存器电连接并进而与相邻的像素行信号连接，但实际上相邻时钟信号线可以与非相邻的移位寄存器电连接，且相邻的移位寄存器可以向非相邻的像素行提供栅极驱动信号。例如，在图1所示的显示面板10的左右侧边框中都设置了GOA的实施例中，面板左侧GOA(例如，与图2所示的各条时钟信号线电连接的GOA 160)可以提供奇数行像素的栅极驱动信号，而面板右侧GOA可以提供偶数行像素的栅极驱动信号。又例如，在一些实施例中，各条时钟信号线与GOA 160中的电连接关系可以不是如图2所示的按时钟信号线从左至右依次连接，而是可以按其它顺序电连接。例如第一时钟信号线CLK1 130-1可以电连接最下方的移位寄存器，第三时钟信号线CLK3 130-3可以电连接上一行的移位寄存器，第五时钟信号线CLK5 130-5可以电连接再上一行的移位寄存器，依此类推。
此外，在图2所示实施例中，各条时钟信号线CLK1 130-1～CLK8 130-8的宽度(在图2的上半部的俯视图中以与时钟信号线延伸方向垂直的方向作为宽度方向)可以约为120微米(μm)。此外，其它信号线可以分别为例如80μm(例如，VDD1 151、VDD2 153、VSS 159、STV2 157等)、100μm(例如，LVSS 155、RP 147、FEED 145、STV1 141等)、150μm(例如，GND149等)和/或340μm(例如，Vcom 143等)。然而这些信号线的宽度可以取决于设计需要，而不限于图2所示实施例。例如，由于公共电极信号线Vcom 143通常需要连接到每个像素中以向每个像素中的公共电极提供电信号，因此为了保证显示面板10中的各个位置处的像素的公共电极的电信号尽量均匀一致，通常会将图2所示的Vcom 143设计为绕显示面板10的边框区域110一周，以从各个方向向不同位置处的像素提供公共电极所需的电信号。然而，这样设计的公共电极线Vcom 143的长度比其它信号线要长许多，为了降低电阻，则可以将其宽度加宽，从而形成例如图2中所示的最宽的信号线。类似地，其它信号线也可以根据实际需要来调整其相应宽度，而不限于图2所示的具体设计。
参见图2所示的下半部的局部构造120的侧视图，其示出了沿图2的上半部中的线A-A’剖开的截面图或侧视图。如图2下半部所示，包括多条时钟信号线CLK 1 130-1～CLK8130-8在内的多条信号线可设置在阵列基板220上。与阵列基板220相对设置的是具有黑矩阵215的彩膜基板210。黑矩阵215可以用于例如使得各信号线对于外部不可见，并避免可能在显示面板10的边缘处发生漏光现象。然而，需要注意的是：阵列基板220和彩膜基板210在这里仅用作说明示意之用，因此只描绘出了与本公开实施例直接相关的要素，且因此实际上其上可以存在很多未示出的其它要素(例如，膜层、材料、器件等)。
如图2的下半部所示，在彩膜基板210和阵列基板220之间可通过密封胶230来连接并将液晶层240密封在显示面板10的内部。连接彩膜基板210和阵列基板220的工艺通常被称为“对盒”或“成盒”工艺。在对盒工艺中，通常在彩膜基板210和阵列基板220之一的指定位置处预先形成一圈密封胶，然后取决于液晶灌注工艺的不同，可以要么将这两个基板直接对盒然后利用毛细作用来灌注液晶材料到对盒后的由密封胶所密闭的空间中，要么在形成密封胶的基板上由密封胶圈出的范围内滴灌液晶，然后再将彩膜基板210和阵列基板220对盒。不管哪种方式，通常都会采用紫外线照射或加热方式来激活密封胶230，从而使得彩膜基板210和阵列基板220相对固定。回到图2所示实施例，密封胶230可形成在液晶层240的外侧(即，图中的左侧)，以将液晶层240保持在显示面板10内部。
在图2所示实施例中，密封胶230的宽度可约为1.1毫米(即，从图2下半部中的边界线231到边界线233的距离)，密封胶230的边界线233到黑矩阵215的边界线的距离可约为0.3毫米，接地信号线149的左侧(外侧)边界线到黑矩阵215的边界线的距离可约为0.1毫米，而黑矩阵215的边界线到彩膜基板210的边界线的距离约为0.2毫米。这样，可以保证显示面板10的边框区域110的宽度总体上在3毫米左右，且小于5毫米。然而本公开实施例不限于此。在其它实施例中，由于例如可以采用不同材料的密封胶，因此密封胶230的宽度可以变小。此外，在另一些实施例中，由于可以采用不同的信号线布局设计(例如，采用4时钟信号线设计等)，因此可以改变所有信号线的整体宽度，从而使得边框进一步降低。
接下来，将结合图3和图4来详细描述根据本公开实施例的时钟信号线的相关设计。
图3是示出了根据本公开实施例的图2所示的显示面板10的局部构造示例120的进一步局部构造250的侧视图。具体地，图3示出了图2中的由虚线框250所圈出的部分以及周围的相关结构。图3中示出了三条时钟信号线，即：第三时钟信号线130-3、第四时钟信号线130-4和第五时钟信号线130-5。每条时钟信号线上方分别形成有一个或多个绝缘层(例如，131-3、131-4、131-5、132-3、132-4和132-5)。如下面将结合图5A～图5G所要描述的，形成各时钟信号线和/或这些绝缘层的步骤可以是在制造阵列基板220上的TFT阵列的工艺中的原有一部分，从而不增加任何新的工序，节省了制造时间、降低了成本。
在一些实施例中，第三时钟信号线130-3、第四时钟信号线130-4和第五时钟信号线130-5可以是在用于形成TFT的栅极的步骤中同时形成的(例如，参见图5A)。例如，通过在用于形成TFT的栅极的掩模板(或光罩)上与各时钟信号线相对应的位置处设置栅极掩模图案来实现。这样，在形成栅极的同一道工序中也同时形成了各时钟信号线。类似地，绝缘层131-3、131-4和131-5可以是在用于形成TFT的栅极绝缘层(Gate Insulation或简称为GI)的步骤中同时形成的(例如，参见图5B)，而绝缘层132-3、132-4和132-5可以是在用于形成TFT的钝化层(Passivation或简称为PVX)的步骤中同时形成的(例如，参见图5E)。然而，需要注意的是：图3中仅作为示意说明结构之用，且因此给出的是简化的示意图，并不代表实际产品一定是图3所示的构造。例如，在形成各绝缘层时，通常不会如图3所示形成上下层宽度完全一致的结构，而是如图5F的左侧所示形成包裹覆盖时钟信号线的结构。例如，在常见的采用五个掩模板(5masks)的阵列基板制造工艺中，对于栅极绝缘层和钝化层的形成来说通常是没有掩模板的，且因此无法形成图3中所示出的规整的上下分层结构，而多半是类似于图5F中左侧所示的覆盖结构。
此外，尽管图3中示出了每条时钟信号线上设置有两个绝缘层，但本公开不限于此，而是可以设置有任何数量的绝缘层。图3中设置两个绝缘层的主要原因在于简化生产工序，以不显著改变原有生产工艺、不提高生产成本为目的。然而需要注意的是：所设置的绝缘层也可以是栅极绝缘层和钝化层之一，而不是二者都有。例如，通过增加一个掩模板以在形成TFT的栅极绝缘层或钝化层之一时将与时钟信号线相对应的位置处遮蔽，从而避免形成相应的绝缘层。此外，也可以增加新的工序来专门在时钟信号线上形成单独的绝缘层，而不是采用TFT制造工艺中的上述步骤。
然而，在目前的窄边框LCD显示面板中，由于边框较窄，导致阵列基板和彩膜基板在对盒之后，阵列基板上的部分时钟信号线(例如，图2所示的第五时钟信号线CLK5 130-5～第八时钟信号线CLK8 130-8)被液晶层240所覆盖，一部分时钟信号线(例如，图2所示的第一时钟信号线CLK1 130-1～第三时钟信号线CLK3 130-3)被密封胶230所覆盖，且一部分时钟信号线(例如，图2所示的第四时钟信号线CLK4 130-4)部分被密封胶230所覆盖且部分被液晶层240所覆盖，如图2和图3所示。
在这种情况下，在各条时钟信号线中传导时钟信号时，其中的电流会产生如图3所示的电场，从而与覆盖其的相应层(例如，密封胶230或液晶层240)发生耦合作用。然而，由于密封胶230的介电常数(例如，2.5～6)与液晶层240的介电常数(例如，液晶分子排列方向垂直时为2.6，平行时为5.2)不同，因此导致处于不同区域的时钟信号线(例如，图3所示的第三时钟信号线CLK3 130-3和第五时钟信号线CLK5 130-5)受到的耦合作用不同，并进而导致在同一灰阶条件(即，预期各行像素的充电时间要相同)下，这些时钟信号线中的时钟信号向相应移位寄存器输出的电平不同，并最终导致各行像素的栅极打开时间和像素充电时间不同，从而可能造成显示画面中的横纹不良现象。
因此，为了进一步改进本公开的方案，下面将结合图4来详细描述根据本公开另一实施例的时钟信号线的相关设计。
图4是示出了根据本公开实施例的图2所示的显示面板10的另一局部构造示例120的进一步局部构造250的侧视图。与图3类似地，图4示出了图2中的由虚线框250所圈出的部分以及周围的相关结构。同样地，图4中也示出了三条时钟信号线，即：第三时钟信号线130-3、第四时钟信号线130-4和第五时钟信号线130-5。同样与图3类似地，每条时钟信号线上方分别形成有一个或多个绝缘层(例如，131-3、131-4、131-5、132-3、132-4和132-5)，这里不再详细描述。
与图3所示实施例相比，为了消除或减轻各时钟信号线与其覆盖物之间的耦合作用，在绝缘层上方还可形成有导电层或电场屏蔽层(例如，图4所示的电场屏蔽层133-3、133-4和133-5)。从而，如图4所示，可以使得由各时钟信号线(例如，第三时钟信号线130-3、第四时钟信号线130-4或第五时钟信号线130-5)引起的电场的方向均指向电场屏蔽层，而非具有不同介电常数的密封胶230和液晶层240，从而使得各时钟信号线受到的耦合作用大体一致，进而使得其输出的各时钟信号之间的差异显著降低，从而避免了最终引起的显示画面的横纹不良效果。
在一些实施例中，电场屏蔽层133-3、133-4和133-5均可以电连接到显示面板10的显示驱动电路(Chip on Film或COF)的单独线路上，例如Vcom2，并与向各个像素中的公共电极提供公共电极驱动信号的Vcom 143相隔离，从而避免影响像素的正常显示。
接下来，将结合图5A～图5G来详细描述如何制造图4所示的时钟信号线相关结构。
图5A～图5G是示出了使用根据本公开实施例的制造阵列基板(例如，图3和图4所示的包括各信号线及其附属结构在内的阵列基板220)的示例方法所制造的产品的各阶段示意图。需要注意的是，图5A～图5G的方法是作为制造阵列基板上的TFT的工艺的一部分来实现的，且因此在图5A～图5G中的每幅图的右侧示出了在相应TFT工序中TFT的各阶段示意图。
该示例方法可从图5A开始。如图5A所示，可以首先在衬底510上形成时钟信号线530(例如，图2、图3或图4中的各条时钟信号线)。与此同时，在衬底510上可以形成TFT结构的栅极520(以及相应的栅极(或扫描)信号线等)。换言之，时钟信号线530和栅极520可以是在同一步骤中同时形成的。然而，在另一些实施例中，它们也可以是在不同时机处先后形成的。
接下来，如图5B所示，可以在时钟信号线530上形成覆盖时钟信号线530的栅极绝缘层531。与此同时，在栅极520上可以形成TFT结构的栅极绝缘层531。换言之，时钟信号线530上的栅极绝缘层531和栅极520上的栅极绝缘层531可以是在同一步骤中同时形成的。然而，在另一些实施例中，它们也可以是在不同时机处先后形成的。
接下来，如图5C右侧所示，可以在栅极绝缘层531上形成有源层532。由于有源层532可以是通过掩模板来形成的，因此可以通过设计掩模板上的图案，来使得在时钟信号线530上的栅极绝缘层531上不形成有源层532。换言之，无需针对时钟信号线530来形成有源层531。
接下来，如图5D右侧所示，可以在栅极绝缘层531和/或有源层532上形成源极533和漏极534。同样地，由于源极533和漏极534可以是通过掩模板来形成的，因此可以通过设计掩模板上的图案，来使得在时钟信号线530上的栅极绝缘层531上不形成源极533和漏极534。换言之，无需针对时钟信号线530来形成源极533和漏极534。
接下来，如图5E所示，可以在时钟信号线530上的栅极绝缘层531上形成钝化层535。与此同时，在有源层532、源极533、漏极534和栅极绝缘层531上可以形成TFT结构的钝化层535。换言之，时钟信号线530上方的钝化层535和栅极520上方的钝化层535可以是在同一步骤中同时形成的。然而，在另一些实施例中，它们也可以是在不同时机处先后形成的。
接下来，如图5F右侧所示，可以在钝化层535上形成通孔，使得被其覆盖的漏极534的一部分暴露，以方便后续与像素电极电连接。由于该通孔可以是通过掩模板来形成的，因此可以通过设计掩模板上的图案，来使得在时钟信号线530上方的钝化层535上不形成通孔。换言之，无需针对时钟信号线530的钝化层535来形成通孔。
最后，如图5G所示，可以在时钟信号线530上方的钝化层535上形成电场屏蔽层(或像素电极)536。与此同时，在图5G右侧的栅极520上方的钝化层535上的指定位置的通孔处可以形成与漏极534电连接的像素电极536。换言之，时钟信号线530上方的电场屏蔽层536和栅极520上方的像素电极536可以是在同一步骤中同时形成的。然而，在另一些实施例中，它们也可以是在不同时机处先后形成的。在一些实施例中，像素电极536和/或电场屏蔽层536可以是由透明导电材料制成的，例如氧化铟锡(ITO)。
通过使用上面结合图5A～图5G来描述的方法，可以形成图4所示的时钟信号线相关结构，并实现避免或减轻横纹不良的效果。
需要注意的是：图5A～图5G仅示出了在采用例如5-masks工艺来制造具有相应电场屏蔽层536的时钟信号线530的方案，然而本公开不限于此。例如，在采用其它阵列基板制造工艺的情况下，例如在钝化层535之后形成的是公共电极，而非像素电极的情况下，也可以在制造公共电极的同时在时钟信号线530的上方形成电场屏蔽层536。这同样可以实现避免或降低不同覆盖材料(例如，密封胶230和液晶层240)所导致的不同耦合作用。
图6是示出了根据本公开实施例的用于制造阵列基板的示例方法600的流程图。方法600可以开始于步骤S610。在步骤S610中，可以在衬底上形成至少包括第一时钟信号线(例如，图4中的第三时钟信号线CLK3 130-3)和第二时钟信号线(例如，图4中的第五时钟信号线CLK5 130-5)在内的多条时钟信号线(例如，图2中的第一时钟信号线CLK1 130-1～第八时钟信号线CLK8 130-8)。该第一时钟信号线可以具有第一部分，该第一部分形成于衬底(例如，衬底220)的第一区域(例如，与密封胶230相对应的区域)上，以及第二时钟信号线可以具有第二部分，该第二部分形成于衬底的第二区域(例如，与液晶层240相对应的区域)上。
接下来，在步骤S620中，可以在第一部分上方和第二部分上方形成电场屏蔽层(例如，图4所示的多个电场屏蔽层133-3、133-4、133-5)，使得电场屏蔽层与第一时钟信号线彼此电绝缘，以及电场屏蔽层与第二时钟信号线彼此电绝缘。
如前所述，在一些实施例中，步骤S620可以包括：在第一时钟信号线的第一部分和第二时钟信号线的第二部分中的每一个部分上分别形成绝缘层(例如，图4所示的多个绝缘层131-3、131-4、131-5、132-3、132-4和132-5)；以及在绝缘层上形成电场屏蔽层。在一些实施例中，方法600还可以包括：在衬底(例如，衬底510)上形成栅极(例如，栅极520)；在栅极上形成栅极绝缘层(例如，栅极绝缘层531)；在栅极绝缘层上形成有源层(例如，有源层532)；在栅极绝缘层和有源层上形成源极(例如，源极533)和漏极(例如，漏极534)；在有源层、源极、漏极和栅极绝缘层上形成钝化层(例如，钝化层535)；在钝化层上形成通孔，以暴露源极或漏极的一部分；以及在钝化层上形成像素电极或公共电极(例如，像素电极536)，使得像素电极或公共电极经由通孔与源极或漏极电连接。在一些实施例中，形成多条时钟信号线的步骤可以是与形成栅极的步骤同时进行的(例如，参见图5A)。在一些实施例中，形成绝缘层的步骤可以是与形成栅极绝缘层的步骤和/或形成钝化层的步骤同时进行的(例如，参见图5B或图5E)。在一些实施例中，形成电场屏蔽层的步骤可以是与形成像素电极层的步骤或形成公共电极层的步骤同时进行的(例如，参见图5G)。在一些实施例中，在绝缘层上形成相应电场屏蔽层的步骤包括：在绝缘层上形成具有与其下方的时钟信号线相同宽度的电场屏蔽层。
此外，根据本公开的一些实施例，还提供了显示面板，其可以包括如上所述的任一种或多种阵列基板以及与阵列基板电连接的显示驱动电路。在一些实施例中，该阵列基板中的电场屏蔽层可以与显示驱动电路电连接，并由该显示驱动电路来提供单独的电信号(例如，与Vcom相独立的Vcom2)。此外，根据本公开的一些实施例，还提供了显示装置，其可以包括如上所述的显示面板。
通过使用根据本公开实施例的阵列基板、显示面板、显示装置及阵列基板的制造方法，可以使得显示装置中的各个像素在相同灰阶下发光尽量趋于一致，避免或至少减轻显示器的不良显示现象，例如横纹、光斑等现象，从而提升了显示器的良率和用户的体验。
至此已经结合优选实施例对本公开进行了描述。应该理解，本领域技术人员在不脱离本公开的精神和范围的情况下，可以进行各种其它的改变、替换和添加。因此，本公开的范围不局限于上述特定实施例，而应由所附权利要求所限定。
此外，在本文中被描述为通过纯硬件、纯软件和/或固件来实现的功能，也可以通过专用硬件、通用硬件与软件的结合等方式来实现。例如，被描述为通过专用硬件(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)来实现的功能，可以由通用硬件(例如，中央处理单元(CPU)、数字信号处理器(DSP))与软件的结合的方式来实现，反之亦然。

Claims (16)

1.一种阵列基板，包括：
衬底；
位于所述衬底上的至少包括第一时钟信号线和第二时钟信号线在内的多条时钟信号线，所述第一时钟信号线具有第一部分，所述第一部分位于所述衬底的第一区域上，所述第二时钟信号线具有第二部分，所述第二部分位于所述衬底的不同于所述第一区域的第二区域上；
位于所述第一部分上方和所述第二部分上方的电场屏蔽层，所述电场屏蔽层与所述第一时钟信号线彼此电绝缘，以及所述电场屏蔽层与所述第二时钟信号线彼此电绝缘，
其中，所述第一区域是预期要在其上方形成密封胶的区域，所述密封胶预期要覆盖所述第一时钟信号线的所述第一部分；以及，
所述第二区域是预期要在其上方形成液晶的区域，所述液晶预期要覆盖所述第二时钟信号线的所述第二部分。
2.根据权利要求1所述的阵列基板，还包括：
绝缘层，位于所述第一部分和所述电场屏蔽层之间以及位于所述第二部分和所述电场屏蔽层之间，以使得所述电场屏蔽层与所述第一时钟信号线彼此电绝缘并使得所述电场屏蔽层与所述第二时钟信号线彼此电绝缘。
3.根据权利要求1所述的阵列基板，其中，在与时钟信号线的延伸方向垂直的宽度方向上，每个电场屏蔽层与其下方的时钟信号线具有相同宽度。
4.根据权利要求1所述的阵列基板，其中，所述密封胶覆盖位于所述第一时钟信号线的所述第一部分上方的绝缘层和电场屏蔽层。
5.根据权利要求1所述的阵列基板，其中，所述液晶覆盖位于所述第二时钟信号线的所述第二部分上方的绝缘层和电场屏蔽层。
6.根据权利要求1所述的阵列基板，其中，所述多条时钟信号线还包括第三时钟信号线，所述第三时钟信号线上方的绝缘层和电场屏蔽层的一部分由所述密封胶覆盖且其另一部分由所述液晶覆盖。
7.一种显示面板，包括：
根据权利要求1～6中任一项所述的阵列基板；以及
与所述阵列基板电连接的显示驱动电路。
8.根据权利要求7所述的显示面板，其中，所述阵列基板中的电场屏蔽层与所述显示驱动电路电连接，并由所述显示驱动电路提供单独的电信号。
9.一种显示装置，包括根据权利要求7或8中任一项所述的显示面板。
10.一种制造阵列基板的方法，包括：
在衬底上形成至少包括第一时钟信号线和第二时钟信号线在内的多条时钟信号线，所述第一时钟信号线具有第一部分，所述第一部分形成于所述衬底的第一区域上，所述第二时钟信号线具有第二部分，以及所述第二部分形成于所述衬底的第二区域上；以及
在所述第一部分上方和所述第二部分上方形成电场屏蔽层，使得所述电场屏蔽层与所述第一时钟信号线彼此电绝缘，以及所述电场屏蔽层与所述第二时钟信号线彼此电绝缘，
其中，所述第一区域是预期要在其上方形成密封胶的区域，所述密封胶预期要覆盖所述第一时钟信号线的所述第一部分；以及，
所述第二区域是预期要在其上方形成液晶的区域，所述液晶预期要覆盖所述第二时钟信号线的所述第二部分。
11.根据权利要求10所述的方法，其中，在所述第一部分上方和所述第二部分上方形成电场屏蔽层的步骤包括：
在所述第一时钟信号线的第一部分和所述第二时钟信号线的第二部分中的每一个部分上分别形成绝缘层；以及
在所述绝缘层上形成电场屏蔽层。
12.根据权利要求11所述的方法，还包括：
在所述衬底上形成栅极；
在所述栅极上形成栅极绝缘层；
在所述栅极绝缘层上形成有源层；
在所述栅极绝缘层和所述有源层上形成源极和漏极；
在所述有源层、所述源极、所述漏极和所述栅极绝缘层上形成钝化层；
在所述钝化层上形成通孔，以暴露所述源极或所述漏极的一部分；以及
在所述钝化层上形成像素电极，使得所述像素电极经由所述通孔与所述源极或所述漏极电连接。
13.根据权利要求12所述的方法，其中，形成多条时钟信号线的步骤是与形成栅极的步骤同时进行的。
14.根据权利要求12所述的方法，其中，形成绝缘层的步骤是与形成所述栅极绝缘层的步骤和/或形成所述钝化层的步骤同时进行的。
15.根据权利要求12所述的方法，其中，形成电场屏蔽层的步骤是与形成所述像素电极的步骤同时进行的。
16.根据权利要求11所述的方法，其中，在所述绝缘层上形成相应电场屏蔽层的步骤包括：
在所述绝缘层上形成具有与其下方的时钟信号线相同宽度的电场屏蔽层。
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