WO2021039173A1

WO2021039173A1 - 表示装置

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Publication number: WO2021039173A1
Application number: PCT/JP2020/027488
Authority: WO
Inventors: 哲生森田
Original assignee: 株式会社ジャパンディスプレイ
Priority date: 2019-08-26
Filing date: 2020-07-15
Publication date: 2021-03-04
Also published as: JP2021033081A; US20220181429A1; JP7320407B2

Abstract

静電気の影響を抑えることを目的とする。表示装置は、複数の画素電極（５６）と、複数の画素電極（５６）の下方にある複数の画素回路（５８）と、複数の画素回路（５８）の対応する１グループにそれぞれが接続される複数の走査線（６２）と、複数の走査線（６２）に選択的に走査信号を送るための走査駆動回路（６４）と、を有する。複数の画素電極（５６）は、表示される画像を構成する複数の画素にそれぞれ対応する複数の有効画素電極（３８）と、複数の有効画素電極（３８）と走査駆動回路（６４）の間にあって複数の画素のいずれにも対応しない複数のダミー画素電極（６０）と、を含む。複数の有効画素電極（３８）のそれぞれは、複数の画素回路（５８）の対応する１つに接続される。複数の走査線（６２）のそれぞれは、複数のダミー画素電極（６０）の対応する少なくとも１つを介して、走査駆動回路（６４）に電気的に接続される。

Description

表示装置

　本発明は、表示装置に関する。

　アクティブマトリクス型の表示パネルは、画素電極がマトリクス状に配列された表示領域を有し、画素行ごとに走査線を有し、これと交差して画素列ごとに映像信号線を有する（特許文献１）。走査線及び映像信号線にそれぞれ信号を入力する回路は、表示領域の外側の領域（額縁領域）に位置する。具体的には、走査駆動回路から走査線に印加される走査信号により画素行が選択され、信号駆動回路から映像信号線に映像信号が入力される。

特開２０１９－０１５９００号公報

　表示パネルの製造方法は、複数回の成膜プロセスを含む。成膜プロセスでは、静電気放電（electrostatic discharge：ＥＳＤ）の対策が求められる。走査駆動回路は、走査線に電気的に接続されているので、走査線に印加される静電気の影響を受けやすい。

　本発明は、静電気の影響を抑えることを目的とする。

　本発明に係る表示装置は、複数の画素電極と、前記複数の画素電極の下方にある複数の画素回路と、前記複数の画素回路の対応する１グループにそれぞれが接続される複数の走査線と、前記複数の走査線に選択的に走査信号を送るための走査駆動回路と、を有し、前記複数の画素電極は、表示される画像を構成する複数の画素にそれぞれ対応する複数の有効画素電極と、前記複数の有効画素電極と前記走査駆動回路の間にあって前記複数の画素のいずれにも対応しない複数のダミー画素電極と、を含み、前記複数の有効画素電極のそれぞれは、前記複数の画素回路の対応する１つに接続され、前記複数の走査線のそれぞれは、前記複数のダミー画素電極の対応する少なくとも１つを介して、前記走査駆動回路に電気的に接続されていることを特徴とする。

　本発明によれば、走査駆動回路は、製造プロセスにおいてダミー画素電極によって走査線に電気的に接続されるまでは、静電気の影響を受けないようになっている。

本発明を適用した第１の実施形態に係る表示装置を示す平面図である。図１に示す表示装置のII－II線断面図である。図１に示す表示装置のIII－III線断面図である。図１に示す表示領域の一部を拡大した平面図である。図４に示す構造のＶ－Ｖ線断面図である。図４に示す構造のVI－VI線断面図である。第２の実施形態に係る表示装置の表示領域の一部を拡大した平面図である。図７に示す有効画素電極の配列の詳細を示す平面図である。第３の実施形態に係る表示装置の断面図である。図９に示す画素電極の配列の詳細を示す平面図である。第４の実施形態に係る表示装置の断面図である。

　以下、本発明の実施形態について図面を参照して説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。

　図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。

　さらに、本発明の詳細な説明において、ある構成物と他の構成物の位置関係を規定する際、「上に」「下に」とは、ある構成物の直上あるいは直下に位置する場合のみでなく、特に断りの無い限りは、間にさらに他の構成物を介在する場合を含むものとする。

［第１の実施形態］
　図１は、本発明を適用した第１の実施形態に係る表示装置を示す平面図である。表示装置は、例えば、赤、緑及び青からなる複数色の単位画素（サブピクセル）を組み合わせて、フルカラーの画素を形成し、フルカラーの画像を表示するようになっている。

　表示装置は、画像が表示される表示領域ＤＡを有する。表示装置は、表示領域ＤＡの周囲に周辺領域ＰＡを含む。周辺領域ＰＡは表示領域ＤＡの外側にある。周辺領域ＰＡには、フレキシブルプリント基板ＦＰが接続されている。

　図２は、図１に示す表示装置のII－II線断面図である。図３は、図１に示す表示装置のIII－III線断面図である。基板１０（アレイ基板）は、曲げることが要求されるのであれば、ポリイミドなどの可撓性を有する樹脂材料から構成される。

　基板１０上に、アンダーコート層１２として、シリコン酸化膜１２ａ、シリコン窒化膜１２ｂ及びシリコン酸化膜１２ｃの三層積層構造が設けられている。最下層のシリコン酸化膜１２ａは、基板１０との密着性向上のため、中層のシリコン窒化膜１２ｂは、外部からの水分及び不純物のブロック膜として、最上層のシリコン酸化膜１２ｃは、シリコン窒化膜１２ｂ中に含有する水素原子が薄膜トランジスタＴＲの半導体層１６側に拡散しないようにするブロック膜として、それぞれ設けられるが、特にこの構造に限定するものではなく、さらに積層があってもよいし、単層あるいは二層積層としてもよい。

　アンダーコート層１２の下、もしくは層の間には、薄膜トランジスタＴＲを形成する箇所に合わせて付加膜１４を形成してもよい。付加膜１４は、チャネル裏面からの光の侵入等による薄膜トランジスタＴＲの特性の変化を抑制したり、導電材料で形成して所定の電位を与えることで、薄膜トランジスタＴＲにバックゲート効果を与えたりすることができる。ここでは、シリコン酸化膜１２ａを形成した後、薄膜トランジスタＴＲが形成される箇所に合わせて付加膜１４を島状に形成し、その後シリコン窒化膜１２ｂ及びシリコン酸化膜１２ｃを積層することで、アンダーコート層１２に付加膜１４を封入するように形成しているが、この限りではなく、基板１０上にまず付加膜１４を形成し、その後にアンダーコート層１２を形成してもよい。

　アンダーコート層１２上に薄膜トランジスタＴＲが形成されている。ポリシリコン薄膜トランジスタを例に挙げて、ここではＮｃｈトランジスタのみを示しているが、Ｐｃｈトランジスタを同時に形成してもよい。薄膜トランジスタＴＲの半導体層１６は、チャネル領域とソース・ドレイン領域との間に、低濃度不純物領域を設けた構造を採る。ゲート絶縁膜１８としてはここではシリコン酸化膜を用いる。

　ゲート電極２０は、モリブデンタングステン合金から形成された第１導電層Ｗ１の一部である。第１導電層Ｗ１は、ゲート電極２０に加え、第１保持容量線ＣＬ１を有する。第１保持容量線ＣＬ１と半導体層１６（ソース・ドレイン領域）との間で、ゲート絶縁膜１８を介して、保持容量Ｃｓの一部が形成される。

　ゲート電極２０の上に、層間絶縁膜２２（シリコン酸化膜及びシリコン窒化膜）が積層されている。基板１０を曲げられるようにする場合、図３に示す折曲領域ＦＡでは、折り曲げやすくなるように、層間絶縁膜２２の少なくとも一部を除去する。層間絶縁膜２２の除去によって、アンダーコート層１２が露出するので、その少なくとも一部もパターニングを行って除去する。アンダーコート層１２を除去した後には、基板１０を構成するポリイミドが露出する。なお、アンダーコート層１２のエッチングを通じて、ポリイミド表面が一部浸食されて膜減りを生ずる場合が有る。

　層間絶縁膜２２の上に、ソース・ドレイン電極２４及び引き回し配線２６となる部分を含む第２導電層Ｗ２が形成されている。ここでは、チタン、アルミニウム及びチタンの三層積層構造を採用する。層間絶縁膜２２を介して、第１保持容量線ＣＬ１（第１導電層Ｗ１の一部）と第２保持容量線ＣＬ２（第２導電層Ｗ２の一部）とで、保持容量Ｃｓの他の一部が形成される。引き回し配線２６は、基板１０の端部まで延在され、フレキシブルプリント基板ＦＰを接続するための端子２８を有するようになっている。

　ソース・ドレイン電極２４及び引き回し配線２６（これらの一部を除く）を覆うように平坦化膜３０が設けられている。平坦化膜３０としては、ＣＶＤ（Chemical Vapor Deposition）等により形成される無機絶縁材料に比べ、表面の平坦性に優れることから、感光性アクリル等の有機材料が多く用いられる。

　平坦化膜３０は、画素コンタクト部３２及び周辺領域ＰＡでは除去されて、その上に酸化インジウムスズ（Indium Tin Oxide：ＩＴＯ）膜３４が形成されている。酸化インジウムスズ膜３４は、相互に分離された第１透明導電膜３４ａ及び第２透明導電膜３４ｂを含む。

　平坦化膜３０の除去により表面が露出した第２導電層Ｗ２は、第１透明導電膜３４ａにて被覆される。第１透明導電膜３４ａを被覆するように、平坦化膜３０の上にシリコン窒化膜３６が設けられている。シリコン窒化膜３６は、画素コンタクト部３２に開口を有し、この開口を介してソース・ドレイン電極２４に導通するように有効画素電極３８が積層されている。有効画素電極３８は反射電極として形成され、酸化インジウム亜鉛膜、銀膜、酸化インジウム亜鉛膜の三層積層構造としている。ここで、酸化インジウム亜鉛膜に代わって酸化インジウムスズ膜を用いてもよい。有効画素電極３８は、画素コンタクト部３２から側方に拡がり、薄膜トランジスタＴＲの上方に至る。

　第２透明導電膜３４ｂは、画素コンタクト部３２に隣接して、有効画素電極３８の下方（さらにシリコン窒化膜３６の下方）に設けられている。第２透明導電膜３４ｂ、シリコン窒化膜３６及び有効画素電極３８は重なっており、これらによって付加容量Ｃadが形成される。

　図３に示すように、端子２８の表面には、酸化インジウムスズ膜３４の他の一部である第３透明導電膜３４ｃが形成されている。第３透明導電膜３４ｃは、第１透明導電膜３４ａ及び第２透明導電膜３４ｂと同時に形成される。端子２８上の第３透明導電膜３４ｃは、以後の工程で端子２８の露出部がダメージを負わないようにバリア膜として設けることを目的の一としている。有効画素電極３８のパターニング時、第３透明導電膜３４ｃはエッチング環境にさらされるが、酸化インジウムスズ膜３４の形成から有効画素電極３８の形成までの間に行われるアニール処理によって、酸化インジウムスズ膜３４は有効画素電極３８のエッチングに対し十分な耐性を有する。

　平坦化膜３０の上であって例えば画素コンタクト部３２の上方に、バンク（リブ）と呼ばれて隣同士の画素領域の隔壁となる絶縁層４０が形成されている。絶縁層４０としては平坦化膜３０と同じく感光性アクリル等が用いられる。

　絶縁層４０は、複数の有効画素電極３８のそれぞれの中央部を露出させる複数の開口４２を有する。開口４２によって、有効画素電極３８の表面が発光領域として露出する。開口４２の内周面はなだらかなテーパー形状となるのが好ましい。絶縁層４０は、複数の有効画素電極３８のそれぞれの周縁部を覆う。

　平坦化膜３０と絶縁層４０は、両者間にあるシリコン窒化膜３６に設けた孔を通じて接触している。これにより、絶縁層４０の形成後の熱処理等を通じて、平坦化膜３０から脱離する水分や脱ガスを、絶縁層４０を通じて引き抜くことができる。

　有効画素電極３８に、有機材料からなるエレクトロルミネセンス層４４が載る。エレクトロルミネセンス層４４は、単層であってもよいが、有効画素電極３８側から順に、正孔輸送層、発光層及び電子輸送層が積層された構造であってもよい。これらの層は、蒸着によって形成してもよいし、溶媒分散の上での塗布によって形成しても良く、有効画素電極３８（各サブ画素）に対して選択的に形成してもよいし、表示領域ＤＡを覆う全面にベタ形成されてもよい。また、一部の層をベタ形成とし、他の一部の層を有効画素電極３８に対して選択的に形成してもよい。ここで、発光層をベタ形成とする場合は、全サブ画素において白色光を得て、カラーフィルタ（図示せず）によって所望の色波長部分を取り出す構成とすることができる。

　エレクトロルミネセンス層４４の上に、共通電極４６が載る。ここでは、トップエミッション構造としているため、共通電極４６は透明である。例えば、マグネシウム層及び銀層を、エレクトロルミネセンス層４４からの出射光が透過する程度の薄膜として形成する。例えば、有効画素電極３８が陽極となり、共通電極４６が陰極となる。共通電極４６は、表示領域ＤＡ上と、表示領域ＤＡ近傍に設けられた陰極コンタクト部５４（図３）に亘って形成され、陰極コンタクト部５４で下層の引き回し配線２６と接続されて、端子２８に電気的に接続される。

　共通電極４６の上に封止層４８が形成されている。封止層４８は、エレクトロルミネセンス層４４を覆う。封止層４８は、エレクトロルミネセンス層４４を、外部からの水分侵入を防止することを機能の一としており、高いガスバリア性が要求される。ここでは、シリコン窒化膜を含む積層構造として、樹脂からなる有機膜５０及びこれを上下で挟む一対の無機膜（例えばシリコン窒化膜）５２，５４の積層構造とした。それぞれの無機膜５２，５４と有機膜５０との間には、密着性向上を目的の一として、シリコン酸化膜やアモルファスシリコン層を設けてもよい。必要に応じて、封止層４８上にカバーガラスやタッチパネル基板等を設けてもよい。この場合、封止層４８とカバーガラスやタッチパネルとの空隙を埋めるために、樹脂等を用いた充填材を介してもよい。

　図４は、図１に示す表示領域ＤＡの一部を拡大した平面図である。図５は、図４に示す構造のＶ－Ｖ線断面図である。図６は、図４に示す構造のVI－VI線断面図である。

　表示装置は、複数の画素電極５６を有する。複数の有効画素電極３８は、複数の画素電極５６に含まれる。複数の有効画素電極３８は、表示される画像を構成する複数の画素にそれぞれ対応し、発光に寄与している。

　表示装置は、複数の画素回路５８を有する。複数の画素回路５８は、複数の画素電極５６（有効画素電極３８）の下方にある。複数の画素回路５８のそれぞれは、図２に示す薄膜トランジスタＴＲを含み、さらに他の薄膜トランジスタＴＲを含む。複数の有効画素電極３８のそれぞれは、複数の画素回路５８の対応する１つに接続されている。画素回路５８（薄膜トランジスタＴＲ）によって、有効画素電極３８を流れる電流又は電圧が制御される。

　複数の画素電極５６は、複数のダミー画素電極６０を含む。複数のダミー画素電極６０は、表示される画像を構成する複数の画素のいずれにも対応しない。つまり、ダミー画素電極６０は発光に寄与しない。エレクトロルミネセンス層４４は、複数のダミー画素電極６０のいずれとも重ならない。つまり、ダミー画素電極６０の下にはエレクトロルミネセンス層４４が存在しない。複数の有効画素電極３８のそれぞれ及び複数のダミー画素電極６０のそれぞれは、同じ平面形状になっている。図４においては、簡略のため全て矩形形状としているが、有効画素電極３８が異なる形状を取る場合、ダミー画素電極６０もそれに従う。

　絶縁層４０は、複数の画素電極５６（有効画素電極３８及びダミー画素電極６０のそれぞれ）と共通電極４６の間に介在する。絶縁層４０は、複数のダミー画素電極６０のそれぞれの全体を覆う。すなわち、絶縁層４０は、ダミー画素電極６０に対応する開口４２を有しない。

　表示装置は、複数の走査線６２を有する。走査線６２は、図２に示す第１導電層Ｗ１の一部である。それぞれの走査線６２は、複数の画素回路５８の対応する１グループに接続される。複数の画素回路５８のそれぞれは、複数の走査線６２の対応する２つ以上に接続されている。薄膜トランジスタＴＲのゲート電極は、複数の走査線６２の対応する１つに接続されている。

　周辺領域ＰＡ（図１）には、走査駆動回路６４が設けられている。複数の走査線６２には、走査駆動回路６４から選択的に走査信号が送られる。図４に示すように、複数のダミー画素電極６０は、複数の有効画素電極３８と走査駆動回路６４の間にある。複数の走査線６２のそれぞれは、複数のダミー画素電極６０の対応する少なくとも１つを介して、走査駆動回路６４に電気的に接続されている。

　詳しくは、複数の走査線６２のそれぞれは、複数セクション６２Ａ，６２Ｂに分離されている。複数セクション６２Ａ，６２Ｂが、複数のダミー画素電極６０の対応する少なくとも１つによって、電気的に接続されている。

　なお、走査駆動回路６４も、薄膜トランジスタＴＲを含む。走査線６２は、走査駆動回路６４の薄膜トランジスタＴＲのソース・ドレイン電極２４に接続される（図６）。また、走査線６２は、画素回路５８の薄膜トランジスタＴＲのゲート電極２０に接続される（図２）。

　複数の画素電極５６（有効画素電極３８及びダミー画素電極６０のそれぞれ）と複数の走査線６２との間に、第２導電層Ｗ２が介在している。有効画素電極３８と走査線６２との間にある第２導電層Ｗ２（図２）は、薄膜トランジスタＴＲのソース・ドレイン電極２４を含む。図５及び図６に示すように、第２導電層Ｗ２は、複数の走査線６２のそれぞれと、複数のダミー画素電極６０の対応する少なくとも１つを電気的に接続する接続部６６を含む。なお、第２導電層Ｗ２は、図６に示すように、走査駆動回路６４の薄膜トランジスタＴＲのソース・ドレイン電極２４も含む。

　本実施形態によれば、走査駆動回路６４は、製造プロセスにおいてダミー画素電極６０によって走査線６２に電気的に接続されるまでは、静電気の影響を受けないようになっている。ダミー画素電極６０は、薄膜トランジスタＴＲや第１導電層Ｗ１、第２導電層Ｗ２よりも上層に形成されるものであるから、仮に表示領域ＤＡに設けられた走査線６２に静電気が入ったとしても、製造工程の終盤まで、走査駆動回路６４は静電気の影響を受けない。

　封止層４８は、図２に示すように、複数の有効画素電極３８の上方では一対の無機膜５２，５４及び有機膜５０を含む。これに対して、図５及び図６に示すように、複数のダミー画素電極６０の上方では、封止層４８は、有機膜５０を含まず、一対の無機膜５２，５４が接触している。

［第２の実施形態］
　図７は、第２の実施形態に係る表示装置の表示領域ＤＡの一部を拡大した平面図である。本実施形態は、画素電極の配列において、第１の実施形態と異なる。図８は、図７に示す有効画素電極の配列の詳細を示す平面図である。

　画素回路２５８の配列がストライプ配列であるのに対して、有効画素電極２３８の配列は、それ以外の配列（例えばデルタ配列、スクウェア配列又はペンタイル配列）になっている。有効画素電極２３８は、発光色によって形状が異なる。また、有効画素電極２３８は、発光色によって大きさが異なっており、例えば青色に対応する有効画素電極２３８が最も大きい。絶縁層の開口２４２は、その内側全体でエレクトロルミネセンス層が有効画素電極２３８に載って発光領域になる。発光色によって、発光領域の大きさも異なる。

　有効画素電極２３８の画素コンタクト部２３２は、接続電極２６８（第２導電層Ｗ２（図２）の一部）に接続する。接続電極２６８は、ソース・ドレイン電極２２４（第２導電層Ｗ２（図２）の一部）から一体的に連続して延びている。接続電極２６８の設計を変更すれば、画素回路２５８の配列を変更することなく、有効画素電極２３８の配列や形状を変更することができる。

　ダミー画素電極２６０は、有効画素電極２３８と同じ配列になっている。走査線２６２は、複数セクション２６２Ａ，２６２Ｂに分離されている。複数セクション２６２Ａ，２６２Ｂが、ダミー画素電極２６０によって、電気的に接続されている。これにより、走査線２６２が走査駆動回路２６４に接続される。その他の内容は、第１の実施形態で説明した内容が該当する。

［第３の実施形態］
　図９は、第３の実施形態に係る表示装置の断面図である。本実施形態では、マイクロＬＥＤチップ３７０が使用される点で、第２の実施形態と異なる。複数のマイクロＬＥＤチップ３７０は、複数のダミー画素電極との重なりを避けて、それぞれ、複数の有効画素電極３３８に載る。有効画素電極３３８とマイクロＬＥＤチップ３７０の下電極が導通する。共通電極３４６は、複数のマイクロＬＥＤチップ３７０に載って、その上電極に導通する。なお、マイクロＬＥＤチップ３７０の耐湿性が高ければ、封止層を省略してもよい。

　隣同士のマイクロＬＥＤチップ３７０の間には、素子絶縁膜３７２が設けられている。素子絶縁膜３７２及びマイクロＬＥＤチップ３７０は、上面が同じ高さになっている。これにより、共通電極３４６が平坦面に形成される。

　図１０は、図９に示す有効画素電極３３８の配列の詳細を示す平面図である。画素電極は、開口３４２を有する絶縁層３４０に覆われている。開口３４２は、有効画素電極３３８が露出しており、マイクロＬＥＤチップ３７０の搭載領域になっている。開口３４２は、マイクロＬＥＤチップ３７０よりも大きくなっており、両者間に隙間があく。この隙間は、素子絶縁膜３７２によって覆われる。その他の内容は、第２の実施形態で説明した内容が該当する。

［第４の実施形態］
　図１１は、第４の実施形態に係る表示装置の断面図である。本実施形態では、素子絶縁膜４７２がマイクロＬＥＤチップ４７０よりも低くなっている。これにより形成された凹凸面の上に共通電極４４６が形成される。有効画素電極４３８と共通電極４４６は、素子絶縁膜４７２によって絶縁されている。その他の内容は、第３の実施形態で説明した内容が該当する。

　本発明は、上述した実施形態に限定されるものではなく種々の変形が可能である。例えば、実施形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。

Claims

　複数の画素電極と、
　前記複数の画素電極の下方にある複数の画素回路と、
　前記複数の画素回路の対応する１グループにそれぞれが接続される複数の走査線と、
　前記複数の走査線に選択的に走査信号を送るための走査駆動回路と、
　を有し、
　前記複数の画素電極は、表示される画像を構成する複数の画素にそれぞれ対応する複数の有効画素電極と、前記複数の有効画素電極と前記走査駆動回路の間にあって前記複数の画素のいずれにも対応しない複数のダミー画素電極と、を含み、
　前記複数の有効画素電極のそれぞれは、前記複数の画素回路の対応する１つに接続され、
　前記複数の走査線のそれぞれは、前記複数のダミー画素電極の対応する少なくとも１つを介して、前記走査駆動回路に電気的に接続されていることを特徴とする表示装置。
　請求項１に記載された表示装置において、
　前記複数の走査線のそれぞれは、複数セクションに分離され、
　前記複数セクションが、前記複数のダミー画素電極の前記対応する少なくとも１つによって、電気的に接続されていることを特徴とする表示装置。
　請求項１に記載された表示装置において、
　前記複数の有効画素電極のそれぞれ及び前記複数のダミー画素電極のそれぞれは、同じ平面形状であることを特徴とする表示装置。
　請求項１に記載された表示装置において、
　前記複数の画素回路のそれぞれは、前記複数の走査線の対応する２つ以上に接続されていることを特徴とする表示装置。
　請求項１に記載された表示装置において、
　前記複数の画素回路のそれぞれは、薄膜トランジスタを含み、
　前記薄膜トランジスタのゲート電極は、前記複数の走査線の対応する１つに接続されていることを特徴とする表示装置。
　請求項５に記載された表示装置において、
　前記複数の画素電極と前記複数の走査線との間に、前記薄膜トランジスタのソース電極及びドレイン電極を含む導電層が介在し、
　前記導電層は、前記複数の走査線のそれぞれと、前記複数のダミー画素電極の前記対応する少なくとも１つを電気的に接続する部分を含むことを特徴とする表示装置。
　請求項１から６のいずれか１項に記載された表示装置において、
　前記複数のダミー画素電極との重なりを避けて前記複数の有効画素電極に載るエレクトロルミネセンス層と、
　前記エレクトロルミネセンス層に載る共通電極と、
　をさらに有することを特徴とする表示装置。
　請求項７に記載された表示装置において、
　前記エレクトロルミネセンス層を覆う封止層をさらに有し、
　前記封止層は、前記複数の有効画素電極の上方では有機膜及び前記有機膜を上下で挟む一対の無機膜を含み、前記複数のダミー画素電極の上方では前記有機膜を含まずに相互に接触するように前記一対の無機膜を含むことを特徴とする表示装置。
　請求項７に記載された表示装置において、
　前記複数の画素電極と前記共通電極の間に介在する絶縁層をさらに有し、
　前記絶縁層は、前記複数の有効画素電極のそれぞれの中央部を露出させる複数の開口を有し、前記複数の有効画素電極のそれぞれの周縁部及び前記複数のダミー画素電極のそれぞれの全体を覆うことを特徴とする表示装置。
　請求項１から６のいずれか１項に記載された表示装置において、
　前記複数のダミー画素電極との重なりを避けて前記複数の有効画素電極にそれぞれが載る複数のマイクロＬＥＤチップと、
　前記複数のマイクロＬＥＤチップに載る共通電極と、
　をさらに有することを特徴とする表示装置。