JP3272848B2 - 液晶表示素子 - Google Patents
液晶表示素子Info
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- JP3272848B2 JP3272848B2 JP00014894A JP14894A JP3272848B2 JP 3272848 B2 JP3272848 B2 JP 3272848B2 JP 00014894 A JP00014894 A JP 00014894A JP 14894 A JP14894 A JP 14894A JP 3272848 B2 JP3272848 B2 JP 3272848B2
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- JP
- Japan
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- crystal display
- film
- lead
- wiring
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- Testing Electric Properties And Detecting Electric Faults (AREA)
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は液晶表示素子に係り、特
に薄膜トランジスタ等の非線型素子をマトリクス状に配
列してなるアクティブ・マトリクス方式の液晶表示素子
に関する。
に薄膜トランジスタ等の非線型素子をマトリクス状に配
列してなるアクティブ・マトリクス方式の液晶表示素子
に関する。
【０００２】
【従来の技術】液晶表示素子として現在、単純マトリク
ス型（所謂、ＴＮあるいはＳＴＮ型等）とアクティブ・
マトリクス型（所謂、ＴＦＴ型等）が広く知られてい
る。
ス型（所謂、ＴＮあるいはＳＴＮ型等）とアクティブ・
マトリクス型（所謂、ＴＦＴ型等）が広く知られてい
る。
【０００３】この種の液晶表示素子うち、解像度，明る
さ、その他の画像表示特性の点から、ＴＦＴ型に代表さ
れるアクティブ・マトリクス方式の液晶表示素子が主流
になりつつある。
さ、その他の画像表示特性の点から、ＴＦＴ型に代表さ
れるアクティブ・マトリクス方式の液晶表示素子が主流
になりつつある。
【０００４】ＴＦＴ型のアクティブ・マトリクス方式の
液晶表示素子は、透明ガラス基板上にマトリクス状に配
列された多数の画素電極のそれぞれに対応して非線形素
子（スイッチング素子）として薄膜トランジスタ（ＴＦ
Ｔ）を設けた駆動電極基板（以下、ＴＦＴ基板という）
と、透明ガラス基板にカラーフィルタと共通電極を形成
した共通電極基板との間に液晶を封入してなり、ＴＦＴ
基板のソース電極とフィルタ基板の共通電極との間に介
挿した液晶の分子軸を変更することによって１画素の表
示を形成するものである。なお、モノクロの液晶表示装
置では共通電極基板には共通電極のみを形成するが、こ
こでは、カラー表示の液晶表示装置で説明するので、以
下では共通電極基板をフィルタ基板とも称することにす
る。
液晶表示素子は、透明ガラス基板上にマトリクス状に配
列された多数の画素電極のそれぞれに対応して非線形素
子（スイッチング素子）として薄膜トランジスタ（ＴＦ
Ｔ）を設けた駆動電極基板（以下、ＴＦＴ基板という）
と、透明ガラス基板にカラーフィルタと共通電極を形成
した共通電極基板との間に液晶を封入してなり、ＴＦＴ
基板のソース電極とフィルタ基板の共通電極との間に介
挿した液晶の分子軸を変更することによって１画素の表
示を形成するものである。なお、モノクロの液晶表示装
置では共通電極基板には共通電極のみを形成するが、こ
こでは、カラー表示の液晶表示装置で説明するので、以
下では共通電極基板をフィルタ基板とも称することにす
る。
【０００５】各画素における液晶は、理論的には常時駆
動（デューティ比１．０）されているので、所謂単純マ
トリクス方式の液晶表示装置と較べてコントラストが良
いという特性を有しているものである。
動（デューティ比１．０）されているので、所謂単純マ
トリクス方式の液晶表示装置と較べてコントラストが良
いという特性を有しているものである。
【０００６】なお、ＴＦＴを使用したアクティブ・マト
リクス方式の液晶表示素子は、例えば特開昭６３−３０
９９２１号公報や、「冗長構成を採用した１２．５型ア
クティブ・マトリクス方式カラー液晶ディスプレイ」
（日経エレクトロニクス、１９８６年１２月１５日、日
経マグロウヒル社発行、第１９３〜２１０頁）に開示が
ある。
リクス方式の液晶表示素子は、例えば特開昭６３−３０
９９２１号公報や、「冗長構成を採用した１２．５型ア
クティブ・マトリクス方式カラー液晶ディスプレイ」
（日経エレクトロニクス、１９８６年１２月１５日、日
経マグロウヒル社発行、第１９３〜２１０頁）に開示が
ある。
【０００７】
【発明が解決しようとする課題】この種のＴＦＴ方式液
晶表示素子において、各ＴＦＴは、テープ・キャリア・
パッド（ＴＣＰ）と称する多数の電極パターンを備えた
配線部材に搭載された駆動ＩＣチップに、そのゲート線
（走査線：以下ゲートラインとも言う），ドレイン線
（信号線：以下データラインとも言う）等を接続して駆
動される。
晶表示素子において、各ＴＦＴは、テープ・キャリア・
パッド（ＴＣＰ）と称する多数の電極パターンを備えた
配線部材に搭載された駆動ＩＣチップに、そのゲート線
（走査線：以下ゲートラインとも言う），ドレイン線
（信号線：以下データラインとも言う）等を接続して駆
動される。
【０００８】このＴＣＰの端子と液晶表示素子の上記各
ラインの引出し線は、異方性導電膜を介して電気的に接
続される。
ラインの引出し線は、異方性導電膜を介して電気的に接
続される。
【０００９】そして、その有効画面領域の上記ゲートラ
インおよびドレイン線からの配線引出し部には、上記駆
動ＩＣチップに接続するための引出端子パターン（端子
引出し線）に、上記有効領域の断線や短絡等の特性を試
験する検査パッドが設けられている。
インおよびドレイン線からの配線引出し部には、上記駆
動ＩＣチップに接続するための引出端子パターン（端子
引出し線）に、上記有効領域の断線や短絡等の特性を試
験する検査パッドが設けられている。
【００１０】この試験は、上記検査パッドにプローバと
称する検査子を接触させて各種の試験を行う。
称する検査子を接触させて各種の試験を行う。
【００１１】図２３は従来の液晶表示素子における検査
パッドの構成を説明する模式図であって、１は有効画面
領域、２ａ，２ｂは引出し線短絡線、３は有効画面領域
から引出し線短絡線までの配線引出し部、４（４1 ，４
2 ，４3 ，４4 ，・・・４2i -1，４2i，４2i+1，・・
・）は検査パッドである。なお、有効画面領域１におけ
る配線ライン間隔（すなわち、画素ピッチ）をＰとす
る。
パッドの構成を説明する模式図であって、１は有効画面
領域、２ａ，２ｂは引出し線短絡線、３は有効画面領域
から引出し線短絡線までの配線引出し部、４（４1 ，４
2 ，４3 ，４4 ，・・・４2i -1，４2i，４2i+1，・・
・）は検査パッドである。なお、有効画面領域１におけ
る配線ライン間隔（すなわち、画素ピッチ）をＰとす
る。
【００１２】同図において、検査パッド４（４1 ，
４2 ，４3 ，４4 ，・・・４2i-1，４2i，４2i+1，・・
・）は、配線ライン番号（Ｎｏ．１，Ｎｏ．２，Ｎｏ．
３，Ｎｏ．４，・・・・Ｎｏ．（２i-1 ），（２i ），
（２i+1 ），・・・・を奇数側と偶数側とに分けて互い
違いに引き出し、その奇数側引出し線（Ｎｏ．１，Ｎ
ｏ．３，Ｎｏ．５，・・・・Ｎｏ．２ｉ−１，Ｎｏ．２
ｉ＋１，Ｎｏ．２ｉ＋３，・・・・）と偶数側引出し線
（Ｎｏ．２，Ｎｏ．４，・・・・Ｎｏ．２ｉ，Ｎｏ．２
ｉ＋２，・・・・）のそれぞれの引出し線の端部に設け
ている。従つて、検査パッド４のピッチは２Ｐである。
４2 ，４3 ，４4 ，・・・４2i-1，４2i，４2i+1，・・
・）は、配線ライン番号（Ｎｏ．１，Ｎｏ．２，Ｎｏ．
３，Ｎｏ．４，・・・・Ｎｏ．（２i-1 ），（２i ），
（２i+1 ），・・・・を奇数側と偶数側とに分けて互い
違いに引き出し、その奇数側引出し線（Ｎｏ．１，Ｎ
ｏ．３，Ｎｏ．５，・・・・Ｎｏ．２ｉ−１，Ｎｏ．２
ｉ＋１，Ｎｏ．２ｉ＋３，・・・・）と偶数側引出し線
（Ｎｏ．２，Ｎｏ．４，・・・・Ｎｏ．２ｉ，Ｎｏ．２
ｉ＋２，・・・・）のそれぞれの引出し線の端部に設け
ている。従つて、検査パッド４のピッチは２Ｐである。
【００１３】高精細度の液晶表示素子では、配線のピッ
チＰが小さくなるため、上記のような構成ではプローバ
での検査に必要な通常１００μｍ幅以上の面積で検査パ
ッド４を形成することは困難である。
チＰが小さくなるため、上記のような構成ではプローバ
での検査に必要な通常１００μｍ幅以上の面積で検査パ
ッド４を形成することは困難である。
【００１４】例えば、Ｐ＝６８μｍの液晶表示素子で
は、２Ｐ＝１３６μｍとなり、検査パッド４の幅として
１００μｍを確保すると、残り３６μｍ以内に配線を１
本介在させなければならず、断線や短絡の発生が多くな
って歩留まりの低下をもたらす。
は、２Ｐ＝１３６μｍとなり、検査パッド４の幅として
１００μｍを確保すると、残り３６μｍ以内に配線を１
本介在させなければならず、断線や短絡の発生が多くな
って歩留まりの低下をもたらす。
【００１５】さらに、欠陥検査時に必要な位置決定用の
ナンバリングや、プローバ平行出しのためのスペースも
必要であるが、パターンが密なためにこれらの確保が困
難であった。
ナンバリングや、プローバ平行出しのためのスペースも
必要であるが、パターンが密なためにこれらの確保が困
難であった。
【００１６】本発明の目的は、プローバを用いた特性検
査に必要な検査パッドを充分に確保した高精細度の液晶
表示素子を提供することにある。
査に必要な検査パッドを充分に確保した高精細度の液晶
表示素子を提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に記載の発明は、透明基板上にマ
トリクス状に配列された多数の画素電極のそれぞれに対
応してスイッチング素子を設けた駆動電極基板と、透明
基板に共通電極を形成した共通電極基板との間に液晶を
封入してなる液晶表示素子において、前記駆動電極基板
に形成した多数の走査線および多数の信号線の少なくと
も一方の端子引出し線の端部に形成する検査パッドを、
上記引出し線の偶数側および奇数側のそれぞれ毎に同一
の配線引出し部に設けると共に、各配線引出し部におけ
る上記検査パッドがそれぞれ当該検査パッドの配列方向
に沿って千鳥状に形成されてなることを特徴とする。
に、本発明の請求項１に記載の発明は、透明基板上にマ
トリクス状に配列された多数の画素電極のそれぞれに対
応してスイッチング素子を設けた駆動電極基板と、透明
基板に共通電極を形成した共通電極基板との間に液晶を
封入してなる液晶表示素子において、前記駆動電極基板
に形成した多数の走査線および多数の信号線の少なくと
も一方の端子引出し線の端部に形成する検査パッドを、
上記引出し線の偶数側および奇数側のそれぞれ毎に同一
の配線引出し部に設けると共に、各配線引出し部におけ
る上記検査パッドがそれぞれ当該検査パッドの配列方向
に沿って千鳥状に形成されてなることを特徴とする。
【００１８】また、本発明の請求項２に記載の発明は、
透明基板上にマトリクス状に配列された多数の画素電極
のそれぞれに対応してスイッチング素子を設けた駆動電
極基板と、透明基板に共通電極を形成した共通電極基板
との間に液晶を封入してなる液晶表示素子において、前
記駆動電極基板に形成した多数の走査線および多数の信
号線の少なくとも一方の端子引出し配線の端部に形成す
る検査パッドを、上記端子引出し線の偶数側および奇数
側のそれぞれ毎に同一の配線引出し部に設け、各配線引
出し部における上記検査パッドがそれぞれ当該検査パッ
ドの配列方向に沿って千鳥状に形成されると共に、上記
検査パッドに接続する配線のナンバリング位置を前記検
査パッドの延長線上に配置してなることを特徴とする。
透明基板上にマトリクス状に配列された多数の画素電極
のそれぞれに対応してスイッチング素子を設けた駆動電
極基板と、透明基板に共通電極を形成した共通電極基板
との間に液晶を封入してなる液晶表示素子において、前
記駆動電極基板に形成した多数の走査線および多数の信
号線の少なくとも一方の端子引出し配線の端部に形成す
る検査パッドを、上記端子引出し線の偶数側および奇数
側のそれぞれ毎に同一の配線引出し部に設け、各配線引
出し部における上記検査パッドがそれぞれ当該検査パッ
ドの配列方向に沿って千鳥状に形成されると共に、上記
検査パッドに接続する配線のナンバリング位置を前記検
査パッドの延長線上に配置してなることを特徴とする。
【００１９】さらに、本発明の請求項３に記載の発明
は、透明基板上にマトリクス状に配列された多数の画素
電極のそれぞれに対応してスイッチング素子を設けた駆
動電極基板と、透明基板に共通電極を形成した共通電極
基板との間に液晶を封入してなる液晶表示素子におい
て、前記駆動電極基板に形成した多数の走査線および多
数の信号線の少なくとも一方の端子引出し配線の端部に
形成する検査パッドを、上記引出し線の偶数側および奇
数側のそれぞれ毎に同一の配線引出し部に設け、各配線
引出し部における上記検査パッドがそれぞれ当該検査パ
ッドの配列方向に沿って千鳥状に形成され、上記検査パ
ッドに接続する配線のナンバリング位置を前記検査パッ
ドの延長線上に配置してなると共に、前記検査パッドに
接触させて各種特性検査を行うためのプローバの平行出
しのためのエッジセンサを接触させる個所を前記ナンバ
リングの存在しない前記透明基板部分に設定したことを
特徴とする。
は、透明基板上にマトリクス状に配列された多数の画素
電極のそれぞれに対応してスイッチング素子を設けた駆
動電極基板と、透明基板に共通電極を形成した共通電極
基板との間に液晶を封入してなる液晶表示素子におい
て、前記駆動電極基板に形成した多数の走査線および多
数の信号線の少なくとも一方の端子引出し配線の端部に
形成する検査パッドを、上記引出し線の偶数側および奇
数側のそれぞれ毎に同一の配線引出し部に設け、各配線
引出し部における上記検査パッドがそれぞれ当該検査パ
ッドの配列方向に沿って千鳥状に形成され、上記検査パ
ッドに接続する配線のナンバリング位置を前記検査パッ
ドの延長線上に配置してなると共に、前記検査パッドに
接触させて各種特性検査を行うためのプローバの平行出
しのためのエッジセンサを接触させる個所を前記ナンバ
リングの存在しない前記透明基板部分に設定したことを
特徴とする。
【００２０】なお、上記の検査パッド位置に隣接する配
線引出し線は、千鳥状に配列された上記検査パッドとの
間隔が大きくなるように湾曲または折曲させることによ
って検査パッドの面積を増大させることも可能である。
線引出し線は、千鳥状に配列された上記検査パッドとの
間隔が大きくなるように湾曲または折曲させることによ
って検査パッドの面積を増大させることも可能である。
【００２１】
【作用】上記請求項１に記載の発明の構成により、検査
パッドの幅は配線ピッチをＰとしたとき４Ｐとなり、プ
ローバによる特性検査時に当該プローバを当接させるた
めの充分な面積が確保される。これによって、上記特性
検査が容易になる。
パッドの幅は配線ピッチをＰとしたとき４Ｐとなり、プ
ローバによる特性検査時に当該プローバを当接させるた
めの充分な面積が確保される。これによって、上記特性
検査が容易になる。
【００２２】また、請求項２に記載の発明の構成によ
り、ナンバリングの形成が容易となる。
り、ナンバリングの形成が容易となる。
【００２３】さらに、請求項３に記載の発明の構成によ
り、プローブのエッジセンサをパターンの存在しない個
所で平行出しすることが可能となり、パターンの存在に
よる検出不良を回避し、正確な特性検査を行うことがで
きる。
り、プローブのエッジセンサをパターンの存在しない個
所で平行出しすることが可能となり、パターンの存在に
よる検出不良を回避し、正確な特性検査を行うことがで
きる。
【００２４】
【実施例】以下、本発明の実施例につき、図面を参照し
て詳細に説明する。
て詳細に説明する。
【００２５】図１は本発明による液晶表示素子の１実施
例の要部構成を説明する模式図であって、１は有効画面
領域、２ａ，２ｂは引出し線短絡線、３は有効画面領域
から引出し線短絡線までの配線引出し部、５（５1 ，５
2 ，５3 ，５4 ，・・・５2i -1，５2i，５2i+1，・・
・）は検査パッドである。なお、Ｎｏ．１〜Ｎｏ．ｉ＋
２は配線番号であり、有効画面領域１における配線ライ
ン間隔（すなわち、画素ピッチ）をＰとする。
例の要部構成を説明する模式図であって、１は有効画面
領域、２ａ，２ｂは引出し線短絡線、３は有効画面領域
から引出し線短絡線までの配線引出し部、５（５1 ，５
2 ，５3 ，５4 ，・・・５2i -1，５2i，５2i+1，・・
・）は検査パッドである。なお、Ｎｏ．１〜Ｎｏ．ｉ＋
２は配線番号であり、有効画面領域１における配線ライ
ン間隔（すなわち、画素ピッチ）をＰとする。
【００２６】同図において、検査パッド５（５1 ，〜５
i+2 ）は、配線ライン番号（Ｎｏ．１，２，３，４，・
・・・２i-1 ，２i ，２i+1 ，２i+2 ，・・・・）を偶
数側と奇数側とに分け、当該各側の検査パッドの配列方
向に沿って互い違いに千鳥状の配置に引き出すと共に、
その各々の引出し線を検査パッド５（５1 ，５2 ，
５3 ，５4 ，・・・５i-1 ，５i ，５i+1 ，・・・）を
迂回するように湾曲または曲折形状部（以下、湾曲部と
言う）６1 ，６2 ，６3 ，・・・・６i-1 ，６i ，６
i+1 ’，６i+2 ・・・・を設けている。
i+2 ）は、配線ライン番号（Ｎｏ．１，２，３，４，・
・・・２i-1 ，２i ，２i+1 ，２i+2 ，・・・・）を偶
数側と奇数側とに分け、当該各側の検査パッドの配列方
向に沿って互い違いに千鳥状の配置に引き出すと共に、
その各々の引出し線を検査パッド５（５1 ，５2 ，
５3 ，５4 ，・・・５i-1 ，５i ，５i+1 ，・・・）を
迂回するように湾曲または曲折形状部（以下、湾曲部と
言う）６1 ，６2 ，６3 ，・・・・６i-1 ，６i ，６
i+1 ’，６i+2 ・・・・を設けている。
【００２７】これにより、引出し線の配列方向における
パッド５（例えば、５1 −５5 ）のピッチは４Ｐとな
る。
パッド５（例えば、５1 −５5 ）のピッチは４Ｐとな
る。
【００２８】例えば、前記した寸法例と同様に、Ｐ＝６
８μｍとすると、４Ｐ＝２７２μｍと大きくなる。この
ため、特性検査の作業が容易になり、パッド間配線の歩
留まりの低下を回避することができる。
８μｍとすると、４Ｐ＝２７２μｍと大きくなる。この
ため、特性検査の作業が容易になり、パッド間配線の歩
留まりの低下を回避することができる。
【００２９】図２は本発明による液晶表示素子の１実施
例における有効領域の配線部近傍のパターンの説明図で
あって、１は有効領域、２は引出し線短絡線、３は配線
引出し部、３ａは切断線、３ｂはＴＣＰ接続部、７は検
査パッド部である。
例における有効領域の配線部近傍のパターンの説明図で
あって、１は有効領域、２は引出し線短絡線、３は配線
引出し部、３ａは切断線、３ｂはＴＣＰ接続部、７は検
査パッド部である。
【００３０】同図において、特性検査実行時には、検査
装置の検査端子の一端を引出し線短絡部２に接触させ、
プローブを構成する複数の探針を検査パッド部７の検査
パッドに接触させる。
装置の検査端子の一端を引出し線短絡部２に接触させ、
プローブを構成する複数の探針を検査パッド部７の検査
パッドに接触させる。
【００３１】検査の結果、製品として合格したものにつ
いては、ＴＣＰ接続部３ｂに駆動ＩＣを搭載したＴＣＰ
を異方性導電体を介して接続し、切断線３ａのそって引
出し線短絡部２を切断除去する。
いては、ＴＣＰ接続部３ｂに駆動ＩＣを搭載したＴＣＰ
を異方性導電体を介して接続し、切断線３ａのそって引
出し線短絡部２を切断除去する。
【００３２】図３は図２のＡ部の拡大図であって、５は
検査パッド、８はナンバリング、９はナンバリングの存
在しない部分である。
検査パッド、８はナンバリング、９はナンバリングの存
在しない部分である。
【００３３】検査パッド５はその配列方向にそって千鳥
状に配列され、千鳥状配列は図中の上段側列５ａと下段
側列５ｂで構成される。
状に配列され、千鳥状配列は図中の上段側列５ａと下段
側列５ｂで構成される。
【００３４】同図において、例えば検査パッド５n につ
いて説明すると、この検査パッド５n は図1 における配
線Ｎｏ．２に接続する検査パッド５2 に相当する。
いて説明すると、この検査パッド５n は図1 における配
線Ｎｏ．２に接続する検査パッド５2 に相当する。
【００３５】検査パッド５2 は隣接する配線引出し線６
n と６m で挟まれた位置に形成される。配線引出し線６
n と６m は検査パッド５2 の位置で、当該検査パッド５
2 を迂回するように湾曲されている。したがって、検査
パッド５2 の形成部分には十分な面積が得られ、大面積
の検査パッドが形成される。
n と６m で挟まれた位置に形成される。配線引出し線６
n と６m は検査パッド５2 の位置で、当該検査パッド５
2 を迂回するように湾曲されている。したがって、検査
パッド５2 の形成部分には十分な面積が得られ、大面積
の検査パッドが形成される。
【００３６】そして、検査パッド５2 の延長上には配線
番号を示すナンバリング８が形成されている。このナン
バリング８は検査パッドの配列における所々に形成さ
れ、欠陥位置の確認に使用される。
番号を示すナンバリング８が形成されている。このナン
バリング８は検査パッドの配列における所々に形成さ
れ、欠陥位置の確認に使用される。
【００３７】また、ナンバリング８が形成されない部分
９は、プローブの並行出し用エッジセンサの当接スペー
スとなり、直接ガラス板にエッジセンサを接触させるこ
とで、電極パターン等の存在による微小電流の発生がな
いため、並行出し検出不良を招くことがない。
９は、プローブの並行出し用エッジセンサの当接スペー
スとなり、直接ガラス板にエッジセンサを接触させるこ
とで、電極パターン等の存在による微小電流の発生がな
いため、並行出し検出不良を招くことがない。
【００３８】このような構成としたことにより、前記し
たように、検査パッド間の間隔を配線ピッチＰの４倍と
することができ、また配線幅を狭くする必要がないので
配線の断線や短絡を低減させることができる。
たように、検査パッド間の間隔を配線ピッチＰの４倍と
することができ、また配線幅を狭くする必要がないので
配線の断線や短絡を低減させることができる。
【００３９】なお、上記検査パッドの形状、引出し線の
湾曲形状、ナンバリングの形状、その他の形状構造は、
上記実施例に示したものに限るものではなく、また、Ｔ
ＦＴ型以外の、例えば単純マトリクス型液晶表示素子に
も適用できるものであることは言うまでもない。
湾曲形状、ナンバリングの形状、その他の形状構造は、
上記実施例に示したものに限るものではなく、また、Ｔ
ＦＴ型以外の、例えば単純マトリクス型液晶表示素子に
も適用できるものであることは言うまでもない。
【００４０】以下、本発明をＴＦＴ型液晶表示装置に適
用した具体例について説明する。
用した具体例について説明する。
【００４１】《マトリクス部の概要》図４はこの発明が
適用されるアクティブ・マトリクス方式カラー液晶表示
装置の一画素とその周辺を示す平面図、図５は図４の３
−３切断線における断面図、図６は図４の４−４切断線
における断面図である。
適用されるアクティブ・マトリクス方式カラー液晶表示
装置の一画素とその周辺を示す平面図、図５は図４の３
−３切断線における断面図、図６は図４の４−４切断線
における断面図である。
【００４２】図４に示すように、各画素は隣接する２本
の走査信号線（ゲート信号線または水平信号線）ＧＬ
と、隣接する２本の映像信号線（ドレイン信号線または
垂直信号線）ＤＬとの交差領域内（４本の信号線で囲ま
れた領域内）に配置されている。
の走査信号線（ゲート信号線または水平信号線）ＧＬ
と、隣接する２本の映像信号線（ドレイン信号線または
垂直信号線）ＤＬとの交差領域内（４本の信号線で囲ま
れた領域内）に配置されている。
【００４３】各画素は薄膜トランジスタＴＦＴ、透明画
素電極ＩＴＯ１および保持容量素子Ｃaddを含む。走査
信号線ＧＬは図では左右方向に延在し、上下方向に複数
本配置されている。映像信号線ＤＬは上下方向に延在
し、左右方向に複数本配置されている。
素電極ＩＴＯ１および保持容量素子Ｃaddを含む。走査
信号線ＧＬは図では左右方向に延在し、上下方向に複数
本配置されている。映像信号線ＤＬは上下方向に延在
し、左右方向に複数本配置されている。
【００４４】図５に示すように、液晶層ＬＣを基準にし
て下部透明ガラス基板（下透明基板）ＳＵＢ１側には薄
膜トランジスタＴＦＴおよび透明画素電極（下透明導電
膜）ＩＴＯ１が形成され、上部透明ガラス基板（上透明
基板）ＳＵＢ２側にはカラーフィルタＦＩＬ、遮光用の
ブラックマトリクスパターンＢＭが形成されている。透
明ガラス基板ＳＵＢ１，ＳＵＢ２の両面にはディップ処
理等によって形成された酸化シリコン膜ＳＩＯが設けら
れている。
て下部透明ガラス基板（下透明基板）ＳＵＢ１側には薄
膜トランジスタＴＦＴおよび透明画素電極（下透明導電
膜）ＩＴＯ１が形成され、上部透明ガラス基板（上透明
基板）ＳＵＢ２側にはカラーフィルタＦＩＬ、遮光用の
ブラックマトリクスパターンＢＭが形成されている。透
明ガラス基板ＳＵＢ１，ＳＵＢ２の両面にはディップ処
理等によって形成された酸化シリコン膜ＳＩＯが設けら
れている。
【００４５】上部透明ガラス基板ＳＵＢ２の内側（液晶
ＬＣ側）の表面には、遮光膜ＢＭ，カラーフィルタＦＩ
Ｌ，保護膜ＰＳＶ２，共通透明画素電極（上透明導電
膜）ＩＴＯ２（ＣＯＭ）および上部配向膜（上配向膜）
ＯＲＩ２が順次積層して設けられている。
ＬＣ側）の表面には、遮光膜ＢＭ，カラーフィルタＦＩ
Ｌ，保護膜ＰＳＶ２，共通透明画素電極（上透明導電
膜）ＩＴＯ２（ＣＯＭ）および上部配向膜（上配向膜）
ＯＲＩ２が順次積層して設けられている。
【００４６】《マトリクス周辺の概要》図７は上下のガ
ラス基板ＳＵＢ１，ＳＵＢ２を含む表示パネルＰＮＬの
マトリクス（ＡＲ）周辺の要部平面図、図８はその周辺
部を更に誇張した平面図、図９は図７及び図８のパネル
左上角部に対応するシール部ＳＬ付近の拡大平面図であ
る。図９の矢印Ｂで示した部分に前記本発明が適用され
る。
ラス基板ＳＵＢ１，ＳＵＢ２を含む表示パネルＰＮＬの
マトリクス（ＡＲ）周辺の要部平面図、図８はその周辺
部を更に誇張した平面図、図９は図７及び図８のパネル
左上角部に対応するシール部ＳＬ付近の拡大平面図であ
る。図９の矢印Ｂで示した部分に前記本発明が適用され
る。
【００４７】また、図１０は図５の断面を中央にして、
左側に図９の８ａ−８ａ切断線における断面を、右側に
映像信号駆動回路が接続されるべき外部接続端子ＤＴＭ
付近の断面を示す断面図である。
左側に図９の８ａ−８ａ切断線における断面を、右側に
映像信号駆動回路が接続されるべき外部接続端子ＤＴＭ
付近の断面を示す断面図である。
【００４８】同様に、図１１は左側に走査回路が接続さ
れるべき外部接続端子ＧＴＭ付近の断面を、右側に外部
接続端子が無いところのシール部付近の断面を示す断面
図である。
れるべき外部接続端子ＧＴＭ付近の断面を、右側に外部
接続端子が無いところのシール部付近の断面を示す断面
図である。
【００４９】このパネルの製造では、小さいサイズであ
ればスループット向上のため１枚のガラス基板で複数個
分のデバイスを同時に加工してから分割し、大きいサイ
ズであれば製造設備の共用のために、どの品種でも標準
化された大きさのガラス基板を加工してから各品種に合
ったサイズに小さくし、いずれの場合も一通りの工程を
経てからガラスを切断する。図７〜図９は後者の例を示
すもので、図７、図８の両図とも上下基板ＳＵＢ１，Ｓ
ＵＢ２の切断後を、また図９は切断前を表しており、Ｌ
Ｎは両基板の切断前の縁を、ＣＴ１とＣＴ２はそれぞれ
基板ＳＵＢ１，ＳＵＢ２の切断すべき位置を示す。いず
れの場合も、完成状態では外部接続端子群Ｔｇ，Ｔｄ
（添字略）が存在する（図で上下辺と左辺の）部分はそ
れらを露出するように上側基板ＳＵＢ２の大きさが下側
基板ＳＵＢ１よりも内側に制限されている。
ればスループット向上のため１枚のガラス基板で複数個
分のデバイスを同時に加工してから分割し、大きいサイ
ズであれば製造設備の共用のために、どの品種でも標準
化された大きさのガラス基板を加工してから各品種に合
ったサイズに小さくし、いずれの場合も一通りの工程を
経てからガラスを切断する。図７〜図９は後者の例を示
すもので、図７、図８の両図とも上下基板ＳＵＢ１，Ｓ
ＵＢ２の切断後を、また図９は切断前を表しており、Ｌ
Ｎは両基板の切断前の縁を、ＣＴ１とＣＴ２はそれぞれ
基板ＳＵＢ１，ＳＵＢ２の切断すべき位置を示す。いず
れの場合も、完成状態では外部接続端子群Ｔｇ，Ｔｄ
（添字略）が存在する（図で上下辺と左辺の）部分はそ
れらを露出するように上側基板ＳＵＢ２の大きさが下側
基板ＳＵＢ１よりも内側に制限されている。
【００５０】端子群Ｔｇ，Ｔｄはそれぞれ後述する走査
回路接続用端子ＧＴＭ、映像信号回路接続用端子ＤＴＭ
とそれらの引出配線部を集積回路チップＣＨＩが搭載さ
れたテープキャリアパッケージＴＣＰ（図２０、図２１
で後述）の単位に複数本まとめて名付けたものである。
各群のマトリクス部から外部接続端子部に至るまでの引
出配線は両端に近づくにつれ傾斜している。これは、パ
ッケージＴＣＰの配列ピッチ及び各パッケージＴＣＰに
おける接続端子ピッチに表示パネルＰＮＬの端子ＤＴ
Ｍ，ＧＴＭを合わせるためである。
回路接続用端子ＧＴＭ、映像信号回路接続用端子ＤＴＭ
とそれらの引出配線部を集積回路チップＣＨＩが搭載さ
れたテープキャリアパッケージＴＣＰ（図２０、図２１
で後述）の単位に複数本まとめて名付けたものである。
各群のマトリクス部から外部接続端子部に至るまでの引
出配線は両端に近づくにつれ傾斜している。これは、パ
ッケージＴＣＰの配列ピッチ及び各パッケージＴＣＰに
おける接続端子ピッチに表示パネルＰＮＬの端子ＤＴ
Ｍ，ＧＴＭを合わせるためである。
【００５１】透明ガラス基板ＳＵＢ１，ＳＵＢ２の間に
はその縁に沿って、液晶封入口ＩＮＪを除き、液晶ＬＣ
を封止するようにシールパターンＳＬが形成される。こ
のシール材は例えばエポキシ樹脂から成る。
はその縁に沿って、液晶封入口ＩＮＪを除き、液晶ＬＣ
を封止するようにシールパターンＳＬが形成される。こ
のシール材は例えばエポキシ樹脂から成る。
【００５２】上部透明ガラス基板ＳＵＢ２側の共通透明
画素電極ＩＴＯ２は、少なくとも一箇所において、本実
施例ではパネルの４角で銀ペースト材ＡＧＰによって下
部透明ガラス基板ＳＵＢ１側に形成されたその引出配線
ＩＮＴに接続されている。この引出配線ＩＮＴは後述す
るゲート端子ＧＴＭ、ドレイン端子ＤＴＭと同一製造工
程で形成される。
画素電極ＩＴＯ２は、少なくとも一箇所において、本実
施例ではパネルの４角で銀ペースト材ＡＧＰによって下
部透明ガラス基板ＳＵＢ１側に形成されたその引出配線
ＩＮＴに接続されている。この引出配線ＩＮＴは後述す
るゲート端子ＧＴＭ、ドレイン端子ＤＴＭと同一製造工
程で形成される。
【００５３】配向膜ＯＲＩ１，ＯＲＩ２、透明画素電極
ＩＴＯ１、共通透明画素電極ＩＴＯ２、それぞれの層
は、シールパターンＳＬの内側に形成される。
ＩＴＯ１、共通透明画素電極ＩＴＯ２、それぞれの層
は、シールパターンＳＬの内側に形成される。
【００５４】偏光板ＰＯＬ１，ＰＯＬ２はそれぞれ下部
透明ガラス基板ＳＵＢ１，上部透明ガラス基板ＳＵＢ２
の外側の表面に形成されている。
透明ガラス基板ＳＵＢ１，上部透明ガラス基板ＳＵＢ２
の外側の表面に形成されている。
【００５５】液晶ＬＣは液晶分子の向きを設定する下部
配向膜ＯＲＩ１と上部配向膜ＯＲＩ２との間でシールパ
ターンＳＬで仕切られた領域に封入されている。
配向膜ＯＲＩ１と上部配向膜ＯＲＩ２との間でシールパ
ターンＳＬで仕切られた領域に封入されている。
【００５６】下部配向膜ＯＲＩ１は下部透明ガラス基板
ＳＵＢ１側の保護膜ＰＳＶ１の上部に形成される。
ＳＵＢ１側の保護膜ＰＳＶ１の上部に形成される。
【００５７】この液晶表示装置は、下部透明ガラス基板
ＳＵＢ１側、上部透明ガラス基板ＳＵＢ２側で別個に種
々の層を積み重ね、シールパターンＳＬを基板ＳＵＢ２
側に形成し、下部透明ガラス基板ＳＵＢ１と上部透明ガ
ラス基板ＳＵＢ２とを重ね合わせ、シール材ＳＬの開口
部ＩＮＪから液晶ＬＣを注入し、注入口ＩＮＪをエポキ
シ樹脂などで封止し、上下基板を切断することによって
組み立てられる。
ＳＵＢ１側、上部透明ガラス基板ＳＵＢ２側で別個に種
々の層を積み重ね、シールパターンＳＬを基板ＳＵＢ２
側に形成し、下部透明ガラス基板ＳＵＢ１と上部透明ガ
ラス基板ＳＵＢ２とを重ね合わせ、シール材ＳＬの開口
部ＩＮＪから液晶ＬＣを注入し、注入口ＩＮＪをエポキ
シ樹脂などで封止し、上下基板を切断することによって
組み立てられる。
【００５８】《薄膜トランジスタＴＦＴ》次に、図４、
図５に戻って、ＴＦＴ基板ＳＵＢ１側の構成を詳しく説
明する。薄膜トランジスタＴＦＴは、ゲート電極ＧＴに
正のバイアスを印加すると、ソース−ドレイン間のチャ
ネル抵抗が小さくなり、バイアスを零にすると、チャネ
ル抵抗は大きくなるように動作する。
図５に戻って、ＴＦＴ基板ＳＵＢ１側の構成を詳しく説
明する。薄膜トランジスタＴＦＴは、ゲート電極ＧＴに
正のバイアスを印加すると、ソース−ドレイン間のチャ
ネル抵抗が小さくなり、バイアスを零にすると、チャネ
ル抵抗は大きくなるように動作する。
【００５９】各画素には複数（２つ）の薄膜トランジス
タＴＦＴ１、ＴＦＴ２が冗長して設けられる。薄膜トラ
ンジスタＴＦＴ１，ＴＦＴ２のそれぞれは、実質的に同
一サイズ（チャネル長、チャネル幅が同じ）で構成さ
れ、ゲート電極ＧＴ、ゲート絶縁膜ＧＩ、ｉ型（真性、
intrinsic、導電型決定不純物がドープされていない）
非晶質シリコン（Ｓｉ）からなるｉ型半導体層ＡＳ、一
対のソース電極ＳＤ１、ドレイン電極ＳＤ２を有す。な
お、ソース、ドレインは本来その間のバイアス極性によ
って決まるもので、この液晶表示装置の回路ではその極
性は動作中反転するので、ソース、ドレインは動作中入
れ替わると理解されたい。しかし、以下の説明では、便
宜上一方をソース、他方をドレインと固定して表現す
る。
タＴＦＴ１、ＴＦＴ２が冗長して設けられる。薄膜トラ
ンジスタＴＦＴ１，ＴＦＴ２のそれぞれは、実質的に同
一サイズ（チャネル長、チャネル幅が同じ）で構成さ
れ、ゲート電極ＧＴ、ゲート絶縁膜ＧＩ、ｉ型（真性、
intrinsic、導電型決定不純物がドープされていない）
非晶質シリコン（Ｓｉ）からなるｉ型半導体層ＡＳ、一
対のソース電極ＳＤ１、ドレイン電極ＳＤ２を有す。な
お、ソース、ドレインは本来その間のバイアス極性によ
って決まるもので、この液晶表示装置の回路ではその極
性は動作中反転するので、ソース、ドレインは動作中入
れ替わると理解されたい。しかし、以下の説明では、便
宜上一方をソース、他方をドレインと固定して表現す
る。
【００６０】《ゲート電極ＧＴ》ゲート電極ＧＴは走査
信号線ＧＬから垂直方向に突出する形状で構成されてい
る（Ｔ字形状に分岐されている）。ゲート電極ＧＴは薄
膜トランジスタＴＦＴ１、ＴＦＴ２のそれぞれの能動領
域を越えるよう突出している。薄膜トランジスタＴＦＴ
１，ＴＦＴ２のそれぞれのゲート電極ＧＴは、一体に
（共通のゲート電極として）構成されており、走査信号
線ＧＬに連続して形成されている。
信号線ＧＬから垂直方向に突出する形状で構成されてい
る（Ｔ字形状に分岐されている）。ゲート電極ＧＴは薄
膜トランジスタＴＦＴ１、ＴＦＴ２のそれぞれの能動領
域を越えるよう突出している。薄膜トランジスタＴＦＴ
１，ＴＦＴ２のそれぞれのゲート電極ＧＴは、一体に
（共通のゲート電極として）構成されており、走査信号
線ＧＬに連続して形成されている。
【００６１】本例では、ゲート電極ＧＴは単層の第２導
電膜ｇ２で形成されている。第２導電膜ｇ２としては例
えばスパッタで形成されたアルミニウム（Ａｌ）膜が用
いられ、その上にはＡｌの陽極酸化膜ＡＯＦが設けられ
ている。
電膜ｇ２で形成されている。第２導電膜ｇ２としては例
えばスパッタで形成されたアルミニウム（Ａｌ）膜が用
いられ、その上にはＡｌの陽極酸化膜ＡＯＦが設けられ
ている。
【００６２】このゲート電極ＧＴはｉ型半導体層ＡＳを
完全に覆うよう（下方からみて）にそれより大き目に形
成され、ｉ型半導体層ＡＳに外光やバックライト光が当
たらないよう工夫されている。
完全に覆うよう（下方からみて）にそれより大き目に形
成され、ｉ型半導体層ＡＳに外光やバックライト光が当
たらないよう工夫されている。
【００６３】《走査信号線ＧＬ》走査信号線ＧＬは第２
導電膜ｇ２で構成されている。この走査信号線ＧＬの第
２導電膜ｇ２はゲート電極ＧＴの第２導電膜ｇ２と同一
製造工程で形成され、かつ一体に構成されている。ま
た、走査信号線ＧＬ上にもＡｌの陽極酸化膜ＡＯＦが設
けられている。
導電膜ｇ２で構成されている。この走査信号線ＧＬの第
２導電膜ｇ２はゲート電極ＧＴの第２導電膜ｇ２と同一
製造工程で形成され、かつ一体に構成されている。ま
た、走査信号線ＧＬ上にもＡｌの陽極酸化膜ＡＯＦが設
けられている。
【００６４】《絶縁膜ＧＩ》絶縁膜ＧＩは、薄膜トラン
ジスタＴＦＴ１，ＴＦＴ２において、ゲート電極ＧＴと
共に半導体層ＡＳに電界を与えるためのゲート絶縁膜と
して使用される。
ジスタＴＦＴ１，ＴＦＴ２において、ゲート電極ＧＴと
共に半導体層ＡＳに電界を与えるためのゲート絶縁膜と
して使用される。
【００６５】絶縁膜ＧＩはゲート電極ＧＴおよび走査信
号線ＧＬの上層に形成されている。絶縁膜ＧＩとしては
例えばプラズマＣＶＤで形成された窒化シリコン膜が選
ばれ、１２００〜２７００Åの厚さに（本実施例では、
２０００Å程度）形成される。
号線ＧＬの上層に形成されている。絶縁膜ＧＩとしては
例えばプラズマＣＶＤで形成された窒化シリコン膜が選
ばれ、１２００〜２７００Åの厚さに（本実施例では、
２０００Å程度）形成される。
【００６６】ゲート絶縁膜ＧＩは図９に示すように、マ
トリクス部ＡＲの全体を囲むように形成され、周辺部は
外部接続端子ＤＴＭ，ＧＴＭを露出するよう除去されて
いる。絶縁膜ＧＩは走査信号線ＧＬと映像信号線ＤＬの
電気的絶縁にも寄与している。
トリクス部ＡＲの全体を囲むように形成され、周辺部は
外部接続端子ＤＴＭ，ＧＴＭを露出するよう除去されて
いる。絶縁膜ＧＩは走査信号線ＧＬと映像信号線ＤＬの
電気的絶縁にも寄与している。
【００６７】《ｉ型半導体層ＡＳ》ｉ型半導体層ＡＳ
は、本例では薄膜トランジスタＴＦＴ１、ＴＦＴ２のそ
れぞれに独立した島となるよう形成され、非晶質シリコ
ンで、２００〜２２００Åの厚さに（本実施例では、２
０００Å程度の膜厚）で形成される。層ｄ０はオーミッ
クコンタクト用のリン（Ｐ）をドープしたＮ（＋）型非
晶質シリコン半導体層であり、下側にｉ型半導体層ＡＳ
が存在し、上側に導電層ｄ２（ｄ３）が存在するところ
のみに残されている。
は、本例では薄膜トランジスタＴＦＴ１、ＴＦＴ２のそ
れぞれに独立した島となるよう形成され、非晶質シリコ
ンで、２００〜２２００Åの厚さに（本実施例では、２
０００Å程度の膜厚）で形成される。層ｄ０はオーミッ
クコンタクト用のリン（Ｐ）をドープしたＮ（＋）型非
晶質シリコン半導体層であり、下側にｉ型半導体層ＡＳ
が存在し、上側に導電層ｄ２（ｄ３）が存在するところ
のみに残されている。
【００６８】ｉ型半導体層ＡＳは走査信号線ＧＬと映像
信号線ＤＬとの交差部（クロスオーバ部）の両者間にも
設けられている。この交差部のｉ型半導体層ＡＳは交差
部における走査信号線ＧＬと映像信号線ＤＬとの短絡を
低減する。
信号線ＤＬとの交差部（クロスオーバ部）の両者間にも
設けられている。この交差部のｉ型半導体層ＡＳは交差
部における走査信号線ＧＬと映像信号線ＤＬとの短絡を
低減する。
【００６９】《透明画素電極ＩＴＯ１》透明画素電極Ｉ
ＴＯ１は液晶表示部の画素電極の一方を構成する。
ＴＯ１は液晶表示部の画素電極の一方を構成する。
【００７０】透明画素電極ＩＴＯ１は，薄膜トランジス
タＴＦＴ１のソース電極ＳＤ１および薄膜トランジスタ
ＴＦＴ２のソース電極ＳＤ１の両方に接続されている。
このため、薄膜トランジスタＴＦＴ１，ＴＦＴ２のうち
の１つに欠陥が発生しても、その欠陥が副作用をもたら
す場合はレーザ光等によって適切な箇所を切断し、そう
でない場合は他方の薄膜トランジスタが正常に動作して
いるので放置すれば良い。透明画素電極ＩＴＯ１は第１
導電膜ｄ１によって構成されており、この第１導電膜ｄ
１はスパッタリングで形成された透明導電膜（Indium-T
in-Oxide ＩＴＯ：ネサ膜）からなり、１０００〜２０
００Åの厚さに（本例では、１４００Å程度の膜厚）形
成される。
タＴＦＴ１のソース電極ＳＤ１および薄膜トランジスタ
ＴＦＴ２のソース電極ＳＤ１の両方に接続されている。
このため、薄膜トランジスタＴＦＴ１，ＴＦＴ２のうち
の１つに欠陥が発生しても、その欠陥が副作用をもたら
す場合はレーザ光等によって適切な箇所を切断し、そう
でない場合は他方の薄膜トランジスタが正常に動作して
いるので放置すれば良い。透明画素電極ＩＴＯ１は第１
導電膜ｄ１によって構成されており、この第１導電膜ｄ
１はスパッタリングで形成された透明導電膜（Indium-T
in-Oxide ＩＴＯ：ネサ膜）からなり、１０００〜２０
００Åの厚さに（本例では、１４００Å程度の膜厚）形
成される。
【００７１】《ソース電極ＳＤ１、ドレイン電極ＳＤ
２》ソース電極ＳＤ１、ドレイン電極ＳＤ２のそれぞれ
は、Ｎ（＋）型半導体層ｄ０に接触する第２導電膜ｄ２
とその上に形成された第３導電膜ｄ３とから構成されて
いる。
２》ソース電極ＳＤ１、ドレイン電極ＳＤ２のそれぞれ
は、Ｎ（＋）型半導体層ｄ０に接触する第２導電膜ｄ２
とその上に形成された第３導電膜ｄ３とから構成されて
いる。
【００７２】第２導電膜ｄ２はスパッタで形成したクロ
ム（Ｃｒ）膜を用い、５００〜１０００Åの厚さに（本
実施例では、６００Å程度）で形成される。Ｃｒ膜は膜
厚を厚く形成するとストレスが大きくなるので、２００
０Å程度の膜厚を越えない範囲で形成する。Ｃｒ膜はＮ
（＋）型半導体層ｄ０との接着性を良好にし、第３導電
膜ｄ３のＡｌがＮ（＋）型半導体層ｄ０に拡散すること
を防止する（いわゆるバリア層の）目的で使用される。
第２導電膜ｄ２として、Ｃｒ膜の他に高融点金属（Ｍ
ｏ、Ｔｉ、Ｔａ、Ｗ）膜、高融点金属シリサイド（Ｍｏ
Ｓｉ2、ＴｉＳｉ2、ＴａＳｉ2、ＷＳｉ2）膜を用いても
よい。
ム（Ｃｒ）膜を用い、５００〜１０００Åの厚さに（本
実施例では、６００Å程度）で形成される。Ｃｒ膜は膜
厚を厚く形成するとストレスが大きくなるので、２００
０Å程度の膜厚を越えない範囲で形成する。Ｃｒ膜はＮ
（＋）型半導体層ｄ０との接着性を良好にし、第３導電
膜ｄ３のＡｌがＮ（＋）型半導体層ｄ０に拡散すること
を防止する（いわゆるバリア層の）目的で使用される。
第２導電膜ｄ２として、Ｃｒ膜の他に高融点金属（Ｍ
ｏ、Ｔｉ、Ｔａ、Ｗ）膜、高融点金属シリサイド（Ｍｏ
Ｓｉ2、ＴｉＳｉ2、ＴａＳｉ2、ＷＳｉ2）膜を用いても
よい。
【００７３】第３導電膜ｄ３はＡｌのスパッタリングで
３０００〜５０００Åの厚さに（本実施例では、４００
０Å程度）形成される。Ａｌ膜はＣｒ膜に比べてストレ
スが小さく、厚い膜厚に形成することが可能で、ソース
電極ＳＤ１、ドレイン電極ＳＤ２および映像信号線ＤＬ
の抵抗値を低減したり、ゲート電極ＧＴやｉ型半導体層
ＡＳに起因する段差乗り越えを確実にする（ステップカ
バーレッジを良くする）働きがある。
３０００〜５０００Åの厚さに（本実施例では、４００
０Å程度）形成される。Ａｌ膜はＣｒ膜に比べてストレ
スが小さく、厚い膜厚に形成することが可能で、ソース
電極ＳＤ１、ドレイン電極ＳＤ２および映像信号線ＤＬ
の抵抗値を低減したり、ゲート電極ＧＴやｉ型半導体層
ＡＳに起因する段差乗り越えを確実にする（ステップカ
バーレッジを良くする）働きがある。
【００７４】第２導電膜ｄ２、第３導電膜ｄ３を同じマ
スクパターンでパターニングした後、同じマスクを用い
て、あるいは第２導電膜ｄ２、第３導電膜ｄ３をマスク
として、Ｎ（＋）型半導体層ｄ０が除去される。つま
り、ｉ型半導体層ＡＳ上に残っていたＮ（＋）型半導体
層ｄ０は第２導電膜ｄ２、第３導電膜ｄ３以外の部分が
セルフアラインで除去される。このとき、Ｎ（＋）型半
導体層ｄ０はその厚さ分は全て除去されるようエッチン
グされるので、ｉ型半導体層ＡＳも若干その表面部分が
エッチングされるが、その程度はエッチング時間で制御
すればよい。
スクパターンでパターニングした後、同じマスクを用い
て、あるいは第２導電膜ｄ２、第３導電膜ｄ３をマスク
として、Ｎ（＋）型半導体層ｄ０が除去される。つま
り、ｉ型半導体層ＡＳ上に残っていたＮ（＋）型半導体
層ｄ０は第２導電膜ｄ２、第３導電膜ｄ３以外の部分が
セルフアラインで除去される。このとき、Ｎ（＋）型半
導体層ｄ０はその厚さ分は全て除去されるようエッチン
グされるので、ｉ型半導体層ＡＳも若干その表面部分が
エッチングされるが、その程度はエッチング時間で制御
すればよい。
【００７５】《映像信号線ＤＬ》映像信号線ＤＬはソー
ス電極ＳＤ１、ドレイン電極ＳＤ２と同層の第２導電膜
ｄ２、第３導電膜ｄ３で構成されている。
ス電極ＳＤ１、ドレイン電極ＳＤ２と同層の第２導電膜
ｄ２、第３導電膜ｄ３で構成されている。
【００７６】《保護膜ＰＳＶ１》薄膜トランジスタＴＦ
Ｔおよび透明画素電極ＩＴＯ１上には保護膜ＰＳＶ１が
設けられている。保護膜ＰＳＶ１は主に薄膜トランジス
タＴＦＴを湿気等から保護するために形成されており、
透明性が高くしかも耐湿性の良いものを使用する。保護
膜ＰＳＶ１はたとえばプラズマＣＶＤ装置で形成した酸
化シリコン膜や窒化シリコン膜で形成されており、１μ
ｍ程度の膜厚で形成する。
Ｔおよび透明画素電極ＩＴＯ１上には保護膜ＰＳＶ１が
設けられている。保護膜ＰＳＶ１は主に薄膜トランジス
タＴＦＴを湿気等から保護するために形成されており、
透明性が高くしかも耐湿性の良いものを使用する。保護
膜ＰＳＶ１はたとえばプラズマＣＶＤ装置で形成した酸
化シリコン膜や窒化シリコン膜で形成されており、１μ
ｍ程度の膜厚で形成する。
【００７７】保護膜ＰＳＶ１は図９に示すように、マト
リクス部ＡＲの全体を囲むように形成され、周辺部は外
部接続端子ＤＴＭ，ＧＴＭを露出するよう除去され、ま
た上基板側ＳＵＢ２の共通電極ＣＯＭを下側基板ＳＵＢ
１の外部接続端子接続用引出配線ＩＮＴに銀ペーストＡ
ＧＰで接続する部分も除去されている。保護膜ＰＳＶ１
とゲート絶縁膜ＧＩの厚さ関係に関しては、前者は保護
効果を考え厚くされ、後者はトランジスタの相互コンダ
クタンスｇｍを薄くされる。従って、図９に示すよう
に、保護効果の高い保護膜ＰＳＶ１は周辺部もできるだ
け広い範囲に亘って保護するようゲート絶縁膜ＧＩより
も大きく形成されている。
リクス部ＡＲの全体を囲むように形成され、周辺部は外
部接続端子ＤＴＭ，ＧＴＭを露出するよう除去され、ま
た上基板側ＳＵＢ２の共通電極ＣＯＭを下側基板ＳＵＢ
１の外部接続端子接続用引出配線ＩＮＴに銀ペーストＡ
ＧＰで接続する部分も除去されている。保護膜ＰＳＶ１
とゲート絶縁膜ＧＩの厚さ関係に関しては、前者は保護
効果を考え厚くされ、後者はトランジスタの相互コンダ
クタンスｇｍを薄くされる。従って、図９に示すよう
に、保護効果の高い保護膜ＰＳＶ１は周辺部もできるだ
け広い範囲に亘って保護するようゲート絶縁膜ＧＩより
も大きく形成されている。
【００７８】《遮光膜ＢＭ》上部透明ガラス基板ＳＵＢ
２側には、外部光又はバックライト光がｉ型半導体層Ａ
Ｓに入射しないよう遮光膜ＢＭが設けられている。図４
に示す遮光膜ＢＭの閉じた多角形の輪郭線は、その内側
が遮光膜ＢＭが形成されない開口を示している。
２側には、外部光又はバックライト光がｉ型半導体層Ａ
Ｓに入射しないよう遮光膜ＢＭが設けられている。図４
に示す遮光膜ＢＭの閉じた多角形の輪郭線は、その内側
が遮光膜ＢＭが形成されない開口を示している。
【００７９】遮光膜ＢＭは光に対する遮蔽性の高い、た
とえばアルミニウム膜やクロム膜等で形成されており、
本例ではクロム膜がスパッタリングで１３００Å程度の
厚さに形成される。
とえばアルミニウム膜やクロム膜等で形成されており、
本例ではクロム膜がスパッタリングで１３００Å程度の
厚さに形成される。
【００８０】従って、薄膜トランジスタＴＦＴ１、ＴＦ
Ｔ２のｉ型半導体層ＡＳは、上下にある遮光膜ＢＭおよ
び大き目のゲート電極ＧＴによってサンドイッチにさ
れ、外部の自然光やバックライト光が当たらなくなる。
Ｔ２のｉ型半導体層ＡＳは、上下にある遮光膜ＢＭおよ
び大き目のゲート電極ＧＴによってサンドイッチにさ
れ、外部の自然光やバックライト光が当たらなくなる。
【００８１】遮光膜ＢＭは各画素の周囲に格子状に形成
され（所謂、ブラックマトリクス）、この格子で１画素
の有効表示領域が仕切られている。従って、各画素の輪
郭が遮光膜ＢＭによってはっきりとし、コントラストが
向上する。つまり、遮光膜ＢＭはｉ型半導体層ＡＳに対
する遮光とブラックマトリクスとの２つの機能をもつ。
され（所謂、ブラックマトリクス）、この格子で１画素
の有効表示領域が仕切られている。従って、各画素の輪
郭が遮光膜ＢＭによってはっきりとし、コントラストが
向上する。つまり、遮光膜ＢＭはｉ型半導体層ＡＳに対
する遮光とブラックマトリクスとの２つの機能をもつ。
【００８２】透明画素電極ＩＴＯ１のラビング方向の根
本側のエッジ部分（図４右下部分）も遮光膜ＢＭによっ
て遮光されているので、上記部分にドメインが発生した
としても、ドメインが見えないので、表示特性が劣化す
ることはない。
本側のエッジ部分（図４右下部分）も遮光膜ＢＭによっ
て遮光されているので、上記部分にドメインが発生した
としても、ドメインが見えないので、表示特性が劣化す
ることはない。
【００８３】遮光膜ＢＭは図８に示すように周辺部にも
額縁状に形成され、そのパターンはドット状に複数の開
口を設けた図４に示すマトリクス部のパターンと連続し
て形成されている。周辺部の遮光膜ＢＭは図８〜図１１
に示すように、シール部ＳＬの外側に延長され、パソコ
ン等の実装機に起因する反射光等の漏れ光がマトリクス
部に入り込むのを防いでいる。他方、この遮光膜ＢＭは
基板ＳＵＢ２の縁よりも約０．３〜１．０ｍｍ程内側に
留められ、基板ＳＵＢ２の切断領域を避けて形成されて
いる。
額縁状に形成され、そのパターンはドット状に複数の開
口を設けた図４に示すマトリクス部のパターンと連続し
て形成されている。周辺部の遮光膜ＢＭは図８〜図１１
に示すように、シール部ＳＬの外側に延長され、パソコ
ン等の実装機に起因する反射光等の漏れ光がマトリクス
部に入り込むのを防いでいる。他方、この遮光膜ＢＭは
基板ＳＵＢ２の縁よりも約０．３〜１．０ｍｍ程内側に
留められ、基板ＳＵＢ２の切断領域を避けて形成されて
いる。
【００８４】《カラーフィルタＦＩＬ》カラーフィルタ
ＦＩＬは画素に対向する位置に赤、緑、青の繰り返しで
ストライプ状に形成される。カラーフィルタＦＩＬは透
明画素電極ＩＴＯ１の全てを覆うように大き目に形成さ
れ、遮光膜ＢＭはカラーフィルタＦＩＬおよび透明画素
電極ＩＴＯ１のエッジ部分と重なるよう透明画素電極Ｉ
ＴＯ１の周縁部より内側に形成されている。
ＦＩＬは画素に対向する位置に赤、緑、青の繰り返しで
ストライプ状に形成される。カラーフィルタＦＩＬは透
明画素電極ＩＴＯ１の全てを覆うように大き目に形成さ
れ、遮光膜ＢＭはカラーフィルタＦＩＬおよび透明画素
電極ＩＴＯ１のエッジ部分と重なるよう透明画素電極Ｉ
ＴＯ１の周縁部より内側に形成されている。
【００８５】カラーフィルタＦＩＬは次のように形成す
ることができる。まず、上部透明ガラス基板ＳＵＢ２の
表面にアクリル系樹脂等の染色基材を形成し、フォトリ
ソグラフィ技術で赤色フィルタ形成領域以外の染色基材
を除去する。この後、染色基材を赤色染料で染め、固着
処理を施し、赤色フィルタＲを形成する。つぎに、同様
な工程を施すことによって、緑色フィルタＧ、青色フィ
ルタＢを順次形成する。
ることができる。まず、上部透明ガラス基板ＳＵＢ２の
表面にアクリル系樹脂等の染色基材を形成し、フォトリ
ソグラフィ技術で赤色フィルタ形成領域以外の染色基材
を除去する。この後、染色基材を赤色染料で染め、固着
処理を施し、赤色フィルタＲを形成する。つぎに、同様
な工程を施すことによって、緑色フィルタＧ、青色フィ
ルタＢを順次形成する。
【００８６】《保護膜ＰＳＶ２》保護膜ＰＳＶ２はカラ
ーフィルタＦＩＬの染料が液晶ＬＣに漏れることを防止
するために設けられている。保護膜ＰＳＶ２はたとえば
アクリル樹脂、エポキシ樹脂等の透明樹脂材料で形成さ
れている。
ーフィルタＦＩＬの染料が液晶ＬＣに漏れることを防止
するために設けられている。保護膜ＰＳＶ２はたとえば
アクリル樹脂、エポキシ樹脂等の透明樹脂材料で形成さ
れている。
【００８７】《共通透明画素電極ＩＴＯ２》共通透明画
素電極ＩＴＯ２は、下部透明ガラス基板ＳＵＢ１側に画
素ごとに設けられた透明画素電極ＩＴＯ１に対向し、液
晶ＬＣの光学的な状態は各画素電極ＩＴＯ１と共通透明
画素電極ＩＴＯ２との間の電位差（電界）に応答して変
化する。この共通透明画素電極ＩＴＯ２にはコモン電圧
Ｖcomが印加されるように構成されている。
素電極ＩＴＯ２は、下部透明ガラス基板ＳＵＢ１側に画
素ごとに設けられた透明画素電極ＩＴＯ１に対向し、液
晶ＬＣの光学的な状態は各画素電極ＩＴＯ１と共通透明
画素電極ＩＴＯ２との間の電位差（電界）に応答して変
化する。この共通透明画素電極ＩＴＯ２にはコモン電圧
Ｖcomが印加されるように構成されている。
【００８８】本実施例では、コモン電圧Ｖcomは映像信
号線ＤＬに印加される最小レベルの駆動電圧Ｖｄminと
最大レベルの駆動電圧Ｖｄmaxとの中間直流電位に設定
されるが、映像信号駆動回路で使用される集積回路の電
源電圧を約半分に低減したい場合は、交流電圧を印加す
れば良い。なお、共通透明画素電極ＩＴＯ２の平面形状
は図８、図９を参照されたい。
号線ＤＬに印加される最小レベルの駆動電圧Ｖｄminと
最大レベルの駆動電圧Ｖｄmaxとの中間直流電位に設定
されるが、映像信号駆動回路で使用される集積回路の電
源電圧を約半分に低減したい場合は、交流電圧を印加す
れば良い。なお、共通透明画素電極ＩＴＯ２の平面形状
は図８、図９を参照されたい。
【００８９】《保持容量素子Ｃaddの構造》透明画素電
極ＩＴＯ１は、薄膜トランジスタＴＦＴと接続される端
部と反対側の端部において、隣りの走査信号線ＧＬと重
なるように形成されている。この重ね合わせは、図６か
らも明らかなように、透明画素電極ＩＴＯ１を一方の電
極ＰＬ２とし、隣りの走査信号線ＧＬを他方の電極ＰＬ
１とする保持容量素子（静電容量素子）Ｃaddを構成す
る。
極ＩＴＯ１は、薄膜トランジスタＴＦＴと接続される端
部と反対側の端部において、隣りの走査信号線ＧＬと重
なるように形成されている。この重ね合わせは、図６か
らも明らかなように、透明画素電極ＩＴＯ１を一方の電
極ＰＬ２とし、隣りの走査信号線ＧＬを他方の電極ＰＬ
１とする保持容量素子（静電容量素子）Ｃaddを構成す
る。
【００９０】この保持容量素子Ｃaddの誘電体膜は、薄
膜トランジスタＴＦＴのゲート絶縁膜として使用される
絶縁膜ＧＩおよび陽極酸化膜ＡＯＦで構成されている。
膜トランジスタＴＦＴのゲート絶縁膜として使用される
絶縁膜ＧＩおよび陽極酸化膜ＡＯＦで構成されている。
【００９１】保持容量素子Ｃaddは走査信号線ＧＬの第
２導電膜ｇ２の幅を広げた部分に形成されている。
２導電膜ｇ２の幅を広げた部分に形成されている。
【００９２】なお、映像信号線ＤＬと交差する部分の第
２導電膜ｇ２は映像信号線ＤＬとの短絡の確率を小さく
するため細くされている。
２導電膜ｇ２は映像信号線ＤＬとの短絡の確率を小さく
するため細くされている。
【００９３】保持容量素子Ｃaddの電極ＰＬ１の段差部
において透明画素電極ＩＴＯ１が断線しても、その段差
をまたがるように形成された第２導電膜ｄ２および第３
導電膜ｄ３で構成された島領域によってその不良は補償
される。
において透明画素電極ＩＴＯ１が断線しても、その段差
をまたがるように形成された第２導電膜ｄ２および第３
導電膜ｄ３で構成された島領域によってその不良は補償
される。
【００９４】《ゲート端子部》図１２は表示マトリクス
の走査信号線ＧＬからその外部接続端子ＧＴＭまでの接
続構造の説明図であって、（Ａ）は平面図、（Ｂ）は
（Ａ）のＢ−Ｂ切断線における断面図である。なお、同
図は図９下方付近に対応し、斜め配線の部分は便宜状一
直線状で表した。
の走査信号線ＧＬからその外部接続端子ＧＴＭまでの接
続構造の説明図であって、（Ａ）は平面図、（Ｂ）は
（Ａ）のＢ−Ｂ切断線における断面図である。なお、同
図は図９下方付近に対応し、斜め配線の部分は便宜状一
直線状で表した。
【００９５】ＡＯは写真処理用のマスクパターン、言い
換えれば選択的陽極酸化のホトレジストパターンであ
る。従って、このホトレジストは陽極酸化後除去され、
図に示すパターンＡＯは完成品としては残らないが、ゲ
ート配線ＧＬには断面図に示すように酸化膜ＡＯＦが選
択的に形成されるのでその軌跡が残る。
換えれば選択的陽極酸化のホトレジストパターンであ
る。従って、このホトレジストは陽極酸化後除去され、
図に示すパターンＡＯは完成品としては残らないが、ゲ
ート配線ＧＬには断面図に示すように酸化膜ＡＯＦが選
択的に形成されるのでその軌跡が残る。
【００９６】同図（Ａ）において、ホトレジストの境界
線ＡＯを基準にして左側はレジストで覆い陽極酸化をし
ない領域、右側はレジストから露出され陽極酸化される
領域である。陽極酸化されたＡＬ層ｇ２は表面にその酸
化物Ａｌ2Ｏ3膜ＡＯＦが形成され下方の導電部は体積が
減少する。勿論、陽極酸化はその導電部が残るように適
切な時間、電圧などを設定して行われる。
線ＡＯを基準にして左側はレジストで覆い陽極酸化をし
ない領域、右側はレジストから露出され陽極酸化される
領域である。陽極酸化されたＡＬ層ｇ２は表面にその酸
化物Ａｌ2Ｏ3膜ＡＯＦが形成され下方の導電部は体積が
減少する。勿論、陽極酸化はその導電部が残るように適
切な時間、電圧などを設定して行われる。
【００９７】マスクパターンＡＯは走査線ＧＬに単一の
直線では交差せず、クランク状に折れ曲がって交差させ
ている。
直線では交差せず、クランク状に折れ曲がって交差させ
ている。
【００９８】図中ＡＬ層ｇ２は、判り易くするためハッ
チを施してあるが、陽極化成されない領域は櫛状にパタ
ーニングされている。これは、Ａｌ層の幅が広いと表面
にホイスカが発生するので、１本１本の幅は狭くし、そ
れらを複数本並列に束ねた構成とすることにより、ホイ
スカの発生を防ぎつつ、断線の確率や導電率の犠牲を最
低限に押さえる狙いである。従って、本実施例では櫛の
根本に相当する部分もマスクＡＯに沿ってずらしてい
る。
チを施してあるが、陽極化成されない領域は櫛状にパタ
ーニングされている。これは、Ａｌ層の幅が広いと表面
にホイスカが発生するので、１本１本の幅は狭くし、そ
れらを複数本並列に束ねた構成とすることにより、ホイ
スカの発生を防ぎつつ、断線の確率や導電率の犠牲を最
低限に押さえる狙いである。従って、本実施例では櫛の
根本に相当する部分もマスクＡＯに沿ってずらしてい
る。
【００９９】ゲート端子ＧＴＭは酸化珪素ＳＩＯ層と接
着性が良くＡｌ等よりも耐電触性の高いＣｒ層ｇ１と、
更にその表面を保護し画素電極ＩＴＯ１と同レベル（同
層、同時形成）の透明導電層ｄ１とで構成されている。
着性が良くＡｌ等よりも耐電触性の高いＣｒ層ｇ１と、
更にその表面を保護し画素電極ＩＴＯ１と同レベル（同
層、同時形成）の透明導電層ｄ１とで構成されている。
【０１００】なお、ゲート絶縁膜ＧＩ上及びその側面部
に形成された導電層ｄ２及びｄ３は、導電層ｄ３やｄ２
のエッチング時ピンホール等が原因で導電層ｇ２やｇ１
が一緒にエッチングされないようその領域をホトレジス
トで覆っていた結果として残っているものである。又、
ゲート絶縁膜ＧＩを乗り越えて右方向に延長されたＩＴ
Ｏ層ｄ１は同様な対策を更に万全とさせたものである。
に形成された導電層ｄ２及びｄ３は、導電層ｄ３やｄ２
のエッチング時ピンホール等が原因で導電層ｇ２やｇ１
が一緒にエッチングされないようその領域をホトレジス
トで覆っていた結果として残っているものである。又、
ゲート絶縁膜ＧＩを乗り越えて右方向に延長されたＩＴ
Ｏ層ｄ１は同様な対策を更に万全とさせたものである。
【０１０１】上記平面図において、ゲート絶縁膜ＧＩは
その境界線よりも右側に、保護膜ＰＳＶ１もその境界線
よりも右側に形成されており、左端に位置する端子部Ｇ
ＴＭはそれらから露出し外部回路との電気的接触ができ
るようになっている。図では、ゲート線ＧＬとゲート端
子の一つの対のみが示されているが、実際はこのような
対が図９に示すように上下に複数本並べられ端子群Ｔｇ
（図８、図９）が構成され、ゲート端子の左端は、製造
過程では、基板の切断領域ＣＴ１を越えて延長され、配
線ＳＨｇによって短絡される。
その境界線よりも右側に、保護膜ＰＳＶ１もその境界線
よりも右側に形成されており、左端に位置する端子部Ｇ
ＴＭはそれらから露出し外部回路との電気的接触ができ
るようになっている。図では、ゲート線ＧＬとゲート端
子の一つの対のみが示されているが、実際はこのような
対が図９に示すように上下に複数本並べられ端子群Ｔｇ
（図８、図９）が構成され、ゲート端子の左端は、製造
過程では、基板の切断領域ＣＴ１を越えて延長され、配
線ＳＨｇによって短絡される。
【０１０２】製造過程におけるこのような短絡線ＳＨｇ
は陽極化成時の給電と、配向膜ＯＲＩ１のラビング時等
の静電破壊防止に役立つ。
は陽極化成時の給電と、配向膜ＯＲＩ１のラビング時等
の静電破壊防止に役立つ。
【０１０３】《ドレイン端子ＤＴＭ》図１３は映像信号
線ＤＬからその外部接続端子ＤＴＭまでの接続の説明図
であって、（Ａ）はその平面図、（Ｂ）は（Ａ）のＢ−
Ｂ切断線における断面図である。なお、同図は図９右上
付近に対応し、図面の向きは便宜上変えてあるが右端方
向が基板ＳＵＢ１の上端部（又は下端部）に該当する。
線ＤＬからその外部接続端子ＤＴＭまでの接続の説明図
であって、（Ａ）はその平面図、（Ｂ）は（Ａ）のＢ−
Ｂ切断線における断面図である。なお、同図は図９右上
付近に対応し、図面の向きは便宜上変えてあるが右端方
向が基板ＳＵＢ１の上端部（又は下端部）に該当する。
【０１０４】ＴＳＴｄは検査端子でありここには外部回
路は接続されないが、プローブ針等を接触できるよう配
線部より幅が広げられている。同様に、ドレイン端子Ｄ
ＴＭも外部回路との接続ができるよう配線部より幅が広
げられている。
路は接続されないが、プローブ針等を接触できるよう配
線部より幅が広げられている。同様に、ドレイン端子Ｄ
ＴＭも外部回路との接続ができるよう配線部より幅が広
げられている。
【０１０５】検査端子ＴＳＴｄと外部接続ドレイン端子
ＤＴＭは上下方向に千鳥状に複数交互に配列され、検査
端子ＴＳＴｄは図に示すとおり基板ＳＵＢ１の端部に到
達することなく終端しているが、ドレイン端子ＤＴＭ
は、図９に示すように端子群Ｔｄ（添字省略）を構成し
基板ＳＵＢ１の切断線ＣＴ１を越えて更に延長され、製
造過程中は静電破壊防止のためその全てが互いに配線Ｓ
Ｈｄによって短絡される。
ＤＴＭは上下方向に千鳥状に複数交互に配列され、検査
端子ＴＳＴｄは図に示すとおり基板ＳＵＢ１の端部に到
達することなく終端しているが、ドレイン端子ＤＴＭ
は、図９に示すように端子群Ｔｄ（添字省略）を構成し
基板ＳＵＢ１の切断線ＣＴ１を越えて更に延長され、製
造過程中は静電破壊防止のためその全てが互いに配線Ｓ
Ｈｄによって短絡される。
【０１０６】検査端子ＴＳＴｄが存在する映像信号線Ｄ
Ｌのマトリクスを挟んで反対側にはドレイン接続端子が
接続され、逆にドレイン接続端子ＤＴＭが存在する映像
信号線ＤＬのマトリクスを挟んで反対側には検査端子が
接続される。
Ｌのマトリクスを挟んで反対側にはドレイン接続端子が
接続され、逆にドレイン接続端子ＤＴＭが存在する映像
信号線ＤＬのマトリクスを挟んで反対側には検査端子が
接続される。
【０１０７】ドレイン接続端子ＤＴＭは前述したゲート
端子ＧＴＭと同様な理由でＣｒ層ｇ１及びＩＴＯ層ｄ１
の２層で形成されており、ゲート絶縁膜ＧＩを除去した
部分で映像信号線ＤＬと接続されている。
端子ＧＴＭと同様な理由でＣｒ層ｇ１及びＩＴＯ層ｄ１
の２層で形成されており、ゲート絶縁膜ＧＩを除去した
部分で映像信号線ＤＬと接続されている。
【０１０８】ゲート絶縁膜ＧＩの端部上に形成された半
導体層ＡＳはゲート絶縁膜ＧＩの縁をテーパ状にエッチ
ングするためのものである。端子ＤＴＭ上では外部回路
との接続を行うため保護膜ＰＳＶ１は勿論のこと取り除
かれている。
導体層ＡＳはゲート絶縁膜ＧＩの縁をテーパ状にエッチ
ングするためのものである。端子ＤＴＭ上では外部回路
との接続を行うため保護膜ＰＳＶ１は勿論のこと取り除
かれている。
【０１０９】ＡＯは前述した陽極酸化マスクでありその
境界線はマトリクス全体をを大きく囲むように形成さ
れ、図ではその境界線から左側がマスクで覆われるが、
この図で覆われない部分には層ｇ２が存在しないのでこ
のパターンは直接は関係しない。
境界線はマトリクス全体をを大きく囲むように形成さ
れ、図ではその境界線から左側がマスクで覆われるが、
この図で覆われない部分には層ｇ２が存在しないのでこ
のパターンは直接は関係しない。
【０１１０】マトリクス部からドレイン端子部ＤＴＭま
での引出配線は図１０の（Ｃ）部にも示されるように、
ドレイン端子部ＤＴＭと同じレベルの層ｄ１，ｇ１のす
ぐ上に映像信号線ＤＬと同じレベルの層ｄ２，ｄ３がシ
ールパターンＳＬの途中まで積層された構造になってい
るが、これは断線の確率を最小限に押さえ、電触し易い
Ａｌ層ｄ３を保護膜ＰＳＶ１やシールパターンＳＬでで
きるだけ保護する狙いである。
での引出配線は図１０の（Ｃ）部にも示されるように、
ドレイン端子部ＤＴＭと同じレベルの層ｄ１，ｇ１のす
ぐ上に映像信号線ＤＬと同じレベルの層ｄ２，ｄ３がシ
ールパターンＳＬの途中まで積層された構造になってい
るが、これは断線の確率を最小限に押さえ、電触し易い
Ａｌ層ｄ３を保護膜ＰＳＶ１やシールパターンＳＬでで
きるだけ保護する狙いである。
【０１１１】《表示装置全体等価回路》表示マトリクス
部の等価回路とその周辺回路の結線図を図１４に示す。
同図は回路図ではあるが、実際の幾何学的配置に対応し
て描かれている。ＡＲは複数の画素を二次元状に配列し
たマトリクス・アレイである。
部の等価回路とその周辺回路の結線図を図１４に示す。
同図は回路図ではあるが、実際の幾何学的配置に対応し
て描かれている。ＡＲは複数の画素を二次元状に配列し
たマトリクス・アレイである。
【０１１２】図中、Ｘは映像信号線ＤＬを意味し、添字
Ｇ、ＢおよびＲがそれぞれ緑、青および赤画素に対応し
て付加されている。Ｙは走査信号線ＧＬを意味し、添字
１，２，３，…，endは走査タイミングの順序に従って
付加されている。
Ｇ、ＢおよびＲがそれぞれ緑、青および赤画素に対応し
て付加されている。Ｙは走査信号線ＧＬを意味し、添字
１，２，３，…，endは走査タイミングの順序に従って
付加されている。
【０１１３】映像信号線Ｘ（添字省略）は交互に上側
（または奇数）映像信号駆動回路Ｈｅ、下側（または偶
数）映像信号駆動回路Ｈｏに接続され、走査信号線Ｙ
（添字省略）は垂直走査回路Ｖに接続されている。
（または奇数）映像信号駆動回路Ｈｅ、下側（または偶
数）映像信号駆動回路Ｈｏに接続され、走査信号線Ｙ
（添字省略）は垂直走査回路Ｖに接続されている。
【０１１４】ＳＵＰは１つの電圧源から複数の分圧した
安定化された電圧源を得るための電源回路やホスト（上
位演算処理装置）からのＣＲＴ（陰極線管）用の情報を
ＴＦＴ液晶表示装置用の情報に交換する回路を含む回路
である。
安定化された電圧源を得るための電源回路やホスト（上
位演算処理装置）からのＣＲＴ（陰極線管）用の情報を
ＴＦＴ液晶表示装置用の情報に交換する回路を含む回路
である。
【０１１５】《保持容量素子Ｃaddの働き》保持容量素
子Ｃaddは、薄膜トランジスタＴＦＴがスイッチングす
るとき、中点電位（画素電極電位）Ｖlcに対するゲート
電位変化ΔＶgの影響を低減するように働く。この様子
を式で表すと、次のようになる。
子Ｃaddは、薄膜トランジスタＴＦＴがスイッチングす
るとき、中点電位（画素電極電位）Ｖlcに対するゲート
電位変化ΔＶgの影響を低減するように働く。この様子
を式で表すと、次のようになる。
【０１１６】 ΔＶlc＝｛Ｃgs/(Ｃgs+Ｃadd+Ｃpix)｝×ΔＶg ここで、Ｃgsは薄膜トランジスタＴＦＴのゲート電極Ｇ
Ｔとソース電極ＳＤ１との間に形成される寄生容量、Ｃ
pixは透明画素電極ＩＴＯ１（ＰＩＸ）と共通透明画素
電極ＩＴＯ２（ＣＯＭ）との間に形成される容量、ΔＶ
lcはΔＶgによる画素電極電位の変化分を表わす。
Ｔとソース電極ＳＤ１との間に形成される寄生容量、Ｃ
pixは透明画素電極ＩＴＯ１（ＰＩＸ）と共通透明画素
電極ＩＴＯ２（ＣＯＭ）との間に形成される容量、ΔＶ
lcはΔＶgによる画素電極電位の変化分を表わす。
【０１１７】この変化分ΔＶlcは液晶ＬＣに加わる直流
成分の原因となるが、保持容量Ｃaddを大きくすればす
る程、その値を小さくすることができる。また、保持容
量素子Ｃaddは放電時間を長くする作用もあり、薄膜ト
ランジスタＴＦＴがオフした後の映像情報を長く蓄積す
る。液晶ＬＣに印加される直流成分の低減は、液晶ＬＣ
の寿命を向上し、液晶表示画面の切り替え時に前の画像
が残るいわゆる焼き付きを低減することができる。
成分の原因となるが、保持容量Ｃaddを大きくすればす
る程、その値を小さくすることができる。また、保持容
量素子Ｃaddは放電時間を長くする作用もあり、薄膜ト
ランジスタＴＦＴがオフした後の映像情報を長く蓄積す
る。液晶ＬＣに印加される直流成分の低減は、液晶ＬＣ
の寿命を向上し、液晶表示画面の切り替え時に前の画像
が残るいわゆる焼き付きを低減することができる。
【０１１８】前述したように、ゲート電極ＧＴはｉ型半
導体層ＡＳを完全に覆うよう大きくされている分、ソー
ス電極ＳＤ１、ドレイン電極ＳＤ２とのオーバラップ面
積が増え、従って寄生容量Ｃgsが大きくなり、中点電位
Ｖlcはゲート（走査）信号Ｖgの影響を受け易くなると
いう逆効果が生じる。しかし、保持容量素子Ｃaddを設
けることによりこのデメリットも解消することができ
る。
導体層ＡＳを完全に覆うよう大きくされている分、ソー
ス電極ＳＤ１、ドレイン電極ＳＤ２とのオーバラップ面
積が増え、従って寄生容量Ｃgsが大きくなり、中点電位
Ｖlcはゲート（走査）信号Ｖgの影響を受け易くなると
いう逆効果が生じる。しかし、保持容量素子Ｃaddを設
けることによりこのデメリットも解消することができ
る。
【０１１９】保持容量素子Ｃaddの保持容量は、画素の
書込特性から、液晶容量Ｃpixに対して４〜８倍（４・
Ｃpix＜Ｃadd＜８・Ｃpix）、寄生容量Ｃgsに対して８
〜３２倍（８・Ｃgs＜Ｃadd＜３２・Ｃgs）程度の値に
設定する。
書込特性から、液晶容量Ｃpixに対して４〜８倍（４・
Ｃpix＜Ｃadd＜８・Ｃpix）、寄生容量Ｃgsに対して８
〜３２倍（８・Ｃgs＜Ｃadd＜３２・Ｃgs）程度の値に
設定する。
【０１２０】保持容量電極線としてのみ使用される初段
の走査信号線ＧＬ（Ｙ0）は共通透明画素電極ＩＴＯ２
（Ｖcom）と同じ電位にする。図９の例では、初段の走
査信号線は端子ＧＴ０、引出線ＩＮＴ、端子ＤＴ０及び
外部配線を通じて共通電極ＣＯＭに短絡される。或い
は、初段の保持容量電極線Ｙ0は最終段の走査信号線Ｙe
ndに接続、Ｖcom以外の直流電位点（交流接地点）に接
続するかまたは垂直走査回路Ｖから１つ余分に走査パル
スＹ0を受けるように接続してもよい。
の走査信号線ＧＬ（Ｙ0）は共通透明画素電極ＩＴＯ２
（Ｖcom）と同じ電位にする。図９の例では、初段の走
査信号線は端子ＧＴ０、引出線ＩＮＴ、端子ＤＴ０及び
外部配線を通じて共通電極ＣＯＭに短絡される。或い
は、初段の保持容量電極線Ｙ0は最終段の走査信号線Ｙe
ndに接続、Ｖcom以外の直流電位点（交流接地点）に接
続するかまたは垂直走査回路Ｖから１つ余分に走査パル
スＹ0を受けるように接続してもよい。
【０１２１】《製造方法》つぎに、上述した液晶表示装
置の基板ＳＵＢ１側の製造方法について図１５〜図１７
を参照して説明する。なお同図において、中央の文字は
工程名の略称であり、左側は図５に示す画素部分、右側
は図１２に示すゲート端子付近の断面形状でみた加工の
流れを示す。
置の基板ＳＵＢ１側の製造方法について図１５〜図１７
を参照して説明する。なお同図において、中央の文字は
工程名の略称であり、左側は図５に示す画素部分、右側
は図１２に示すゲート端子付近の断面形状でみた加工の
流れを示す。
【０１２２】また、工程Ｄを除き工程Ａ〜工程Ｉは各写
真処理に対応して区分けしたもので、各工程のいずれの
断面図も写真処理後の加工が終わりフォトレジストを除
去した段階を示している。
真処理に対応して区分けしたもので、各工程のいずれの
断面図も写真処理後の加工が終わりフォトレジストを除
去した段階を示している。
【０１２３】なお、写真処理とは本説明ではフォトレジ
ストの塗布からマスクを使用した選択露光を経てそれを
現像するまでの一連の作業を示すものとし、繰返しの説
明は避ける。以下区分けした工程に従って、説明する。
ストの塗布からマスクを使用した選択露光を経てそれを
現像するまでの一連の作業を示すものとし、繰返しの説
明は避ける。以下区分けした工程に従って、説明する。
【０１２４】工程Ａ、図１５ ７０５９ガラス（商品名）からなる下部透明ガラス基板
ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処理
により設けたのち、５００℃、６０分間のベークを行な
う。下部透明ガラス基板ＳＵＢ１上に膜厚が１１００Å
のクロムからなる第１導電膜ｇ１をスパッタリングによ
り設け、写真処理後、エッチング液として硝酸第２セリ
ウムアンモニウム溶液で第１導電膜ｇ１を選択的にエッ
チングする。それによって、ゲート端子ＧＴＭ、ドレイ
ン端子ＤＴＭ、ゲート端子ＧＴＭを接続する陽極酸化バ
スラインＳＨｇ、ドレイン端子ＤＴＭを短絡するバスラ
インＳＨｄ、陽極酸化バスラインＳＨｇに接続された陽
極酸化パッド（図示せず）を形成する。
ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処理
により設けたのち、５００℃、６０分間のベークを行な
う。下部透明ガラス基板ＳＵＢ１上に膜厚が１１００Å
のクロムからなる第１導電膜ｇ１をスパッタリングによ
り設け、写真処理後、エッチング液として硝酸第２セリ
ウムアンモニウム溶液で第１導電膜ｇ１を選択的にエッ
チングする。それによって、ゲート端子ＧＴＭ、ドレイ
ン端子ＤＴＭ、ゲート端子ＧＴＭを接続する陽極酸化バ
スラインＳＨｇ、ドレイン端子ＤＴＭを短絡するバスラ
インＳＨｄ、陽極酸化バスラインＳＨｇに接続された陽
極酸化パッド（図示せず）を形成する。
【０１２５】工程Ｂ、図１５ 膜厚が２８００ÅのＡｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｓ
ｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃｕ等からなる第２導電膜ｇ２
をスパッタリングにより設ける。写真処理後、リン酸と
硝酸と氷酢酸との混酸液で第２導電膜ｇ２を選択的にエ
ッチングする。 工程Ｃ、図１５ 写真処理後（前述した陽極酸化マスクＡＯ形成後）、３
％酒石酸をアンモニアによりＰＨ６．２５±０．０５に
調整した溶液をエチレングリコール液で１：９に稀釈し
た液からなる陽極酸化液中に基板ＳＵＢ１を浸漬し、化
成電流密度が０．５ｍＡ／ｃｍ になるように調整する
（定電流化成）。
ｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃｕ等からなる第２導電膜ｇ２
をスパッタリングにより設ける。写真処理後、リン酸と
硝酸と氷酢酸との混酸液で第２導電膜ｇ２を選択的にエ
ッチングする。 工程Ｃ、図１５ 写真処理後（前述した陽極酸化マスクＡＯ形成後）、３
％酒石酸をアンモニアによりＰＨ６．２５±０．０５に
調整した溶液をエチレングリコール液で１：９に稀釈し
た液からなる陽極酸化液中に基板ＳＵＢ１を浸漬し、化
成電流密度が０．５ｍＡ／ｃｍ になるように調整する
（定電流化成）。
【０１２６】次に、所定のＡｌ2Ｏ3膜厚が得られるのに
必要な化成電圧１２５Ｖに達するまで陽極酸化を行う。
その後この状態で数１０分保持することが望ましい（定
電圧化成）。これは均一なＡｌ2Ｏ3膜を得る上で大事な
ことである。それによって、導電膜ｇ２を陽極酸化さ
れ、走査信号線ＧＬ、ゲート電極ＧＴおよび電極ＰＬ１
上に膜厚が１８００Åの陽極酸化膜ＡＯＦが形成され
る。
必要な化成電圧１２５Ｖに達するまで陽極酸化を行う。
その後この状態で数１０分保持することが望ましい（定
電圧化成）。これは均一なＡｌ2Ｏ3膜を得る上で大事な
ことである。それによって、導電膜ｇ２を陽極酸化さ
れ、走査信号線ＧＬ、ゲート電極ＧＴおよび電極ＰＬ１
上に膜厚が１８００Åの陽極酸化膜ＡＯＦが形成され
る。
【０１２７】工程Ｄ、図１６ プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が２０００Åの窒化Ｓｉ膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたの
ち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを
導入して、膜厚が３００ÅのＮ（＋）型非晶質Ｓｉ膜を
設ける。
素ガスを導入して、膜厚が２０００Åの窒化Ｓｉ膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたの
ち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを
導入して、膜厚が３００ÅのＮ（＋）型非晶質Ｓｉ膜を
設ける。
【０１２８】工程Ｅ、図１６ 写真処理後、ドライエッチングガスとしてＳＦ6、ＣＣ
ｌ4を使用してＮ（＋）型非晶質Ｓｉ膜、ｉ型非晶質Ｓ
ｉ膜を選択的にエッチングすることにより、ｉ型半導体
層ＡＳの島を形成する。
ｌ4を使用してＮ（＋）型非晶質Ｓｉ膜、ｉ型非晶質Ｓ
ｉ膜を選択的にエッチングすることにより、ｉ型半導体
層ＡＳの島を形成する。
【０１２９】工程Ｆ、図１６ 写真処理後、ドライエッチングガスとしてＳＦ6を使用
して、窒化Ｓｉ膜を選択的にエッチングする。
して、窒化Ｓｉ膜を選択的にエッチングする。
【０１３０】工程Ｇ、図１７ 膜厚が１４００ÅのＩＴＯ膜からなる第１導電膜ｄ１を
スパッタリングにより設ける。写真処理後、エッチング
液として塩酸と硝酸との混酸液で第１導電膜ｄ１を選択
的にエッチングすることにより、ゲート端子ＧＴＭ、ド
レイン端子ＤＴＭの最上層および透明画素電極ＩＴＯ１
を形成する。
スパッタリングにより設ける。写真処理後、エッチング
液として塩酸と硝酸との混酸液で第１導電膜ｄ１を選択
的にエッチングすることにより、ゲート端子ＧＴＭ、ド
レイン端子ＤＴＭの最上層および透明画素電極ＩＴＯ１
を形成する。
【０１３１】工程Ｈ、図１７ 膜厚が６００ÅのＣｒからなる第２導電膜ｄ２をスパッ
タリングにより設け、さらに膜厚が４０００ÅのＡｌ−
Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃ
ｕ等からなる第３導電膜ｄ３をスパッタリングにより設
ける。
タリングにより設け、さらに膜厚が４０００ÅのＡｌ−
Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃ
ｕ等からなる第３導電膜ｄ３をスパッタリングにより設
ける。
【０１３２】写真処理後、第３導電膜ｄ３を工程Ｂと同
様な液でエッチングし、第２導電膜ｄ２を工程Ａと同様
な液でエッチングし、映像信号線ＤＬ、ソース電極ＳＤ
１、ドレイン電極ＳＤ２を形成する。
様な液でエッチングし、第２導電膜ｄ２を工程Ａと同様
な液でエッチングし、映像信号線ＤＬ、ソース電極ＳＤ
１、ドレイン電極ＳＤ２を形成する。
【０１３３】つぎに、ドライエッチング装置にＣＣ
ｌ4、ＳＦ6を導入して、Ｎ（＋）型非晶質Ｓｉ膜をエッ
チングすることにより、ソースとドレイン間のＮ（＋）
型半導体層ｄ０を選択的に除去する。
ｌ4、ＳＦ6を導入して、Ｎ（＋）型非晶質Ｓｉ膜をエッ
チングすることにより、ソースとドレイン間のＮ（＋）
型半導体層ｄ０を選択的に除去する。
【０１３４】工程Ｉ、図１７ プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が１μｍの窒化Ｓｉ膜を設け
る。写真処理後、ドライエッチングガスとしてＳＦ6を
使用した写真蝕刻技術で窒化Ｓｉ膜を選択的にエッチン
グすることによって、保護膜ＰＳＶ１を形成する。
素ガスを導入して、膜厚が１μｍの窒化Ｓｉ膜を設け
る。写真処理後、ドライエッチングガスとしてＳＦ6を
使用した写真蝕刻技術で窒化Ｓｉ膜を選択的にエッチン
グすることによって、保護膜ＰＳＶ１を形成する。
【０１３５】《液晶表示モジュールの全体構成》図１８
は液晶表示モジュールＭＤＬの各構成部品を示す分解斜
視図である。
は液晶表示モジュールＭＤＬの各構成部品を示す分解斜
視図である。
【０１３６】ＳＨＤは金属板から成る枠状のシールドケ
ース（メタルフレーム）、ＬＣＷその表示窓、ＰＮＬは
液晶表示パネル、ＳＰＢは光拡散板、ＭＦＲは中間フレ
ーム、ＢＬはバックライト、ＢＬＳはバックライト支持
体、ＬＣＡは下側ケースであり、図に示すような上下の
配置関係で各部材が積み重ねられてモジュールＭＤＬが
組み立てられる。
ース（メタルフレーム）、ＬＣＷその表示窓、ＰＮＬは
液晶表示パネル、ＳＰＢは光拡散板、ＭＦＲは中間フレ
ーム、ＢＬはバックライト、ＢＬＳはバックライト支持
体、ＬＣＡは下側ケースであり、図に示すような上下の
配置関係で各部材が積み重ねられてモジュールＭＤＬが
組み立てられる。
【０１３７】モジュールＭＤＬは、シールドケースＳＨ
Ｄに設けられた爪ＣＬとフックＦＫによって全体が固定
されるようになっている。
Ｄに設けられた爪ＣＬとフックＦＫによって全体が固定
されるようになっている。
【０１３８】中間フレームＭＦＲは表示窓ＬＣＷに対応
する開口が設けられるように枠状に形成され、その枠部
分には拡散板ＳＰＢ、バックライト支持体ＢＬＳ並びに
各種回路部品の形状や厚みに応じた凹凸や、放熱用の開
口が設けられている。
する開口が設けられるように枠状に形成され、その枠部
分には拡散板ＳＰＢ、バックライト支持体ＢＬＳ並びに
各種回路部品の形状や厚みに応じた凹凸や、放熱用の開
口が設けられている。
【０１３９】下側ケースＬＣＡはバックライト光の反射
体も兼ねており、効率のよい反射ができるよう、蛍光管
ＢＬに対応して反射山ＲＭが形成されている。
体も兼ねており、効率のよい反射ができるよう、蛍光管
ＢＬに対応して反射山ＲＭが形成されている。
【０１４０】《表示パネルＰＮＬと駆動回路基板ＰＣＢ
１》図１９は、図７等に示した表示パネルＰＮＬに映像
信号駆動回路Ｈｅ，Ｈｏと垂直走査回路Ｖを接続した状
態を示す上面図である。
１》図１９は、図７等に示した表示パネルＰＮＬに映像
信号駆動回路Ｈｅ，Ｈｏと垂直走査回路Ｖを接続した状
態を示す上面図である。
【０１４１】ＣＨＩは表示パネルＰＮＬを駆動させる駆
動ＩＣチップ（下側の３個は垂直走査回路側の駆動ＩＣ
チップ、左右の６個ずつは映像信号駆動回路側の駆動Ｉ
Ｃチップ）である。
動ＩＣチップ（下側の３個は垂直走査回路側の駆動ＩＣ
チップ、左右の６個ずつは映像信号駆動回路側の駆動Ｉ
Ｃチップ）である。
【０１４２】ＴＣＰは図２０、図２１で後述するように
駆動用ＩＣチップＣＨＩがテープ・オートメイティド・
ボンディング法（ＴＡＢ）により実装されたテープキャ
リアパッケージ、ＰＣＢ１は上記ＴＣＰやコンデンサＣ
ＤＳ等が実装された駆動回路基板で、３つに分割されて
いる。
駆動用ＩＣチップＣＨＩがテープ・オートメイティド・
ボンディング法（ＴＡＢ）により実装されたテープキャ
リアパッケージ、ＰＣＢ１は上記ＴＣＰやコンデンサＣ
ＤＳ等が実装された駆動回路基板で、３つに分割されて
いる。
【０１４３】ＦＧＰはフレームグランドパッドであり、
シールドケースＳＨＤに切り込んで設けられたバネ状の
破片ＦＧが半田付けされる。ＦＣは下側の駆動回路基板
ＰＣＢ１と左側の駆動回路基板ＰＣＢ１、および下側の
駆動回路基板ＰＣＢ１と右側の駆動回路基板ＰＣＢ１と
を電気的に接続するフラットケーブルである。
シールドケースＳＨＤに切り込んで設けられたバネ状の
破片ＦＧが半田付けされる。ＦＣは下側の駆動回路基板
ＰＣＢ１と左側の駆動回路基板ＰＣＢ１、および下側の
駆動回路基板ＰＣＢ１と右側の駆動回路基板ＰＣＢ１と
を電気的に接続するフラットケーブルである。
【０１４４】このフラットケーブルＦＣとしては図に示
すように、複数のリード線（りん青銅の素材にＳｎ鍍金
を施したもの）をストライプ状のポリエチレン層とポリ
ビニルアルコール層とでサンドイッチして支持したもの
を使用する。
すように、複数のリード線（りん青銅の素材にＳｎ鍍金
を施したもの）をストライプ状のポリエチレン層とポリ
ビニルアルコール層とでサンドイッチして支持したもの
を使用する。
【０１４５】《ＴＣＰの接続構造》図２０は走査信号駆
動回路Ｖや映像信号駆動回路Ｈｅ，Ｈｏを構成する、集
積回路チップＣＨＩがフレキシブル配線基板に搭載され
たテープキャリアパッケージＴＣＰの断面構造を示す図
であり、図２１はそれを液晶表示パネルの、本例では映
像信号回路用端子ＤＴＭに接続した状態を示す要部断面
図である。
動回路Ｖや映像信号駆動回路Ｈｅ，Ｈｏを構成する、集
積回路チップＣＨＩがフレキシブル配線基板に搭載され
たテープキャリアパッケージＴＣＰの断面構造を示す図
であり、図２１はそれを液晶表示パネルの、本例では映
像信号回路用端子ＤＴＭに接続した状態を示す要部断面
図である。
【０１４６】同図において、ＴＴＢは集積回路ＣＨＩの
入力端子・配線部であり、ＴＴＭは集積回路ＣＨＩの出
力端子・配線部であって、例えばＣｕから成り、それぞ
れの内側の先端部（通称インナーリード）には集積回路
ＣＨＩのボンディングパッドＰＡＤがいわゆるフェース
ダウンボンディング法により接続される。端子ＴＴＢ，
ＴＴＭの外側の先端部（通称アウターリード）はそれぞ
れ半導体集積回路チップＣＨＩの入力及び出力に対応
し、半田付け等によりＣＲＴ／ＴＦＴ変換回路・電源回
路ＳＵＰに、異方性導電膜ＡＣＦによって液晶表示パネ
ルＰＮＬに接続される。
入力端子・配線部であり、ＴＴＭは集積回路ＣＨＩの出
力端子・配線部であって、例えばＣｕから成り、それぞ
れの内側の先端部（通称インナーリード）には集積回路
ＣＨＩのボンディングパッドＰＡＤがいわゆるフェース
ダウンボンディング法により接続される。端子ＴＴＢ，
ＴＴＭの外側の先端部（通称アウターリード）はそれぞ
れ半導体集積回路チップＣＨＩの入力及び出力に対応
し、半田付け等によりＣＲＴ／ＴＦＴ変換回路・電源回
路ＳＵＰに、異方性導電膜ＡＣＦによって液晶表示パネ
ルＰＮＬに接続される。
【０１４７】パッケージＴＣＰは、その先端部がパネル
ＰＮＬ側の接続端子ＤＴＭを露出した保護膜ＰＳＶ１を
覆うようにパネルに接続されている。従って、外部接続
端子ＤＴＭ（ＧＴＭ）は保護膜ＰＳＶ１かパッケージＴ
ＣＰの少なくとも一方で覆われるので電触に対して強く
なる。
ＰＮＬ側の接続端子ＤＴＭを露出した保護膜ＰＳＶ１を
覆うようにパネルに接続されている。従って、外部接続
端子ＤＴＭ（ＧＴＭ）は保護膜ＰＳＶ１かパッケージＴ
ＣＰの少なくとも一方で覆われるので電触に対して強く
なる。
【０１４８】ＢＦ１はポリイミド等からなるベースフィ
ルムであり、ＳＲＳは半田付けの際半田が余計なところ
へつかないようにマスクするためのソルダレジスト膜で
ある。
ルムであり、ＳＲＳは半田付けの際半田が余計なところ
へつかないようにマスクするためのソルダレジスト膜で
ある。
【０１４９】シールパターンＳＬの外側の上下ガラス基
板の隙間は洗浄後エポキシ樹脂ＥＰＸ等により保護さ
れ、パッケージＴＣＰと上側基板ＳＵＢ２の間には更に
シリコーン樹脂ＳＩＬが充填され保護が多重化されてい
る。
板の隙間は洗浄後エポキシ樹脂ＥＰＸ等により保護さ
れ、パッケージＴＣＰと上側基板ＳＵＢ２の間には更に
シリコーン樹脂ＳＩＬが充填され保護が多重化されてい
る。
【０１５０】《駆動回路基板ＰＣＢ２》中間フレームＭ
ＦＲに保持・収納される液晶表示部ＬＣＤの駆動回路基
板ＰＣＢ２は、図２２に示すように、Ｌ字形をしてお
り、ＩＣ，コンデンサ，抵抗等の電子部品が搭載されて
いる。この駆動回路基板ＰＣＢ２には、１つの電圧源か
ら複数の分圧した安定化された電圧源を得るための電源
回路や、ホスト（上位演算処理装置）からのＣＲＴ（陰
極線管）用の情報をＴＦＴ液晶表示装置用の情報に変換
する回路を含む回路ＳＵＰが搭載されている。
ＦＲに保持・収納される液晶表示部ＬＣＤの駆動回路基
板ＰＣＢ２は、図２２に示すように、Ｌ字形をしてお
り、ＩＣ，コンデンサ，抵抗等の電子部品が搭載されて
いる。この駆動回路基板ＰＣＢ２には、１つの電圧源か
ら複数の分圧した安定化された電圧源を得るための電源
回路や、ホスト（上位演算処理装置）からのＣＲＴ（陰
極線管）用の情報をＴＦＴ液晶表示装置用の情報に変換
する回路を含む回路ＳＵＰが搭載されている。
【０１５１】ＣＪは外部と接続される図示しないコネク
タが接続されるコネクタ接続部である。駆動回路基板Ｐ
ＣＢ２とインバータ回路基板ＰＣＢ３とはバックライト
ケーブルにより中間フレームＭＦＲに設けたコネクタ穴
を介して電気的に接続される。
タが接続されるコネクタ接続部である。駆動回路基板Ｐ
ＣＢ２とインバータ回路基板ＰＣＢ３とはバックライト
ケーブルにより中間フレームＭＦＲに設けたコネクタ穴
を介して電気的に接続される。
【０１５２】駆動回路基板ＰＣＢ１と駆動回路基板ＰＣ
Ｂ２とは折り曲げ可能なフラットケーブルＦＣにより電
気的に接続されている。組立て時、駆動回路基板ＰＣＢ
２は、フラットケーブルＦＣを180°折り曲げることに
より駆動回路基板ＰＣＢ１の裏側に重ねられ、中間フレ
ームＭＦＲの所定の凹部に嵌合される。
Ｂ２とは折り曲げ可能なフラットケーブルＦＣにより電
気的に接続されている。組立て時、駆動回路基板ＰＣＢ
２は、フラットケーブルＦＣを180°折り曲げることに
より駆動回路基板ＰＣＢ１の裏側に重ねられ、中間フレ
ームＭＦＲの所定の凹部に嵌合される。
【０１５３】以上の具体例に示したように、本発明によ
る液晶表示素子は信頼性の高い液晶表示装置を提供でき
る。
る液晶表示素子は信頼性の高い液晶表示装置を提供でき
る。
【０１５４】
【発明の効果】以上説明したように、本発明によれば、
液晶表示素子の検査パッドピッチを大きくでき、またそ
の面積を拡大することができるため、特に高密度の液晶
表示素子における特性検査の容易化が可能であると共
に、検査パッドの形成に伴う配線幅の低減をようしない
ため、歩留りの良好な高品質の液晶表示素子を提供する
ことができる。
液晶表示素子の検査パッドピッチを大きくでき、またそ
の面積を拡大することができるため、特に高密度の液晶
表示素子における特性検査の容易化が可能であると共
に、検査パッドの形成に伴う配線幅の低減をようしない
ため、歩留りの良好な高品質の液晶表示素子を提供する
ことができる。
【図１】本発明による液晶表示素子の１実施例の要部構
成を説明する模式図である。
成を説明する模式図である。
【図２】本発明による液晶表示素子の１実施例における
有効領域の配線部近傍のパターンの説明図である。
有効領域の配線部近傍のパターンの説明図である。
【図３】図２のＡ部の拡大図である。
【図４】本発明を適用したＴＦＴ型カラー液晶表示装置
の液晶表示部の一画素とその周辺を示す要部平面図であ
る。
の液晶表示部の一画素とその周辺を示す要部平面図であ
る。
【図５】図４の３−３切断線における１画素とその周辺
を示す断面図である。
を示す断面図である。
【図６】図２の４−４切断線における付加容量Ｃaddの
断面図である。
断面図である。
【図７】表示パネルのマトリクス周辺部の構成を説明す
るための平面図である。
るための平面図である。
【図８】図７の周辺部をやや誇張し更に具体的に説明す
るためのパネル平面図である。
るためのパネル平面図である。
【図９】上下基板の電気的接続部を含む表示パネルの角
部の拡大平面図である。
部の拡大平面図である。
【図１０】マトリクスの画素部を中央に、両側にパネル
角付近と映像信号端子部付近を示す断面図である。
角付近と映像信号端子部付近を示す断面図である。
【図１１】左側に走査信号端子、右側に外部接続端子の
無いパネル縁部分を示す断面図である。
無いパネル縁部分を示す断面図である。
【図１２】ゲート端子ＧＴＭとゲート配線ＧＬの接続部
近辺を示す平面と断面の図である。
近辺を示す平面と断面の図である。
【図１３】ドレイン端子ＤＴＭと映像信号線ＤＬとの接
続部付近を示す平面と断面の図である。
続部付近を示す平面と断面の図である。
【図１４】アクティブ・マトリックス方式のカラー液晶
表示装置のマトリクス部とその周辺を含む回路図であ
る。
表示装置のマトリクス部とその周辺を含む回路図であ
る。
【図１５】基板ＳＵＢ１側の工程Ａ〜Ｃの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。
す画素部とゲート端子部の断面図のフローチャートであ
る。
【図１６】基板ＳＵＢ１側の工程Ｄ〜Ｆの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。
す画素部とゲート端子部の断面図のフローチャートであ
る。
【図１７】基板ＳＵＢ１側の工程Ｇ〜Ｉの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。
す画素部とゲート端子部の断面図のフローチャートであ
る。
【図１８】液晶表示モジュールの分解斜視図である。
【図１９】液晶表示パネルに周辺の駆動回路を実装した
状態を示す上面図である。
状態を示す上面図である。
【図２０】駆動回路を構成する集積回路チップＣＨＩが
フレキシブル配線基板に搭載されたテープキャリアパッ
ケージＴＣＰの断面構造を示す図である。
フレキシブル配線基板に搭載されたテープキャリアパッ
ケージＴＣＰの断面構造を示す図である。
【図２１】テープキャリアパッケージＴＣＰを液晶表示
パネルＰＮＬの映像信号回路用端子ＤＴＭに接続した状
態を示す要部断面図である。
パネルＰＮＬの映像信号回路用端子ＤＴＭに接続した状
態を示す要部断面図である。
【図２２】周辺駆動回路基板ＰＣＢ１（上面が見える）
と電源回路回路基板ＰＣＢ２（下面が見える）との接続
状態を示す上面図である。
と電源回路回路基板ＰＣＢ２（下面が見える）との接続
状態を示す上面図である。
【図２３】従来の液晶表示素子における検査パッドの構
成を説明する模式図である。
成を説明する模式図である。
１ 有効画面領域 ２ａ，２ｂ 引出し線短絡線 ３ 有効画面領域から引出し線短絡線までの配線引出し
部 ５（５1 ，５2 ，５3 ，５4 ，・・・５2i-1，５2i，５
2i+1，・・・） 検査パッド Ｎｏ．１〜Ｎｏ．ｉ＋２ 配線番号 ６1 ，６2 ，６3 ，・・６i-1 ，６i ，６i+1 ’，６
i+2 ・・・ 湾曲部 ＳＵＢ 透明ガラス基板 ＧＬ 走査信号線 ＤＬ 映像信号線 ＧＩ 絶縁膜 ＧＴ ゲート電極 ＡＳ ｉ型半導体層 ＳＤ ソース電極またはドレイン電極 ＰＳＶ 保護膜 ＢＭ 遮光膜 ＬＣ 液晶 ＴＦＴ 薄膜トランジスタ ＩＴＯ 透明画素電極 ｇ、ｄ 導電膜 Ｃadd 保持容量素子 ＡＯＦ 陽極酸化膜 ＡＯ 陽極酸化マスク ＧＴＭ ゲート端子 ＤＴＭ ドレイン端子 ＳＨＤ シールドケース ＰＮＬ 液晶表示パネル ＳＰＢ 光拡散板 ＭＦＲ 中間フレーム ＢＬ バックライト ＢＬＳ バックライト支持体。
部 ５（５1 ，５2 ，５3 ，５4 ，・・・５2i-1，５2i，５
2i+1，・・・） 検査パッド Ｎｏ．１〜Ｎｏ．ｉ＋２ 配線番号 ６1 ，６2 ，６3 ，・・６i-1 ，６i ，６i+1 ’，６
i+2 ・・・ 湾曲部 ＳＵＢ 透明ガラス基板 ＧＬ 走査信号線 ＤＬ 映像信号線 ＧＩ 絶縁膜 ＧＴ ゲート電極 ＡＳ ｉ型半導体層 ＳＤ ソース電極またはドレイン電極 ＰＳＶ 保護膜 ＢＭ 遮光膜 ＬＣ 液晶 ＴＦＴ 薄膜トランジスタ ＩＴＯ 透明画素電極 ｇ、ｄ 導電膜 Ｃadd 保持容量素子 ＡＯＦ 陽極酸化膜 ＡＯ 陽極酸化マスク ＧＴＭ ゲート端子 ＤＴＭ ドレイン端子 ＳＨＤ シールドケース ＰＮＬ 液晶表示パネル ＳＰＢ 光拡散板 ＭＦＲ 中間フレーム ＢＬ バックライト ＢＬＳ バックライト支持体。
フロントページの続き (72)発明者 広畑 茂樹 千葉県茂原市早野3300番地 株式会社 日立製作所電子デバイス事業部内 (72)発明者 松永 邦之 千葉県茂原市早野3300番地 株式会社 日立製作所電子デバイス事業部内 (72)発明者 石毛 信幸 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (56)参考文献 特開 平２−251931（ＪＰ，Ａ) 特開 平５−265022（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1345 G01R 31/00 H01L 29/786 G09F 9/30
Claims (3)
- 【請求項１】透明基板上にマトリクス状に配列された多
数の画素電極のそれぞれに対応してスイッチング素子を
設けた駆動電極基板と、透明基板に共通電極を形成した
共通電極基板との間に液晶を封入してなる液晶表示素子
において、 前記駆動電極基板に形成した多数の走査線および多数の
信号線の少なくとも一方の端子引出し線の端部に形成す
る検査パッドを、上記引出し線の偶数側および奇数側の
それぞれ毎に同一の配線引出し部に設けると共に、各配
線引出し部における上記検査パッドがそれぞれ当該検査
パッドの配列方向に沿って千鳥状に形成されてなること
を特徴とする液晶表示素子。 - 【請求項２】透明基板上にマトリクス状に配列された多
数の画素電極のそれぞれに対応してスイッチング素子を
設けた駆動電極基板と、透明基板に共通電極を形成した
共通電極基板との間に液晶を封入してなる液晶表示素子
において、 前記駆動電極基板に形成した多数の走査線および多数の
信号線の少なくとも一方の端子引出し配線の端部に形成
する検査パッドを、上記端子引出し線の偶数側および奇
数側のそれぞれ毎に同一の配線引出し部に設け、各配線
引出し部における上記検査パッドがそれぞれ当該検査パ
ッドの配列方向に沿って千鳥状に形成されると共に、上
記検査パッドに接続する配線のナンバリング位置を前記
検査パッドの延長線上に配置してなることを特徴とする
液晶表示素子。 - 【請求項３】透明基板上にマトリクス状に配列された多
数の画素電極のそれぞれに対応してスイッチング素子を
設けた駆動電極基板と、透明基板に共通電極を形成した
共通電極基板との間に液晶を封入してなる液晶表示素子
において、 前記駆動電極基板に形成した多数の走査線および多数の
信号線の少なくとも一方の端子引出し配線の端部に形成
する検査パッドを、上記引出し線の偶数側および奇数側
のそれぞれ毎に同一の配線引出し部に設け、各配線引出
し部における上記検査パッドがそれぞれ当該検査パッド
の配列方向に沿って千鳥状に形成され、上記検査パッド
に接続する配線のナンバリング位置を前記検査パッドの
延長線上に配置してなると共に、前記検査パッドに接触
させて各種特性検査を行うためのプローバの平行出しの
ためのエッジセンサを接触させる個所を前記ナンバリン
グの存在しない前記透明基板部分に設定したことを特徴
とする液晶表示素子。
Priority Applications (1)
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|---|---|---|---|
| JP00014894A JP3272848B2 (ja) | 1994-01-05 | 1994-01-05 | 液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00014894A JP3272848B2 (ja) | 1994-01-05 | 1994-01-05 | 液晶表示素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07199210A JPH07199210A (ja) | 1995-08-04 |
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ID=11465956
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|---|---|---|---|
| JP00014894A Expired - Lifetime JP3272848B2 (ja) | 1994-01-05 | 1994-01-05 | 液晶表示素子 |
Country Status (1)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040026007A (ko) * | 2002-09-17 | 2004-03-27 | 삼성전자주식회사 | Ｌｃｄ 패널의 그로스 테스트 장치 |
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-
1994
- 1994-01-05 JP JP00014894A patent/JP3272848B2/ja not_active Expired - Lifetime
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