JP2008211223A - 半導体装置、表示装置および電子機器 - Google Patents

Abstract

【課題】駆動回路内蔵表示装置における静電破壊を防止する。
【解決手段】保護回路を入力端子部だけでなく、回路中あるいは配線末端にも配置する。あるいは入力端子直後と配線末端にそれぞれ保護回路を設置し、その間に回路を挟む。さらに消費電流の大きな回路の周囲に保護回路を設置する。
【選択図】図２

Description

本発明は半導体装置、表示装置及び電子機器に関するものであり、特に駆動回路をアクティブマトリクス基板上に内蔵した表示装置に関するものである。

半導体装置において、静電気あるいは各種ノイズ現象による意図しない高電圧が装置内に印加され、絶縁膜を破壊することによって復帰不能なダメージを受ける静電破壊（ＥＳＤ）対策は重要な課題であり、これを防止するための様々な保護回路が考案されている。例えば特許文献１、特許文献２などではダイオードを適宜組み合わせる事で配線に印加された異常電圧をＧＮＤなどに放電する回路が提案されている。しかし、通常の半導体装置は導電体であるシリコンウェハー上に形成するため、半導体装置内で帯電することは少なく、入力端子を通じて静電気が侵入したときの対策が主であり、入力端子と回路を構成する半導体素子の間、すなわち入力端子直後に保護回路を形成することで、入力端子から侵入した高電圧が素子へ伝播する事を防ぐような構成をとるのが一般的である。

一方、近年急速に普及している薄膜トランジスター（ＴＦＴ）などのアクティブ素子を用いた表示装置などでは絶縁基板上に装置が形成されているため、静電気により自身が帯電しやすく、製造工程中で静電破壊が起こりやすいという課題を有している。このため、例えばアクティブマトリクス回路の外周にガードリングまたはショートリングと称する帯電防止用の配線を形成するなどして静電気対策を施している。

最近になって、ポリシリコンを能動層としたポリシリコンＴＦＴを用い、表示装置の駆動回路を内蔵することで精細度向上・コスト低減・信頼性確保を実現した駆動回路内蔵型の表示装置が実用化され、普及している。このような装置においては、駆動回路の静電気対策はシリコンウェハー上の半導体で従来もちいられている手法をそのまま適用しているため、入力端子からの静電気を保護するための保護回路のみを内蔵し、アクティブマトリクス回路の静電保護には従来の駆動回路非内蔵型の表示装置の手法を用いている。以下、駆動回路の保護に関する従来技術の詳細について図１１を用いて説明する。

図１１は従来の技術によるポリシリコンＴＦＴを用いたＶＧＡ−ＬＣＤ用アクティブマトリクス基板のブロック図である。２０１−１〜４８０がアクティブマトリクス回路の走査線であり、８００で示した走査線駆動回路により駆動される。２０２−１〜１９２０がデータ線であり、各走査線とデータ線の交差部にはｎ型ＴＦＴよりなる画素トランジスター（４０１）、画素電極（４０２）が形成されて液晶素子を駆動するようになっている。

８０１−１〜４８０は走査線駆動回路（８００）を構成する４８０段の走査線駆動ユニット回路で、ＣＭＯＳ回路により構成されている。具体的な走査線駆動ユニット回路（８０１−１〜ｎ）の回路構成例としては例えば図５を参照のこと。

各走査線駆動ユニット回路（８０１−１〜４８０）は低電位電源配線（７５０）及び高電位電源配線（７５１）に接続されており、これらを通じて電力を供給される。低電位電源配線（７５０）は低電位電源端子（６５０）に、高電位電源配線（７５１）は高電位電源端子（６５１）にそれぞれ接続されており、低電位電源端子（６５０）及び高電位電源端子（６５１）にはＦＰＣ等を介して電源ＩＣが接続され、それぞれ電位ＶＳ及び電位ＶＤの基準電位が供給される。ここでＶＳ＜ＶＤである。

さらに各走査線駆動ユニット回路（８０１−１〜４８０）の動作に必要な信号（例えばクロック信号）が信号配線（７０１，７０２）および信号端子（６０１，６０２）を通じて外部ＩＣより供給される。

ここで低電位電源端子（６５０）、高電位電源端子（６５１）および信号端子（６０１，６０２）を通じて静電気やノイズ電流が侵入し、各走査線駆動ユニット回路（８０１−１〜４８０）を構成するＴＦＴが破壊されることを防ぐため、静電気保護回路（ＥＳＤ１〜４）を各入力端子（６０１，６５０，６５１）から各走査線駆動ユニット回路（８０１−１〜４８０）までの間に設ける。静電気保護回路（ＥＳＤ１〜４）の具体的構成としては例えば特許文献１および特許文献２などがあげられる。

特許第２８８４９４６号公報 特許第３１４１５１１号公報

しかしながら、絶縁基板上の駆動回路はシリコンウェハー上の回路に比べ電荷が逃げにくく、帯電しやすい。加えて、表示装置の駆動回路をガラス基板上に内蔵する場合は一般的なシリコンウェハー上に製造するのＩＣに比べ回路面積が大きいためにこのような構成では入力端子より遠い配線上での静電気に対する保護が特に製造中の工程において十分でないという課題を有している。というのも、製造工程内では静電気が基板上の任意の位置に帯電する可能性があり、帯電した位置から静電気保護回路までの距離が長く、配線抵抗が高い場合には静電気保護回路が動作する前により手近な回路内のトランジスターを静電破壊してしまう場合があるためである。このような問題はＳＯＩ基板を用いた半導体装置の場合でも共通の課題となる。

また、絶縁基板の場合、製造工程完了後の完成品状態でも基板外部で強い静電気放電が起こった時に静電誘導により配線上に大きな電流が流れる事があり、このような場合にも端子より遠い場所の回路を破壊する可能性がある。

またさらに、本発明では回路を通じて多大な電流が配線上を流れた時に、配線上の電位が瞬間的に変動してしまうという課題についても対策を示すものである。

本発明は上記の問題点を解決するため、半導体回路を保護回路と入力端子の間に配置する事を提案する。より具体的かつ定量的な表現をすると、半導体回路と配線の接続部から入力端子までの配線に沿った電気抵抗が、保護回路と配線の接続部から入力端子までの配線に沿った電気抵抗よりも小さくなるように設置することを提案する。

従来技術のように入力端子近辺に設置した保護回路だけではなく、配線の入力端子に接続されていない部位に内部保護回路を設置することにより、静電気に対する保護が端子より離れた個所でも十分に得られるという効果を有する。

さらに、保護回路を配線上に複数設置し、半導体回路を保護回路の間に挟みこむようにして設置する事を提案する。これにより、入力端子からの静電気やノイズを防止すると共に、入力端子から遠い半導体回路も保護できる。また、複数の保護回路を概略一定の間隔で配置することにより、配線上に接続された半導体回路がまんべんなく保護できてより望ましい。

さらに本発明では、配線に低電位の電源配線と高電位の電源配線が含まれ、その両方に接続された電源間保護回路を有する事を提案する。このように構成すると、ダイオード素子などにより容易に保護回路を形成できる上に、お互いが電源配線であるためにノイズの影響を受けにくい。また、電源配線は一般的に回路内で非常に長くなるため、他の配線に比べ静電保護が特に必要であり、効果は一層顕著である。これに加えて信号配線については電源配線との間に信号電源間保護回路を形成する事を提案する。信号線同士ではノイズの影響をうけやすいため、電源との間に保護回路を設置すると悪影響を低減できる。さらに、信号電源間保護回路の容量は電源間保護回路の容量に比べ小さくすることを提案する。このようにすることにより信号が電源線へ与える影響を最小限に出来る。

また、本発明では、低電位電源配線もしくは高電位電源配線に流れる最大電流をＩ（Ａ）、電源配線の電圧降下が発生する許容時間の上限をｔ（秒）とした時、保護回路における配線同士の容量成分が、Ｉ×ｔ×０．１（Ｆ）以上であることを特徴とする。ｔはポリシリコンＴＦＴにおける一般的な動作時間を考慮して１０^-8（秒）以下であることが好ましい。このようにすることにより、回路に大きな電流が流れて外部からの供給が追いつかず、配線上で瞬間的な電圧変動が発生した時に、保護回路内の容量成分によってこれを低減する効果を有するものである。

さらに本発明では、電源間保護回路又は信号電源間保護回路はダイオード素子を含み、その一端が電源配線に接続されていることを提案する。このような構成により、静電気やノイズ電流の放電が容易に可能になり、保護性能が著しく向上する。

さらに本発明では、上で述べた発明内容をｎチャネル型電界効果トランジスター及びｐチャネル型電界効果トランジスターで構成されるいわゆるＣＭＯＳ型の半導体装置に適用する事を提案する。ＣＭＯＳ型の半導体装置では少なくとも２種類の基準電源を要するために電源配線が多くなるために本発明の効果は顕著である。特にポリシリコン薄膜トランジスターによるＣＭＯＳ型の半導体装置においては、基板が絶縁基板であるために保護回路が無い状態では帯電がおこりやすく、本発明の効果はますます顕著である。また特にＴＦＴ−ＬＣＤやＴＦＴ−ＯＬＥＤなどに用いられるアクティブマトリクスとその駆動回路を絶縁基板上に構成した場合、駆動回路がアクティブマトリクスを囲むように構成されるために大きくなり、それに伴って配線も長くなるために本発明の効果はますます顕著である。

さらに本発明では、アクティブマトリクスに本発明を応用する場合、アクティブマトリクスの４隅のうち、入力端子から遠い隅に内部保護回路を配置することを提案する。このような位置に配置する事で、アクティブマトリクスの周辺部サイズ（額縁）を大きくすることなく大きな保護回路を配置できるので都合がよい。

また、本発明の半導体装置を用いた表示装置及びその表示装置を搭載した電子機器は工程中の静電破壊が起こりにくいためにコスト的に有利であり、電源の電圧降下が起こりにくいために表示品位も高いという効果を有する。

以下、本発明の実施形態を図面に基づいて説明する。

図１は本発明の走査線駆動回路を用いた液晶表示装置を実現する第一の実施例での走査線駆動回路内蔵型のアクティブマトリクス基板の構成図である。アクティブマトリクス基板（１０１）上には４８０本の走査線（２０１−１〜４８０）と１９２０本のデータ線（２０２−１〜１９２０）が直交して形成されており、４８０本の容量線（２０３―１〜４８０）は走査線（２０１−１〜４８０）と並行かつ交互に配置されている。データ線（２０２−１〜１９２０）はデータ線入力端子（３０２−１〜１９２０）に接続されている。容量線（２０３―１〜４８０）は相互に短絡されてコモン電位入力端子（３０３）に接続される。対向導通部（３０４）もまた、コモン電位入力端子（３０３）に接続される。

走査線（２０１−ｎ）とデータ線（２０２−ｍ）の各交点にはＮチャネル型電界効果薄膜トランジスターよりなる画素スイッチング素子（４０１−ｎ−ｍ）が形成されており、そのゲート電極は走査線（２０１−ｎ）に、ソース・ドレイン電極はそれぞれデータ線（２０２−ｍ）と画素電極（４０２−ｎ−ｍ）に接続されている。画素電極（４０２−ｎ−ｍ）は容量線（２０３−ｎ）と補助容量コンデンサーを形成し、また液晶表示装置として組み立てられた際には液晶素子をはさんで対抗基板電極（ＣＯＭ）とやはりコンデンサーを形成する。

走査線（２０１−１〜４８０）はアクティブマトリクス基板上にポリシリコン薄膜トランジスターを集積することで形成された走査線駆動回路（８００）に接続されて駆動信号を与えられる。ここで走査線駆動回路は走査線毎に接続された４８０個の走査線駆動ユニット回路（８０１−１〜４８０）によって構成されている。本発明において、特許請求の範囲における半導体回路は走査線駆動回路（８００）である。また、特許請求の範囲における配線は、ＣＬＫ信号配線（７０１）、ＳＰ信号配線（７０２）、高電位電源配線（７５１）、低電位電源配線（７５０）などを示している。

走査線駆動回路（８００）にはＣＬＫ信号配線（７０１）、ＳＰ信号配線（７０２）、高電位電源配線（７５１）、低電位電源配線（７５０）が接続され、クロック・スタートパルス信号及び各電源電位が供給される。ここでＣＬＫ信号配線（７０１）、ＳＰ信号配線（７０２）、高電位電源配線（７５１）、低電位電源配線（７５０）はＣＬＫ信号端子（６０１）、高電位電源端子（６５１）、低電位電源端子（６５０）に接続され、これらの端子は外部ＩＣにＦＰＣ等を通じて接続されることで所望の信号・電源電位を供給される。

ＣＬＫ信号端子（６０１）、ＳＰ信号端子（６０２）、高電位電源端子（６５１）、低電位電源信号端子（６５０）とＣＬＫ信号配線（７０１）、ＳＰ信号配線（７０２）、高電位電源配線（７５１）、低電位電源配線（７５０）の間の接続配線には第一から第四の保護回路（ＥＳＤ１〜４）が接続され、各端子（６０１，６０２，６５１，６５０）から静電気やノイズ電流が流れた時に走査線駆動回路（８００）内のＴＦＴが破壊される事を防止する。

さらにＣＬＫ信号配線（７０１）、高電位電源配線（７５１）、低電位電源配線（７５０）上のＣＬＫ信号端子（６０１）、高電位電源端子（６５１）、低電位電源信号端子（６５０）からみて走査線駆動回路（８００）を隔てた逆側の末端にも第五から第七の保護回路（ＥＳＤ１１〜１３）が配置される。これにより、走査線駆動ユニット回路（８０１−ｎ）のうち、端子から遠い位置にあるユニット（例えばｎ＝１など）がアクティブマトリクス基板製造中に静電気で破壊されるような事態を防止できる。また、第五から第七の保護回路（ＥＳＤ１１〜１３）はアクティブマトリクス基板のコーナー部、特に入力端子とは逆の隅に配置すれば基板面積を大きくする事無く配置可能である。

図４は保護回路（ＥＳＤ１〜１３）の具体的な回路構成例である。ｐ型トランジスター（５０４）のソース電極及びゲート電極が高電位電源ＶＨに、ドレイン電極が保護される配線に接続され、ｎ型トランジスター（５０２）のソース電極及びゲート電極が低電位電源ＶＬに、ドレイン電極が保護される配線に接続されている。ここで保護される配線に与えられる信号レベルはＶＨ以下ＶＬ以上でなくてはならない。静電気等により、保護される電源の電位がＶＨ〜ＶＬの範囲外に触れるとｎ型トランジスター（５０２）又はｐ型トランジスター（５０４）がＯＮし、異常電流を基準電位ＶＨ配線または基準電位ＶＬ配線へ逃す。また、保護抵抗（５０３）により、配線の電位が急速に上昇してｎ型トランジスター（５０２）又はｐ型トランジスター（５０４）が破壊されることを防止できる。ここでＶＨ及びＶＬは回路内で最も高い電源と低い電源を使うのが一般的であるが、ＶＨ＝ＶＤ、ＶＬ＝ＶＳでも良い。

なお、ここでは保護回路（ＥＳＤ１〜１３）は同一の構成としたが、無論おのおのの保護回路はその必要性に応じて別の回路構成であっても構わない。特に内部の保護回路（ＥＳＤ１１〜１３）に対し、入力部の保護回路（ＥＳＤ１〜４）は比較的高い保護性能が要求される。このため、例えば第一の保護回路（ＥＳＤ１）は第五の保護回路（ＥＳＤ１１）より高い保護性能を有した回路構成とするとよく、具体的にはｎ型トランジスター（５０２）およびｐ型トランジスター（５０４）のチャネル幅を第一の保護回路（ＥＳＤ１）の方が大きいようにすれば良い。

図５は走査線駆動ユニット回路（８０１−１〜４８０）の構成例であり、クロックインバーター２つを用いたスタティック型シフトレジスタとＮＡＮＤ回路、ＮＯＴ回路を組み合わせた構成になっている。なお、ｎ段目（ｎ＜４８０）の走査線駆動ユニット回路（８０１−ｎ）のＯＵＴ端子はｎ−１段目の走査線駆動ユニット回路（８０１−ｎ−１）のＩＮ端子に接続され、４８０段目の走査線駆動ユニット回路（８０１−４８０）のＩＮ端子はＳＰ信号配線（７０２）へ接続される。

図６は第一の実施例を示した透過型液晶表示装置の斜視構成図（一部断面図）である。図１に示したアクティブマトリクス基板（１０１）と、カラーフィルター上にＩＴＯを成膜することでコモン電極を形成した対抗基板（９０１）をシール材（９２０）により貼り合わせ、その中にネマティック液晶材料（９１０）を封入している。また、アクティブマトリクス基板（１０１）上の対向導通部（３０４）には導通材が配置され、対抗基板（９０１）のコモン電極と短絡されている。

データ線入力端子（３０２−１〜１９２０）、コモン電位入力端子（３０３）、ＣＬＫ信号端子（６０１）、ＳＰ信号端子（６０２）、高電位電源端子（６５１）、低電位電源端子（６５０）は端子に実装されたＦＰＣ（９３０）を通じて１ないし複数の外部ＩＣ（９４０）に接続され、必要な電気信号・電位を供給される。

さらにアクティブマトリクス基板の外側には上偏向板（９５１）を、対抗基板の外側には下偏向板（９５２）を配置し、互いの偏光方向が直行するよう（クロスニコル）に配置する。さらに偏向板下にバックライト（９６０）を取り付けて完成する。バックライト（９６０）は冷陰極管に導光板や散乱板をとりつけたものでも良いし、ＥＬ素子によって全面発光するユニットでもよい。図示しないが、さらに必要に応じ、周囲を外殻で覆うあるいは上偏向板のさらに上に保護用のガラスやアクリル版を取り付けても良い。

この液晶表示装置は従来のものに比べ、製造工程中あるいは完成後の静電気等による静電破壊が発生しにくいため、歩留りが良くかつ信頼性が高い。

図２は本発明の走査線駆動回路を用いた液晶表示装置を実現する第二の実施例での駆動回路を示す構成図である。本図は図１の鎖線Ａ枠内に相当する図である。

本実施例では端子（６０１，６５０，６５１）から走査線駆動回路（８００）までの間の入力部保護回路（ＥＳＤ１〜３）や入力端子（６０１，６５０，６５１）からみて駆動回路（８００）を隔てた末端の内部保護回路（ＥＳＤ１１〜１３）のみならず、駆動回路（８００）の中間段である２４０段目のユニット駆動回路（８０１−２４０）と２４１段目のユニット駆動回路（８０１−２４１）の間にも第八から第十の保護回路（ＥＳＤ２１〜２３）を設けている。これにより、端子近辺及び末端いずれからも遠い中間段（ｎ＝２４０）近辺での静電気破壊を防止できる。本実施例では中間段のみに保護回路を追加しているが、回路の規模・大きさ等に応じ、途中にいれる保護回路の数を増やしていってもよい。例えば本実施例の場所に加え、１２０段目（８０１−１２０）と１２１段目（８０１−１２１）の間及び３６０段目（８０１−３６０）と３６１段目（８０１−３６１）の間にも保護回路をいれればさらに好ましく、回路面積さえ問題なければ、全ての段の間に全て保護回路をいれれば最も望ましい。ただし、いずれのケースでも保護回路をいれる間隔はほぼ一定であるべきであり、さもないと間隔が広くなっている個所でのみ静電破壊が起こりやすくなる。

上記に記載の個所以外でのアクティブマトリクス基板の構成、保護回路や駆動回路の詳細などは第二の実施例は第一の実施例と全く同様であり、図２のような回路を含むアクティブマトリクス基板を用いた液晶表示装置も第一の実施例と同じ構成で差支えないので説明を省略する。

図３は本発明の走査線駆動回路を用いた液晶表示装置を実現する第一の実施例での走査線駆動回路内蔵型のアクティブマトリクス基板の構成図である。

本実施例では第一および第二の実施例と異なり、走査線駆動回路（８００）に与えられるＣＬＫ信号、ＳＰ信号がＣＬＫ信号端子（６０１）、ＳＰ信号端子（６０２）から直接入力されるのではなく、バッファー回路（８１０−１、８１０−２）で一旦、駆動能力が増幅されてから走査線駆動回路８００に入力される構成となっている。このような構成により、外部ＩＣの信号駆動能力がさほど高くなくても大面積のパネルでも信号を大きな遅延無く駆動できる。

図７は第三の実施例におけるバッファー回路（８１０−１、８１０−２）の具体的な回路構成である。第一のＮＯＴ回路（８２１）及び第二のＮＯＴ回路（８２２）を二段直列に接続した構成になっており、第一のＮＯＴ回路（８２１）を構成するトランジスターより第二のＮＯＴ回路（８２２）を構成するトランジスターの方がチャネル幅（Ｗ）が大きく、例えば第一のＮＯＴ回路（８２１）のＷ＝２５０μｍ、第二のＮＯＴ回路（８２２）のＷ＝１０００μｍのように設定する。電源配線８５０は図３の低電位電源配線７５０より分岐している枝配線であり、電源配線８５１は図３の高電位電源配線７５１より分岐している枝配線であって、白丸が分岐点方向を示しているが、バッファー回路（８１０−１、８１０−２）を挟んで逆側（すなわち枝配線８５０、８５１の末端）には第十一及び第十二の保護回路（ＥＳＤ４１、ＥＳＤ４２）が配置されている。

このような構成により、低電位電源配線（７５０）上の第一の保護回路（ＥＳＤ１１）と第十一の保護回路（ＥＳＤ４１）に挟まれた部分および高電位電源配線（７５１）上の第二の保護回路（ＥＳＤ１２）と第十二の保護回路（ＥＳＤ４２）に挟まれた部分とバッファー回路（８１０−１、８１０−２）が接続されている事になり、第一の保護回路（ＥＳＤ１１）しか無い場合に比べ、バッファー回路（８１０−１、８１０−２）内に静電気が帯電した場合の保護性能が著しく向上する。

図８は第三の実施例におけるバッファー回路（８１０−１、８１０−２）の具体的な回路構成の別の例である。図７の構成と比較すると、低電位電源配線（７５０）及び高電位電源配線（７５１）上の第一のＮＯＴ回路（８２１）の接続点と第二のＮＯＴ回路（８２２）の接続点を結ぶ線上に第十三の保護回路（ＥＳＤ５１）および第十四の保護回路（ＥＳＤ５１）が追加されている。その他の構成については図７と同様である。このように回路と回路の中間点にも内部保護回路があることで、さらに保護性能は向上する。

また、本実施例では電源の電圧変動を防止するという別の効果も有する。電源配線の抵抗は有限であり、従って瞬間的に大きな電流を相補型回路で消費する場合に電源配線は部分的かつ瞬間的にではあるが電圧が変動する。本実施例でいうと、第二のＮＯＴ回路（８２２）のチャネル幅はＷ＝１０００μｍと非常に大きく、入力信号が反転した際に非常に大きな電流が瞬間的に流れて電源の電位が変動する（その時間は第二のＮＯＴ回路（８２２）の出力端子が接続されている配線の容量値による）。

図１０は図７、図８の構成のバッファー回路での電位の時間変動をシミュレーションした結果であり、これを用いて具体的に説明を行う。グラフ８８０は第一のＮＯＴ回路（８２１）から出力され、第二のＮＯＴ回路（８２２）に入力される信号波形で、電位がＶＳからＶＤへと変化している。この時、第二のＮＯＴ回路（８２２）を構成するｎ型トランジスターがＯＮし、出力端子の電位をＶＳに書き込む。この際、低電位電源配線（８５０）上に大きな電流が流れ、電圧勾配が生じて瞬間的に電位が少し上がる。これを防止するためには低電位電源配線（８５０）の配線幅を太くすれば良いが、回路面積の関係で制限される場合がある。低電位電源配線（８５０）がある配線幅に固定され、特に対策を講じなかった場合の低電位電源配線（８５０）の第二のＮＯＴ回路（８２２）近傍での電位を示したグラフが８８１であり、瞬間的に電圧が上昇していることがわかる。

このような現象が生じると、バッファー回路の駆動能力が低下するのみならず、低電位電源配線（８５０）に繋がった別の回路に悪影響を及ぼすことがある。すなわち、低電位電源配線（８５０）を通じてグラフ８８１のような電圧降下が他の回路にも伝わり、最悪の場合誤作動を引き起こし、アナログ回路の場合は出力精度へ影響を及ぼす。このような問題はシリコンウェハー上の回路に比べ回路面積が大きくなる絶縁基板上のＴＦＴ回路、特に表示装置の駆動回路ではより顕著となる。

次にグラフ８８２は低電位電源配線に適当なる容量素子を加えた場合の結果である。この場合、瞬間的に流れる電流はある程度まで容量素子から供給されるため、電圧降下はより少なくて済む。すなわち、電圧降下を低減するためには容量素子を電源配線に加えればよい。容量素子の容量が大きいほど電圧降下を低減する効果が高いが、筆者の検討した結果では、電源配線に流れる最大電流をＩ（Ａ）、電圧降下が発生する許容時間をｔ（秒）とした時、Ｉ×ｔ×０．１（Ｆ）以上の容量素子をおけば電圧降下に効果があり、これ以下では大きな効果がみられなかった。ここで電圧降下が発生する許容時間ｔは論理回路の動作最大速度や、アナログ回路のサンプリング時間により決定される。一般的にポリシリコンを用いたＴＦＴでは動作速度はさほど高くなく、せいぜい数１０ＭＨｚくらいでの動作が上限である。すなわち、１０ｎ秒以下の電源電圧変動はほとんど問題が無い。また、電源を流れる最大電流とは、回路の最大瞬間消費電流と等しい。

従って、回路の消費する最大電流をＩ（Ａ）、電圧降下が発生する許容時間をｔ（秒）とした時、Ｉ×ｔ×０．１（Ｆ）以上の容量を電源に付加すれば電圧降下低減に効果があり、この時、ｔ≦１０^-8（秒）とすれば良い。また、容量を接続する相手としては電位が変動しない、別の電源配線である事が望ましい。しかしながら、このような容量を配置すると回路面積が増大する。そこで、本実施例のように保護回路を電源配線上に複数個配置すると、保護回路上の容量成分により、保護される電源配線と保護回路内の基準電位電源配線（ＶＨ，ＶＬ）との間に容量が出来る。この場合、回路は保護回路としても電源電位変動対策としても機能するから、回路面積の面で著しく有利である。

このような電源電位変動低減降下を期待する場合、消費電流の大きな回路の近傍に保護回路を設ける必要があり、さもないと消費電流の大きな回路から保護回路までの電源配線抵抗によってやはり電圧変動が発生してしまう。具体的には消費電流の大きな回路から保護回路までの電源配線に沿った距離（Ｘ）が消費電流の大きな回路から入力端子までの電源配線に沿った距離（Ｙ）より小さくなるようにすべきである。

第一〜二、第十一〜十四の保護回路（ＥＳＤ１〜２，１１〜１４）の具体的構成は図４又は図９のようにすればよい。図４の回路構成の説明については第一の実施例と同様であるので省略するが、この構成でもトランジスターのゲート―ドレイン容量成分により保護される配線と高電位電源ＶＨ及び低電位電源ＶＬの間で容量が付加される。図９の構成では図４の構成に比べて第一の容量（５０５）及び第二の容量（５０６）を追加することで、強い電圧が瞬間的に印加された時に保護抵抗（５０３）との組み合わせてＣＲ回路として動作してｎ型トランジスター（５０２）及びｐ型トランジスター（５０４）が破壊される事を防止する機能が向上しており、かつ保護される配線と高電位電源ＶＨ及び低電位電源ＶＬの容量を第一の容量（５０５）及び第二の容量（５０６）によって調整可能であるため、電源電圧降下対策としてより効果のある構成となっている。

またこのような構成にする際には、低電位電源配線（７５０）及び高電位電源配線（７５１）に接続される保護回路（ＥＳＤ１，２，１１，１２）の容量は信号配線（７０１，７０２）に接続される保護回路（ＥＳＤ３，４，１３）の容量より小さくするべきである。というのも、信号配線は電位が変動するのであまり信号配線との容量が大きいと保護回路で信号線と接続される基準電源配線との間にクロストークが生じためである。具体的には、保護回路の構成が図９のようであるならば、低電位電源配線（７５０）及び高電位電源配線（７５１）に接続される保護回路（ＥＳＤ１，２，１１，１２）の第一の容量（５０５）・第二の容量（５０６）を信号配線（７０１，７０２）に接続される保護回路（ＥＳＤ３，４，１３）の第一の容量（５０５）・第二の容量（５０６）より大きくなるように設定すれば良い。

本実施例で述べたようなバッファー回路以外の相補型回路、例えばデータ線駆動回路・ＤＡＣ回路・電源回路・レベルシフト回路・メモリー回路などをアクティブマトリクス基板上に内蔵する場合にも同様に枝電源配線の末端及び途中に保護回路を設けることが望ましく、全ての回路が保護回路と保護回路の間の電源配線上に置かれていればなお好ましい。また、消費電流が大きな回路前後段に一定以上の容量を有する保護回路を設置すれば電源ノイズ低減の観点からも好ましく、具体的には回路の消費電流をＩ、電圧降下が発生する許容時間ｔ（典型的にはｔ≦１０^-8（秒））とすると、Ｉ×ｔ×０．１（Ｆ）以上の容量を目安とすればよい。

上記に記載の個所以外のアクティブマトリクス基板の構成、保護回路や駆動回路の詳細などは第三の実施例は第一の実施例と全く同様であり、図３のようなアクティブマトリクス基板を用いた液晶表示装置も第一の実施例と同じ構成で差支えないので説明を省略する。

また、実施例１では、図４の保護回路のみにより説明したが、図９の保護回路を設けることにより、実施例３と同様の効果を得ることができる。

本発明は前述の実施の形態に限定されるものではなく、データ線駆動回路やＤＡＣ、電源回路などを内蔵したアクティブマトリクス基板を使用した液晶表示装置でも構わない。この場合、本発明の内容を各回路にそれぞれ適用しても構わないし、レイアウト等の問題があれば一部の回路のみ適用しても良い。走査線駆動回路に適用する場合でも、実施例のようなシフトレジスタ型だけでなく、各種の順次選択回路でも良い。

また、保護回路として実施例及び先行例のような構成のみならず、今まで提案された各種保護回路のうち、どのような構成を用いても問題ない。

また、トランジスターとしてポリシリコンでなくアモルファスシリコン薄膜トランジスターを用いてもよい。また、絶縁基板上に薄膜トランジスターを形成するのではなく、結晶シリコンウェハー上に画素スイッチング素子や駆動回路を作りこんだアクティブマトリクス基板でも良い。

また、液晶表示装置として実施例のような透過型で無く反射型や半透過型としてもよいし、直視型で無く投影用のライトバルブとしてもよい。さらに実施例のようにノーマリー・ホワイトモードのみならず、ノーマリー・ブラックモードを使用してもよい。特にこの場合は液晶の配向モードとして垂直配向モードあるいは横電界スイッチングモードにしてもよい。

本発明の第一の実施例を説明するためのアクティブマトリクス基板構成図。 本発明の第二の実施例を説明するための走査線駆動回路図。 本発明の第三の実施例を説明するためのアクティブマトリクス基板構成図。 本発明の実施例を説明するための保護回路図。 本発明の実施例を説明するための走査線駆動ユニット回路図。 本発明の第一の実施例を説明するための液晶表示装置の斜視図(一部断面図)。 本発明の第三の実施例を説明するためのバッファ回路図。 本発明の第三の実施例の別の実施形態を説明するためのバッファ回路図。 本発明の第三の実施例を説明するための保護回路図。 本発明の第三の実施例を説明するための基準電位変動をシミュレーションした結果のグラフ。 従来例を説明するためのアクティブマトリクス基板構成図。

符号の説明

１０１：アクティブマトリクス基板
２０１−１〜４８０：走査線１〜４８０
２０２−１〜１９２０：データ線１〜１９２０
ＥＳＤ１〜４：第一〜第四の保護回路
ＥＳＤ１１〜１３：第五〜第七の保護回路
ＥＳＤ２１〜２３：第八〜第十の保護回路
８００：走査線駆動回路
８０１−１〜４８０：走査線駆動ユニット回路

Claims (17)

1. 基板上に複数の半導体回路と、前記複数の半導体回路に電気的に接続された配線と、
   電気信号を供給するため前記配線に電気的に接続された入力端子と、静電気やノイズから前記配線や前記半導体回路を保護するための前記配線に接続された保護回路により構成された半導体装置であり、前記複数の半導体回路のうち少なくとも一つの前記半導体回路が前記入力端子と前記保護回路の間に配置されてなることを特徴とする半導体装置。
2. 前記複数の半導体回路のうち少なくとも一つの前記半導体回路の前記配線との接続部から前記配線と前記入力端子との接続部までの間の電気抵抗値が、前記保護回路の前記配線との接続部から前記配線と前記入力端子との接続部までの間の電気抵抗値よりも小さいことを特徴とする請求項１に記載の半導体装置。
3. 前記保護回路は複数配置されてなり、前記複数の半導体回路のうち少なくとも一つの前記半導体回路が前記保護回路の間に配置されてなることを特徴とする請求項１から２に記載の半導体装置。
4. 前記複数の保護回路は概略一定の間隔で配置されてなる事を特徴とした請求項３に記載の半導体装置。
5. 前記配線は少なくとも相対的に低い基準電位を供給する低電位電源配線と、相対的に高い基準電位を供給する高電位電源配線を含み、前記保護回路の少なくとも一つは前記低電位電源配線と前記高電位電源配線の両方にそれぞれ接続されてなる電源間保護回路である事を特徴とした請求項１から４に記載の半導体装置。
6. 前記入力配線は少なくとも固定された基準電位でない信号を伝達する信号入力配線を含み、前記保護回路の少なくとも一つは前記低電位電源配線と前記高電位電源配線の少なくともいずれか一方と、前記信号配線とに接続されてなる信号電源間保護回路である事を特徴とした請求項５に記載の半導体装置。
7. 前記低電位電源配線と前記高電位電源配線との間、または前記信号配線と前記低電位配線との間、または前記信号配線と前記高電位配線との間の少なくともいずれかには容量素子が設けられており、容量素子の容量値は、前記低電位電源配線もしくは前記高電位電源配線に流れる最大電流をＩ（Ａ）、前記低電位電源配線もしくは前記高電位電源配線の電圧降下が発生する許容時間の小さい方をｔ（秒）とした時、Ｉ×ｔ×０．１（Ｆ）以上であることを特徴とした請求項５から６に記載の半導体装置。
8. ｔは１０^-8（秒）以下であることを特徴とした請求項７に記載の半導体装置。
9. 前記信号入力配線と前記低電位電源配線または前記高電位電源配線との容量は、前記低電位電源配線と前記高電位電源配線間の容量より小さい事を特徴とした請求項６から８に記載の半導体装置。
10. 前記電源間保護回路又は信号電源間保護回路の少なくとも一つはダイオード素子を含み、前記ダイオード素子はその一端が低電位電源配線と高電位電源配線のいずれかに接続されてなる事を特徴とした請求項１から９に記載の半導体装置。
11. 前記複数の半導体回路はｎチャネル型電界効果トランジスターである第一のトランジスターとｐチャネル型電界効果トランジスターである第二のトランジスターを含み、前記第一のトランジスターの少なくとも一部は前記低電位電源配線に接続されてなり、前記第二のトランジスターの少なくとも一部は前記高電位電源配線に接続されてなる事を特徴とした請求項５から１０に記載の半導体装置。
12. 前記第一のトランジスターおよび前記第二のトランジスターはポリシリコン薄膜を能動層としたトランジスターであり、前記基板は絶縁基板である事を特徴とした請求項１１に記載の半導体装置。
13. 前記基板上にはマトリクス状に配列された複数のアクティブ素子が形成されてなり、前記複数の半導体回路の少なくとも一部は前記複数のアクティブ素子に駆動信号を入力するための駆動回路を構成してなる事を特徴とした請求項１から１２に記載の半導体装置。
14. 前記内部保護回路は前記マトリクス状に配列された複数のアクティブ素子の４隅のうち、前記入力端子より遠い側の隅に配置されることを特徴とした請求項１３に記載の半導体装置。
15. 請求項１から１４に記載の半導体装置が形成された第１の基板と、該第１の基板に対向する第２基板と、前記第１の基板と前記第２の基板の間に液晶層を封入することにより構成された表示装置。
16. 請求項１から１４に記載の半導体装置上に有機ＥＬ素子を形成する事により構成された表示装置。
17. 請求項１５から１６に記載の表示装置を用いた電子機器。
    
    

Images