JPH05323376A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH05323376A JPH05323376A JP13249392A JP13249392A JPH05323376A JP H05323376 A JPH05323376 A JP H05323376A JP 13249392 A JP13249392 A JP 13249392A JP 13249392 A JP13249392 A JP 13249392A JP H05323376 A JPH05323376 A JP H05323376A
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- tft
- gate
- electrode
- drain
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Abstract
(57)【要約】
【目的】 液晶表示装置の製造工程や装着工程等に於い
て、液晶パネルに入るサージを良好に吸収し、画素の破
壊や劣化を防止する。 【構成】 ガラス基板（１０）の角部に、第１のゲート
端子（１９）と第１のドレイン端子（２１）を設け、こ
の端子にＴＦＴ（１２）をコンタクトする。またはゲー
ト端子群間に、第１のゲート端子（１９）を２つ設け、
これにサージ吸収用のＴＦＴ（１２）をコンタクトす
る。
て、液晶パネルに入るサージを良好に吸収し、画素の破
壊や劣化を防止する。 【構成】 ガラス基板（１０）の角部に、第１のゲート
端子（１９）と第１のドレイン端子（２１）を設け、こ
の端子にＴＦＴ（１２）をコンタクトする。またはゲー
ト端子群間に、第１のゲート端子（１９）を２つ設け、
これにサージ吸収用のＴＦＴ（１２）をコンタクトす
る。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置に関し、
特に端子エッジに発生する静電気放電による表示不良を
防止した液晶表示装置に関するものである。
特に端子エッジに発生する静電気放電による表示不良を
防止した液晶表示装置に関するものである。
【０００２】
【従来の技術】液晶ディスプレスの画面が大きくなり、
画素数が多くなると、欠陥の増大による歩留まり低下が
問題となる。この対策として冗長構造の採用がある。例
えばこの例として、日経ＢＰ社発行の「フラットディス
プレイ１９９１」第１０５頁からには、やむなく使う冗
長構成の説明がされてある。
画素数が多くなると、欠陥の増大による歩留まり低下が
問題となる。この対策として冗長構造の採用がある。例
えばこの例として、日経ＢＰ社発行の「フラットディス
プレイ１９９１」第１０５頁からには、やむなく使う冗
長構成の説明がされてある。
【０００３】例えば１つの画素（例えばスイッチング素
子と表示電極を１組とした１セル）に対して更にもう１
つのＴＦＴを設け、ＴＦＴ不良による点欠陥を防止した
ものや予備ラインを設けて、ラインが断線した時にこの
予備ラインを介して断線を救済するものがある。また本
発明のテーマとして以下述べてゆくが、作業者や製造装
置に保持されている静電気が、液晶パネルの端子エッジ
に発生し易く、特にマトリックス状に配置された画素群
の一番外側に設けられた画素が、この静電気放電により
表示不良を発生する。このために、この一番外側の更に
外側にダミー画素を設けていた。
子と表示電極を１組とした１セル）に対して更にもう１
つのＴＦＴを設け、ＴＦＴ不良による点欠陥を防止した
ものや予備ラインを設けて、ラインが断線した時にこの
予備ラインを介して断線を救済するものがある。また本
発明のテーマとして以下述べてゆくが、作業者や製造装
置に保持されている静電気が、液晶パネルの端子エッジ
に発生し易く、特にマトリックス状に配置された画素群
の一番外側に設けられた画素が、この静電気放電により
表示不良を発生する。このために、この一番外側の更に
外側にダミー画素を設けていた。
【０００４】図５は、その概略図であり、縦方向に延在
されているのが、ガラス基板（１）の上に形成されてい
るゲートと一体のゲートライン（２）である。また横方
向に延在されているのが、ＴＦＴのドレインからゲート
絶縁膜上を延在されているドレインライン（３）であ
る。またこのゲートライン（２）とドレインライン
（３）には夫々ゲート端子（４）およびドレイン端子
（５）が設けられ、例えばＴＡＢを接続するために表面
が露出されている。
されているのが、ガラス基板（１）の上に形成されてい
るゲートと一体のゲートライン（２）である。また横方
向に延在されているのが、ＴＦＴのドレインからゲート
絶縁膜上を延在されているドレインライン（３）であ
る。またこのゲートライン（２）とドレインライン
（３）には夫々ゲート端子（４）およびドレイン端子
（５）が設けられ、例えばＴＡＢを接続するために表面
が露出されている。
【０００５】また図５の画素領域の一番外側に○印で配
置されているものが、ダミー画素（６）であり、静電気
放電が発生してもダミー画素のみが破壊するだけで本来
の画素が保護できるようになっている。ここで長い端子
と若干短い端子が設けてあるが、長い方が本来の端子で
あり、短い方は、ライン検査を目的として設けたもので
ある。
置されているものが、ダミー画素（６）であり、静電気
放電が発生してもダミー画素のみが破壊するだけで本来
の画素が保護できるようになっている。ここで長い端子
と若干短い端子が設けてあるが、長い方が本来の端子で
あり、短い方は、ライン検査を目的として設けたもので
ある。
【０００６】また図６は、一側辺に複数個の端子群が設
けられた例であり、横方向に設けられたゲート端子は、
２つのゲート端子群（７），（７）に分けられ、縦方向
のドレイン端子は、２つのドレイン端子群（８），
（８）に分けられている。ここでゲート端子群は、パネ
ルの上と下側辺に交互に出ているが、ゲートラインの本
数によっては、どちらか一方の側辺にのみ設けても良
い。
けられた例であり、横方向に設けられたゲート端子は、
２つのゲート端子群（７），（７）に分けられ、縦方向
のドレイン端子は、２つのドレイン端子群（８），
（８）に分けられている。ここでゲート端子群は、パネ
ルの上と下側辺に交互に出ているが、ゲートラインの本
数によっては、どちらか一方の側辺にのみ設けても良
い。
【０００７】
【発明が解決しようとする課題】前述した様に、ダミー
画素で保護できれば良いが、このダミー画素だけでは保
護できず、本来の画素が破壊されたり、画素内のＴＦＴ
が破壊しないまでも、スレッショルド電圧ＶTHがずれた
りして、ライン欠陥を発生する問題があった。特に図５
では、作業工程で角部をマニュピレータやピンセット等
で保持するため、一番左側または一番右側のゲート端
子、一番上または一番下のドレイン端子に静電気放電が
発生し易い。
画素で保護できれば良いが、このダミー画素だけでは保
護できず、本来の画素が破壊されたり、画素内のＴＦＴ
が破壊しないまでも、スレッショルド電圧ＶTHがずれた
りして、ライン欠陥を発生する問題があった。特に図５
では、作業工程で角部をマニュピレータやピンセット等
で保持するため、一番左側または一番右側のゲート端
子、一番上または一番下のドレイン端子に静電気放電が
発生し易い。
【０００８】また図６では、前述した角部の他に、ゲー
ト端子群（７），（７）の間でお互いに一番近いゲート
端子（７’），（７’）、ドレイン端子群（８），
（８）の間でお互いに一番近いドレイン端子（８’），
（８’）に静電気放電が発生し易い。
ト端子群（７），（７）の間でお互いに一番近いゲート
端子（７’），（７’）、ドレイン端子群（８），
（８）の間でお互いに一番近いドレイン端子（８’），
（８’）に静電気放電が発生し易い。
【０００９】
【課題を解決するための手段】本発明は前述の課題を鑑
みて成され、まず第１に、サージ吸収用のＴＦＴを角部
に設け、このＴＦＴのゲート電極をこの角部に一番近い
ゲート端子と接続し、ＴＦＴのソース電極またはドレイ
ン電極を角部に一番近いドレイン端子と、ＴＦＴのドレ
イン電極またはソース電極を補助容量ラインと接続する
ことで解決するものである。
みて成され、まず第１に、サージ吸収用のＴＦＴを角部
に設け、このＴＦＴのゲート電極をこの角部に一番近い
ゲート端子と接続し、ＴＦＴのソース電極またはドレイ
ン電極を角部に一番近いドレイン端子と、ＴＦＴのドレ
イン電極またはソース電極を補助容量ラインと接続する
ことで解決するものである。
【００１０】第２に、一側辺にゲート端子群が複数設け
られるものであって、この端子群間と表示領域の間にサ
ージ吸収用のＴＦＴを設け、このサージ吸収用のＴＦＴ
のゲート電極を第１のゲート端子と、サージ吸収用のＴ
ＦＴのソース電極またはドレイン電極を補助容量ライン
と接続することで解決するものである。第３に、一側辺
にドレイン端子群が複数設けられるものであって、この
端子群間と表示領域の間にサージ吸収用のＴＦＴを設
け、このサージ吸収用のＴＦＴのゲート電極を第１のド
レイン端子と、サージ吸収用のＴＦＴのソース電極また
はドレイン電極を補助容量ラインと接続することで解決
するものである。
られるものであって、この端子群間と表示領域の間にサ
ージ吸収用のＴＦＴを設け、このサージ吸収用のＴＦＴ
のゲート電極を第１のゲート端子と、サージ吸収用のＴ
ＦＴのソース電極またはドレイン電極を補助容量ライン
と接続することで解決するものである。第３に、一側辺
にドレイン端子群が複数設けられるものであって、この
端子群間と表示領域の間にサージ吸収用のＴＦＴを設
け、このサージ吸収用のＴＦＴのゲート電極を第１のド
レイン端子と、サージ吸収用のＴＦＴのソース電極また
はドレイン電極を補助容量ラインと接続することで解決
するものである。
【００１１】
【作用】表示領域には、ＴＦＴが形成されてあるので、
この工程を活用して表示パネルの角部、端子群間と表示
領域の間に、サージ吸収用のＴＦＴが形成できる。第１
に、角部に一番近いゲート端子にサージが入ると、ゲー
ト電極、ゲート絶縁膜およびドレイン領域で構成される
容量から第１のドレイン端子へぬけるか、またはゲート
電極、ゲート絶縁膜およびソース領域で構成される容量
からソース電極、ゲート絶縁膜および補助容量ラインで
構成される容量Ｃs1および補助容量へサージが吸収され
る。またソース電極、液晶および対向電極で成る容量Ｃ
l1へサージが吸収される。一方、第１のドレイン端子に
サージが入ると、サージ吸収用のＴＦＴの半導体層を経
由し、ソース電極、ゲート絶縁膜および補助容量ライン
で構成される容量からＣs1および補助容量、またはＣl1
に吸収されるか、ドレイン領域、ゲート絶縁膜およびゲ
ート電極で構成される容量に吸収される。
この工程を活用して表示パネルの角部、端子群間と表示
領域の間に、サージ吸収用のＴＦＴが形成できる。第１
に、角部に一番近いゲート端子にサージが入ると、ゲー
ト電極、ゲート絶縁膜およびドレイン領域で構成される
容量から第１のドレイン端子へぬけるか、またはゲート
電極、ゲート絶縁膜およびソース領域で構成される容量
からソース電極、ゲート絶縁膜および補助容量ラインで
構成される容量Ｃs1および補助容量へサージが吸収され
る。またソース電極、液晶および対向電極で成る容量Ｃ
l1へサージが吸収される。一方、第１のドレイン端子に
サージが入ると、サージ吸収用のＴＦＴの半導体層を経
由し、ソース電極、ゲート絶縁膜および補助容量ライン
で構成される容量からＣs1および補助容量、またはＣl1
に吸収されるか、ドレイン領域、ゲート絶縁膜およびゲ
ート電極で構成される容量に吸収される。
【００１２】第２に、複数のゲート端子間に設けられた
２つの第１のゲート端子のいずれか、または両方にサー
ジが入ると、ゲート電極、ゲート絶縁膜およびソース領
域で構成される容量、および補助容量に吸収される。第
３に、第１の構成のサージ吸収用のＴＦＴのゲートとド
レインの接続を逆にしたものが第３の構成であって、サ
ージの吸収する容量は逆となるがサージは吸収される。
２つの第１のゲート端子のいずれか、または両方にサー
ジが入ると、ゲート電極、ゲート絶縁膜およびソース領
域で構成される容量、および補助容量に吸収される。第
３に、第１の構成のサージ吸収用のＴＦＴのゲートとド
レインの接続を逆にしたものが第３の構成であって、サ
ージの吸収する容量は逆となるがサージは吸収される。
【００１３】
【実施例】本発明はアクティブマトリックス型の液晶表
示装置にて有効であり、特にａ−Ｓｉ（アモルファスＳ
ｉ）を使用した逆スタガー型のＴＦＴ、Ｐ−Ｓｉ（ポリ
Ｓｉ）を使用したスタガー型のＴＦＴに有効であり、ａ
−Ｓｉを使用したものでは、サージ吸収用のトランジス
タはａ−ＳｉやＰ−Ｓｉで形成する。特にＰ−Ｓｉのト
ランジスタは、レーザーや光照射で簡単にａ−Ｓｉをｐ
−Ｓｉに変換できａ−Ｓｉのトランジスタよりスイッチ
ング速度が速いため、効果は大きい。
示装置にて有効であり、特にａ−Ｓｉ（アモルファスＳ
ｉ）を使用した逆スタガー型のＴＦＴ、Ｐ−Ｓｉ（ポリ
Ｓｉ）を使用したスタガー型のＴＦＴに有効であり、ａ
−Ｓｉを使用したものでは、サージ吸収用のトランジス
タはａ−ＳｉやＰ−Ｓｉで形成する。特にＰ−Ｓｉのト
ランジスタは、レーザーや光照射で簡単にａ−Ｓｉをｐ
−Ｓｉに変換できａ−Ｓｉのトランジスタよりスイッチ
ング速度が速いため、効果は大きい。
【００１４】しかしＰ−Ｓｉをサージ吸収用のＴＦＴの
半導体層として使用する場合、前述の照射等で工程が複
雑になる。従って工程の簡略化を考えたら、表示領域に
使用されるＴＦＴの半導体層とサージ吸収用のＴＦＴの
半導体層は共用した方が良い。図１は、液晶パネル（１
０）の角部（１１）にサージ吸収用のＴＦＴ（１２）を
設けたものである。右下に設けてあるＴＦＴ（１３）、
補助容量Ｃscおよび液晶容量Ｃlcが、等価回路的には１
セルとなり、ここを起点として右および下にマトリック
ス状に繰り返して配置されてある。横方向に延在されて
いるラインがゲゲートライン（１４）および補助容量ラ
イン（１５）であり、縦方向に延在されているラインが
ドレインライン（１６）および補助容量ラインを並列接
続する第１の補助容量ライン（１７）である。
半導体層として使用する場合、前述の照射等で工程が複
雑になる。従って工程の簡略化を考えたら、表示領域に
使用されるＴＦＴの半導体層とサージ吸収用のＴＦＴの
半導体層は共用した方が良い。図１は、液晶パネル（１
０）の角部（１１）にサージ吸収用のＴＦＴ（１２）を
設けたものである。右下に設けてあるＴＦＴ（１３）、
補助容量Ｃscおよび液晶容量Ｃlcが、等価回路的には１
セルとなり、ここを起点として右および下にマトリック
ス状に繰り返して配置されてある。横方向に延在されて
いるラインがゲゲートライン（１４）および補助容量ラ
イン（１５）であり、縦方向に延在されているラインが
ドレインライン（１６）および補助容量ラインを並列接
続する第１の補助容量ライン（１７）である。
【００１５】この基板の左側辺に縦方向に並んでいる端
子群は、一番上が補助容量端子（１８）、次がサージ吸
収用のＴＦＴ（１２）のゲートとコンタクトしている第
１のゲート端子（１９）、この端子の下に設けられたも
のが表示領域内に設けられたＴＦＴ（１３）のゲートと
コンタクトしているゲート端子群（２０）…である。一
方、基板の上側辺に横方向に並んでいる端子群は、一番
左側が、サージ吸収用のＴＦＴ（１２）のドレインとコ
ンタクトしている第１のドレイン端子（２１）で、これ
より右方向に並んでいる端子が表示領域内に設けられた
ＴＦＴ（１３）のドレインとコンタクトしているドレイ
ン端子群（２２）…である。
子群は、一番上が補助容量端子（１８）、次がサージ吸
収用のＴＦＴ（１２）のゲートとコンタクトしている第
１のゲート端子（１９）、この端子の下に設けられたも
のが表示領域内に設けられたＴＦＴ（１３）のゲートと
コンタクトしているゲート端子群（２０）…である。一
方、基板の上側辺に横方向に並んでいる端子群は、一番
左側が、サージ吸収用のＴＦＴ（１２）のドレインとコ
ンタクトしている第１のドレイン端子（２１）で、これ
より右方向に並んでいる端子が表示領域内に設けられた
ＴＦＴ（１３）のドレインとコンタクトしているドレイ
ン端子群（２２）…である。
【００１６】ここでＴＦＴ（１２）のソースおよびドレ
インに接続された容量は、ソース電極、ゲート絶縁膜お
よび下層の第１の補助容量ラインでＣs1が、ソース電
極、液晶および対向電極でＣl1が構成される。ここで角
部（１１）の定義を行う。マクロ的にパネルを見るとＴ
ＦＴ（１３）と表示電極で成る表示領域のコーナーから
始まり、一番内側に設けられたライン２本とパネルのコ
ーナー側辺で囲まれた領域である。図１を基に従来構造
を考えると、ＴＦＴ（１２）や端子（２１）等が無く、
矢印アから上に延在されたライン（１６）、矢印イから
斜め上に延在されたライン（１７）、およびパネルの縦
横の側辺で囲まれた領域である。もし補助容量端子（１
８）が別の所にあれば、ライン（１７）はライン（２
３）となる。
インに接続された容量は、ソース電極、ゲート絶縁膜お
よび下層の第１の補助容量ラインでＣs1が、ソース電
極、液晶および対向電極でＣl1が構成される。ここで角
部（１１）の定義を行う。マクロ的にパネルを見るとＴ
ＦＴ（１３）と表示電極で成る表示領域のコーナーから
始まり、一番内側に設けられたライン２本とパネルのコ
ーナー側辺で囲まれた領域である。図１を基に従来構造
を考えると、ＴＦＴ（１２）や端子（２１）等が無く、
矢印アから上に延在されたライン（１６）、矢印イから
斜め上に延在されたライン（１７）、およびパネルの縦
横の側辺で囲まれた領域である。もし補助容量端子（１
８）が別の所にあれば、ライン（１７）はライン（２
３）となる。
【００１７】従って、ここで定義された角部は、一般に
空きスペースであるので、従来の配置を変えることな
く、サージ吸収用のＴＦＴが配置できる。もしこれ以外
の領域に空きスペースがあれば、この領域でも達成でき
るが、端子（１９），（２１）からＴＦＴまでの距離が
長くなり、配線抵抗が大となる恐れがある。次にこの具
体的な配置を図２を使って詳述する。
空きスペースであるので、従来の配置を変えることな
く、サージ吸収用のＴＦＴが配置できる。もしこれ以外
の領域に空きスペースがあれば、この領域でも達成でき
るが、端子（１９），（２１）からＴＦＴまでの距離が
長くなり、配線抵抗が大となる恐れがある。次にこの具
体的な配置を図２を使って詳述する。
【００１８】まず、透明な絶縁性基板（３０）上に形成
されたゲート（３１）、およびこのゲート（３１）と一
体で形成された複数本のゲートライン（１４）と、この
ゲートライン（１４）と離間して形成された補助容量電
極（３２）、およびこの補助容量電極（３２）と一体で
形成された補助容量ライン（１５）と、実質的に前記絶
縁性基板（３０）の全面に形成されたゲート絶縁膜（３
３）がある。
されたゲート（３１）、およびこのゲート（３１）と一
体で形成された複数本のゲートライン（１４）と、この
ゲートライン（１４）と離間して形成された補助容量電
極（３２）、およびこの補助容量電極（３２）と一体で
形成された補助容量ライン（１５）と、実質的に前記絶
縁性基板（３０）の全面に形成されたゲート絶縁膜（３
３）がある。
【００１９】また（１４）は、Ａｌ，Ｃｒ，Ｃｕ等の単
一ラインでも良いし、下層が一点鎖線で示したＣｒのラ
イン、上層がＩＴＯのラインでも良いし、または下層が
ＩＴＯのライン、上層が一点鎖線で示したＣｒのライン
でも良い。またＣｒの代わりに、Ｔａ，Ｃｕ，Ａｌ等で
も良い。一般にゲートラインと補助容量ラインは、同一
工程で形成される。
一ラインでも良いし、下層が一点鎖線で示したＣｒのラ
イン、上層がＩＴＯのラインでも良いし、または下層が
ＩＴＯのライン、上層が一点鎖線で示したＣｒのライン
でも良い。またＣｒの代わりに、Ｔａ，Ｃｕ，Ａｌ等で
も良い。一般にゲートラインと補助容量ラインは、同一
工程で形成される。
【００２０】図面のＴＦＴ（１３）が形成されている部
分から右側には、マトリックス状にＴＦＴ（１３）と表
示電極（３４）が設けられ、表示領域を形成している。
補助容量電極（３２）と一体の補助容量ライン（１５）
は、ドレインライン（１６）の左隣の第１の補助容量ラ
イン（１７）と一体となり、このライン（１７）は、ガ
ラス基板（３０）の周辺に設けられた補助容量端子（１
８）と電気的に接続されている。
分から右側には、マトリックス状にＴＦＴ（１３）と表
示電極（３４）が設けられ、表示領域を形成している。
補助容量電極（３２）と一体の補助容量ライン（１５）
は、ドレインライン（１６）の左隣の第１の補助容量ラ
イン（１７）と一体となり、このライン（１７）は、ガ
ラス基板（３０）の周辺に設けられた補助容量端子（１
８）と電気的に接続されている。
【００２１】またゲートライン（１４）は、第１の補助
容量ライン（１７）と交差して、ガラス基板の周辺に設
けられたゲート端子（２０）に延在している。第１の補
助容量ライン（１７）とゲートライン（１４）は、図の
ように交差するために、クロスオーオバー構造にしてあ
る。つまり×印で示したコンタクトホール（３５）か
ら、ソース電極（３６）やドレイン電極（３７）と同一
材料の第１の電極（３８）を介して、もう一方のコンタ
クトホール（３９）へとクロスオーバーしている。また
端子（１８），（２０），（２１），（２２）も一層の
メタルがコンタクトを介して上層のメタルをコンタクト
している。
容量ライン（１７）と交差して、ガラス基板の周辺に設
けられたゲート端子（２０）に延在している。第１の補
助容量ライン（１７）とゲートライン（１４）は、図の
ように交差するために、クロスオーオバー構造にしてあ
る。つまり×印で示したコンタクトホール（３５）か
ら、ソース電極（３６）やドレイン電極（３７）と同一
材料の第１の電極（３８）を介して、もう一方のコンタ
クトホール（３９）へとクロスオーバーしている。また
端子（１８），（２０），（２１），（２２）も一層の
メタルがコンタクトを介して上層のメタルをコンタクト
している。
【００２２】次にゲート（３１）、ゲートライン（１
４）、補助容量電極（３２）および補助容量ライン（１
５）等を含むガラス基板（３０）には、ゲート絶縁膜
（３３）が形成されている。ここではゲート絶縁膜は基
板全面に形成しているが、破線から端子方向の領域にゲ
ート絶縁膜を設けなくとも達成できる。この場合、下層
の端子は直接上層の電極と接触されるのでコンタクトは
不要である。
４）、補助容量電極（３２）および補助容量ライン（１
５）等を含むガラス基板（３０）には、ゲート絶縁膜
（３３）が形成されている。ここではゲート絶縁膜は基
板全面に形成しているが、破線から端子方向の領域にゲ
ート絶縁膜を設けなくとも達成できる。この場合、下層
の端子は直接上層の電極と接触されるのでコンタクトは
不要である。
【００２３】このゲート絶縁膜は、ＣＶＤ法で形成され
た約１５００ÅのＳｉＯ2 と約１５００ÅのＳｉＮｘ膜
である。ここでは、この膜の代わりにＳｉＮｘ単層、Ｓ
ｉＯ 2単層でもよいし、この単層の膜を２回の成膜工程
に分けて形成してもよい。２層構造とすることでピンホ
ールを減少させることができる。一般にａ−Ｓｉの下層
には、膜特性やＴＦＴ特性を良好にするために、連続形
成されたＳｉＮｘ膜を設ける必要がある。一方、ＩＴＯ
の上に、ＳｉＮｘ膜を形成すると、ＩＴＯの膜が変色し
たり、膜面が荒れる問題が生じることが分かった。例え
ば補助容量電極（３２）をＩＴＯだけのラインとすれ
ば、開口率を向上させることができるが、変色により表
示特性に問題を生じる。またコンタクト部分は、ＩＴＯ
表面が荒れるためにコンタクト抵抗を上昇させる問題が
ある。
た約１５００ÅのＳｉＯ2 と約１５００ÅのＳｉＮｘ膜
である。ここでは、この膜の代わりにＳｉＮｘ単層、Ｓ
ｉＯ 2単層でもよいし、この単層の膜を２回の成膜工程
に分けて形成してもよい。２層構造とすることでピンホ
ールを減少させることができる。一般にａ−Ｓｉの下層
には、膜特性やＴＦＴ特性を良好にするために、連続形
成されたＳｉＮｘ膜を設ける必要がある。一方、ＩＴＯ
の上に、ＳｉＮｘ膜を形成すると、ＩＴＯの膜が変色し
たり、膜面が荒れる問題が生じることが分かった。例え
ば補助容量電極（３２）をＩＴＯだけのラインとすれ
ば、開口率を向上させることができるが、変色により表
示特性に問題を生じる。またコンタクト部分は、ＩＴＯ
表面が荒れるためにコンタクト抵抗を上昇させる問題が
ある。
【００２４】本構造にすることで、ＩＴＯの上は、Ｓｉ
Ｏ2であるので、ＩＴＯの変色や荒れを誘発せず、しか
もこの上にＳｉＮｘ膜を形成することでａ−Ｓｉも良好
に成膜できる。更には、ＳｉＯ2，ＳｉＮｘおよびａ−
Ｓｉは、プラズマＣＶＤや減圧ＣＶＤ等で連続して形成
できるので、汚染もなく良好なＴＦＴの特性を維持でき
る。
Ｏ2であるので、ＩＴＯの変色や荒れを誘発せず、しか
もこの上にＳｉＮｘ膜を形成することでａ−Ｓｉも良好
に成膜できる。更には、ＳｉＯ2，ＳｉＮｘおよびａ−
Ｓｉは、プラズマＣＶＤや減圧ＣＶＤ等で連続して形成
できるので、汚染もなく良好なＴＦＴの特性を維持でき
る。
【００２５】次に、ＩＴＯより成る表示電極（３４）
と、ゲート（３１）を一構成とするＴＦＴ（１３）の活
性領域に、順次積層されたノンドープの第１の非単結晶
シリコン膜（４０）、半導体保護膜（４１）、およびＮ
+型にドープされた第２の非単結晶シリコン膜（４２）
と、このソース領域に対応する第２の非単結晶シリコン
膜（４２）および表示電極（３４）と電気的に接続する
ソース電極（３６）と、前記ドレイン領域に対応する第
２の非単結晶シリコン膜（４２）とドレインライン（１
６）を接続するドレイン電極（３７）とがある。
と、ゲート（３１）を一構成とするＴＦＴ（１３）の活
性領域に、順次積層されたノンドープの第１の非単結晶
シリコン膜（４０）、半導体保護膜（４１）、およびＮ
+型にドープされた第２の非単結晶シリコン膜（４２）
と、このソース領域に対応する第２の非単結晶シリコン
膜（４２）および表示電極（３４）と電気的に接続する
ソース電極（３６）と、前記ドレイン領域に対応する第
２の非単結晶シリコン膜（４２）とドレインライン（１
６）を接続するドレイン電極（３７）とがある。
【００２６】ＴＦＴに対応するゲート絶縁膜上には、約
１０００Åのノンドープのアモルファス・シリコン活性
層（ａ−Ｓｉ層）および約５００ÅのＮ+型のアモルフ
ァス・シリコンコンタクト層（Ｎ+ａ−Ｓｉ層）が積層
され、チャンネルに対応するａ−Ｓｉ層とＮ+ａ−Ｓｉ
層との間には、約２５００ÅのＳｉＮｘより成る半導体
保護膜が設けられている。ドレイン電極は、ドレインラ
インと一体で、ソース電極は、表示電極とコンタクト
し、両者とも同一材料で形成されている。ここでは例え
ばＭｏ，Ａｌが積層されている。
１０００Åのノンドープのアモルファス・シリコン活性
層（ａ−Ｓｉ層）および約５００ÅのＮ+型のアモルフ
ァス・シリコンコンタクト層（Ｎ+ａ−Ｓｉ層）が積層
され、チャンネルに対応するａ−Ｓｉ層とＮ+ａ−Ｓｉ
層との間には、約２５００ÅのＳｉＮｘより成る半導体
保護膜が設けられている。ドレイン電極は、ドレインラ
インと一体で、ソース電極は、表示電極とコンタクト
し、両者とも同一材料で形成されている。ここでは例え
ばＭｏ，Ａｌが積層されている。
【００２７】以下は図示していないが上層には、例えば
ポリイミド等から成る配向膜が設けられている。一方、
ガラス基板と対を成す対向ガラス基板が設けられ、この
対向ガラス基板には、ＴＦＴと対応する位置に遮光膜が
設けられ、対向電極が設けられる。更には、前述の配向
膜が設けられる。更には、この一対のガラス基板間にス
ペーサが設けられ、周辺を封着材で封着し、注入孔より
液晶が注入されて本装置が得られる。
ポリイミド等から成る配向膜が設けられている。一方、
ガラス基板と対を成す対向ガラス基板が設けられ、この
対向ガラス基板には、ＴＦＴと対応する位置に遮光膜が
設けられ、対向電極が設けられる。更には、前述の配向
膜が設けられる。更には、この一対のガラス基板間にス
ペーサが設けられ、周辺を封着材で封着し、注入孔より
液晶が注入されて本装置が得られる。
【００２８】ここで本発明のポイントとなるＴＦＴ（１
２）は、ＴＦＴ（１３）と同一工程で形成される。構造
は、実質的に同じであるので、具体的に示したＴＦＴ
（１３）を参照されたい。ここで端子（２１）とコンタ
クトしているライン（４３）は、ＴＦＴ（１２）のドレ
イン領域に延在され、一方のソース電極（４４）は、容
量Ｃl1のために比較的面積を大きくとり、この電極（４
４）の下層には、ゲート絶縁膜（３３）を介して、第１
の補助容量ライン（１７）が延在され、Ｃs1が形成され
ている。
２）は、ＴＦＴ（１３）と同一工程で形成される。構造
は、実質的に同じであるので、具体的に示したＴＦＴ
（１３）を参照されたい。ここで端子（２１）とコンタ
クトしているライン（４３）は、ＴＦＴ（１２）のドレ
イン領域に延在され、一方のソース電極（４４）は、容
量Ｃl1のために比較的面積を大きくとり、この電極（４
４）の下層には、ゲート絶縁膜（３３）を介して、第１
の補助容量ライン（１７）が延在され、Ｃs1が形成され
ている。
【００２９】この吸収用のＴＦＴ（１２）は、図面では
小さく書かれているが、サージを吸収するため、ＴＦＴ
（１３）より大きい方が好ましい。また電極（４４）や
重畳する第１の補助容量ライン（１７）も、所定の容量
値とするためにサイズが変えられても良い。従って、第
１のゲート端子（１９）に入ったサージは、矢印ａから
ｂ，ｃ，ｅ又はｆと流れ、一方、第１のドレイン端子
（２１）に入ったサージは、矢印ｄからｂ，ｃ，ｅまた
はｇへと流れ、表示領域にあるＴＦＴ（１３）を保護す
ることができる。
小さく書かれているが、サージを吸収するため、ＴＦＴ
（１３）より大きい方が好ましい。また電極（４４）や
重畳する第１の補助容量ライン（１７）も、所定の容量
値とするためにサイズが変えられても良い。従って、第
１のゲート端子（１９）に入ったサージは、矢印ａから
ｂ，ｃ，ｅ又はｆと流れ、一方、第１のドレイン端子
（２１）に入ったサージは、矢印ｄからｂ，ｃ，ｅまた
はｇへと流れ、表示領域にあるＴＦＴ（１３）を保護す
ることができる。
【００３０】次に図３を説明する。これは、ゲート端子
群（２０）…とゲート端子群（２０）…の間に設けられ
た領域と表示領域の間に、サージ吸収用のトランジスタ
（１２）を設けた例である。お互いに一番近接した位置
に、サージ吸収用の端子、ここでは第１のゲート端子
（１９）を２つ設け、この端子（１９），（１９）をサ
ージ吸収用のＴＦＴ（１２）のゲートと接続している。
このＴＦＴのソースには、Ｃl1およびＣs1を形成し、前
実施例と同様に、サージ吸収用のコンデンサとして活用
している。
群（２０）…とゲート端子群（２０）…の間に設けられ
た領域と表示領域の間に、サージ吸収用のトランジスタ
（１２）を設けた例である。お互いに一番近接した位置
に、サージ吸収用の端子、ここでは第１のゲート端子
（１９）を２つ設け、この端子（１９），（１９）をサ
ージ吸収用のＴＦＴ（１２）のゲートと接続している。
このＴＦＴのソースには、Ｃl1およびＣs1を形成し、前
実施例と同様に、サージ吸収用のコンデンサとして活用
している。
【００３１】図４が、その具体的な平面図である。図２
と基本的には同じであるので、具体的な説明は省略する
が、ドレイン電極（４５）は、形成されるが、どことも
接続されない。図３では記載していないが、このドレイ
ン電極、液晶および対向電極で、容量が構成され、この
コンデンサもサージ吸収として一役を成す。一方、図７
は、図１に於いて、ＴＦＴ（１２）のゲートおよびドレ
インの接続を逆にしたものであり、この構成でも同等の
効果を有する。
と基本的には同じであるので、具体的な説明は省略する
が、ドレイン電極（４５）は、形成されるが、どことも
接続されない。図３では記載していないが、このドレイ
ン電極、液晶および対向電極で、容量が構成され、この
コンデンサもサージ吸収として一役を成す。一方、図７
は、図１に於いて、ＴＦＴ（１２）のゲートおよびドレ
インの接続を逆にしたものであり、この構成でも同等の
効果を有する。
【００３２】
【発明の効果】以上の説明からも明らかな通り、サージ
の一番発生し易い領域、つまり図１で示した角部や図３
で示した端子群間にサージ吸収用の端子を設け、この端
子にサージ吸収用のＴＦＴを接続することで、表示領域
のＴＦＴの破壊や劣化を防止できる。
の一番発生し易い領域、つまり図１で示した角部や図３
で示した端子群間にサージ吸収用の端子を設け、この端
子にサージ吸収用のＴＦＴを接続することで、表示領域
のＴＦＴの破壊や劣化を防止できる。
【００３３】特にサージ吸収用のＴＦＴのソース電極
は、対向電極および第１の補助容量ラインと重畳するこ
とにより複数のコンデンサが構成され、このコンデンサ
によって良好にサージを吸収できる。第１に、角部に一
番近い第１のゲート端子と第１のドレイン端子にサージ
吸収用のＴＦＴを設けることで、第１のゲート端子や第
１のドレイン端子で良好に吸収できる。
は、対向電極および第１の補助容量ラインと重畳するこ
とにより複数のコンデンサが構成され、このコンデンサ
によって良好にサージを吸収できる。第１に、角部に一
番近い第１のゲート端子と第１のドレイン端子にサージ
吸収用のＴＦＴを設けることで、第１のゲート端子や第
１のドレイン端子で良好に吸収できる。
【００３４】第２に、ゲート端子群間に、対向する端子
群に一番近い所に第１のゲート端子を２つ設け、これに
サージ吸収用のトランジスタを設けることで、第１のゲ
ート端子の一方で良好に吸収できる。第３に、第２の構
成をドレイン端子に実施しても同様にサージを吸収でき
る。従って画素の破壊ＶTHのずれによるライン欠陥等の
発生等を防止できる。
群に一番近い所に第１のゲート端子を２つ設け、これに
サージ吸収用のトランジスタを設けることで、第１のゲ
ート端子の一方で良好に吸収できる。第３に、第２の構
成をドレイン端子に実施しても同様にサージを吸収でき
る。従って画素の破壊ＶTHのずれによるライン欠陥等の
発生等を防止できる。
【００３５】しかも表示領域以外の余った領域に吸収用
のＴＦＴを設けるので、ＴＦＴのサイズ、Ｃl1およびＣ
s1をある程度変えることができ適正なものを作り込むこ
とができる。
のＴＦＴを設けるので、ＴＦＴのサイズ、Ｃl1およびＣ
s1をある程度変えることができ適正なものを作り込むこ
とができる。
【図１】本発明の液晶表示装置の等価回路図である。
【図２】図１に対応した平面図である。
【図３】本発明の液晶表示装置の等価回路図である。
【図４】図３に対応した平面図である。
【図５】従来の液晶表示装置の平面図である。
【図６】従来の液晶表示装置の平面図である。
【図７】本発明の液晶表示装置の等価回路図である。
１０ 液晶パネル １１ 角部 １２ サージ吸収用のＴＦＴ １４ ゲートライン １６ ドレインライン １７ 第１の補助容量ライン １８ 補助容量端子 １９ 第１のゲート端子 ２０ ゲート端子 ２１ 第１のドレイン端子 ２２ ドレイン端子
Claims (4)
- 【請求項１】 透明な絶縁性基板の一側辺に設けられた
ゲート端子群と、 この一側辺と角部を共通にした他側辺に設けられたドレ
イン端子群と、 前記ゲート端子および前記ドレイン端子と電気的に接続
されたゲートラインおよびドレインラインと、 前記ゲートラインおよび前記ドレインラインに接続され
たゲート電極およびドレイン電極を一構成とするＴＦＴ
と、 このＴＦＴのソース電極と電気的に接続された表示電極
と、 この表示電極と一部を重畳し補助容量を形成した補助容
量ラインとを有する液晶表示装置において、 前記角部には、サージ吸収用のＴＦＴが設けられ、この
ＴＦＴのゲート電極は、前記角部に一番近いゲート端子
と接続され、このＴＦＴのソース電極またはドレイン電
極は、前記角部に一番近いドレイン端子と接続され、こ
のＴＦＴのドレイン電極またはソース電極は、前記補助
容量ラインに接続されることを特徴とした液晶表示装
置。 - 【請求項２】 透明な絶縁性基板の一側辺に設けられた
複数個のゲート端子群と、 この一側辺と角部を共通にした他側辺に設けられたドレ
イン端子群と、 前記ゲート端子および前記ドレイン端子と電気的に接続
されたゲートラインおよびドレインラインと、 前記ゲートラインおよび前記ドレインラインに接続され
たゲート電極およびドレイン電極を一構成とするＴＦＴ
と、 このＴＦＴのソース電極と電気的に接続された表示電極
と、 この表示電極と一部を重畳し補助容量を形成した補助容
量ラインとを有する液晶表示装置において、 前記ゲート端子群と隣接するゲート端子群には、対向す
る端子群に一番近い所に第１のゲート端子を有し、この
端子群間と前記ＴＦＴおよび表示電極を含めた表示領域
との間には、サージ吸収用のＴＦＴが設けられ、このサ
ージ吸収用のＴＦＴのゲート電極と前記第１のゲート端
子、前記サージ吸収用のＴＦＴのソース電極またはドレ
イン電極と補助容量ラインが電気的に接続されることを
特徴とした液晶表示装置。 - 【請求項３】 透明な絶縁性基板の一側辺に設けられた
ゲート端子群と、 この一側辺と角部を共通にした他側辺に設けられた複数
個のドレイン端子群と、 前記ゲート端子および前記ドレイン端子と電気的に接続
されたゲートラインおよびドレインラインと、 前記ゲートラインおよび前記ドレインラインに接続され
たゲート電極およびドレイン電極を一構成とするＴＦＴ
と、 このＴＦＴのソース電極と電気的に接続された表示電極
と、 この表示電極と一部を重畳し補助容量を形成した補助容
量ラインとを有する液晶表示装置において、 前記ドレイン端子群と隣接するドレイン端子群には、対
向する端子群に一番近い所に第１のドレイン端子を有
し、この端子群間と前記ＴＦＴおよび表示電極を含めた
表示領域との間には、サージ吸収用のＴＦＴが設けら
れ、このサージ吸収用のＴＦＴのゲート電極と前記第１
のドレイン端子、前記サージ吸収用のＴＦＴのソース電
極またはドレイン電極と補助容量ラインが電気的に接続
されることを特徴とした液晶表示装置。 - 【請求項４】 前記ゲート電極およびドレイン電極を一
構成とするＴＦＴは、ａ−Ｓｉで成り、サージ吸収用の
ＴＦＴはＰ−Ｓｉで成る請求項１，２または３記載の液
晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13249392A JPH05323376A (ja) | 1992-05-25 | 1992-05-25 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13249392A JPH05323376A (ja) | 1992-05-25 | 1992-05-25 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05323376A true JPH05323376A (ja) | 1993-12-07 |
Family
ID=15082668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13249392A Pending JPH05323376A (ja) | 1992-05-25 | 1992-05-25 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05323376A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007094233A (ja) * | 2005-09-30 | 2007-04-12 | Casio Comput Co Ltd | 液晶表示装置 |
| JP2007171736A (ja) * | 2005-12-26 | 2007-07-05 | Epson Imaging Devices Corp | 液晶表示装置 |
| JP2007206132A (ja) * | 2006-01-31 | 2007-08-16 | Epson Imaging Devices Corp | 液晶表示装置 |
| JP2008211223A (ja) * | 2008-03-10 | 2008-09-11 | Seiko Epson Corp | 半導体装置、表示装置および電子機器 |
| JP2016111034A (ja) * | 2014-12-02 | 2016-06-20 | 三菱電機株式会社 | 薄膜トランジスタ基板およびその製造方法と液晶表示装置 |
-
1992
- 1992-05-25 JP JP13249392A patent/JPH05323376A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007094233A (ja) * | 2005-09-30 | 2007-04-12 | Casio Comput Co Ltd | 液晶表示装置 |
| JP2007171736A (ja) * | 2005-12-26 | 2007-07-05 | Epson Imaging Devices Corp | 液晶表示装置 |
| JP2007206132A (ja) * | 2006-01-31 | 2007-08-16 | Epson Imaging Devices Corp | 液晶表示装置 |
| JP2008211223A (ja) * | 2008-03-10 | 2008-09-11 | Seiko Epson Corp | 半導体装置、表示装置および電子機器 |
| JP2016111034A (ja) * | 2014-12-02 | 2016-06-20 | 三菱電機株式会社 | 薄膜トランジスタ基板およびその製造方法と液晶表示装置 |
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