JPH07191339A

JPH07191339A - 液晶表示装置

Info

Publication number: JPH07191339A
Application number: JP33046493A
Authority: JP
Inventors: Katsuhiko Shibata; 克彦柴田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-12-27
Filing date: 1993-12-27
Publication date: 1995-07-28

Abstract

(57)【要約】【構成】液晶表示パネル（ＰＮＬ）の４方の外周部に配
置され、かつ分割された駆動回路基板（ＰＣＢ１、ＰＣ
Ｂ２）とを電気的に接続するのに、フレキシブルプリン
ティドサーキット（ＦＰＣ）が挿入かつ電気的に接続可
能に形成された凹部（ＨＬＷ）を有するＦＰＣコネクタ
（ＦＰＣＣ）を凹部（ＨＬＷ）が対向するようにそれぞ
れ設け、ＦＰＣコネクタ（ＦＰＣＣ）および凹部（ＨＬ
Ｗ）に挿入されたフレキシブルプリンティドサーキット
（ＦＰＣ）を用いた構成。【効果】複数枚に分割された駆動回路基板間を電気的に
接続するのにピッチの細かいＦＰＣコネクタおよびＦＰ
Ｃを用いたので、多色化、多階調化、額縁部の幅縮小
化、製造工程数の低減化、および装置の薄型化に好適な
液晶表示装置を提供することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示パネル（液晶
表示素子）と駆動回路基板とを含んで成るアクティブ・
マトリクス方式または単純マトリクス方式の液晶表示装
置に関する。

【０００２】

【従来の技術】液晶表示装置は、一般に、表示用透明画
素電極と配向膜等をそれぞれ積層した面が対向するよう
に所定の間隙を隔てて２枚の透明ガラス基板を重ね合わ
せ、該両基板間の縁部に枠状に設けたシール材により、
両基板を貼り合わせると共に、シール材の一部に設けた
液晶封入口から両基板間のシール材の内側に液晶を封
入、封止し、さらに両基板の外側に偏光板を設けて成る
液晶表示パネルと、液晶表示パネルの下に配置され、液
晶表示パネルに光を供給するバックライトと、液晶表示
パネルの外周部の外側に配置された駆動回路基板（プリ
ント回路基板）と、これらの各部材を保持するモールド
成形品である枠状体と、これらの各部材を収納し、液晶
表示窓があけられた金属製フレーム等を含んで構成され
ている。

【０００３】なお、薄膜トランジスタを使用したアクテ
ィブ・マトリクス方式の液晶表示装置は、例えば特開昭
６３−３０９９２１号公報や、「冗長構成を採用した1
2.5型アクティブ・マトリクス方式カラー液晶ディスプ
レイ」、日経エレクトロニクス、頁193〜210、1986年12
月15日、日経マグロウヒル社発行、で知られている。

【０００４】液晶表示パネルの４方の外周部には液晶表
示パネルの駆動回路基板が「ロ」の字状に配置されてい
る。そのうちの３方の外周部には液晶表示パネルの走査
信号線（ゲート信号線）と映像信号線（ドレイン信号
線）に駆動信号を与えるドライバ（駆動ＩＣチップ）を
それぞれ搭載した複数個のＴＣＰ（テープキャリアパッ
ケージ）が実装された３枚（ゲート側１枚とドレイン側
２枚）の駆動回路基板（以下、ドライバを実装した駆動
回路基板をドライバ回路基板と称す）が「コ」の字状に
配置されている。液晶表示パネルの残りの１方の外周部
にはインターフェース回路基板（コントロール回路基板
とも称す）が１枚配置されている。インターフェイス回
路基板は、該液晶表示装置が表示部として組み込まれる
パーソナルコンピュータ、ワードプロセッサ、ワークス
テーション等のセット側からの信号を処理してドライバ
を駆動させる信号に変換する回路基板である。インター
フェイス回路基板は、ドライバをコントロールし、か
つ、駆動用の電圧を作る役目もする。

【０００５】ところで、駆動回路基板を作成する場合、
大きな基板用母材から「ロ」の字状や「コ」の字状の１
枚板に切断すると、「ロ」の字や「コ」の字の中央部分
を廃棄しなければならないので、基板材料に無駄が生じ
る。したがって、「ロ」の字や「コ」の字状基板を長方
形状の４枚または３枚に分割・切断することにより、基
板材料を効率的に使用することができ、無駄を省くこと
ができるので、製造コストを低減することができる。な
お、このように複数枚に分割した駆動回路基板を電気的
に接続するのに、従来はジョイナ、ＦＰＣ（フレキシブ
ルプリンティドサーキット）、あるいはフラットケーブ
ルを使用し、これらを駆動回路基板上に直接半田付けに
より接続していた。

【０００６】図１６（ａ）は、従来のジョイナの部分平
面図、（ｂ）は（ａ）の矢印Ｓ方向から見た側面図であ
る。ＪＮはジョイナ、ＬＤは例えばスズメッキしたＣｕ
線から成るリード線、ＩＮＳはそれぞれ平行に配置され
た複数本のリード線ＬＤを保持する柔軟な絶縁体であ
る。

【０００７】

【発明が解決しようとする課題】アクティブ・マトリク
ス方式および単純マトリクス方式の液晶表示装置におい
て、アナログ方式の駆動ＩＣチップは消費電力が大き
く、かつ、スピードが遅いため、パーソナルコンピュー
タ、ワークステーション等の画素数の多い液晶表示パネ
ルを駆動することができない。このため、デジタル方式
のドライバが用いられている。アクティブ・マトリクス
方式あるいは単純マトリクス方式のカラー液晶表示装置
の色数は、８色から５１２色程度であり、ドレインドラ
イバ回路基板と、インターフェイス回路基板間の信号本
数は、高々２０本程度である。

【０００８】しかし、近年、カラー液晶表示装置の多色
化の進行に伴って、階調を指定する赤、緑、青の映像信
号線の本数が増加し、さらに、階調電圧の数が増加する
ことにより、当該液晶表示装置が組み込まれるパソコン
等のセット側と液晶表示パネル間のインターフェースの
機能を有する部分が複雑化し、ドレインドライバ回路基
板とインターフェイス回路基板間の電気的接続が難しく
なってきている。すなわち、液晶表示装置の色数は４０
９６色から、２６万色、１千７百万色と多色化が急速に
進み、例えば４０９６色の場合、３（赤、緑、青の３種
類）×４（１６階調）＝１２本、２６万色の場合、３×
６（６４階調）＝１８本、１千７百万色の場合、３×８
（１６階調）＝２４本である。これらのデータ信号以外
に、色数に比例して増加する階調電圧、クロック、電源
電圧を接続するため、さらに数１０本接続する必要があ
る。デジタル方式のドライバでは、例えば１６階調表示
の場合、赤、緑、青の各画素に対してそれぞれ４ビット
（２⁴＝１６）のデータが必要となる。一般的に、５１
２〜４０９６色表示のアクティブ・マトリクス方式の液
晶表示装置の場合、赤、緑、青の各画素に対してそれぞ
れ１２〜１６ビットのデータ本数が用いられている。し
たがって、ドライバのスピードにもよるが、ドレインド
ライバ回路基板とインターフェイス回路基板間のデータ
本数は３０本前後となる。さらに、これらのデータ信号
以外に階調電圧、クロック、電源電圧も接続する必要が
あり、４０本程度になる。４０本をジョイナやＦＰＣに
よって接続しようとすると、幅が４０ｍｍ以上となる。
また、この場合、組立精度上からも非常に困難である。

【０００９】また、現在、ノートブックサイズのパソコ
ンやワープロの市場が急激に拡大しており、これらに液
晶表示装置を実装するために、表示画面の周囲のいわゆ
る額縁部の幅をできるだけ縮小したいという要求が強く
なっている。額縁部の幅を小さくするためには、液晶表
示パネルの外周部の駆動回路基板の幅を小さくしなけれ
ばならない。このように、駆動回路基板の幅をできるだ
け小さくして、接続本数を増やすには、接続の密度を増
やす以外に方法はない。さらに、ノートブックサイズの
パソコン等は、液晶表示装置の厚さも薄いことが要求さ
れる。

【００１０】従来の駆動回路基板に直接半田付けするジ
ョイナは、駆動回路基板の寸法に対して接続できる信号
の本数が少ない。すなわち、図１６に示したように、ジ
ョイナＪＮは幅約０．５ｍｍの複数本のリード線ＬＤを
柔軟な絶縁体ＩＮＳで保持する構成である。すなわち、
リード線ＬＤを回路基板に接続するとき、リード線ＬＤ
が回路基板のパッドの適切な位置に調整できるようにあ
る程度柔軟になっている。また、回路基板とのジョイナ
ＪＮのリード線ＬＤの接続部はむき出しで線形が細く、
変形し易いため、自動的に接続するのが困難である。ま
た、リード線ＬＤを半田付けするとき、半田めっきある
いはディップされた回路基板上のリード線がつぶれ、半
田がはみ出てくる。また、リード線ＬＤ間の精度も低い
（リード間の寸法公差±０．１ｍｍ、両端間の寸法公差
±０．３ｍｍ）。このため、ピッチは高々１ｍｍ程度で
ある。また、表示画面の周囲の額縁部の幅を小さくしよ
うとすると、接続可能な信号の本数が限られる。例えば
２０ｍｍ程度の幅の駆動回路基板間に数１０本の信号線
を接続するのは困難である。

【００１１】また、従来のＦＰＣやフラットケーブルを
駆動回路基板に直接半田付けする接続方法でも、ＦＰＣ
やフラットケーブルは複数本のリード線を絶縁層ではさ
んで支持したものであるが、ＦＰＣやフラットケーブル
におけるリード線のピッチは高々１ｍｍと大きいこと、
ＦＰＣ自体の配線ピッチは０．１〜０．２ｍｍ、もしく
はそれ以上に小さくすることも可能であるが、半田付け
の作業が難しくなること、かつ、リード線が細くなり、
強度が弱くなるため、現状では高密度の実装が不可能で
ある。

【００１２】本発明の目的は、複数枚に分割された駆動
回路基板間を電気的に接続するのにピッチの細かい電気
的接続可能な手段を用い、多色化、多階調化、額縁部の
幅縮小化、装置の薄型化に好適な液晶表示装置を提供す
ることにある。

【００１３】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、液晶表示パネルと、少なくとも２枚に分
割された駆動回路基板とを有し、分割された前記駆動回
路基板の面上に、ＦＰＣが挿入かつ電気的に接続可能に
形成された凹部を有するＦＰＣコネクタを前記凹部が対
向するようにそれぞれ設け、前記ＦＰＣコネクタおよび
前記凹部に挿入されたＦＰＣにより複数枚の前記駆動回
路基板を電気的に接続した液晶表示装置を提供する。前
記駆動回路基板は、通常、前記液晶表示パネルの３方ま
たは４方の外周部に配置されている。ドライバ回路基板
とインターフェイス回路基板とを前記ＦＰＣコネクタお
よび前記ＦＰＣにより電気的に接続してもよいし、ドラ
イバ回路基板どうしを電気的に接続してもよい。ただ
し、ゲート側とドレイン側のドライバ回路基板どうし
は、クロックおよび電源の接続だけなので、従来のジョ
イナやＦＰＣ等によっても対応可能である。

【００１４】

【作用】本発明の液晶表示装置では、ＦＰＣコネクタお
よびＦＰＣのリード線のピッチは小さいので、ジョイナ
等を用いた接続方法に比べて、より小さい接続幅および
接続面積で多数の信号線の接続が可能となる。例えば１
ｍｍピッチの従来のジョイナで接続すると、４０本の信
号線では約４０ｍｍの幅となるが、本発明による例えば
０．５ｍｍピッチのＦＰＣコネクタおよびＦＰＣを用い
れば約２０ｍｍとなり、ジョイナで接続する場合の２倍
の本数が接続可能である。また、接続面積はＦＰＣコネ
クタの実装面積で決まり、ジョイナの例えば１／３とな
る。また、ジョイナのリード線接続部はリード線が露出
しており、変形し易く、自動的に接続するのが困難であ
り、また、リード線の数が増えるほど、組立精度がきび
しくなる。一方、本発明によるＦＰＣコネクタおよびＦ
ＰＣの場合は、ＦＰＣがＦＰＣコネクタに挿入された構
造なので、一般的な自動実装のマウンタを使用すること
ができ、組立の面からも有利である。また、製造工程数
も低減することができる。また、本発明では、ＦＰＣコ
ネクタのリードピン間および該リードピンの両端間の寸
法公差が小さく（例えばリードピン間は±３０μｍ、両
端間は±５０μｍ）、リードピン間の精度が高い。ま
た、ＦＰＣコネクタは例えば半田リフローにより実装す
ることができるので、駆動回路基板に形成したパターン
に正確に接続することができる。また、２個のＦＰＣコ
ネクタ間を電気的に接続するＦＰＣ上に形成されるリー
ド線の寸法精度は例えば±１０μｍ程度が可能である。
すなわち、ＦＰＣコネクタを用いることにより、例えば
２０ｍｍ程度の幅の駆動回路基板間に４０本程度の信号
を接続することが可能となる。さらに、ＦＰＣの下の駆
動回路基板上にコンデンサ、抵抗等のチップ部品等を実
装することも可能であり、面積縮小化に有利である。

【００１５】

【実施例】本発明、本発明の更に他の目的及び本発明の
更に他の特徴は図面を参照した以下の説明から明らかと
なるであろう。

【００１６】《アクティブ・マトリクス液晶表示装置》
以下、アクティブ・マトリクス方式のカラー液晶表示装
置にこの発明を適用した実施例を説明する。なお、以下
説明する図面で、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。

【００１７】《液晶表示モジュールの全体構成》図５
は、液晶表示モジュールＭＤＬの各構成部品を示す分解
斜視図である。

【００１８】ＳＨＤは金属板から成る枠状のシールドケ
ース（メタルフレーム）、ＬＣＷはその表示窓、ＰＮＬ
は液晶表示パネル、ＳＰＢは光拡散板、ＭＦＲは中間フ
レーム、ＢＬはバックライトの光源である冷陰極蛍光
灯、ＢＬＳはバックライト支持体、ＬＣＡは下側ケース
であり、図に示すような上下の配置関係で各部材が積み
重ねられて液晶表示モジュールＭＤＬが組み立てられ
る。

【００１９】液晶表示モジュールＭＤＬは、シールドケ
ースＳＨＤに設けられた爪ＣＬとフックＦＫによって全
体が固定されるようになっている。

【００２０】中間フレームＭＦＲは表示窓ＬＣＷに対応
する開口が設けられるように枠状に形成され、その枠部
分には拡散板ＳＰＢ、バックライト支持体ＢＬＳ並びに
各種回路部品の形状や厚みに応じた凹凸や、放熱用の開
口が設けられている。

【００２１】下側ケースＬＣＡはバックライト光の反射
体も兼ねており、効率のよい反射ができるよう、蛍光管
ＢＬに対応して反射山ＲＭが形成されている。

【００２２】《表示パネルＰＮＬと駆動回路基板ＰＣＢ
１および駆動回路基板ＰＣＢ２》図１は、図９等に示し
た液晶表示パネルＰＮＬに映像信号駆動回路Ｈｅ、Ｈｏ
と垂直走査回路Ｖ、および電源回路・ＣＲＴ→ＴＦＴ変
換回路ＳＵＰを接続した状態を示す上面図である。

【００２３】ＣＨＩは液晶表示パネルＰＮＬを駆動させ
る駆動ＩＣチップ（すなわち、ドライバ。下側の３個は
垂直走査回路側の駆動ＩＣチップ、左右の６個ずつは映
像信号駆動回路側の駆動ＩＣチップ）である。ＴＣＰは
図１４、図１５で後述するように駆動用ＩＣチップＣＨ
Ｉがテープ・オートメイティド・ボンディング（ＴＡ
Ｂ）法により実装されたテープキャリアパッケージ、Ｐ
ＣＢ１はテープキャリアパッケージＴＣＰやコンデンサ
ＣＤＳ等が実装された駆動回路基板（ドライバ回路基
板）で、略長方形状に３つに分割され、液晶表示パネル
ＰＮＬの３方の外周部に「コ」の字状に配置されてい
る。ＦＧＰはフレームグランドパッドであり、シールド
ケースＳＨＤに切り込んで設けられたバネ状の破片ＦＧ
（図５参照）が半田付けされる。ＦＣは下側の駆動回路
基板ＰＣＢ１と左側の駆動回路基板ＰＣＢ１、および下
側の駆動回路基板ＰＣＢ１と右側の駆動回路基板ＰＣＢ
１とを電気的に接続するフラットケーブルである。フラ
ットケーブルＦＣは、複数のリード線（りん青銅の素材
にＳｎ鍍金を施したもの）をストライプ状のポリエチレ
ン層とポリビニルアルコール層とでサンドイッチして支
持したものを使用する。液晶表示パネルＰＮＬの残りの
１方の外周部には、駆動回路基板ＰＣＢ２が配置されて
いる。この駆動回路基板ＰＣＢ２は、インターフェイス
回路基板あるいはコントローラ回路基板と称され、コン
トローラＣＴＲの他、ＩＣ、コンデンサ、抵抗等の電子
部品（図示省略）が搭載されている。この駆動回路基板
ＰＣＢ２には、１つの電圧源から複数の分圧した安定化
された電圧源を得るための電源回路や、ホスト（上位演
算処理装置）からのＣＲＴ（陰極線管）用の情報をＴＦ
Ｔ液晶表示装置用の情報に変換する回路を含む回路ＳＵ
Ｐが搭載されている。

【００２４】ＦＰＣＣはＦＰＣ（フレキシブルプリンテ
ィドサーキット）コネクタ、ＦＰＣはフレキシブルプリ
ンティドサーキット（ＦＰＣ）、ＨＬＷはＦＰＣコネク
タＦＰＣＣに設けられ、フレキシブルプリンティドサー
キットＦＰＣが挿入かつ電気的接続可能に形成された凹
部、ＬＰ（図３）はＦＰＣコネクタＦＰＣＣのリードピ
ン、図４において、ＬＤはフレキシブルプリンティドサ
ーキットＦＰＣのリード線、ＢＦはベースフィルム、Ｃ
Ｆはカバーフィルム、ＲＢは補強板、ＢＤは接着剤層で
ある。

【００２５】上側の駆動回路基板（インターフェイス回
路基板）ＰＣＢ２と左側の駆動回路基板ＰＣＢ１、およ
び上側の駆動回路基板ＰＣＢ２と右側の駆動回路基板Ｐ
ＣＢ１とは、それぞれ２個の表面実装型のＦＰＣコネク
タＦＰＣＣおよび１枚のフレキシブルプリンティドサー
キットＦＰＣにより電気的に接続されている。図２は、
図１のＡ−Ａ′切断線における概略断面図である。図３
（ａ）はＦＰＣコネクタＦＰＣＣの上面図、（ｂ）は正
面図、（ｃ）は、（ａ）のＢ−Ｂ′切断線における断面
図である。図４（ａ）はフレキシブルプリンティドサー
キットＦＰＣの平面図、（ｂ）は（ａ）のＣ−Ｃ′切断
線における断面図、（ｃ）は（ｂ）のＤ部の拡大図であ
る。すなわち、図１、図２に示すように、分割された駆
動回路基板ＰＣＢ１、ＰＣＢ２の面上に、２個のＦＰＣ
コネクタＦＰＣＣを、凹部ＨＬＷが対向するように設
け、各凹部ＨＬＷにはフレキシブルプリンティドサーキ
ットＦＰＣが挿入され、これにより駆動回路基板ＰＣＢ
１、２が電気的に接続される。ＦＰＣコネクタＦＰＣＣ
およびフレキシブルプリンティドサーキットＦＰＣのリ
ード線ＬＤの数は３０本、ピッチは０．５ｍｍである。
なお、駆動回路基板にＦＰＣコネクタを接続するには、
ＦＰＣコネクタＦＰＣＣのリードピンＬＰが接続される
半田付け用パッドを駆動回路基板上に設けておき、半田
リフローにより接続する。接続ピッチの最小は、半田リ
フロー等の製造技術で決まる。これらの接続面積は、Ｆ
ＰＣコネクタＦＰＣＣの実装面積により決まる。図２に
示すように、フレキシブルプリンティドサーキットＦＰ
Ｃの下の駆動回路基板ＰＣＢ１、ＰＣＢ２上にコンデン
サ、抵抗等のチップ部品ＥＰ等を実装することも可能で
あり、従来のジョイナ等を用いて電気的に接続するのに
比べて必要な面積を縮小することができる。また、ＦＰ
ＣコネクタＦＰＣＣの高さも２ｍｍ程度で、液晶表示パ
ネルＰＮＬを構成する透明ガラス基板の厚さや、駆動回
路基板上に実装されるコンデンサ、抵抗等のチップ部品
の厚さとほとんど同じ程度であり、液晶表示装置の薄型
化に対しても有効である。このように、表面実装型狭ピ
ッチのＦＰＣコネクタおよびＦＰＣを用いることによ
り、従来のジョイナ等を用いた接続方法に比べて、より
小さい接続幅および接続面積で多数の信号線の接続が可
能となる。例えば１ｍｍピッチの従来のジョイナで接続
すると、４０本の信号線では約４０ｍｍの幅となるが、
本発明による０．５ｍｍピッチのＦＰＣコネクタおよび
ＦＰＣを用いれば約２０ｍｍとなり、ジョイナで接続す
る場合の２倍の本数が接続可能である。リード線ＬＤの
数が増える程、ＦＰＣコネクタの方が有利となる。ま
た、接続面積はジョイナの１／３となる。また、前述の
ようにジョイナのリード線接続部はリード線が露出して
おり（図１６参照）、変形し易く、自動的に接続するの
が困難であり、また、リード線の数が増えるほど、組立
精度がきびしくなる。一方、本発明によるＦＰＣコネク
タおよびＦＰＣの場合は、一般的な自動実装のマウンタ
を使用することができ、組立の面からも有利である。ま
た、製造工程数も低減することができる。本発明では、
ＦＰＣコネクタのリードピンＬＰ間および該リードピン
ＬＰの両端間の寸法公差が小さく（リードピン間は±３
０μｍ、両端間は±５０μｍ）、リードピン間の精度が
高い。また、ＦＰＣコネクタは半田リフローにより実装
することができるので、駆動回路基板に形成したパター
ンに正確に接続することができる。また、２個のＦＰＣ
コネクタ間を電気的に接続するＦＰＣ上に形成されるリ
ード線の寸法精度は±１０μｍ程度が可能である。すな
わち、ＦＰＣコネクタを用いることにより、２０ｍｍ程
度の幅の駆動回路基板間に４０本程度の信号を接続する
ことが可能となる。

【００２６】《マトリクス部の概要》図６はこの発明が
適用されるアクティブ・マトリクス方式カラー液晶表示
装置の一画素とその周辺を示す平面図、図７は図６の７
−７切断線における断面であるマトリクスの画素部を中
央に、両側にパネル角付近と映像信号端子部付近を示す
断面図である。図８は図６の８−８切断線における断面
図である。

【００２７】図６に示すように、各画素は隣接する２本
の走査信号線（ゲート信号線または水平信号線）ＧＬ
と、隣接する２本の映像信号線（ドレイン信号線または
垂直信号線）ＤＬとの交差領域内（４本の信号線で囲ま
れた領域内）に配置されている。各画素は薄膜トランジ
スタＴＦＴ、透明画素電極ＩＴＯ１および保持容量素子
Ｃaddを含む。走査信号線ＧＬは図では左右方向に延在
し、上下方向に複数本配置されている。映像信号線ＤＬ
は上下方向に延在し、左右方向に複数本配置されてい
る。

【００２８】図７に示すように、液晶層ＬＣを基準にし
て下部透明ガラス基板ＳＵＢ１側には薄膜トランジスタ
ＴＦＴおよび透明画素電極ＩＴＯ１が形成され、上部透
明ガラス基板ＳＵＢ２側にはカラーフィルタＦＩＬ、遮
光用ブラックマトリクスパターンＢＭが形成されてい
る。透明ガラス基板ＳＵＢ１、ＳＵＢ２の両面にはディ
ップ処理等によって形成された酸化シリコン膜ＳＩＯが
設けられている。

【００２９】上部透明ガラス基板ＳＵＢ２の内側（液晶
ＬＣ側）の表面には、遮光膜ＢＭ、カラーフィルタＦＩ
Ｌ、保護膜ＰＳＶ２、共通透明画素電極ＩＴＯ２（ＣＯ
Ｍ）および上部配向膜ＯＲＩ２が順次積層して設けられ
ている。

【００３０】《マトリクス周辺の概要》図９は上下のガ
ラス基板ＳＵＢ１，ＳＵＢ２を含む表示パネルＰＮＬの
マトリクス（ＡＲ）周辺の要部平面を、図１０は図９の
パネル左上角部に対応するシール部ＳＬ付近の拡大平面
を示す図である。また、図７はマトリクスの画素部の断
面を中央にして、左側に図１０の８ａ−８ａ切断線にお
ける断面を、右側に映像信号駆動回路が接続されるべき
外部接続端子ＤＴＭ付近の断面を示す図である。

【００３１】このパネルの製造では、小さいサイズであ
ればスループット向上のため１枚のガラス基板で複数個
分のデバイスを同時に加工してから分割し、大きいサイ
ズであれば製造設備の共用のためどの品種でも標準化さ
れた大きさのガラス基板を加工してから各品種に合った
サイズに小さくし、いずれの場合も一通りの工程を経て
からガラスを切断する。図９、図１０は後者の例を示す
もので、図９は上下基板ＳＵＢ１，ＳＵＢ２の切断後
を、図１０は切断前を表しており、ＬＮは両基板の切断
前の縁を、ＣＴ１とＣＴ２はそれぞれ基板ＳＵＢ１，Ｓ
ＵＢ２の切断すべき位置を示す。いずれの場合も、完成
状態では外部接続端子群Ｔｇ，Ｔｄ（添字略）が存在す
る（図で上下辺と左辺の）部分はそれらを露出するよう
に上側基板ＳＵＢ２の大きさが下側基板ＳＵＢ１よりも
内側に制限されている。端子群Ｔｇ，Ｔｄはそれぞれ後
述する走査回路接続用端子ＧＴＭ、映像信号回路接続用
端子ＤＴＭとそれらの引出配線部を集積回路チップＣＨ
Ｉが搭載されたテープキャリアパッケージＴＣＰ（図１
４、図１５）の単位に複数本まとめて名付けたものであ
る。各群のマトリクス部から外部接続端子部に至るまで
の引出配線は、両端に近づくにつれ傾斜している。これ
は、パッケージＴＣＰの配列ピッチ及び各パッケージＴ
ＣＰにおける接続端子ピッチに表示パネルＰＮＬの端子
ＤＴＭ，ＧＴＭを合わせるためである。

【００３２】透明ガラス基板ＳＵＢ１、ＳＵＢ２の間に
はその縁に沿って、液晶封入口ＩＮＪを除き、液晶ＬＣ
を封止するようにシールパターンＳＬが形成される。シ
ール材は例えばエポキシ樹脂から成る。上部透明ガラス
基板ＳＵＢ２側の共通透明画素電極ＩＴＯ２は、少なく
とも一箇所において、本実施例ではパネルの４角で銀ペ
ースト材ＡＧＰによって下部透明ガラス基板ＳＵＢ１側
に形成されたその引出配線ＩＮＴに接続されている。こ
の引出配線ＩＮＴは後述するゲート端子ＧＴＭ、ドレイ
ン端子ＤＴＭと同一製造工程で形成される。

【００３３】配向膜ＯＲＩ１、ＯＲＩ２、透明画素電極
ＩＴＯ１、共通透明画素電極ＩＴＯ２、それぞれの層
は、シールパターンＳＬの内側に形成される。偏光板Ｐ
ＯＬ１、ＰＯＬ２はそれぞれ下部透明ガラス基板ＳＵＢ
１、上部透明ガラス基板ＳＵＢ２の外側の表面に形成さ
れている。液晶ＬＣは液晶分子の向きを設定する下部配
向膜ＯＲＩ１と上部配向膜ＯＲＩ２との間でシールパタ
ーンＳＬで仕切られた領域に封入されている。下部配向
膜ＯＲＩ１は下部透明ガラス基板ＳＵＢ１側の保護膜Ｐ
ＳＶ１の上部に形成される。

【００３４】この液晶表示装置は、下部透明ガラス基板
ＳＵＢ１側、上部透明ガラス基板ＳＵＢ２側で別個に種
々の層を積み重ね、シールパターンＳＬを基板ＳＵＢ２
側に形成し、下部透明ガラス基板ＳＵＢ１と上部透明ガ
ラス基板ＳＵＢ２とを重ね合わせ、シール材ＳＬの開口
部ＩＮＪから液晶ＬＣを注入し、注入口ＩＮＪをエポキ
シ樹脂などで封止し、上下基板を切断することによって
組み立てられる。

【００３５】《薄膜トランジスタＴＦＴ》次に、図６に
戻り、ＴＦＴ基板ＳＵＢ１側の構成を詳しく説明する。

【００３６】薄膜トランジスタＴＦＴは、ゲート電極Ｇ
Ｔに正のバイアスを印加すると、ソース−ドレイン間の
チャネル抵抗が小さくなり、バイアスを零にすると、チ
ャネル抵抗は大きくなるように動作する。

【００３７】各画素には複数（２つ）の薄膜トランジス
タＴＦＴ１、ＴＦＴ２が冗長して設けられる。薄膜トラ
ンジスタＴＦＴ１、ＴＦＴ２のそれぞれは、実質的に同
一サイズ（チャネル長、チャネル幅が同じ）で構成さ
れ、ゲート電極ＧＴ、ゲート絶縁膜ＧＩ、ｉ型（真性、
intrinsic、導電型決定不純物がドープされていない）
非晶質シリコン（Ｓｉ）からなるｉ型半導体層ＡＳ、一
対のソース電極ＳＤ１、ドレイン電極ＳＤ２を有す。な
お、ソース、ドレインは本来その間のバイアス極性によ
って決まるもので、この液晶表示装置の回路ではその極
性は動作中反転するので、ソース、ドレインは動作中入
れ替わると理解されたい。しかし、以下の説明では、便
宜上一方をソース、他方をドレインと固定して表現す
る。

【００３８】《ゲート電極ＧＴ》ゲート電極ＧＴは走査
信号線ＧＬから垂直方向に突出する形状で構成されてい
る（Ｔ字形状に分岐されている）。ゲート電極ＧＴは薄
膜トランジスタＴＦＴ１、ＴＦＴ２のそれぞれの能動領
域を越えるよう突出している。薄膜トランジスタＴＦＴ
１、ＴＦＴ２のそれぞれのゲート電極ＧＴは、一体に
（共通のゲート電極として）構成されており、走査信号
線ＧＬに連続して形成されている。本例では、ゲート電
極ＧＴは、単層の第２導電膜ｇ２で形成されている。第
２導電膜ｇ２としては例えばスパッタで形成されたアル
ミニウム（Ａｌ）膜が用いられ、その上にはＡｌの陽極
酸化膜ＡＯＦが設けられている。

【００３９】このゲート電極ＧＴはｉ型半導体層ＡＳを
完全に覆うよう（下方からみて）それより大き目に形成
され、ｉ型半導体層ＡＳに外光やバックライト光が当た
らないよう工夫されている。

【００４０】《走査信号線ＧＬ》走査信号線ＧＬは第２
導電膜ｇ２で構成されている。この走査信号線ＧＬの第
２導電膜ｇ２はゲート電極ＧＴの第２導電膜ｇ２と同一
製造工程で形成され、かつ一体に構成されている。ま
た、走査信号線ＧＬ上にもＡｌの陽極酸化膜ＡＯＦが設
けられている。

【００４１】《絶縁膜ＧＩ》絶縁膜ＧＩは、薄膜トラン
ジスタＴＦＴ１、ＴＦＴ２において、ゲート電極ＧＴと
共に半導体層ＡＳに電界を与えるためのゲート絶縁膜と
して使用される。絶縁膜ＧＩはゲート電極ＧＴおよび走
査信号線ＧＬの上層に形成されている。絶縁膜ＧＩとし
ては例えばプラズマＣＶＤで形成された窒化シリコン膜
が選ばれ、１２００〜２７００Åの厚さに（本実施例で
は、２０００Å程度）形成される。ゲート絶縁膜ＧＩは
図１０に示すように、マトリクス部ＡＲの全体を囲むよ
うに形成され、周辺部は外部接続端子ＤＴＭ，ＧＴＭを
露出するよう除去されている。絶縁膜ＧＩは走査信号線
ＧＬと映像信号線ＤＬの電気的絶縁にも寄与している。

【００４２】《ｉ型半導体層ＡＳ》ｉ型半導体層ＡＳ
は、本例では薄膜トランジスタＴＦＴ１、ＴＦＴ２のそ
れぞれに独立した島となるよう形成され、非晶質シリコ
ンで、２００〜２２００Åの厚さに（本実施例では、２
０００Å程度の膜厚）で形成される。層ｄ０はオーミッ
クコンタクト用のリン（Ｐ）をドープしたＮ(＋)型非晶
質シリコン半導体層であり、下側にｉ型半導体層ＡＳが
存在し、上側に導電層ｄ２（ｄ３）が存在するところの
みに残されている。

【００４３】ｉ型半導体層ＡＳは走査信号線ＧＬと映像
信号線ＤＬとの交差部（クロスオーバ部）の両者間にも
設けられている。この交差部のｉ型半導体層ＡＳは交差
部における走査信号線ＧＬと映像信号線ＤＬとの短絡を
低減する。

【００４４】《透明画素電極ＩＴＯ１》透明画素電極Ｉ
ＴＯ１は液晶表示部の画素電極の一方を構成する。

【００４５】透明画素電極ＩＴＯ１は薄膜トランジスタ
ＴＦＴ１のソース電極ＳＤ１および薄膜トランジスタＴ
ＦＴ２のソース電極ＳＤ１の両方に接続されている。こ
のため、薄膜トランジスタＴＦＴ１、ＴＦＴ２のうちの
１つに欠陥が発生しても、その欠陥が副作用をもたらす
場合はレーザ光等によって適切な箇所を切断し、そうで
ない場合は他方の薄膜トランジスタが正常に動作してい
るので放置すれば良い。透明画素電極ＩＴＯ１は第１導
電膜ｄ１によって構成されており、この第１導電膜ｄ１
はスパッタリングで形成された透明導電膜（Indium-Tin
-Oxide ＩＴＯ：ネサ膜）からなり、１０００〜２００
０Åの厚さに（本実施例では、１４００Å程度の膜厚）
形成される。

【００４６】《ソース電極ＳＤ１、ドレイン電極ＳＤ
２》ソース電極ＳＤ１、ドレイン電極ＳＤ２のそれぞれ
は、Ｎ(＋)型半導体層ｄ０に接触する第２導電膜ｄ２と
その上に形成された第３導電膜ｄ３とから構成されてい
る。

【００４７】第２導電膜ｄ２はスパッタで形成したクロ
ム（Ｃｒ）膜を用い、５００〜１０００Åの厚さに（本
実施例では、６００Å程度）で形成される。Ｃｒ膜は膜
厚を厚く形成するとストレスが大きくなるので、２００
０Å程度の膜厚を越えない範囲で形成する。Ｃｒ膜はＮ
(＋)型半導体層ｄ０との接着性を良好にし、第３導電膜
ｄ３のＡｌがＮ(＋)型半導体層ｄ０に拡散することを防
止する（いわゆるバリア層の）目的で使用される。第２
導電膜ｄ２として、Ｃｒ膜の他に高融点金属（Ｍｏ、Ｔ
ｉ、Ｔａ、Ｗ）膜、高融点金属シリサイド（ＭｏＳ
ｉ₂、ＴｉＳｉ₂、ＴａＳｉ₂、ＷＳｉ₂）膜を用いてもよ
い。

【００４８】第３導電膜ｄ３はＡｌのスパッタリングで
３０００〜５０００Åの厚さに（本実施例では、４００
０Å程度）形成される。Ａｌ膜はＣｒ膜に比べてストレ
スが小さく、厚い膜厚に形成することが可能で、ソース
電極ＳＤ１、ドレイン電極ＳＤ２および映像信号線ＤＬ
の抵抗値を低減したり、ゲート電極ＧＴやｉ型半導体層
ＡＳに起因する段差乗り越えを確実にする（ステップカ
バーレッジを良くする）働きがある。

【００４９】第２導電膜ｄ２、第３導電膜ｄ３を同じマ
スクパターンでパターニングした後、同じマスクを用い
て、あるいは第２導電膜ｄ２、第３導電膜ｄ３をマスク
として、Ｎ(＋)型半導体層ｄ０が除去される。つまり、
ｉ型半導体層ＡＳ上に残っていたＮ(＋)型半導体層ｄ０
は第２導電膜ｄ２、第３導電膜ｄ３以外の部分がセルフ
アラインで除去される。このとき、Ｎ(＋)型半導体層ｄ
０はその厚さ分は全て除去されるようエッチングされる
ので、ｉ型半導体層ＡＳも若干その表面部分がエッチン
グされるが、その程度はエッチング時間で制御すればよ
い。

【００５０】《映像信号線ＤＬ》映像信号線ＤＬはソー
ス電極ＳＤ１、ドレイン電極ＳＤ２と同層の第２導電膜
ｄ２、第３導電膜ｄ３で構成されている。

【００５１】《保護膜ＰＳＶ１》薄膜トランジスタＴＦ
Ｔおよび透明画素電極ＩＴＯ１上には保護膜ＰＳＶ１が
設けられている。保護膜ＰＳＶ１は主に薄膜トランジス
タＴＦＴを湿気等から保護するために形成されており、
透明性が高くしかも耐湿性の良いものを使用する。保護
膜ＰＳＶ１はたとえばプラズマＣＶＤ装置で形成した酸
化シリコン膜や窒化シリコン膜で形成されており、１μ
ｍ程度の膜厚で形成する。

【００５２】保護膜ＰＳＶ１は図１０に示すように、マ
トリクス部ＡＲの全体を囲むように形成され、周辺部は
外部接続端子ＤＴＭ，ＧＴＭを露出するよう除去され、
また上基板側ＳＵＢ２の共通電極ＣＯＭを下側基板ＳＵ
Ｂ１の外部接続端子接続用引出配線ＩＮＴに銀ペースト
ＡＧＰで接続する部分も除去されている。保護膜ＰＳＶ
１とゲート絶縁膜ＧＩの厚さ関係に関しては、前者は保
護効果を考え厚くされ、後者はトランジスタの相互コン
ダクタンスｇｍを薄くされる。従って図１０に示すよう
に、保護効果の高い保護膜ＰＳＶ１は周辺部もできるだ
け広い範囲に亘って保護するようゲート絶縁膜ＧＩより
も大きく形成されている。

【００５３】《遮光膜ＢＭ》上部透明ガラス基板ＳＵＢ
２側には、外部光又はバックライト光がｉ型半導体層Ａ
Ｓに入射しないよう遮光膜ＢＭが設けられている。図６
に示す遮光膜ＢＭの閉じた多角形の輪郭線は、その内側
が遮光膜ＢＭが形成されない開口を示している。遮光膜
ＢＭは光に対する遮蔽性が高いたとえばアルミニウム膜
やクロム膜等で形成されており、本実施例ではクロム膜
がスパッタリングで１３００Å程度の厚さに形成され
る。

【００５４】従って、薄膜トランジスタＴＦＴ１、ＴＦ
Ｔ２のｉ型半導体層ＡＳは上下にある遮光膜ＢＭおよび
大き目のゲート電極ＧＴによってサンドイッチにされ、
外部の自然光やバックライト光が当たらなくなる。遮光
膜ＢＭは各画素の周囲に格子状に形成され（いわゆるブ
ラックマトリクス）、この格子で１画素の有効表示領域
が仕切られている。従って、各画素の輪郭が遮光膜ＢＭ
によってはっきりとし、コントラストが向上する。つま
り、遮光膜ＢＭはｉ型半導体層ＡＳに対する遮光とブラ
ックマトリクスとの２つの機能をもつ。

【００５５】透明画素電極ＩＴＯ１のラビング方向の根
本側のエッジ部分（図６右下部分）も遮光膜ＢＭによっ
て遮光されているので、上記部分にドメインが発生した
としても、ドメインが見えないので、表示特性が劣化す
ることはない。

【００５６】遮光膜ＢＭは周辺部にも額縁状に形成さ
れ、そのパターンはドット状に複数の開口を設けた図６
に示すマトリクス部のパターンと連続して形成されてい
る。周辺部の遮光膜ＢＭは図１０に示すように、シール
部ＳＬの外側に延長され、パソコン等の実装機に起因す
る反射光等の漏れ光がマトリクス部に入り込むのを防い
でいる。他方、この遮光膜ＢＭは基板ＳＵＢ２の縁より
も約０．３〜１．０ｍｍ程内側に留められ、基板ＳＵＢ
２の切断領域を避けて形成されている。

【００５７】《カラーフィルタＦＩＬ》カラーフィルタ
ＦＩＬは画素に対向する位置に赤、緑、青の繰り返しで
ストライプ状に形成される。カラーフィルタＦＩＬは透
明画素電極ＩＴＯ１の全てを覆うように大き目に形成さ
れ、遮光膜ＢＭはカラーフィルタＦＩＬおよび透明画素
電極ＩＴＯ１のエッジ部分と重なるよう透明画素電極Ｉ
ＴＯ１の周縁部より内側に形成されている。

【００５８】カラーフィルタＦＩＬは次のように形成す
ることができる。まず、上部透明ガラス基板ＳＵＢ２の
表面にアクリル系樹脂等の染色基材を形成し、フォトリ
ソグラフィ技術で赤色フィルタ形成領域以外の染色基材
を除去する。この後、染色基材を赤色染料で染め、固着
処理を施し、赤色フィルタＲを形成する。つぎに、同様
な工程を施すことによって、緑色フィルタＧ、青色フィ
ルタＢを順次形成する。

【００５９】《保護膜ＰＳＶ２》保護膜ＰＳＶ２はカラ
ーフィルタＦＩＬの染料が液晶ＬＣに漏れることを防止
するために設けられている。保護膜ＰＳＶ２はたとえば
アクリル樹脂、エポキシ樹脂等の透明樹脂材料で形成さ
れている。

【００６０】《共通透明画素電極ＩＴＯ２》共通透明画
素電極ＩＴＯ２は、下部透明ガラス基板ＳＵＢ１側に画
素ごとに設けられた透明画素電極ＩＴＯ１に対向し、液
晶ＬＣの光学的な状態は各画素電極ＩＴＯ１と共通透明
画素電極ＩＴＯ２との間の電位差（電界）に応答して変
化する。この共通透明画素電極ＩＴＯ２にはコモン電圧
Ｖcomが印加されるように構成されている。本実施例で
は、コモン電圧Ｖcomは映像信号線ＤＬに印加される最
小レベルの駆動電圧Ｖｄminと最大レベルの駆動電圧Ｖ
ｄmaxとの中間直流電位に設定されるが、映像信号駆動
回路で使用される集積回路の電源電圧を約半分に低減し
たい場合は、交流電圧を印加すれば良い。なお、共通透
明画素電極ＩＴＯ２の平面形状は図１０を参照された
い。

【００６１】《保持容量素子Ｃaddの構造》透明画素電
極ＩＴＯ１は、薄膜トランジスタＴＦＴと接続される端
部と反対側の端部において、隣りの走査信号線ＧＬと重
なるように形成されている。この重ね合わせは、図８か
らも明らかなように、透明画素電極ＩＴＯ１を一方の電
極ＰＬ２とし、隣りの走査信号線ＧＬを他方の電極ＰＬ
１とする保持容量素子（静電容量素子）Ｃaddを構成す
る。この保持容量素子Ｃaddの誘電体膜は、薄膜トラン
ジスタＴＦＴのゲート絶縁膜として使用される絶縁膜Ｇ
Ｉおよび陽極酸化膜ＡＯＦで構成されている。

【００６２】保持容量素子Ｃaddは走査信号線ＧＬの第
２導電膜ｇ２の幅を広げた部分に形成されている。な
お、映像信号線ＤＬと交差する部分の第２導電膜ｇ２は
映像信号線ＤＬとの短絡の確率を小さくするため細くさ
れている。

【００６３】保持容量素子Ｃaddの電極ＰＬ１の段差部
において透明画素電極ＩＴＯ１が断線しても、その段差
をまたがるように形成された第２導電膜ｄ２および第３
導電膜ｄ３で構成された島領域によってその不良は補償
される。

【００６４】《ゲート端子部》図１１は表示マトリクス
の走査信号線ＧＬからその外部接続端子ＧＴＭまでの接
続構造を示す図であり、（Ａ）は平面であり（Ｂ）は
（Ａ）のＢ−Ｂ切断線における断面を示している。な
お、同図は図１０下方付近に対応し、斜め配線の部分は
便宜状一直線状で表した。

【００６５】ＡＯは写真処理用のマスクパターン、言い
換えれば選択的陽極酸化のホトレジストパターンであ
る。従って、このホトレジストは陽極酸化後除去され、
図に示すパターンＡＯは完成品としては残らないが、ゲ
ート配線ＧＬには断面図に示すように酸化膜ＡＯＦが選
択的に形成されるのでその軌跡が残る。平面図におい
て、ホトレジストの境界線ＡＯを基準にして左側はレジ
ストで覆い陽極酸化をしない領域、右側はレジストから
露出され陽極酸化される領域である。陽極酸化されたＡ
Ｌ層ｇ２は表面にその酸化物Ａｌ₂Ｏ₃膜ＡＯＦが形成さ
れ下方の導電部は体積が減少する。勿論、陽極酸化はそ
の導電部が残るように適切な時間、電圧などを設定して
行われる。マスクパターンＡＯは走査線ＧＬに単一の直
線では交差せず、クランク状に折れ曲がって交差させて
いる。

【００６６】図中ＡＬ層ｇ２は、判り易くするためハッ
チを施してあるが、陽極化成されない領域は櫛状にパタ
ーニングされている。これは、Ａｌ層の幅が広いと表面
にホイスカが発生するので、１本１本の幅は狭くし、そ
れらを複数本並列に束ねた構成とすることにより、ホイ
スカの発生を防ぎつつ、断線の確率や導電率の犠牲を最
低限に押さえる狙いである。従って、本例では櫛の根本
に相当する部分もマスクＡＯに沿ってずらしている。

【００６７】ゲート端子ＧＴＭは酸化珪素ＳＩＯ層と接
着性が良くＡｌ等よりも耐電触性の高いＣｒ層ｇ１と、
更にその表面を保護し画素電極ＩＴＯ１と同レベル（同
層、同時形成）の透明導電層ｄ１とで構成されている。
なお、ゲート絶縁膜ＧＩ上及びその側面部に形成された
導電層ｄ２及びｄ３は、導電層ｄ３やｄ２のエッチング
時ピンホール等が原因で導電層ｇ２やｇ１が一緒にエッ
チングされないようその領域をホトレジストで覆ってい
た結果として残っているものである。又、ゲート絶縁膜
ＧＩを乗り越えて右方向に延長されたＩＴＯ層ｄ１は同
様な対策を更に万全とさせたものである。

【００６８】平面図において、ゲート絶縁膜ＧＩはその
境界線よりも右側に、保護膜ＰＳＶ１もその境界線より
も右側に形成されており、左端に位置する端子部ＧＴＭ
はそれらから露出し外部回路との電気的接触ができるよ
うになっている。図では、ゲート線ＧＬとゲート端子の
一つの対のみが示されているが、実際はこのような対が
図１０に示すように上下に複数本並べられ端子群Ｔｇ
（図１０）が構成され、ゲート端子の左端は、製造過程
では、基板の切断領域ＣＴ１を越えて延長され配線ＳＨ
ｇによって短絡される。製造過程におけるこのような短
絡線ＳＨｇは陽極化成時の給電と、配向膜ＯＲＩ１のラ
ビング時等の静電破壊防止に役立つ。

【００６９】《ドレイン端子ＤＴＭ》図１２は映像信号
線ＤＬからその外部接続端子ＤＴＭまでの接続を示す図
であり、（Ａ）はその平面を示し、（Ｂ）は（Ａ）のＢ
−Ｂ切断線における断面を示す。なお、同図は図１０右
上付近に対応し、図面の向きは便宜上変えてあるが右端
方向が基板ＳＵＢ１の上端部（又は下端部）に該当す
る。

【００７０】ＴＳＴｄは検査端子でありここには外部回
路は接続されないが、プローブ針等を接触できるよう配
線部より幅が広げられている。同様に、ドレイン端子Ｄ
ＴＭも外部回路との接続ができるよう配線部より幅が広
げられている。検査端子ＴＳＴｄと外部接続ドレイン端
子ＤＴＭは上下方向に千鳥状に複数交互に配列され、検
査端子ＴＳＴｄは図に示すとおり基板ＳＵＢ１の端部に
到達することなく終端しているが、ドレイン端子ＤＴＭ
は、図１０に示すように端子群Ｔｄ（添字省略）を構成
し基板ＳＵＢ１の切断線ＣＴ１を越えて更に延長され、
製造過程中は静電破壊防止のためその全てが互いに配線
ＳＨｄによって短絡される。検査端子ＴＳＴｄが存在す
る映像信号線ＤＬのマトリクスを挟んで反対側にはドレ
イン接続端子が接続され、逆にドレイン接続端子ＤＴＭ
が存在する映像信号線ＤＬのマトリクスを挟んで反対側
には検査端子が接続される。

【００７１】ドレイン接続端子ＤＴＭは前述したゲート
端子ＧＴＭと同様な理由でＣｒ層ｇ１及びＩＴＯ層ｄ１
の２層で形成されており、ゲート絶縁膜ＧＩを除去した
部分で映像信号線ＤＬと接続されている。ゲート絶縁膜
ＧＩの端部上に形成された半導体層ＡＳはゲート絶縁膜
ＧＩの縁をテーパ状にエッチングするためのものであ
る。端子ＤＴＭ上では外部回路との接続を行うため保護
膜ＰＳＶ１は勿論のこと取り除かれている。ＡＯは前述
した陽極酸化マスクでありその境界線はマトリクス全体
をを大きく囲むように形成され、図ではその境界線から
左側がマスクで覆われるが、この図で覆われない部分に
は層ｇ２が存在しないのでこのパターンは直接は関係し
ない。

【００７２】マトリクス部からドレイン端子部ＤＴＭま
での引出配線は図７の（Ｃ）部にも示されるように、ド
レイン端子部ＤＴＭと同じレベルの層ｄ１，ｇ１のすぐ
上に映像信号線ＤＬと同じレベルの層ｄ２，ｄ３がシー
ルパターンＳＬの途中まで積層された構造になっている
が、これは断線の確率を最小限に押さえ、電触し易いＡ
ｌ層ｄ３を保護膜ＰＳＶ１やシールパターンＳＬででき
るだけ保護する狙いである。

【００７３】《表示装置全体等価回路》表示マトリクス
部の等価回路とその周辺回路の結線図を図１３に示す。
同図は回路図ではあるが、実際の幾何学的配置に対応し
て描かれている。ＡＲは複数の画素を二次元状に配列し
たマトリクス・アレイである。

【００７４】図中、Ｘは映像信号線ＤＬを意味し、添字
Ｇ、ＢおよびＲがそれぞれ緑、青および赤画素に対応し
て付加されている。Ｙは走査信号線ＧＬを意味し、添字
１，２，３，…，endは走査タイミングの順序に従って
付加されている。

【００７５】映像信号線Ｘ（添字省略）は交互に上側
（または奇数）映像信号駆動回路Ｈｅ、下側（または偶
数）映像信号駆動回路Ｈｏに接続されている。

【００７６】走査信号線Ｙ（添字省略）は垂直走査回路
Ｖに接続されている。

【００７７】ＳＵＰは１つの電圧源から複数の分圧した
安定化された電圧源を得るための電源回路やホスト（上
位演算処理装置）からのＣＲＴ（陰極線管）用の情報を
ＴＦＴ液晶表示装置用の情報に交換する回路を含む回路
である。

【００７８】《保持容量素子Ｃaddの働き》保持容量素
子Ｃaddは、薄膜トランジスタＴＦＴがスイッチングす
るとき、中点電位（画素電極電位）Ｖlcに対するゲート
電位変化ΔＶgの影響を低減するように働く。この様子
を式で表すと、次のようになる。

【００７９】 ΔＶlc＝{Ｃgs/(Ｃgs+Ｃadd+Ｃpix)}×ΔＶg ここで、Ｃgsは薄膜トランジスタＴＦＴのゲート電極Ｇ
Ｔとソース電極ＳＤ１との間に形成される寄生容量、Ｃ
pixは透明画素電極ＩＴＯ１（ＰＩＸ）と共通透明画素
電極ＩＴＯ２（ＣＯＭ）との間に形成される容量、ΔＶ
lcはΔＶgによる画素電極電位の変化分を表わす。この
変化分ΔＶlcは液晶ＬＣに加わる直流成分の原因となる
が、保持容量Ｃaddを大きくすればする程、その値を小
さくすることができる。また、保持容量素子Ｃaddは放
電時間を長くする作用もあり、薄膜トランジスタＴＦＴ
がオフした後の映像情報を長く蓄積する。液晶ＬＣに印
加される直流成分の低減は、液晶ＬＣの寿命を向上し、
液晶表示画面の切り替え時に前の画像が残るいわゆる焼
き付きを低減することができる。

【００８０】前述したように、ゲート電極ＧＴはｉ型半
導体層ＡＳを完全に覆うよう大きくされている分、ソー
ス電極ＳＤ１、ドレイン電極ＳＤ２とのオーバラップ面
積が増え、従って寄生容量Ｃgsが大きくなり、中点電位
Ｖlcはゲート（走査）信号Ｖgの影響を受け易くなると
いう逆効果が生じる。しかし、保持容量素子Ｃaddを設
けることによりこのデメリットも解消することができ
る。

【００８１】保持容量素子Ｃaddの保持容量は、画素の
書込特性から、液晶容量Ｃpixに対して４〜８倍（４・Ｃ
pix＜Ｃadd＜８・Ｃpix）、寄生容量Ｃgsに対して８〜３
２倍（８・Ｃgs＜Ｃadd＜３２・Ｃgs）程度の値に設定す
る。

【００８２】保持容量電極線としてのみ使用される初段
の走査信号線ＧＬ（Ｙ₀）は共通透明画素電極ＩＴＯ２
（Ｖcom）と同じ電位にする。図１０の例では、初段の
走査信号線は端子ＧＴ０、引出線ＩＮＴ、端子ＤＴ０及
び外部配線を通じて共通電極ＣＯＭに短絡される。或い
は、初段の保持容量電極線Ｙ₀は最終段の走査信号線Ｙe
ndに接続、Ｖcom以外の直流電位点（交流接地点）に接
続するかまたは垂直走査回路Ｖから１つ余分に走査パル
スＹ₀を受けるように接続してもよい。

【００８３】《ＴＣＰの接続構造》図１４は走査信号駆
動回路Ｖや映像信号駆動回路Ｈｅ，Ｈｏを構成する、集
積回路チップＣＨＩがフレキシブル配線基板に搭載され
たテープキャリアパッケージＴＣＰの断面構造を示す図
であり、図１５はそれを液晶表示パネルの、本例では映
像信号回路用端子ＤＴＭに接続した状態を示す要部断面
図である。

【００８４】同図において、ＴＴＢは集積回路ＣＨＩの
入力端子・配線部であり、ＴＴＭは集積回路ＣＨＩの出
力端子・配線部であり、例えばＣｕから成り、それぞれ
の内側の先端部（通称インナーリード）には集積回路Ｃ
ＨＩのボンディングパッドＰＡＤがいわゆるフェースダ
ウンボンディング法により接続される。端子ＴＴＢ，Ｔ
ＴＭの外側の先端部（通称アウターリード）はそれぞれ
半導体集積回路チップＣＨＩの入力及び出力に対応し、
半田付け等によりＣＲＴ／ＴＦＴ変換回路・電源回路Ｓ
ＵＰに、異方性導電膜ＡＣＦによって液晶表示パネルＰ
ＮＬに接続される。パッケージＴＣＰは、その先端部が
パネルＰＮＬ側の接続端子ＤＴＭを露出した保護膜ＰＳ
Ｖ１を覆うようにパネルに接続されており、従って、外
部接続端子ＤＴＭ（ＧＴＭ）は保護膜ＰＳＶ１かパッケ
ージＴＣＰの少なくとも一方で覆われるので電触に対し
て強くなる。

【００８５】ＢＦ１はポリイミド等からなるベースフィ
ルムであり、ＳＲＳは半田付けの際半田が余計なところ
へつかないようにマスクするためのソルダレジスト膜で
ある。シールパターンＳＬの外側の上下ガラス基板の隙
間は洗浄後エポキシ樹脂ＥＰＸ等により保護され、パッ
ケージＴＣＰと上側基板ＳＵＢ２の間には更にシリコー
ン樹脂ＳＩＬが充填され保護が多重化されている。

【００８６】以上、本発明を上記実施例に基づいて具体
的に説明したが、本発明は上記実施例に限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
可能であることは勿論である。例えば、上記実施例で
は、図１に示したように、ＦＰＣコネクタＦＰＣＣおよ
びフレキシブルプリンティドサーキットＦＰＣを用い
て、駆動回路基板（インターフェイス回路基板）ＰＣＢ
２と２枚のドレインドライバ側の駆動回路基板ＰＣＢ１
とを電気的に接続し、２枚のドレインドライバ側の駆動
回路基板ＰＣＢ１とゲートドライバ側の駆動回路基板Ｐ
ＣＢ１とを電気的に接続するのにフラットケーブルＦＣ
を用いたが、フラットケーブルＦＣの代わりにＦＰＣコ
ネクタおよびＦＰＣを用いてもよい。

【００８７】

【発明の効果】以上説明したように、本発明では、複数
枚に分割された駆動回路基板間を電気的に接続するのに
ピッチの細かいＦＰＣコネクタおよびＦＰＣを用いたの
で、多色化、多階調化、額縁部の幅縮小化、製造工程数
の低減化、および装置の薄型化に好適な液晶表示装置を
提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の液晶表示装置の液晶表示パ
ネルに周辺の駆動回路基板を実装した状態を示す上面図
である。

【図２】図１のＡ−Ａ′切断線における概略断面図であ
る。

【図３】（ａ）は図１に示したＦＰＣコネクタの上面
図、（ｂ）は正面図、（ｃ）は、（ａ）のＢ−Ｂ′切断
線における断面図である。

【図４】（ａ）は図１に示したＦＰＣの平面図、（ｂ）
は（ａ）のＣ−Ｃ′切断線における断面図、（ｃ）は
（ｂ）のＤ部の拡大図である。

【図５】液晶表示モジュールの分解斜視図である。

【図６】この発明が適用されるアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の一画素とそ
の周辺を示す要部平面図である。

【図７】図６の７−７切断線における断面であるマトリ
クスの画素部を中央に、両側にパネル角付近と映像信号
端子部付近を示す断面図である。

【図８】図６の８−８切断線における付加容量Ｃaddの
断面図である。

【図９】表示パネルのマトリクス周辺部の構成を説明す
るための平面図である。

【図１０】上下基板の電気的接続部を含む表示パネルの
角部の拡大平面図である。

【図１１】ゲート端子ＧＴＭとゲート配線ＧＬの接続部
近辺を示す平面と断面の図である。

【図１２】ドレイン端子ＤＴＭと映像信号線ＤＬとの接
続部付近を示す平面と断面の図である。

【図１３】アクティブ・マトリックス方式のカラー液晶
表示装置のマトリクス部とその周辺を含む回路図であ
る。

【図１４】駆動回路を構成する集積回路チップＣＨＩが
フレキシブル配線基板に搭載されたテープキャリアパッ
ケージＴＣＰの断面構造を示す図である。

【図１５】テープキャリアパッケージＴＣＰを液晶表示
パネルＰＮＬの映像信号回路用端子ＤＴＭに接続した状
態を示す要部断面図である。

【図１６】（ａ）は、従来のジョイナの部分平面図、
（ｂ）は（ａ）の矢印Ｓ方向から見た側面図である。

【符号の説明】

ＰＮＬ…液晶表示パネル、ＰＣＢ１…駆動回路基板（ド
ライバ回路基板）、ＰＣＢ２…駆動回路基板（インター
フェイス回路基板）、ＦＰＣＣ…ＦＰＣコネクタ、ＦＰ
Ｃ…フレキシブルプリンティドサーキット、ＨＬＷ…Ｆ
ＰＣコネクタの凹部。

Claims

【特許請求の範囲】

【請求項１】液晶表示パネルと、少なくとも２枚に分割
された駆動回路基板とを有し、分割された前記駆動回路
基板の面上に、ＦＰＣが挿入かつ電気的に接続可能に形
成された凹部を有するＦＰＣコネクタを前記凹部が対向
するようにそれぞれ設け、前記ＦＰＣコネクタおよび前
記凹部に挿入されたＦＰＣにより複数枚の前記駆動回路
基板を電気的に接続したことを特徴とする液晶表示装
置。
【請求項２】前記液晶表示パネルの４方または３方の外
周部に前記駆動回路基板が配置されていることを特徴と
する請求項１記載の液晶表示装置。
【請求項３】前記ＦＰＣコネクタおよび前記ＦＰＣによ
り電気的に接続される前記駆動回路基板が、前記液晶表
示パネルを駆動する駆動ＩＣチップを実装したドライバ
回路基板と、インターフェイス回路基板であることを特
徴とする請求項１記載の液晶表示装置。
【請求項４】前記液晶表示パネルを駆動する駆動ＩＣチ
ップを実装したドライバ回路基板が液晶表示パネルの３
方の外周部に配置され、残りの１方の外周部にインター
フェイス回路基板が配置され、前記ドライバ回路基板と
前記インターフェイス回路基板とを、前記ＦＰＣコネク
タおよび前記ＦＰＣにより電気的に接続したことを特徴
とする請求項１記載の液晶表示装置。