WO2010010750A1 - アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法 - Google Patents

アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法 Download PDF

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吉田昌弘
河村武彦
岡田勝博
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シャープ株式会社
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Definitions

  • the present invention has two or more layers, and a plurality of first lines respectively connecting a plurality of first wirings formed in parallel to each other in the display area and a plurality of first terminals arranged in the terminal arrangement area.
  • the present invention relates to an active matrix substrate, a display device, an active matrix substrate inspection method, and a display device inspection method in which lead wirings are formed in respective layers.
  • liquid crystal panels have been widely used in various electronic devices such as mobile phones, PDAs, car navigation systems, and personal computers.
  • a liquid crystal panel is thin and lightweight, and has an advantage of low power consumption.
  • COG Chip On Glass
  • a driver is directly mounted on one substrate (active matrix substrate) of a pair of substrates facing each other with a liquid crystal material interposed therebetween.
  • Known for example, see JP-A-9-329796 and JP-A-8-328033.
  • liquid crystal panels used for small-sized electronic devices such as mobile phones and PDAs have a QQVGA with a vertical and horizontal number of pixels of a display screen of 160 ⁇ 120, a QCIF of 176 ⁇ 144 to a QVGA of 320 ⁇ 240, Is moving to a 640x480 VGA. Accordingly, the number of wirings and terminals to be formed on the active matrix substrate constituting the liquid crystal panel increases. However, in recent years, the size of the active matrix substrate cannot be increased in order to meet the demand for downsizing and higher definition of the liquid crystal panel.
  • an active matrix in which a plurality of lead lines respectively connecting a plurality of gate lines formed in the display area and a plurality of gate terminals arranged in the terminal arrangement area are formed in two or more layers (multilayers).
  • Substrates are known (see, for example, Japanese Patent Application Laid-Open Nos. 2004-53702 and 2005-91962). Specifically, a predetermined number of lead wires among a plurality of lead wires are formed in the same layer (first layer) as the layer in which the gate wires are formed, and the remaining lead wires are formed with the gate wires. It is formed in a layer (second layer) different from the layer. An insulating material is interposed between the lead wiring formed in the first layer and the lead wiring formed in the second layer.
  • Short circuit (leakage) is unlikely to occur between the lead wires formed in the layer.
  • a short circuit may occur between adjacent lead lines formed in the same layer due to dust in a photolithography process such as in manufacturing an active matrix substrate, a film residue during etching, or the like.
  • downsizing and high definition of the liquid crystal panel are desired, and the interval between wirings is becoming increasingly narrow in recent years. Therefore, between adjacent lead-out wirings formed in the same layer. Short circuits are also likely to occur.
  • the short-circuit between adjacent lead-out lines formed in the same layer is caused by a plurality of short-circuits between the lead-out lines, although the inspection of the short-circuit between the lead-out lines has become important.
  • the detection mechanism for each of the layers has not been established. Specifically, in a conventional active matrix substrate having two or more layers, the same inspection signal is input from the same inspection wiring to each of the adjacent extraction wirings formed in the same layer. Although the disconnection of the wiring could be detected, the short circuit between the adjacent lead wirings formed in the same layer could not be detected.
  • the present invention has been made in view of the above-described problems, and its purpose is to short-circuit adjacent adjacent wirings formed in the same layer when the wiring is formed in each of a plurality of layers.
  • An object of the present invention is to provide an active matrix substrate, a display device, an inspection method for an active matrix substrate, and an inspection method for a display device that can be reliably detected with a simple configuration.
  • an active matrix substrate includes a plurality of first wirings formed in parallel to each other in a display region, and a plurality of first wirings in the display region so as to intersect with each other.
  • the plurality of second wirings formed, the plurality of first terminals arranged in the terminal arrangement area, the plurality of second terminals arranged in the terminal arrangement area, the plurality of first wirings, and the plurality of first terminals In the active matrix substrate, comprising: a plurality of first lead wires that respectively connect one terminal; and a plurality of second lead wires that respectively connect the plurality of second wires and the plurality of second terminals.
  • the first lead wire includes a plurality of third lead wires and a plurality of fourth lead wires, and the third lead wire is formed in the same layer as the layer on which the first wire is formed,
  • the fourth withdrawal At least a portion of the first wiring is formed in a layer different from the layer in which the first wiring is formed, and the third lead-out wiring in the frame wiring area other than the display area and the terminal arrangement area.
  • the fourth lead wirings are alternately formed for each one, and the active matrix substrate is connected to each of the plurality of first terminals to which the plurality of third lead wirings are connected.
  • First connection wiring a plurality of second connection wirings connected to each of the plurality of first terminals to which each of the plurality of fourth lead wirings is connected, and the two first connection wirings adjacent to each other
  • a plurality of bundle wires that bundle the second connection wires into one, a first common wire that commonly connects bundle wires that are not adjacent to each other among the plurality of bundle wires, and the first of the plurality of bundle wires.
  • the active matrix substrate of the present invention when inspection signals independent from each other are input to the first common wiring and the second common wiring in an inspection process such as during manufacturing of the active matrix substrate, the bundle wiring, the first connection wiring, In addition, an inspection signal can be input to the third lead wiring and the fourth lead wiring via the second connection wiring. That is, it is possible to input independent inspection signals to adjacent third lead wires.
  • the third lead wiring is a wiring formed in the same layer as the layer in which the first wiring is formed. As a result, a short circuit between adjacent third lead wires can be detected.
  • the fourth lead wiring is a wiring formed in a layer different from the layer where the first wiring is formed with an insulating material in between at least a part of the fourth lead wiring. Thereby, it is possible to detect a short circuit between adjacent fourth lead wires.
  • the active matrix substrate of the present invention includes a plurality of bundle wirings that bundle two adjacent first connection wirings and second connection wirings into one, and each of the plurality of bundle wirings is a first common wiring or It is an aspect connected to the second common wiring. Therefore, each of the plurality of first connection wirings and the plurality of second connection wirings is not provided with a bundle wiring, and compared with the mode in which each of the plurality of first connection wirings is directly connected to the first common wiring or the second common wiring.
  • the distance can be widened, and the number of wiring layer switching portions for electrically connecting wirings formed in different layers can be reduced. That is, since the interval between wirings (between bundled wirings) can be widened, it is difficult for a short circuit to occur between the wirings. In addition, since the number of wiring layer switching units can be reduced, poor connection of the wiring layer switching units can be reduced.
  • a display device includes an active matrix substrate according to the present invention.
  • the display device is preferably a liquid crystal display device.
  • an inspection method of an active matrix substrate or a display device is an inspection method of the above active matrix substrate or a display device including the above active matrix substrate, wherein the first common An inspection process for inspecting the third lead wiring and the fourth lead wiring by inputting independent inspection signals to the wiring and the second common wiring; and after the inspection process, the plurality of first connections A cutting step of cutting the wiring and the plurality of second connection wirings.
  • the inspection signals independent from each other are input to the first common wiring and the second common wiring, so that the adjacent third lead wirings are short-circuited and adjacent to each other. A short circuit between the fourth lead wires can be detected.
  • the plurality of first connection wires and the plurality of second connection wires are cut. Thereby, the plurality of first terminals to which each of the plurality of third lead wirings is connected and the plurality of first terminals to which each of the plurality of fourth lead wirings are connected are electrically disconnected.
  • the active matrix substrate, the display device, and the inspection method of the active matrix substrate of the present invention when the extraction wiring is formed in each of a plurality of layers, the adjacent extraction wiring formed in the same layer The short circuit can be reliably detected with a simple configuration.
  • FIG. 1 is a plan view showing a schematic configuration of a liquid crystal panel according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along the cutting line aa ′ shown in FIG.
  • Figure 3 is an enlarged view of a portion of the E 1 shown in Fig.
  • Figure 4 is an enlarged view of a portion of the E 2 shown in FIG.
  • FIG. 5 is a plan view showing a schematic configuration of a liquid crystal panel according to a modified example.
  • Figure 6 is an enlarged view of the same portion as the E 1 portion shown in FIG.
  • the plurality of first terminals to which each of the plurality of third lead wires is connected and the plurality of first terminals to which each of the plurality of fourth lead wires are connected are electrically It is preferable that the plurality of first connection wirings and the plurality of second connection wirings are disconnected so as not to conduct. According to this aspect, the plurality of first terminals connected to each of the plurality of third lead wires and the plurality of first terminals connected to each of the plurality of fourth lead wires are electrically disconnected. It will be.
  • a resistance element is connected to at least one of the two first connection wirings and the second connection wiring adjacent to each other.
  • a resistance element is connected to each of the two first connection wirings and the second connection wirings adjacent to each other.
  • the resistance element connected to the first connection wiring and the resistance element connected to the second connection wiring have substantially the same resistance value.
  • the delay amount of the inspection signal to be input to the extraction wiring corresponding to the adjacent connection wiring and the first wiring corresponding to the extraction wiring in the inspection process at the time of manufacturing the active matrix substrate It can be made substantially equivalent. As a result, it is possible to detect a defect such as a case where the wiring width is minimized although the disconnection does not occur.
  • each of the plurality of bundle wires is cut.
  • the first terminal to which each of the plurality of third lead wires and the plurality of fourth lead wires is connected is electrically separated from the first common wire and the second common wire.
  • the first wiring is a gate wiring and the second wiring is a source wiring.
  • the first wiring is the gate wiring. If so, it is possible to inspect a short circuit between gate wirings having a high defect occurrence rate. For this reason, it is possible to prevent the driving circuit (driver) for the gate wiring from being mounted on the defective active matrix substrate in which the short circuit between the gate wirings occurs. Therefore, loss of member cost and work cost can be reduced.
  • the gate wiring driver circuit has a simpler configuration than the source wiring driver circuit that supplies source signals (video signals) corresponding to a plurality of gradations. Therefore, for the purpose of reducing the terminal arrangement area and reducing the cost of the active matrix substrate, when the number of the first wiring is larger than the number of the second wiring, the first wiring is the gate wiring, the second wiring The wiring is preferably a source wiring.
  • the first wiring is a source wiring and the second wiring is a gate wiring.
  • the source wiring driver circuit (driver) needs to supply source signals (video signals) corresponding to a plurality of gradations, and therefore has a more complicated configuration than the gate wiring driver circuit. That is, the source wiring driver circuit is more expensive than the gate wiring driver circuit. For this reason, it is possible to prevent the drive circuit for the source wiring from being mounted on the defective active matrix substrate in which a short circuit between the source wirings has occurred. Therefore, loss of member cost and work cost can be reduced.
  • the active matrix substrate according to the present invention may include arbitrary constituent members not shown in the drawings referred to in this specification.
  • the dimension of the member in each figure does not represent the dimension of an actual structural member, the dimension ratio of each member, etc. faithfully.
  • the first common wiring and the second common wiring will be described as a first inspection wiring and a second inspection wiring.
  • FIG. 1 is a plan view showing a schematic configuration of a liquid crystal panel 1 according to the present embodiment.
  • the liquid crystal panel 1 includes an active matrix substrate 2 and a counter substrate 3 facing the active matrix substrate 2.
  • a liquid crystal material (not shown) is sandwiched between the active matrix substrate 2 and the counter substrate 3.
  • the counter substrate 3 according to the present embodiment includes a color filter including R (red), G (green), and B (blue) color filters and a black matrix that prevents light leakage between these color filters.
  • a layer is formed.
  • a common electrode is formed on the color filter layer.
  • the liquid crystal panel 1 according to the present embodiment is used for electronic devices for portable terminals such as a mobile phone, a PDA (Personal Digital Assistant), a PHS (Personal Handy-phone System), and an HHT (Hand Held Terminal). It is done.
  • the liquid crystal panel 1 according to the present embodiment is also used for electronic devices such as game terminals, car navigation systems, personal computers, televisions, video cameras, and digital cameras, in addition to electronic devices for portable terminals.
  • the electronic device including the liquid crystal panel 1 is an embodiment of the liquid crystal display device according to the present invention.
  • the active matrix substrate 2 according to the present embodiment may be provided on a panel (display device) other than the liquid crystal panel 1, such as a field emission display, a plasma display, an organic EL display, or an inorganic EL display.
  • the active matrix substrate 2 has a display area 4, a terminal arrangement area 5, and a frame wiring area 6 that is outside the display area 4 and surrounds the display area 4.
  • one side of the liquid crystal panel 1 is defined as a first side S 1 (the lower side in FIG. 1), and the left and right sides across the first side S 1 are the second side S 2 and the third side S, respectively. 3 and then to the side opposite the first side S 1 and the fourth side S 4.
  • the length H of the second side S 2 (third side S 3 ) of the active matrix substrate 2 is equal to the second side S 2 (third side S 3 ) of the counter substrate 3. Longer than length L. Therefore, when the active matrix substrate 2 and the counter substrate 3 are bonded to each other via a liquid crystal material (not shown), the terminal arrangement region 5 of the active matrix substrate 2 is closer to the first side S 1 than the counter substrate 3 is. Will be located.
  • first gate lines 40 1 to 40 7 In the display area 4, first gate lines 40 1 to 40 7 , second gate lines 41 1 to 41 7 , and source lines 42 1 , 42 2 , 42 3 ,... 42 i are formed.
  • the first gate wirings 40 1 to 40 7 have gate signal input ends 43 1 to 43 7 on one end side, respectively.
  • the second gate wirings 41 1 to 41 7 have gate signal input ends 44 1 to 44 7 on the other end side, respectively.
  • the source wiring 42 1, 42 2, 42 3, the ⁇ ⁇ ⁇ 42 i has an input end 45 1 of the source signal on one end side, 45 2, 45 3, ⁇ ⁇ ⁇ 45 i, respectively.
  • first gate wirings 40 1 to 40 7 and seven second gate wirings 41 1 to 41 7 are illustrated.
  • the number of one gate wiring and second gate wiring is actually larger than this.
  • the number of the first gate wiring and the second gate wiring is arbitrary, and is not particularly limited here.
  • the first gate lines 40 1 to 40 7 and the second gate lines 41 1 to 41 7 are alternately arranged in the display area 4 so that they are alternately arranged in parallel with each other. Is formed. That is, in the display area 4, the first gate wiring 40 1 , the second gate wiring 41 1 , the first gate wiring 40 2 , and the second gate wiring from the fourth side S 4 side toward the first side S 1 side. Gate wirings 40 and 41 are formed so as to be 41 2 , first gate wiring 40 3 , second gate wiring 41 3 . Source lines 42 1 , 42 2 , 42 3 ,... 42 i are formed in the display region 4 so as to intersect with the gate lines 40 and 41 and in parallel with each other.
  • the source wiring 42 is formed in the display area 4 for each of RGB. That is, in the display area 4, an R source wiring 42, a G source wiring 42, and a B source wiring 42 are formed.
  • the present invention is not limited to this in the case of the monochrome liquid crystal panel 1.
  • a storage capacitor line (not shown) is formed in the display area 4. The storage capacitor line is formed in the display region 4 so as to be parallel to the gate lines 40 and 41.
  • a switching element such as a TFT (Thin Film Transistor) or MIM (Metal Insulator Metal) (not shown) and a picture (not shown) connected to the switching element are provided at the intersection of the gate wirings 40 and 41 and the source wiring 42.
  • Elementary electrodes R, G, or B are formed.
  • the terminal arrangement area 5 is an area where a plurality of gate terminals 51 and a plurality of source terminals 52 are arranged in the active matrix substrate 2.
  • the driver or the flexible wiring board provided with the driver is electrically connected to the gate terminal 51 and the source terminal 52 in the terminal arrangement region 5. Therefore, the gate terminal 51 is a terminal to which a gate signal can be input from the driver.
  • the source terminal 52 is a terminal to which a source signal can be input from a driver.
  • the driver can be connected to the terminal arrangement region 5 by a COG (Chip-On-Glass) method. Further, the flexible wiring board provided with the driver can be connected to the terminal arrangement region 5 by a TCP (Tape Carrier Package) method. Note that the connection method is not particularly limited here.
  • FIG. 1 shows an example in which one driver can be arranged in the terminal arrangement area 5, the present invention is not limited to this.
  • a plurality of terminal arrangement areas 5 may be provided on the active matrix substrate 2 so that a plurality of drivers can be arranged in each of the plurality of terminal arrangement areas 5.
  • an input terminal 43 1-43 7 gate signal having the one end side of the first gate wirings 40 1 to 40 7, right lead wiring for the gate that connects the gate terminal 51, respectively (first extraction Wiring) 61 1 to 6 7 are formed. That is, the right lead wires 61 1 to 61 7 for gates are drawn from the gate signal input ends 43 1 to 43 7 to the third side S 3 side, and are formed in the frame wiring region 6 along the third side S 3. , And connected to the gate terminal 51.
  • the gate right first lead wirings 61 1 , 61 3 , 61 5 , and 6 17 are lead wirings formed in the same layer as the gate wirings 40 and 41 are formed.
  • the layer in which the gate wirings 40 and 41 are formed is referred to as a “first layer”.
  • the gate right second lead wirings 61 2 , 61 4 and 61 6 are layers in which the gate wirings 40 and 41 are formed in at least a part of the gate right second lead wirings 61 2 , 61 4 and 61 6. This is a lead wiring formed in a different layer with the (first layer) and insulating material in between.
  • a layer different from the layer in which the gate wirings 40 and 41 are formed is referred to as a “second layer”. That is, the source wiring 42 is formed in the second layer.
  • the wiring between the wiring layer 62 6 and the wiring layer first switching unit 62 2 , 62 4 , 62 6 and the wiring layer second switching unit 63 2 , 63 4 , 63 6 is formed in the first layer.
  • the wiring is formed in the second layer, and the wiring between the wiring layer second switching portions 63 2 , 63 4 , and 63 6 and the gate terminal 51 is formed in the first layer. That is, in each of the wiring layer first switching units 62 2 , 62 4 , 62 6 and the wiring layer second switching units 63 2 , 63 4 , 63 6 , the wiring formed in the first layer and the second layer are formed. Wiring is electrically connected.
  • the wiring formed in the first layer and the wiring formed in the second layer may be directly connected through a contact hole formed in an insulating material, You may make it electrically connect the wiring formed in the 1st layer, and the wiring formed in the 2nd layer through the electrode formed in another layer.
  • various arbitrary methods can be used as an electrical connection method, and the method is not particularly limited here.
  • the positions of the wiring layer first switching units 62 2 , 62 4 , 62 6 and the wiring layer second switching units 63 2 , 63 4 , 63 6 are not limited to the positions shown in FIG. is there.
  • FIG. 2 is a cross-sectional view taken along the cutting line aa ′ shown in FIG.
  • the insulating film (insulating material) 7 is, first lead wire 61 right gate 1, 61 3, 61 5, 61 7 so as to cover, are formed on the active matrix substrate 2.
  • gate second right lead wires 61 2 , 61 4 , and 6 6 are formed as second layers.
  • the protective film 8, gate right second lead-out lines 61 2, 61 4, 61 6 so as to cover, are formed on the insulating film 7. That is, the gate right first lead-out lines 61 1, 61 3, 61 5, 61 7, between the gate right second lead-out lines 61 2, 61 4, 61 6, the insulating film 7 is interposed Yes.
  • the first lead-out lines right gate 61 1, 61 3, 61 5, 61 7 are formed in the first layer, gate right second lead-out lines 61 2, 61 4, 61 At least a portion of 6 is formed in the second layer. Therefore, as compared with the embodiment where all of the gate right lead wirings 61 1 to 61 7 are formed in one layer, the miniaturization of the active matrix substrate, a high definition can be realized.
  • FIG. 3 is an enlarged view of a portion of the E 1 in FIG.
  • the gate right connection wirings 64 1 to 64 7 are further connected to each of the plurality of gate terminals 51 to which the gate right extraction wirings 61 1 to 61 7 are connected. That is, the gate right connection wirings 64 1 to 64 7 are led out from the plurality of gate terminals 51 to the first side S 1 side (inspection wirings 66 and 67 described later).
  • the right side connection wirings 64 1 to 64 7 for the gate are the first right connection wiring for the gate (first connection wiring) 64 1 , 64 3 , 64 5 , 64 7 and the right side second connection wiring for the gate (first connection wiring). 2 connection wiring) 64 2 , 64 4 , 64 6 .
  • Gate right first connection wiring 64 1, 64 3, 64 5, 64 7, gate right first lead-out lines 61 1, 61 3, 61 5, 61 connections 7 are connected to a gate terminal 51 connected Wiring.
  • the gate for the right second connection wiring 64 2, 64 4, 64 6, gate right second lead-out lines 61 2, 61 4, 61 6 is connected to the connection wiring to the gate terminal 51 connected.
  • the right bundle of wiring lines (flux lines) 65 1-65 4 bundling two adjacent first right connection lines and the gate right second connection wiring for the gate of each other in one ing.
  • the right bundle of wiring lines 65 1, two of the gate right first connection wiring 64 1 and the gate right second connection wiring 64 2 are bundled into one.
  • the right bundle wires 65 2 are bundled two gate right first connection wiring 643 and the gate right second connection wiring 64 4 into one.
  • the right bundle of wiring lines 65 3, two gate for right first connection wiring 64 5 and the gate right second connection wiring 64 6 are bundled into one.
  • the right bundle of wiring lines 65 4 is connected only to one of the gate right first connection wiring 64 7.
  • the right bundle of wiring lines 65 2, 65 4, gate right first inspection wiring 66 is further connected.
  • a second inspection line 67 right-side gate is connected. That is, the gate right first inspection wiring 66 is an inspection wiring capable of inputting an inspection signal to the right bundle wirings 65 2 and 65 4 that are not adjacent to each other among the right bundle wirings 65 1 to 65 4 .
  • the right second inspection wiring 67 for the gate is inspected to the right bundle wirings 65 1 and 65 3 that are not connected to the right first inspection wiring 66 for the gate among the right bundle wirings 65 1 to 65 4 and are not adjacent to each other. This is an inspection wiring capable of inputting a signal.
  • the right bundle wiring 65 1 , 65 3 is connected to the right bundle wiring 65 1 , 65 3 because the right gate second inspection wiring 67 is connected to the right bundle wiring 65 1 , 65 3 .
  • Wiring layer third switching units 68 1 and 68 3 and wiring layer fourth switching units 69 1 and 69 3 respectively. That is, in each of the wiring layer fourth switching sections 69 1 and 69 3 , the right bundle wirings 65 1 and 65 3 and the gate right second inspection wiring 67 are electrically connected.
  • the gate right first inspection pad 70 is further connected to the gate right first inspection wiring 66.
  • the gate first right inspection pad 70 is a pad to which an inspection signal can be input.
  • the gate right lead wirings 61 3 , 61 4 , and 617 are connected to the gate right lead wires 61 3 , 61 4 , and 6 7 via the right bundle wirings 65 2 and 65 4 and the gate right connection wirings 64 3 , 64 4 , and 64 7 .
  • An inspection signal can be input from one inspection pad 70.
  • the gate right second inspection pad 71 is further connected to the gate right second inspection wiring 67.
  • the gate right second inspection pad 71 is also a pad to which an inspection signal can be input.
  • the right lead wirings 61 1 , 61 2 , 61 5 , and 61 6 for the gates are connected to the right bundle wirings 65 1 and 65 3 and the right connection wirings 64 1 , 64 2 , 64 5 , and 64 6 for the gates.
  • the active matrix substrate 2 has the right bundle wiring 65 1 to 65 4 that bundles the two right side first connection wirings for gates and the right second connection wiring for gates that are adjacent to each other.
  • the right bundle of wiring lines 65 2, 65 4 gate right first inspection line 66 is an aspect of the right bundle of wiring lines 65 1, 65 3 are connected to the second inspection line 67 right-side gate. Therefore, the gate right connection wirings 64 1 to 64 7 are not provided with the right bundle wiring, and are compared with the mode in which each of the gate right connection wirings 64 1 to 64 7 is directly connected to the gate right first inspection wiring 66 or the gate right second inspection wiring 67.
  • the active matrix substrate 2 forms a right bundle wires 65 1-65 4 bundling two adjacent right-side gate of the first connection line and the gate right second connection wiring to each other in one since it is, it is possible to reduce the number of wires crossing the gate right first inspection wiring 66 (i.e., the number of intersections of the right bundle of wiring lines 65 1-65 4 and gate right first inspection line 66) . Since the number of intersections can be reduced, the load on the gate first right inspection wiring 66 can be reduced. Since the load can be reduced, the delay of the test signal input from the gate right first test pad 70 to the gate right first test wiring 66 can be reduced. As a result, since a desired inspection signal can be input to the gate wirings 40 and 41, a fine defect such as a short circuit between the pixel electrode and the source wiring 42 can be detected.
  • the gate for the right first inspection line 66 is connected to each of the right bundle of wiring lines 65 2, 65 4, the second inspection line 67 right-side gate Are connected to the right bundle wires 65 1 and 65 3 , respectively. Therefore, the static electricity generated in the active matrix substrate 2 can be removed or dispersed from the gate right first inspection wiring 66 and the gate right second inspection wiring 67. Since static electricity generated in the active matrix substrate 2 can be removed or dispersed, it is possible to suppress a short circuit or disconnection of wiring due to the static electricity, a change in characteristics of the TFT or MIM, and the like.
  • an input terminal 44 1-44 7 gate signal having the other end of the second gate wirings 41 1-41 7, the left gate that connects the gate terminal 51, respectively lead wires 72 1 to 72 7 are formed. That is, the left lead wirings 72 1 to 72 7 for gates are led out from the gate signal input ends 44 1 to 44 7 to the second side S 2 side, and are formed in the frame wiring region 6 along the second side S 2. , And connected to the gate terminal 51.
  • the left lead wirings 72 1 to 72 7 for the gate are the first left lead wirings 72 1 , 72 3 , 72 5 , 72 7 for the gate and the second left lead wirings 72 2 , 72 4 , 72 6 for the gate.
  • Gate first left lead wires 72 1, 72 3, 72 5, 72 7 are formed lead wiring in the first layer.
  • the gate second left lead wires 72 2 , 72 4 , and 72 6 are lead wires formed in the second layer.
  • the gate layer left second extraction wirings 72 2 , 72 4 , and 72 6 have wiring layer fifth switching units 73 2 and 73 4 formed on the gate signal input ends 44 2 , 44 4 , and 44 6 side. , and 73 6, and has the sixth switching unit 74 second wiring layer formed on the gate terminal 51 side, 74 4, 74 6 and, respectively.
  • 2 second lead-out lines left gate 72, 72 4, 72 6 of the input terminal 44 of the gate signal 2, 44 4, 44 6 and the wiring layer fifth switching unit 73 2, 73 4, 73 wiring between the 6 are formed on the first layer, between the wiring layers fifth switching unit 73 2, 73 4, 73 6 and the wiring layer sixth switching unit 74 2, 74 4, 74 6 wiring is formed on the second layer, wiring between the wiring layers sixth switching unit 74 2, 74 4, 74 6 and the gate terminal 51 is formed on the first layer. That is, in each of the wiring layers fifth switching unit 73 2, 73 4, 73 6 and the wiring layers sixth switching unit 74 2, 74 4, 74 6, are formed on the wiring and the second layer formed on the first layer Wiring is electrically connected.
  • Figure 4 is an enlarged view of a portion of the E 2 in Fig.
  • left gate connection wires 75 1 to 75 7 for gates are further connected to each of the plurality of gate terminals 51 to which the left lead wires 72 1 to 72 7 for gates are connected. That is, the gate left connection wirings 75 1 to 75 7 are led out from each of the plurality of gate terminals 51 to the first side S 1 side (inspection wirings 77 and 78 described later).
  • the left side connection wirings 75 1 to 75 7 for the gate are the first left connection wirings 75 1 , 75 3 , 75 5 , and 75 7 for the left side and the second left connection wirings 75 2 , 75 4 , and 75 6 for the left side.
  • Gate first left connection lines 75 1, 75 3, 75 5, 75 7, 1 first lead-out lines left gate 72, 72 3, 72 5, 72 connections 7 are connected to a gate terminal 51 connected Wiring.
  • the gate second left connection wires 75 2 , 75 4 , and 75 6 are connection wires connected to the gate terminal 51 to which the gate left second lead wires 72 2 , 72 4 , and 72 6 are connected.
  • the frame wiring region 6 is formed with a left bundle wires 76 1-76 4 bundling adjacent two first left connection lines and the gate left second connection wiring for the gate of each other one.
  • the left bundle of wiring lines 76 1, two gate for the first left connection lines 75 1 and the gate left second connection wiring 75 2 are bundled into one.
  • the left bundle wires 76 2 are bundled two gate left first connection wiring 75 3 and the gate left second connection wiring 75 4 into one.
  • the left bundle of wiring lines 763 are two first connection wiring 75 5 and the gate left second connection wiring 75 6 left gate a is bundled into one.
  • the left bundle of wiring lines 764 is connected to only one gate left first connection wiring 75 7.
  • the left bundle lines 76 2, 76 4, the first inspection wiring 77 left gate is further connected.
  • the second inspection wiring 78 left gate is connected on the left side flux lines 76 1, 76 3, across the gate left first inspection line 77. That is, the gate first left inspection wiring 77 is an inspection wiring capable of inputting an inspection signal to the left bundle wirings 76 2 and 76 4 which are not adjacent to each other among the left bundle wirings 76 1 to 76 4 .
  • the gate second left inspection wiring 78 is inspected to the left bundle wirings 76 1 and 76 3 that are not connected to the gate left first inspection wiring 77 among the left bundle wirings 76 1 to 76 4 and are not adjacent to each other. This is an inspection wiring capable of inputting a signal.
  • the left bundle wires 76 1, 76 3, across the gate left first inspection wiring 77, the second inspection line 78 left gate is connected to the left bundle wires 76 1, 76 3 Wiring layer seventh switching units 79 1 and 79 3 and wiring layer eighth switching units 80 1 and 80 3 , respectively. That is, in each of the wiring layer eighth switching units 80 1 and 80 3 , the left bundle wirings 76 1 and 76 3 and the gate left second inspection wiring 78 are electrically connected.
  • the gate left first inspection pad 81 is further connected to the gate left first inspection wiring 77.
  • the gate first left inspection pad 81 is a pad to which an inspection signal can be input.
  • the gate left second inspection pad 82 is further connected to the gate left second inspection wiring 78.
  • the gate second left inspection pad 82 is also a pad to which an inspection signal can be input.
  • the left bundle of wiring lines 76 1, 76 3, and through the gate left connection lines 75 1, 75 2, 75 5, 75 6, gate left lead wirings 72 1, 72 2, 72 5, 72 6 Can receive an inspection signal from the second inspection pad 82 on the left side of the gate.
  • the source wiring 42 1, 42 2, 42 3 an input terminal 45 of the source signal with the one end of ⁇ ⁇ ⁇ 42 i 1, 45 2, 45 3, ⁇ ⁇ ⁇ Source wirings 83 1 , 83 2 , 83 3 ,... 83 i for connecting 45 i and the source terminal 52 are formed. That is, the source lead-out wiring 83 is led out from the source signal input end 45 to the first side S 1 side and is connected to the source terminal 52.
  • the source for the lead wires 83 1, 83 2, 83 3, in each of a plurality of source terminals 52 ⁇ ⁇ ⁇ 83 i is connected, the source connection wire 84 1, 84 2, 84 3, ... • 84 i is further connected. That is, the source connection wirings 84 1 , 84 2 , 84 3 ,... 84 i are drawn from the plurality of source terminals 52 to the first side S 1 side (inspection wirings 85 and 86 described later). Yes.
  • the source first inspection wiring 85 is further connected to the source connection wirings 84 1 , 84 3 , 84 5 ,... 84 i .
  • the source second inspection wiring 86 is further connected to the source connection wiring 84 2 , 84 4 , 84 6 ,... 84 i ⁇ 1 . That is, the first inspection line 85 for the source, the source connection wire 84 1, 84 2, 84 3, the source connecting wirings 84 1 that are not adjacent to each other among the ⁇ ⁇ ⁇ 84 i, 84 3, 84 5, ⁇ ⁇ ⁇ 84 is an input capable of inspection line inspection signal to the i.
  • the second inspection line 86 for the source, the source connection wire 84 1, 84 2, 84 3 , ⁇ 84 i for source first inspection line 85 for the source is not adjacent yet without and with each other are connected among the Connection wiring 84 2 , 84 4 , 84 6 ,... 84 i-1 is inspection wiring that can input inspection signals to i-1 .
  • a source first inspection pad 87 is further connected to the source first inspection wiring 85.
  • the first source inspection pad 87 is a pad to which an inspection signal can be input.
  • the first inspection line 85 for the source, and the source connection wire 84 1, 84 3, 84 5, through ... 84 i, a source for leading interconnection 83 1, 83 3, 83 5, ... 83 i can receive an inspection signal from the first inspection pad 87 for source.
  • a second source inspection pad 88 is further connected to the source second inspection wiring 86.
  • the source second inspection pad 88 is also a pad to which an inspection signal can be input.
  • the second inspection line 86 for the source, and the source connection wire 84 2, 84 4, 84 6, via a ⁇ ⁇ ⁇ 84 i-1, a source for leading interconnection 83 2, 83 4, 83 6, - .. 83 i ⁇ 1 can receive an inspection signal from the second inspection pad 88 for source.
  • the common inspection wiring 89 is formed in the frame wiring region 6 so as to surround the gate right lead wirings 61 1 to 61 7, and the gate left lead wirings 72 1 to 72 7, the common inspection wiring 89 is formed.
  • Common electrode pads 90 and 91 are connected to the common inspection wiring 89.
  • transfer pads 92 and 93 are further connected to the common inspection wiring 89.
  • the transfer pads 92 and 93 are connected to a common electrode (not shown) formed on the counter substrate 3. As a result, a common voltage can be applied from the common electrode pads 90 and 91 to the common electrode formed on the counter substrate 3.
  • a thin substrate such as a black matrix, a color filter, a conductive film, and an alignment film is laminated on a transparent glass substrate to produce a base substrate for a counter substrate in which a plurality of counter substrate regions to be cut out as the counter substrate 3 are formed.
  • a sealing agent is applied to one of the base substrates. And after apply
  • the two base substrates bonded together are cut as a mother substrate on which a predetermined number (for example, four in the left-right direction) of the liquid crystal panel 1 having the active matrix substrate 2 and the counter substrate 3 is formed. That is, the liquid crystal panel 1 shown in FIG. 1 shows one of the liquid crystal panels cut as a mother substrate after injecting a liquid crystal material. Accordingly, although not shown, other liquid crystal panels exist on the left and right sides of the liquid crystal panel 1 of FIG. Then, a liquid crystal material is injected into each of the liquid crystal panels 1 cut as a mother substrate through an injection port formed between the active matrix substrate 2 and the counter substrate 3 by using, for example, a vacuum injection method. . Note that the liquid crystal material may be injected by using a dropping injection method instead of the vacuum injection method. In this case, the injection port is unnecessary, and the step of sealing the injection port portion is also unnecessary.
  • the inspection step inspects the disconnection / short circuit of the wiring in the active matrix substrate 2 of the liquid crystal panel 1 and the defect of the pixel electrode.
  • an inspection probe is brought into contact with each inspection pad 70, 71, 81, 82, 87, 88, 90, 91, and a predetermined voltage is applied.
  • the order in which the inspection probes are brought into contact with the inspection pads 70, 71, 81, 82, 87, 88, 90, 91 is not particularly limited here.
  • an inspection signal that functions as a scanning signal is input to the gate wirings 40 and 41.
  • This inspection signal is a signal for turning on the switching element of each pixel for a certain period.
  • a test signal that functions as a source signal is input to the source wiring 42.
  • This inspection signal is a signal for aligning the liquid crystal in each pixel region in a desired direction.
  • the switching element of each pixel is turned on, and an inspection signal that functions as a source signal is input to each pixel electrode, whereby the molecular arrangement direction of the liquid crystal is controlled.
  • an irradiation unit such as a backlight irradiates, an image is displayed on the display screen of the liquid crystal panel 1 corresponding to the display area 4 of the active matrix substrate 2 (hereinafter referred to as “display screen of the liquid crystal panel 1”). It becomes like this. Therefore, on the display screen of the liquid crystal panel 1, it is possible to inspect the disconnection / short circuit of the wiring in the active matrix substrate 2 of the liquid crystal panel 1, for example, by visual inspection by an inspector. Instead of or in addition to the visual inspection by the inspector, an image recognition device may be used, or a detection device that electrically detects disconnection / short circuit of the wiring may be used.
  • a test probe is brought into contact with the first source test pad 87, the second source test pad 88, and the common electrode pads 90 and 91.
  • independent inspection signals are input to the gate right first inspection wiring 66 and the gate right second inspection wiring 67.
  • the inspection probe is brought into contact only with the gate right first inspection pad 70 and the inspection probe is not brought into contact with the gate right second inspection pad 71.
  • the inspection signal is input only to the gate right second lead wirings 61 2 and 61 6 among the gate right second lead wirings 61 2 , 61 4 and 61 6 (FIG. 2). Therefore, when the second layer to the right for formed gate second lead wirings 61 2, 61 4, 61 while 6 were short-circuited, the display screen of the liquid crystal panel 1, inspection signal is input the first gate wiring 40 2, 40 6 not only the corresponding line, right-side gate inspection signal is not input second lead wire 61 4 connected to the gate right second lead-out lines 61 2, 61 6 are to the line corresponding to the first gate wiring 40 4 connected to also be displayed. Therefore, the inspector is able to detect a short circuit between the second right-side gate formed in the layer the second extraction wirings 61 2, 61 4, 61 6.
  • the inspection probe is brought into contact with only the gate left first inspection pad 81 and the inspection probe is not brought into contact with the gate left second inspection pad 82.
  • the inspector the gate formed on the first layer first left lead wires 72 1, 72 3, 72 5, 72 short circuit between 7 and gate left second formed on the second layer it is possible to detect the lead wirings 72 2, 72 4, 72 short circuit between 6.
  • the display screen of the liquid crystal panel 1 does not display a line corresponding to the gate wiring after the disconnected position.
  • the source wiring 42 is disconnected, a line corresponding to the source wiring after the disconnected position is not displayed on the display screen of the liquid crystal panel 1.
  • the inspector can detect disconnection of the gate wirings 40 and 41 and the source wiring 42.
  • the inspector can detect a short circuit between the source wiring 42 and the source lead wiring 83. .
  • a short circuit between the pixel electrode and the source wiring 42 can be detected. That is, it is possible to inspect not only a short circuit / disconnection of the gate wirings 40 and 41, the source wiring 42, the gate right lead wiring 61, and the gate left lead wiring 72 but also a defect of the pixel electrode.
  • a cutting step of cutting the gate for the right connection lines 64 1 to 64 7, and the gate left connection lines 75 1 to 75 7 are performed. Specifically, cut by laser along the cut line C showing the gate right connecting wirings 64 1 to 64 7 in FIG. 3, for example. Accordingly, the gate terminal 51 of first lead-out lines 61 right gate 1, 61 3, 61 5, 61 7 each is connected, the gate right second lead-out lines 61 2, 61 4, 61 each 6 The connected gate terminal 51 is not electrically connected. Furthermore, cutting by laser along a cut line C showing the gate left connection lines 75 1 to 75 7 in FIG. 4, for example. Thus, the gate terminal 51 of the first lead-out lines left gate 75 1, 75 3, 75 5, 75 7 each is connected, the second lead-out lines left gate 75 2, 75 4, 75 respectively of 6 The connected gate terminal 51 is not electrically connected.
  • connection wiring is cut by the laser along the cut line C.
  • the liquid crystal panel 1a as shown in FIG.
  • the manufacturing process of the liquid crystal panel can be simplified.
  • the substrate in the portion A in FIG. 5 on which the respective inspection pads 70, 71, 81, 82, 87, 88, 90, 91 are formed is cut off, the outer shape of the liquid crystal panel to be mounted on the display device Can be reduced.
  • the liquid crystal panel 1 is manufactured.
  • the method for manufacturing the liquid crystal panel 1 is not limited to the above method. For example, in a monochrome liquid crystal panel, a color filter may not be stacked on the counter substrate. Further, the inspection process and the mounting process may be performed after each liquid crystal panel is cut out.
  • the active matrix substrate 2 in the present embodiment when the lead-out wiring is formed in each of the plurality of layers, the adjacent lead-out wirings formed in the same layer (the right side gate first gate). A short circuit between one lead-out line, between the gate right-side second lead-out line, between the gate left-side first lead-out line, and between the gate left-side second lead-out line can be reliably detected with a simple configuration.
  • FIG. 6 is an enlarged view of the same portion as the E 1 portion shown in FIG.
  • a resistance element R is further connected to each of the gate right connection wirings 64 1 to 64 7 according to the present embodiment.
  • the resistance element R includes, for example, a pattern formed of ITO or IZO used as a pixel electrode, a pattern formed of a TFT semiconductor film, a diode, a transistor, an arbitrary pattern, or the like. Also in each of the gate left connection lines 72 1 to 72 7 according to the present embodiment, resistance element R is further connected.
  • the resistance element R is connected to each of the gate right connection wirings 64 1 to 64 7 , in the cutting process, instead of the gate right connection wirings 64 1 to 64 7 , the right bundle wirings 65 1 to 65 7 .
  • the gate right side first lead wires 61 1 , 61 3 , 61 5 , and 6 17 are connected to the gate terminal 51.
  • the gate terminal 51 to which each of the gate right second lead wirings 61 2 , 61 4 , and 61 6 is connected is electrically connected.
  • the liquid crystal panel 1 according to the present embodiment is a case where the liquid crystal panel 1 is incorporated in an electronic device.
  • an inspection signal is input from each inspection pad so that each wiring (gate wiring, source wiring, lead wiring, etc.) reaches a desired potential. Therefore, the inspection can be performed without any problem.
  • the value of the resistance element R is several tens to several hundreds M ⁇ , the electrical influence from the adjacent wiring is reduced. More specifically, only potential fluctuations of several percent (for example, 1%) or less are received. If the potential fluctuation is several% or less, there is almost no influence on the charging rate and display of the pixel electrode. For this reason, if the value of the resistance element R is several tens to several hundreds M ⁇ , no problem occurs in the operation of the electronic device even when the liquid crystal panel 1 according to the present embodiment is incorporated in the electronic device. Absent. Further, if the value of the resistance element R is several hundred M ⁇ or more, it is difficult to remove charges accumulated in the wiring and the pixel electrode after performing the inspection process.
  • the value of the resistance element R is preferably several tens to several hundreds M ⁇ as described above. Note that, depending on the size of the display area 4 and the number of pixels, the value of the resistance element R is arbitrarily selected from several tens to several hundreds M ⁇ .
  • the resistance element R is connected to each of the gate right connection wirings 64 1 to 64 7 , static electricity has entered from the gate right first inspection wiring 66 and the gate right second inspection wiring 67. Even in this case, the resistance element R functions as a protection element against static electricity, so that the entry of static electricity into the display region 4 can be prevented. Thereby, the display quality of the liquid crystal panel 1 is improved, and the yield of the liquid crystal panel can be improved.
  • the value of the resistance element R is connected to the first connection wiring 64 1, 64 3, 64 5, 64 7 the right gate, right-side gate second connection wiring 64 2, 64 4, 64 6
  • the value of the resistance element R is preferably substantially the same value. That is, if the value of the resistance element R connected to each of the adjacent connection wirings is substantially the same value, the inspection to be input to the extraction wiring corresponding to the adjacent connection wiring and the gate wiring corresponding to the extraction wiring The signal delay amount can be made substantially equal. For this reason, if the wiring of the active matrix substrate 2 is normal, the display screen of the liquid crystal panel 1 displays substantially the same. In other words, when the display is not substantially equivalent, the inspector can detect that a defect has occurred, such as when the wiring width is minimized, although the disconnection does not occur.
  • the present invention is not limited to this. That is, it is only necessary that the resistance element is connected to at least one of the connection wirings adjacent to each other.
  • the present invention is not limited to this.
  • the present invention can of course be applied to an IPS (In-Plane-Switching) mode liquid crystal panel in which a common electrode is formed on an active matrix substrate.
  • IPS In-Plane-Switching
  • the present invention can be applied to an MVA (Multi-Domain Vertical Aligned) mode liquid crystal panel, an OCB (Optically Compensated Bend) mode liquid crystal panel, and the like.
  • the present invention is not limited to this. That is, an R gate wiring, a G gate wiring, and a B gate wiring may be formed in the display region. In this case, it is not necessary to provide source wiring for each RGB.
  • each pixel in the display area is not limited to a stripe shape.
  • a so-called delta arrangement in which the arrangement pitch is shifted for each line may be used.
  • the method for inputting the inspection signal for the gate wiring and the source wiring is not limited to that shown in FIGS.
  • An inspection signal may be input from the inspection pad to the gate wiring or the source wiring via a switching element such as a TFT.
  • the driving circuit for the gate wiring and the source wiring may be formed directly on the active matrix substrate. Further, this drive circuit may be driven at the time of inspection.
  • each inspection pad may be formed on a substrate different from the active matrix substrate, and only the inspection wiring capable of inputting the inspection signal supplied from each inspection pad may be formed on the active matrix substrate.
  • the active circuit when the lead-out wiring is formed in each of the plurality of layers, the active circuit can reliably detect a short circuit between adjacent lead-out wirings formed in the same layer with a simple configuration. It is useful as a matrix substrate, a display device, an active matrix substrate inspection method, and a display device inspection method.

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Abstract

　アクティブマトリクス基板（２）は、引出配線（６１１，６１３，６１５，６１７）が接続されたゲート端子（５１）に接続される第１接続配線（６４１，６４３，６４５，６４７）と、引出配線（６１２，６１４，６１６）が接続されたゲート端子（５１）に接続される第２接続配線（６４２，６４４，６４６）と、互いに隣接する２本の第１接続配線および第２接続配線を１本に束ねる束配線（６５１～６５４）と、束配線のうちで互いに隣接しない束配線（６５２，６５４）へ検査信号を入力可能な第１検査配線（６６）と、束配線のうち第１検査配線（６６）が接続されておらずかつ互いに隣接しない束配線（６５１，６５３）へ検査信号を入力可能な第２検査配線（６７）とを備える。

Description

アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法
　本発明は、２層以上の層を有し、表示領域に互いに平行に形成された複数の第１配線と、端子配置領域に配置された複数の第１端子とをそれぞれ接続する複数の第１引出配線を、それぞれの層に形成したアクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法に関する。
　近年、携帯電話、ＰＤＡ、カーナビゲーションシステム、パーソナルコンピュータ等の各種の電子機器において、液晶パネルが幅広く用いられている。液晶パネルは、薄くて軽量であり、消費電力が少ないという長所がある。このような液晶パネルに、ドライバを実装する方式として、液晶材料を挟んで対向する一対の基板の一方の基板（アクティブマトリクス基板）にドライバを直接実装する方式、いわゆるＣＯＧ（Chip On Glass）方式が知られている（例えば、特開平９－３２９７９６号公報、特開平８－３２８０３３号公報参照）。このＣＯＧ方式を用いることにより、液晶パネルの薄型化、小型化、軽量化、配線間、および端子間の高精細化を実現することができる。
　また、近年、携帯電話、ＰＤＡ等の小型の電子機器用に用いられる液晶パネルは、表示画面の縦横の画素数が１６０×１２０のＱＱＶＧＡ、および１７６×１４４のＱＣＩＦから３２０×２４０のＱＶＧＡ、さらには６４０×４８０のＶＧＡへ移行しつつある。これに伴い、液晶パネルを構成するアクティブマトリクス基板上に形成されるべき配線や端子の数が増加することになる。しかしながら、近年、液晶パネルの小型化、高精細化の要請に応えるためには、アクティブマトリクス基板のサイズを大きくすることはできない。
　そこで、表示領域に形成された複数のゲート配線と、端子配置領域に配置された複数のゲート端子とをそれぞれ接続する複数の引出配線を、２層以上の層（多層）にそれぞれ形成するアクティブマトリクス基板が知られている（例えば、特開２００４－５３７０２号公報、特開２００５－９１９６２号公報参照）。具体的には、複数の引出配線のうち所定数の引出配線を、ゲート配線が形成された層と同じ層（第１層）に形成するとともに、残余の引出配線を、ゲート配線が形成された層と異なる層（第２層）に形成する。なお、第１層に形成された引出配線と、第２層に形成された引出配線との間には、絶縁材料が介在される。引出配線を多層化することにより、第１層に形成された引出配線と第２層に形成された引出配線との間隔を狭くすることができるため、アクティブマトリクス基板のサイズを大きくすることなく、液晶パネルの小型化、高精細化を実現できる。
　ところで、第１層に形成された引出配線と、第２層に形成された引出配線との間には、絶縁材料が介在しているので、第１層に形成された引出配線と、第２層に形成された引出配線との間で短絡（リーク）は生じ難い。しかしながら、同じ層に形成された隣接する引出配線間では、アクティブマトリクス基板の製造時等のフォトリソグラフィ工程におけるダストや、エッチング時の膜残り等が原因となって、短絡が生じる恐れがある。特に、近年では、上述したように、液晶パネルの小型化、高精細化が望まれており、配線間の間隔は近年益々狭くなりつつあるため、同じ層に形成された隣接する引出配線間の短絡も生じ易くなってきている。このため、アクティブマトリクス基板の製造時等の検査工程において、引出配線間の短絡の検査が重要となってきている。すなわち、実装工程において、配線の短絡が生じている不良なアクティブマトリクス基板上にドライバを実装することは、部材コストや作業コストのロスとなるからである。
　しかしながら、引出配線間の短絡の検査が重要となってきているにも関わらず、２層以上の層を有するアクティブマトリクス基板において、同じ層に形成された隣接する引出配線間の短絡を、複数の層のそれぞれについて検出するしくみについては確立されていなかった。具体的に言えば、２層以上の層を有する従来のアクティブマトリクス基板において、同じ層に形成された隣接する引出配線のそれぞれには、同じ検査配線から同じ検査信号が入力されていたので、引出配線の断線を検出することはできたが、同じ層に形成された隣接する引出配線間の短絡を検出することはできなかった。
　本発明は、上記の問題点に鑑みてなされたものであり、その目的は、引出配線が複数の層のそれぞれに形成された場合において、同じ層に形成された隣接する引出配線間の短絡を簡易な構成で確実に検出することができるアクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法を提供することにある。
　上記目的を達成するために本発明におけるアクティブマトリクス基板は、表示領域に互いに平行に形成された複数の第１配線と、前記表示領域において前記複数の第１配線と交差するよう、かつ互いに平行に形成された複数の第２配線と、端子配置領域に配置された複数の第１端子と、前記端子配置領域に配置された複数の第２端子と、前記複数の第１配線と前記複数の第１端子とをそれぞれ接続する複数の第１引出配線と、前記複数の第２配線と前記複数の第２端子とをそれぞれ接続する複数の第２引出配線とを備えたアクティブマトリクス基板において、前記複数の第１引出配線は、複数の第３引出配線と、複数の第４引出配線とを含み、前記第３引出配線は、前記第１配線が形成された層と同じ層に形成されており、前記第４引出配線の少なくとも一部分は、前記第１配線が形成された層と絶縁材料を挟んで異なる層に形成されており、かつ、前記表示領域および前記端子配置領域以外の額縁配線領域において前記第３引出配線と前記第４引出配線とが、１本毎に交互に形成されており、前記アクティブマトリクス基板は、前記複数の第３引出配線のそれぞれが接続された複数の第１端子のそれぞれに接続される複数の第１接続配線と、前記複数の第４引出配線のそれぞれが接続された複数の第１端子のそれぞれに接続される複数の第２接続配線と、互いに隣接する２本の前記第１接続配線および前記第２接続配線を１本に束ねる複数の束配線と、前記複数の束配線のうちで互いに隣接しない束配線を共通接続する第１共通配線と、前記複数の束配線のうち前記第１共通配線が接続されておらずかつ互いに隣接しない束配線を共通接続する第２共通配線とを備える。
　本発明のアクティブマトリクス基板によれば、アクティブマトリクス基板の製造時等の検査工程において、第１共通配線および第２共通配線に互いに独立した検査信号を入力すれば、束配線、第１接続配線、および第２接続配線を介して、第３引出配線および第４引出配線へ検査信号を入力することが可能である。すなわち、隣接する第３引出配線へは、互いに独立した検査信号を入力することが可能である。なお、第３引出配線は、第１配線が形成された層と同じ層に形成された配線である。これにより、隣接する第３引出配線間の短絡を検出することができる。また、隣接する第４引出配線へも、互いに独立した検査信号を入力することが可能である。なお、第４引出配線は、当該第４引出配線の少なくとも一部分において、第１配線が形成された層と絶縁材料を挟んで異なる層に形成された配線である。これにより、隣接する第４引出配線間の短絡を検出することができる。
　また、本発明のアクティブマトリクス基板は、互いに隣接する２本の第１接続配線および第２接続配線を１本に束ねる複数の束配線を備え、複数の束配線のそれぞれが、第１共通配線または第２共通配線に接続される態様である。このため、束配線を備えることなく、複数の第１接続配線および複数の第２接続配線のそれぞれが、第１共通配線または第２共通配線に直接接続される態様と比較して、配線間の間隔を広く取ることができ、かつ、異なる層に形成された配線同士を電気的に接続するための配線層切換部の数を低減することも可能である。すなわち、配線間（束配線間）の間隔を広く取ることができるので、配線間で短絡が生じ難くなる。また、配線層切換部の数を低減することができるので、配線層切換部の接続不良等を低減できる。
　この結果、引出配線が複数の層のそれぞれに形成された場合において、同じ層に形成された隣接する引出配線間の短絡を簡易な構成で確実に検出することができる。
　上記目的を達成するために本発明における表示装置は、本発明に係るアクティブマトリクス基板を備える。なお、前記表示装置は、液晶表示装置であることが好ましい。
　上記目的を達成するために本発明におけるアクティブマトリクス基板または表示装置の検査方法は、上記のアクティブマトリクス基板、または、上記のアクティブマトリクス基板を備えた表示装置の検査方法であって、前記第１共通配線および前記第２共通配線に互いに独立した検査信号を入力することにより、前記第３引出配線および前記第４引出配線の検査を行う検査工程と、前記検査工程の後に、前記複数の第１接続配線および前記複数の第２接続配線を切断する切断工程とを含む。
　本発明のアクティブマトリクス基板または表示装置の検査方法によれば、第１共通配線および第２共通配線に互いに独立した検査信号を入力することにより、隣接する第３引出配線間の短絡、および隣接する第４引出配線間の短絡を検出することができる。そして、切断工程において、複数の第１接続配線および複数の第２接続配線を切断する。これにより、複数の第３引出配線のそれぞれが接続された複数の第１端子と、複数の第４引出配線のそれぞれが接続された複数の第１端子とが、電気的に切り離される。
　以上のように、本発明のアクティブマトリクス基板、表示装置、およびアクティブマトリクス基板の検査方法は、引出配線が複数の層のそれぞれに形成された場合において、同じ層に形成された隣接する引出配線間の短絡を簡易な構成で確実に検出することができるという効果を奏する。
図１は、本発明の第１の実施形態に係る液晶パネルの概略構成を示す平面図である。 図２は、図１中に示した切断線ａ－ａ´に沿って切断した断面図である。 図３は、図１中に示したＥ１の部分を拡大した図である。 図４は、図１中に示したＥ２の部分を拡大した図である。 図５は、変更例に係る液晶パネルの概略構成を示す平面図である。 図６は、図１中に示したＥ１の部分と同じ部分を拡大した図である。
　本発明の実施形態において、前記複数の第３引出配線のそれぞれが接続された複数の第１端子と、前記複数の第４引出配線のそれぞれが接続された複数の第１端子とが電気的に導通しないように、前記複数の第１接続配線および前記複数の第２接続配線が切断されている態様とするのが好ましい。この態様によれば、複数の第３引出配線のそれぞれが接続された複数の第１端子と、複数の第４引出配線のそれぞれが接続された複数の第１端子とは、電気的に切り離されることになる。
　本発明の実施形態において、互いに隣接する２本の前記第１接続配線および前記第２接続配線のうち、少なくともいずれか一方の接続配線に抵抗素子が接続される態様とするのが好ましい。特に、互いに隣接する２本の前記第１接続配線および前記第２接続配線のそれぞれに抵抗素子が接続される態様とするのが好ましい。この態様によれば、アクティブマトリクス基板の製造時等の切断工程において、第１接続配線および第２接続配線の代わりに、束配線を切断することが可能となる。つまり、第１接続配線および第２接続配線を切断する場合と比較して、切断すべき配線の数が少なくなる。この結果、切断工程にかかる時間を削減することができる。また、切断すべき配線間の間隔を広く取ることができるので、切断時に生じるカット屑によって、隣接する配線が短絡する等の不良の発生を低減することができる。
　本発明の実施形態において、前記第１接続配線に接続された抵抗素子と、前記第２接続配線に接続された抵抗素子とは、略同じ抵抗値を有する態様とするのが好ましい。この態様によれば、アクティブマトリクス基板の製造時等の検査工程において、隣接する接続配線に対応する引出配線、および当該引出配線に対応する第１配線へ入力されるべき検査信号の遅延量を、略同等にすることができる。これにより、断線には至らないが配線幅が極小になった場合等の不良を検出することができる。
　本発明の実施形態において、前記複数の束配線のそれぞれが切断されている態様とするのが好ましい。この態様によれば、複数の第３引出配線および複数の第４引出配線のそれぞれが接続された第１端子と、第１共通配線および第２共通配線とが、電気的に切り離されることになる。
　本発明の実施形態において、前記第１配線は、ゲート配線であり、前記第２配線は、ソース配線である態様とするのが好ましい。ここで、例えば、第１配線の配線数と第２配線の配線数とが互いに異なる態様において、第１配線の配線数が第２配線の配線数よりも多い場合に、第１配線がゲート配線であれば、不良発生率の高いゲート配線間の短絡の検査を行うことができる。このため、ゲート配線間の短絡が生じている不良なアクティブマトリクス基板上にゲート配線用の駆動回路（ドライバ）の実装を防ぐことができる。そのため、部材コストや作業コストのロスを低減することができる。なお、ゲート配線用の駆動回路は、複数の階調に対応したソース信号（映像信号）を供給するソース配線用の駆動回路に比べて、構成が単純である。このため、端子配置領域の縮小化、アクティブマトリクス基板の低コスト化を目的として、第１配線の配線数が第２配線の配線数よりも多い場合には、第１配線がゲート配線、第２配線がソース配線であることが好ましい。
　本発明の実施形態において、前記第１配線は、ソース配線であり、前記第２配線は、ゲート配線である態様とするのが好ましい。この態様によれば、ソース配線間の短絡の検査を行うことができる。すなわち、ソース配線用の駆動回路（ドライバ）は、複数の階調に対応したソース信号（映像信号）を供給する必要があるため、ゲート配線用の駆動回路に比べて、構成が複雑である。つまり、ソース配線用の駆動回路は、ゲート配線用の駆動回路に比べて、高価である。このため、ソース配線間の短絡が生じている不良なアクティブマトリクス基板上にソース配線用の駆動回路の実装を防ぐことができる。そのため、部材コストや作業コストのロスを低減することができる。
　本発明の実施形態において、本発明の実施形態に係るアクティブマトリクス基板、または、本発明の実施形態に係るアクティブマトリクス基板を備えた表示装置の検査方法であって、前記第１共通配線および前記第２共通配線に互いに独立した検査信号を入力することにより、前記第３引出配線および前記第４引出配線の検査を行う検査工程と、前記検査工程の後に、前記複数の束配線を切断する切断工程とを含む態様とするのが好ましい。この態様によれば、第１共通配線および第２共通配線に互いに独立した検査信号を入力することにより、隣接する第３引出配線間の短絡、および隣接する第４引出配線間の短絡を検出することができる。そして、切断工程において、複数の束配線を切断する。これにより、複数の第３引出配線および複数の第４引出配線のそれぞれが接続された第１端子と、第１共通配線および第２共通配線とが、電気的に切り離される。
　以下、本発明の実施形態について、図面を参照しながら説明する。ただし、以下で参照する各図は、説明の便宜上、本発明の一実施形態の構成部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。したがって、本発明に係るアクティブマトリクス基板は、本明細書が参照する各図に示されていない任意の構成部材を備え得る。また、各図中の部材の寸法は、実際の構成部材の寸法および各部材の寸法比率等を忠実に表したものではない。
　また、上記第１共通配線および第２共通配線は、本実施形態においては第１検査配線および第２検査配線として説明する。
　[実施の形態１]
　図１は、本実施形態に係る液晶パネル１の概略構成を示す平面図である。図１に示すように、液晶パネル１は、アクティブマトリクス基板２と、アクティブマトリクス基板２に対向する対向基板３とを備えている。アクティブマトリクス基板２と対向基板３との間には、図示しない液晶材料が狭持されている。なお、本実施形態に係る対向基板３には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のカラーフィルタと、これらのカラーフィルタ間の光漏れを防止するブラックマトリクスとを含むカラーフィルタ層が形成されている。また、カラーフィルタ層の上には、共通電極が形成されている。
　ここで、本実施形態に係る液晶パネル１は、例えば、携帯電話、ＰＤＡ（Personal Digital Assistant）、ＰＨＳ（Personal Handy-phone System）、ＨＨＴ（Hand Held Terminal）等の携帯端末用の電子機器に用いられる。また、本実施形態に係る液晶パネル１は、携帯端末用の電子機器以外に、ゲーム端末、カーナビゲーションシステム、パーソナルコンピュータ、テレビ、ビデオカメラ、デジタルカメラ等の電子機器にも用いられる。ここで、液晶パネル１を備えた電子機器が、本発明に係る液晶表示装置の一実施形態となる。なお、本実施形態に係るアクティブマトリクス基板２を電界放出ディスプレイ、プラズマディスプレイ、有機ＥＬディスプレイ、無機ＥＬディスプレイ等の、液晶パネル１以外のパネル（表示装置）に設けるようにしてもよい。
　アクティブマトリクス基板２は、表示領域４と、端子配置領域５と、表示領域４の外側にあって、かつ表示領域４を囲む額縁配線領域６とを有している。なお、以下では、液晶パネル１の１辺を第１辺Ｓ１（図１では、下辺）とし、この第１辺Ｓ１を挟んで左右の辺を各々第２辺Ｓ２、第３辺Ｓ３とし、第１辺Ｓ１に対向する辺を第４辺Ｓ４とする。
　ここで、図１に示すように、アクティブマトリクス基板２の第２辺Ｓ２（第３辺Ｓ３）の長さＨは、対向基板３の第２辺Ｓ２（第３辺Ｓ３）の長さＬよりも長い。このため、アクティブマトリクス基板２と対向基板３とが図示しない液晶材料を介して互いに貼り合わされた場合に、アクティブマトリクス基板２の端子配置領域５は、対向基板３よりも第１辺Ｓ１側に位置することとなる。
　表示領域４には、第１ゲート配線４０１～４０７と、第２ゲート配線４１１～４１７と、ソース配線４２１，４２２，４２３，・・・４２ｉとが形成されている。ここで、第１ゲート配線４０１～４０７には、一端側にゲート信号の入力端４３１～４３７をそれぞれ有している。また、第２ゲート配線４１１～４１７には、他端側にゲート信号の入力端４４１～４４７をそれぞれ有している。さらに、ソース配線４２１，４２２，４２３，・・・４２ｉには、一端側にソース信号の入力端４５１，４５２，４５３，・・・４５ｉをそれぞれ有している。
　図１では、説明の簡略化のために、第１ゲート配線４０１～４０７を７本、第２ゲート配線４１１～４１７を７本図示したが、表示領域４に形成されるべき第１ゲート配線および第２ゲート配線の数は、実際にはこれよりも多い。但し、第１ゲート配線および第２ゲート配線の数については、任意であり、ここでは特に限定されない。
　なお、以下では、個々の配線を区別する必要のある場合にのみ、例えば、ソース配線４２１のように、それぞれを区別するための小数字を付して説明し、特に区別する必要がない場合、あるいは、総称する場合には、例えば、ソース配線４２のように、小数字を付さずに説明する。また、以下では、第１ゲート配線４０１～４０７および第２ゲート配線４１１～４１７を区別する必要がない場合、あるいは、総称する場合には、単に、ゲート配線４０，４１と称して説明する。
　ここで、本実施形態においては、第１ゲート配線４０１～４０７と、第２ゲート配線４１１～４１７とは、１本毎に交互に、かつ互いに平行となるように表示領域４に形成されている。すなわち、表示領域４には、第４辺Ｓ４側から第１辺Ｓ１側に向かって、第１ゲート配線４０１、第２ゲート配線４１１、第１ゲート配線４０２、第２ゲート配線４１２、第１ゲート配線４０３、第２ゲート配線４１３・・・となるように、ゲート配線４０，４１が形成されている。また、ソース配線４２１、４２２、４２３、・・・４２ｉは、ゲート配線４０，４１と交差するよう、かつ互いに平行に表示領域４に形成されている。
　なお、本実施形態においては、ソース配線４２は、ＲＧＢ毎に表示領域４に形成されている。つまり、表示領域４には、Ｒ用のソース配線４２、Ｇ用のソース配線４２、Ｂ用のソース配線４２が形成されている。但し、モノクロ用の液晶パネル１の場合には、これに限定されない。さらに、表示領域４には、ゲート配線４０，４１およびソース配線４２以外に、図示しない蓄積容量配線が形成されている。蓄積容量配線は、ゲート配線４０，４１に平行となるように、表示領域４に形成されている。
　なお、ゲート配線４０，４１とソース配線４２との交差部分には、図示しないＴＦＴ（Thin Film Transistor）やＭＩＭ（Metal Insulator Metal）等のスイッチング素子、および、このスイッチング素子に接続される図示しない絵素電極（Ｒ、Ｇ、またはＢ）等が形成されている。
　端子配置領域５は、アクティブマトリクス基板２において、複数のゲート端子５１および複数のソース端子５２が配置された領域である。ドライバ、またはドライバが設けられたフレキシブル配線基板が、端子配置領域５においてゲート端子５１およびソース端子５２と電気的に接続される。このため、ゲート端子５１は、ドライバからゲート信号が入力可能な端子となる。また、ソース端子５２は、ドライバからソース信号が入力可能な端子となる。なお、ドライバは、ＣＯＧ（Chip On Glass）方式にて端子配置領域５に接続することが可能である。また、ドライバが設けられたフレキシブル配線基板は、ＴＣＰ（Tape Carrier Package）方式にて端子配置領域５に接続することが可能である。なお、接続する方式については、ここでは特に限定されない。
　なお、図１では、端子配置領域５に、１個のドライバを配置することが可能な例を示しているが、これに限定されない。例えば、アクティブマトリクス基板２上に端子配置領域５を複数設けることにより、複数の端子配置領域５のそれぞれに、複数のドライバをそれぞれ配置することが可能なようにしてもよい。
　額縁配線領域６には、第１ゲート配線４０１～４０７の一端側に有するゲート信号の入力端４３１～４３７と、ゲート端子５１とをそれぞれ接続するゲート用右側引出配線（第１引出配線）６１１～６１７が形成されている。すなわち、ゲート用右側引出配線６１１～６１７は、ゲート信号の入力端４３１～４３７から第３辺Ｓ３側に引き出され、第３辺Ｓ３に沿って額縁配線領域６に形成され、そしてゲート端子５１へ接続される。
　ここで、ゲート用右側引出配線６１１～６１７は、ゲート用右側第１引出配線（第３引出配線）６１１，６１３，６１５，６１７と、ゲート用右側第２引出配線（第４引出配線）６１２，６１４，６１６とを含む。ゲート用右側第１引出配線６１１，６１３，６１５，６１７は、ゲート配線４０，４１が形成された層と同じ層に形成された引出配線である。なお、以下では、ゲート配線４０，４１が形成された層を「第１層」と称する。また、ゲート用右側第２引出配線６１２，６１４，６１６は、当該ゲート用右側第２引出配線６１２，６１４，６１６の少なくとも一部分において、ゲート配線４０，４１が形成された層（第１層）と絶縁材料を挟んで異なる層に形成された引出配線である。なお、以下では、ゲート配線４０，４１が形成された層と異なる層を「第２層」と称する。つまり、第２層には、ソース配線４２が形成されている。
　ここで、ゲート用右側第２引出配線６１２，６１４，６１６には、ゲート信号の入力端４３２，４３４，４３６側に形成された配線層第１切替部６２２，６２４，６２６と、ゲート端子５１側に形成された配線層第２切替部６３２，６３４，６３６とをそれぞれ有している。本実施形態においては、ゲート用右側第２引出配線６１２，６１４，６１６のうち、ゲート信号の入力端４３２，４３４，４３６と配線層第１切替部６２２，６２４，６２６との間の配線は第１層に形成されており、配線層第１切替部６２２，６２４，６２６と配線層第２切替部６３２，６３４，６３６との間の配線は第２層に形成されており、配線層第２切替部６３２，６３４，６３６とゲート端子５１との間の配線は第１層に形成されている。すなわち、配線層第１切替部６２２，６２４，６２６および配線層第２切替部６３２，６３４，６３６のそれぞれにおいて、第１層に形成された配線と第２層に形成された配線とが電気的に接続されることになる。
　なお、電気的に接続する方法として、第１層に形成された配線と第２層に形成された配線とを絶縁材料に形成されたコンタクトホールを介して直接接続させるようにしてもよいし、第１層に形成された配線と第２層に形成された配線とをさらに別の層に形成された電極を介して電気的に接続させるようにしてもよい。すなわち、電気的に接続する方法として、様々な任意の方法を用いることが可能であり、ここでは特に限定されない。また、配線層第１切替部６２２，６２４，６２６および配線層第２切替部６３２，６３４，６３６の位置についても図１に示す位置に限定されるものではなく、任意である。
　図２は、図１中に示した切断線ａ－ａ´に沿って切断した断面図である。図２に示すように、アクティブマトリクス基板２上には、第１層として、ゲート用右側第１引出配線６１１，６１３，６１５，６１７が形成されている。また、絶縁膜（絶縁材料）７が、ゲート用右側第１引出配線６１１，６１３，６１５，６１７を覆うように、アクティブマトリクス基板２上に形成されている。また、絶縁膜７上には、第２層として、ゲート用右側第２引出配線６１２，６１４，６１６が形成されている。さらに、保護膜８が、ゲート用右側第２引出配線６１２，６１４，６１６を覆うように、絶縁膜７上に形成されている。すなわち、ゲート用右側第１引出配線６１１，６１３，６１５，６１７と、ゲート用右側第２引出配線６１２，６１４，６１６との間には、絶縁膜７が介在している。
　このように、本実施形態においては、ゲート用右側第１引出配線６１１，６１３，６１５，６１７は第１層に形成され、ゲート用右側第２引出配線６１２，６１４，６１６の少なくとも一部分は第２層に形成されている。このため、１つの層に全てのゲート用右側引出配線６１１～６１７が形成される態様と比較して、アクティブマトリクス基板の小型化、高精細化を実現できる。
　図３は、図１中のＥ１の部分を拡大した図である。図３に示すように、ゲート用右側引出配線６１１～６１７が接続された複数のゲート端子５１のそれぞれには、ゲート用右側接続配線６４１～６４７がさらに接続されている。すなわち、ゲート用右側接続配線６４１～６４７は、複数のゲート端子５１のそれぞれから第１辺Ｓ１側（後述する検査配線６６，６７側）へ引き出されている。
　ここで、ゲート用右側接続配線６４１～６４７は、ゲート用右側第１接続配線（第１接続配線）６４１，６４３，６４５，６４７と、ゲート用右側第２接続配線（第２接続配線）６４２，６４４，６４６とを含む。ゲート用右側第１接続配線６４１，６４３，６４５，６４７は、ゲート用右側第１引出配線６１１，６１３，６１５，６１７が接続されたゲート端子５１に接続される接続配線である。また、ゲート用右側第２接続配線６４２，６４４，６４６は、ゲート用右側第２引出配線６１２，６１４，６１６が接続されたゲート端子５１に接続される接続配線である。
　また、額縁配線領域６には、互いに隣接する２本のゲート用右側第１接続配線およびゲート用右側第２接続配線を１本に束ねる右側束配線（束配線）６５１～６５４が形成されている。本実施形態においては、右側束配線６５１は、２本のゲート用右側第１接続配線６４１およびゲート用右側第２接続配線６４２を１本に束ねている。また、右側束配線６５２は、２本のゲート用右側第１接続配線６４３およびゲート用右側第２接続配線６４４を１本に束ねている。さらに、右側束配線６５３は、２本のゲート用右側第１接続配線６４５およびゲート用右側第２接続配線６４６を１本に束ねている。なお、右側束配線６５４は、ゲート用右側第１接続配線６４７の１本にのみ接続されている。
　また、右側束配線６５２、６５４には、ゲート用右側第１検査配線６６がさらに接続されている。また、右側束配線６５１、６５３には、ゲート用右側第１検査配線６６を跨いで、ゲート用右側第２検査配線６７が接続されている。すなわち、ゲート用右側第１検査配線６６は、右側束配線６５１～６５４のうちで互いに隣接しない右側束配線６５２，６５４へ検査信号を入力可能な検査配線である。また、ゲート用右側第２検査配線６７は、右側束配線６５１～６５４のうちゲート用右側第１検査配線６６が接続されておらずかつ互いに隣接しない右側束配線６５１，６５３へ検査信号を入力可能な検査配線である。
　なお、右側束配線６５１，６５３には、ゲート用右側第１検査配線６６を挟んで、ゲート用右側第２検査配線６７が接続されているので、右側束配線６５１，６５３には、配線層第３切替部６８１，６８３と、配線層第４切替部６９１，６９３とをそれぞれ有している。すなわち、配線層第４切替部６９１，６９３のそれぞれにおいて、右側束配線６５１，６５３とゲート用右側第２検査配線６７とが電気的に接続されることになる。
　また、ゲート用右側第１検査配線６６には、ゲート用右側第１検査パッド７０がさらに接続されている。ゲート用右側第１検査パッド７０は、検査信号が入力可能なパッドである。これにより、右側束配線６５２，６５４、およびゲート用右側接続配線６４３，６４４、６４７を介して、ゲート用右側引出配線６１３，６１４，６１７には、ゲート用右側第１検査パッド７０から検査信号を入力することが可能となる。さらに、ゲート用右側第２検査配線６７には、ゲート用右側第２検査パッド７１がさらに接続されている。ゲート用右側第２検査パッド７１も、検査信号が入力可能なパッドである。これにより、右側束配線６５１、６５３、およびゲート用右側接続配線６４１，６４２，６４５，６４６を介して、ゲート用右側引出配線６１１，６１２，６１５，６１６には、ゲート用右側第２検査パッド７１から検査信号を入力することが可能となる。
　以上のように、本実施形態に係るアクティブマトリクス基板２は、互いに隣接する２本のゲート用右側第１接続配線およびゲート用右側第２接続配線を１本に束ねる右側束配線６５１～６５４を形成し、右側束配線６５２、６５４がゲート用右側第１検査配線６６に、右側束配線６５１、６５３がゲート用右側第２検査配線６７に接続される態様である。このため、右側束配線を備えることなく、ゲート用右側接続配線６４１～６４７のそれぞれが、ゲート用右側第１検査配線６６またはゲート用右側第２検査配線６７に直接接続される態様と比較して、配線間の間隔を広く取ることができ、かつ、配線層切替部の数を低減することも可能となる。すなわち、右側束配線６５１～６５４間の間隔（図３中のＫ）を広く取ることができるので、右側束配線６５１～６５４間で短絡が生じ難くなる。また、配線層切替部の数を低減することができるので、配線層切替部の接続不良等を低減できる。この結果、アクティブマトリクス基板２の検査（断線、短絡等）を確実に行うことができるので、液晶パネル１の歩留まりが向上する。
　また、本実施形態に係るアクティブマトリクス基板２は、互いに隣接する２本のゲート用右側第１接続配線およびゲート用右側第２接続配線を１本に束ねる右側束配線６５１～６５４を形成しているので、ゲート用右側第１検査配線６６を跨ぐ配線の数（つまり、右側束配線６５１～６５４とゲート用右側第１検査配線６６との交差部の数）を低減することができる。交差部の数を低減することができるので、ゲート用右側第１検査配線６６にかかる負荷を低減することができる。負荷を低減することができるので、ゲート用右側第１検査パッド７０からゲート用右側第１検査配線６６へ入力された検査信号の遅延を低減することができる。この結果、所望の検査信号をゲート配線４０，４１へ入力させることができるので、絵素電極とソース配線４２との間の短絡のような、木目細かい不良を検出することができる。
　さらに、本実施形態に係るアクティブマトリクス基板２によれば、ゲート用右側第１検査配線６６は、右側束配線６５２、６５４のそれぞれと接続されており、ゲート用右側第２検査配線６７は、右側束配線６５１、６５３のそれぞれと接続されている。このため、アクティブマトリクス基板２にて発生した静電気を、ゲート用右側第１検査配線６６およびゲート用右側第２検査配線６７から除去または分散することができる。アクティブマトリクス基板２にて発生した静電気を除去または分散することができるので、当該静電気による配線の短絡や断線、ＴＦＴやＭＩＭの特性の変化等を抑制することができる。
　なお、後述するゲート用左側接続配線７５１～７５７、左側束配線７６１～７６４、ゲート用左側第１検査配線７７、およびゲート用左側第２検査配線７８についても、上記と同様の効果が得られる。
　図１に戻り、額縁配線領域６には、第２ゲート配線４１１～４１７の他端側に有するゲート信号の入力端４４１～４４７と、ゲート端子５１とをそれぞれ接続するゲート用左側引出配線７２１～７２７が形成されている。すなわち、ゲート用左側引出配線７２１～７２７は、ゲート信号の入力端４４１～４４７から第２辺Ｓ２側に引き出され、第２辺Ｓ２に沿って額縁配線領域６に形成され、そしてゲート端子５１へ接続される。
　ここで、ゲート用左側引出配線７２１～７２７は、ゲート用左側第１引出配線７２１，７２３，７２５，７２７と、ゲート用左側第２引出配線７２２，７２４，７２６とを含む。ゲート用左側第１引出配線７２１，７２３，７２５，７２７は、第１層に形成された引出配線である。また、ゲート用左側第２引出配線７２２，７２４，７２６は、第２層に形成された引出配線である。
　ここで、ゲート用左側第２引出配線７２２，７２４，７２６には、ゲート信号の入力端４４２，４４４，４４６側に形成された配線層第５切替部７３２，７３４，７３６と、ゲート端子５１側に形成された配線層第６切替部７４２，７４４，７４６とをそれぞれ有している。本実施形態においては、ゲート用左側第２引出配線７２２，７２４，７２６のうち、ゲート信号の入力端４４２，４４４，４４６と配線層第５切替部７３２，７３４，７３６との間の配線は第１層に形成されており、配線層第５切替部７３２，７３４，７３６と配線層第６切替部７４２，７４４，７４６との間の配線は第２層に形成されており、配線層第６切替部７４２，７４４，７４６とゲート端子５１との間の配線は第１層に形成されている。すなわち、配線層第５切替部７３２，７３４，７３６および配線層第６切替部７４２，７４４，７４６のそれぞれにおいて、第１層に形成された配線と第２層に形成された配線とが電気的に接続されることになる。
　図４は、図１中のＥ２の部分を拡大した図である。図４に示すように、ゲート用左側引出配線７２１～７２７が接続された複数のゲート端子５１のそれぞれには、ゲート用左側接続配線７５１～７５７がさらに接続されている。すなわち、ゲート用左側接続配線７５１～７５７は、複数のゲート端子５１のそれぞれから第１辺Ｓ１側（後述する検査配線７７，７８側）へ引き出されている。
　ここで、ゲート用左側接続配線７５１～７５７は、ゲート用左側第１接続配線７５１，７５３，７５５，７５７と、ゲート用左側第２接続配線７５２，７５４，７５６とを含む。ゲート用左側第１接続配線７５１，７５３，７５５，７５７は、ゲート用左側第１引出配線７２１，７２３，７２５，７２７が接続されたゲート端子５１に接続される接続配線である。また、ゲート用左側第２接続配線７５２，７５４，７５６は、ゲート用左側第２引出配線７２２，７２４，７２６が接続されたゲート端子５１に接続される接続配線である。
　また、額縁配線領域６には、互いに隣接する２本のゲート用左側第１接続配線およびゲート用左側第２接続配線を１本に束ねる左側束配線７６１～７６４が形成されている。本実施形態においては、左側束配線７６１は、２本のゲート用左側第１接続配線７５１およびゲート用左側第２接続配線７５２を１本に束ねている。また、左側束配線７６２は、２本のゲート用左側第１接続配線７５３およびゲート用左側第２接続配線７５４を１本に束ねている。さらに、左側束配線７６３は、２本のゲート用左側第１接続配線７５５およびゲート用左側第２接続配線７５６を１本に束ねている。なお、左側束配線７６４は、ゲート用左側第１接続配線７５７の１本にのみ接続されている。
　また、左側束配線７６２，７６４には、ゲート用左側第１検査配線７７がさらに接続されている。また、左側束配線７６１，７６３には、ゲート用左側第１検査配線７７を挟んで、ゲート用左側第２検査配線７８が接続されている。すなわち、ゲート用左側第１検査配線７７は、左側束配線７６１～７６４のうちで互いに隣接しない左側束配線７６２，７６４へ検査信号を入力可能な検査配線である。また、ゲート用左側第２検査配線７８は、左側束配線７６１～７６４のうちゲート用左側第１検査配線７７が接続されておらずかつ互いに隣接しない左側束配線７６１，７６３へ検査信号を入力可能な検査配線である。
　なお、左側束配線７６１，７６３には、ゲート用左側第１検査配線７７を跨いで、ゲート用左側第２検査配線７８が接続されているので、左側束配線７６１，７６３には、配線層第７切替部７９１，７９３と、配線層第８切替部８０１，８０３とをそれぞれ有している。すなわち、配線層第８切替部８０１，８０３のそれぞれにおいて、左側束配線７６１，７６３とゲート用左側第２検査配線７８とが電気的に接続されることになる。
　また、ゲート用左側第１検査配線７７には、ゲート用左側第１検査パッド８１がさらに接続されている。ゲート用左側第１検査パッド８１は、検査信号が入力可能なパッドである。これにより、左側束配線７６２，７６４、およびゲート用左側接続配線７５３，７５４，７５７を介して、ゲート用左側引出配線７２３，７２４，７２７には、ゲート用左側第１検査パッド８１から検査信号を入力することが可能となる。さらに、ゲート用左側第２検査配線７８には、ゲート用左側第２検査パッド８２がさらに接続されている。ゲート用左側第２検査パッド８２も、検査信号が入力可能なパッドである。これにより、左側束配線７６１，７６３、およびゲート用左側接続配線７５１，７５２，７５５，７５６を介して、ゲート用左側引出配線７２１，７２２，７２５，７２６には、ゲート用左側第２検査パッド８２から検査信号を入力することが可能となる。
　図１に戻り、額縁配線領域６には、ソース配線４２１，４２２，４２３，・・・４２ｉの一端側に有するソース信号の入力端４５１，４５２，４５３，・・・４５ｉと、ソース端子５２とをそれぞれ接続するソース用引出配線８３１，８３２，８３３，・・・８３ｉが形成されている。すなわち、ソース用引出配線８３は、ソース信号の入力端４５から第１辺Ｓ１側に引き出され、そしてソース端子５２へ接続される。
　ここで、ソース用引出配線８３１，８３２，８３３，・・・８３ｉが接続された複数のソース端子５２のそれぞれには、ソース用接続配線８４１，８４２，８４３，・・・８４ｉがさらに接続されている。すなわち、ソース用接続配線８４１，８４２，８４３，・・・８４ｉは、複数のソース端子５２のそれぞれから第１辺Ｓ１側（後述する検査配線８５，８６側）へ引き出されている。
　また、ソース用接続配線８４１，８４３，８４５，・・・８４ｉには、ソース用第１検査配線８５がさらに接続されている。また、ソース用接続配線８４２，８４４，８４６，・・・８４ｉ－１には、ソース用第２検査配線８６がさらに接続されている。すなわち、ソース用第１検査配線８５は、ソース用接続配線８４１，８４２，８４３，・・・８４ｉのうちで互いに隣接しないソース用接続配線８４１，８４３，８４５，・・・８４ｉへ検査信号を入力可能な検査配線である。また、ソース用第２検査配線８６は、ソース用接続配線８４１，８４２，８４３，・・・８４ｉのうちソース用第１検査配線８５が接続されておらずかつ互いに隣接しないソース用接続配線８４２，８４４，８４６，・・・８４ｉ－１へ検査信号を入力可能な検査配線である。
　また、ソース用第１検査配線８５には、ソース用第１検査パッド８７がさらに接続されている。ソース用第１検査パッド８７は、検査信号が入力可能なパッドである。これにより、ソース用第１検査配線８５、およびソース用接続配線８４１，８４３，８４５，・・・８４ｉを介して、ソース用引出配線８３１，８３３，８３５，・・・８３ｉには、ソース用第１検査パッド８７から検査信号を入力することが可能となる。さらに、ソース用第２検査配線８６には、ソース用第２検査パッド８８がさらに接続されている。ソース用第２検査パッド８８も、検査信号が入力可能なパッドである。これにより、ソース用第２検査配線８６、およびソース用接続配線８４２，８４４，８４６，・・・８４ｉ－１を介して、ソース用引出配線８３２，８３４，８３６，・・・８３ｉ－１には、ソース用第２検査パッド８８から検査信号を入力することが可能となる。
　さらに、額縁配線領域６には、ゲート用右側引出配線６１１～６１７、およびゲート用左側引出配線７２１～７２７を囲むように、共通検査配線８９が形成されている。共通検査配線８９には、共通電極パッド９０，９１が接続されている。また、共通検査配線８９には、トランスファーパッド９２，９３がさらに接続されている。トランスファーパッド９２，９３は、対向基板３に形成されている図示しない共通電極に接続されている。これにより、対向基板３に形成されている共通電極には、共通電極パッド９０，９１から共通電圧を印加することが可能となる。
　次に、本実施形態に係る液晶パネル１の製造方法について説明する。なお、以下では、特に液晶パネル１の電気的な接続状態を検査する検査工程について、詳細に説明する。
　すなわち、透明なガラス基板上に、導電膜、絶縁膜、保護膜等の薄膜を積層し、アクティブマトリクス基板２として切り出されるべきアクティブマトリクス基板領域が複数形成されるアクティブマトリクス基板用のベース基板を製造する。また、透明なガラス基板上に、ブラックマトリクス、カラーフィルタ、導電膜、配向膜等の薄膜を積層し、対向基板３として切り出されるべき対向基板領域が複数形成される対向基板用のベース基板を製造する。両ベース基板のうちの一方のベース基板にシール剤を塗布する。そして、シール剤を塗布した後、両ベース基板を貼り合わせる。
　貼り合わされた両ベース基板は、アクティブマトリクス基板２と対向基板３とを有する液晶パネル１が所定の枚数（例えば、左右方向に４枚）形成されるマザー基板として切断する。すなわち、図１に示す液晶パネル１は、液晶材料を注入した後のマザー基板として切断した液晶パネルの１つを示している。したがって、図示は省略したが、図１の液晶パネル１の例えば左右には他の液晶パネルが存在している。そして、マザー基板として切断された液晶パネル１の個々に、アクティブマトリクス基板２と対向基板３との間に形成される注入口を介して、例えば、真空注入方式を用いることにより液晶材料を注入する。なお、真空注入方式に代えて、滴下注入方式を用いることにより液晶材料を注入してもよい。この場合、注入口は不要であり、注入口部分を封止する工程も不要である。
　そして、端子配置領域５にドライバを取り付ける前に、液晶パネル１の電気的な接続状態を検査する検査工程が行われる。すなわち、検査工程は、液晶パネル１のアクティブマトリクス基板２における配線の断線・短絡や絵素電極の欠陥を検査する。
　検査方法として、各検査パッド７０，７１，８１，８２，８７，８８，９０，９１に、例えば、検査用プローブを接触させ、所定の電圧を印加する。なお、検査用プローブを各検査パッド７０，７１，８１，８２，８７，８８，９０，９１に接触させる順番については、ここでは特に限定されない。これにより、ゲート配線４０，４１に、走査信号として機能する検査信号が入力される。なお、この検査信号は、各絵素が有するスイッチング素子を一定期間オンさせる信号である。また、ソース配線４２に、ソース信号として機能する検査信号が入力される。なお、この検査信号は、各絵素領域の液晶を所望の方向に配向させる信号である。
　このため、各絵素のスイッチング素子がオン状態になり、各絵素電極にソース信号として機能する検査信号が入力されることで、液晶の分子配列方向が制御され、例えば、液晶パネル１の背面からバックライトのような照射手段にて照射すると、アクティブマトリクス基板２の表示領域４に対応する液晶パネル１の表示画面（以下、「液晶パネル１の表示画面」と称する）に画像が表示されるようになる。したがって、液晶パネル１の表示画面上で、例えば、検査員の目視検査により、液晶パネル１のアクティブマトリクス基板２における配線の断線・短絡を検査することが可能となる。なお、検査員の目視検査に代えてまたは加えて、画像認識装置を用いてもよいし、配線の断線・短絡を電気的に検出する検出装置等を用いて検査してもよい。
　ここで、ゲート用右側引出配線６１１～６１７の短絡の検出方法について説明する。具体的には、まず、ソース用第１検査パッド８７、ソース用第２検査パッド８８、および共通電極パッド９０，９１に、検査用プローブを接触させておく。この状態で、ゲート用右側第１検査配線６６およびゲート用右側第２検査配線６７に互いに独立した検査信号を入力する。例えば、ゲート用右側第１検査パッド７０のみに検査用プローブを接触させ、ゲート用右側第２検査パッド７１には検査用プローブを接触させないようにする。このようにすると、右側束配線６５２，６５４、およびゲート用右側接続配線６４１，６４２，６４５，６４６を介して、ゲート用右側引出配線６１１，６１２，６１５，６１６には、ゲート用右側第１検査パッド７０から検査信号が入力されることになる。一方、ゲート用右側第２検査パッド７１には検査用プローブを接触させていないので、ゲート用右側引出配線６１３，６１４，６１７には、ゲート用右側第２検査パッド７１から検査信号は入力されない。
　すなわち、第１層において、ゲート用右側第１引出配線６１１，６１３，６１５，６１７のうち、ゲート用右側第１引出配線６１１、６１５のみに検査信号が入力されることになる（図２参照）。このため、第１層に形成されたゲート用右側第１引出配線６１１，６１３，６１５，６１７間が短絡していた場合には、液晶パネル１の表示画面には、検査信号が入力されているゲート用右側第１引出配線６１１，６１５に接続された第１ゲート配線４０１，４０５に対応するラインだけでなく、検査信号が入力されていないゲート用右側第１引出配線６１３，６１７に接続された第１ゲート配線４０３，４０７に対応するラインまでも表示されることになる。そのため、検査員は、第１層に形成されたゲート用右側第１引出配線６１１，６１３，６１５，６１７間の短絡を検出することができる。
　また、第２層において、ゲート用右側第２引出配線６１２，６１４，６１６のうち、ゲート用右側第２引出配線６１２，６１６のみに検査信号が入力されることになる（図２参照）。このため、第２層に形成されたゲート用右側第２引出配線６１２，６１４，６１６間が短絡していた場合には、液晶パネル１の表示画面には、検査信号が入力されているゲート用右側第２引出配線６１２，６１６に接続された第１ゲート配線４０２，４０６に対応するラインだけでなく、検査信号が入力されていないゲート用右側第２引出配線６１４に接続された第１ゲート配線４０４に対応するラインまでも表示されることになる。そのため、検査員は、第２層に形成されたゲート用右側第２引出配線６１２，６１４，６１６間の短絡を検出することができる。
　また、上記と同様に、例えば、ゲート用左側第１検査パッド８１のみに検査用プローブを接触させ、ゲート用左側第２検査パッド８２には検査用プローブを接触させないようにする。これにより、検査員は、第１層に形成されたゲート用左側第１引出配線７２１，７２３，７２５，７２７間の短絡、および、第２層に形成されたゲート用左側第２引出配線７２２，７２４，７２６間の短絡を検出することができる。
　なお、ゲート用右側引出配線６１１～６１７が断線していた場合には、液晶パネル１の表示画面には、断線したゲート用右側引出配線に接続された第１ゲート配線に対応するライン全てが表示されなくなる。また、これと同様に、ゲート用左側引出配線７２１～７２７が断線していた場合には、液晶パネル１の表示画面には、断線したゲート用左側引出配線に接続された第２ゲート配線に対応するライン全てが表示されなくなる。これにより、検査員は、ゲート用右側引出配線６１１～６１７、およびゲート用左側引出配線７２１～７２７の断線を検出することができる。
　また、ゲート配線４０，４１が断線していた場合には、液晶パネル１の表示画面には、断線した箇所以降のゲート配線に対応するラインが表示されなくなる。また、これと同様に、ソース配線４２が断線していた場合には、液晶パネル１の表示画面には、断線した箇所以降のソース配線に対応するラインが表示されなくなる。これにより、検査員は、ゲート配線４０，４１、およびソース配線４２の断線を検出することができる。また、ソース用第１検査配線８５およびソース用第２検査配線８６に互いに独立した検査信号を入力することにより、検査員は、ソース配線４２およびソース用引出配線８３の短絡を検出することができる。
　さらに、ゲート配線４０，４１、およびソース配線４２へ、検査員の所望するパルス波形の検査信号を入力させることにより、絵素電極とソース配線４２との間の短絡等も検出することができる。すなわち、ゲート配線４０，４１、ソース配線４２、ゲート用右側引出配線６１、およびゲート用左側引出配線７２の短絡・断線の検査だけでなく、絵素電極の欠陥等の検査も行うことができる。
　そして、上記の検査工程が終了すれば、ゲート用右側接続配線６４１～６４７、およびゲート用左側接続配線７５１～７５７を切断する切断工程が行われる。具体的には、ゲート用右側接続配線６４１～６４７を例えば図３に示すカットラインＣに沿ってレーザーにより切断する。これにより、ゲート用右側第１引出配線６１１，６１３，６１５，６１７のそれぞれが接続されたゲート端子５１と、ゲート用右側第２引出配線６１２，６１４，６１６のそれぞれが接続されたゲート端子５１とが、電気的に導通しなくなる。また、ゲート用左側接続配線７５１～７５７を例えば図４に示すカットラインＣに沿ってレーザーにより切断する。これにより、ゲート用左側第１引出配線７５１，７５３，７５５，７５７のそれぞれが接続されたゲート端子５１と、ゲート用左側第２引出配線７５２，７５４，７５６のそれぞれが接続されたゲート端子５１とが、電気的に導通しなくなる。
　なお、上記では、接続配線をカットラインＣに沿ってレーザーにより切断する例について説明したが、例えば、図５に示すような液晶パネル１ａであれば、接続配線を分断ラインＤに沿って例えばホイールカッターにより基板とともに分断するようにしてもよい。この場合、接続配線をカットラインＣに沿ってレーザーにより切断する必要がないので、液晶パネルの製造工程を簡略化することができる。また、各検査パッド７０，７１，８１，８２，８７，８８，９０，９１が形成された、図５中のＡの部分の基板が切り離されるので、表示装置に搭載されるべき液晶パネルの外形を小さくすることができる。
　そして、上記の切断工程が終了すれば、端子配置領域５に、ゲート配線４０，４１およびソース配線４２を駆動制御するドライバを実装する実装工程が行われる。その後、マザー基板から個々の液晶パネル１を切り出す。そして、切り出した液晶パネル１に偏光板などの光学フィルムを貼り付ける。これにより、液晶パネル１が製造される。なお、液晶パネル１を製造する方法は、上記の方法に限定されるものではない。例えば、モノクロ用の液晶パネルでは、対向基板にはカラーフィルタを積層しなくともよい。また、個々の液晶パネルを切り出した後に検査工程、実装工程を行ってもよい。
　以上に述べたように、本実施形態におけるアクティブマトリクス基板２によれば、引出配線が複数の層のそれぞれに形成された場合において、同じ層に形成された隣接する引出配線間（ゲート用右側第１引出配線間、ゲート用右側第２引出配線間、ゲート用左側第１引出配線間、ゲート用左側第２引出配線間）の短絡を簡易な構成で確実に検出することができる。
　[実施の形態２]
　図６は、図１中に示したＥ１の部分と同じ部分を拡大した図である。図６に示すように、本実施形態に係るゲート用右側接続配線６４１～６４７のそれぞれには、抵抗素子Ｒがさらに接続されている。ここで、抵抗素子Ｒは、例えば、画素電極として用いられるＩＴＯやＩＺＯ等で形成したパターン、ＴＦＴの半導体膜で形成したパターン、ダイオード、トランジスタ、任意のパターン等から構成される。なお、本実施形態に係るゲート用左側接続配線７２１～７２７のそれぞれにも、抵抗素子Ｒがさらに接続されている。
　以下では、ゲート用右側接続配線６４１～６４７、および右側束配線６５１～６５４それぞれの場合について説明するが、ゲート用左側接続配線７５１～７５７、および左側束配線７６１～７６４それぞれの場合であっても同様である。
　すなわち、ゲート用右側接続配線６４１～６４７のそれぞれには抵抗素子Ｒが接続されているため、切断工程において、ゲート用右側接続配線６４１～６４７の代わりに、右側束配線６５１～６５４を切断することが可能となる。具体的には、右側束配線６５１～６５４を例えば図６に示すカットラインＣ´に沿ってレーザーにより切断する。なお、実施の形態１と同様、右側束配線６５１～６５４を分断ラインに沿って例えばホイールカッターにより基板とともに分断するようにしてもよい。
　このように、本実施形態においては、右側束配線６５１～６５４を切断するので、実施の形態１のように、ゲート用右側接続配線６４１～６４７を切断する場合と比較して、切断すべき配線の数が少なくなる。この結果、切断工程にかかる時間を削減することができる。
　また、本実施形態においては、右側束配線６５１～６５４を切断しても、ゲート用右側第１引出配線６１１，６１３，６１５，６１７のそれぞれが接続されたゲート端子５１と、ゲート用右側第２引出配線６１２，６１４，６１６のそれぞれが接続されたゲート端子５１とが、電気的に導通することになる。しかしながら、ゲート用右側接続配線６４１～６４７のそれぞれに接続される抵抗素子Ｒの値を十分に大きくしておけば、本実施形態に係る液晶パネル１が電子機器に組み込まれた場合であっても、当該電子機器の動作には何ら問題は生じない。また、液晶パネル１の電気的な接続状態を検査する検査工程においても、各配線（ゲート配線、ソース配線、引出配線等）が所望の電位に到達するように検査信号を各検査パッドから入力すればよいので、何ら問題なく検査を行うことができる。
　具体的には、抵抗素子Ｒの値が数１０～数１００ＭΩであれば、隣接する配線から受ける電気的な影響は少なくなる。より具体的には、数％（例えば１％）以下の電位変動しか受けないことになる。数％以下の電位変動であれば、絵素電極の充電率、表示に与える影響はほとんどない。このため、抵抗素子Ｒの値が数１０～数１００ＭΩであれば、本実施形態に係る液晶パネル１が電子機器に組み込まれた場合であっても、当該電子機器の動作には何ら問題は生じない。また、仮に、抵抗素子Ｒの値が数１００ＭΩ以上であれば、検査工程を行った後に配線や絵素電極に蓄積される電荷の除去が難くなる。この結果、配線や絵素電極に蓄積された電荷によって、当該配線の短絡や断線、ＴＦＴやＭＩＭの特性の変化等が生じ、表示品位が低下してしまう。よって、抵抗素子Ｒの値は、上記のように、数１０～数１００ＭΩであることが好ましい。なお、表示領域４の大きさや画素数によって、抵抗素子Ｒの値は、数１０～数１００ＭΩの中から適宜任意に選択される。
　また、ゲート用右側接続配線６４１～６４７のそれぞれに抵抗素子Ｒが接続されているため、仮に、ゲート用右側第１検査配線６６、およびゲート用右側第２検査配線６７から静電気が侵入した場合であっても、当該抵抗素子Ｒが静電気に対する保護素子として機能することにより、表示領域４への静電気の侵入を防ぐことができる。これにより、液晶パネル１の表示品位が向上し、液晶パネルの歩留まりを向上することができる。
　なお、ゲート用右側第１接続配線６４１，６４３，６４５，６４７に接続される抵抗素子Ｒの値と、ゲート用右側第２接続配線６４２，６４４，６４６に接続される抵抗素子Ｒの値とは、略同じ値であることが好ましい。すなわち、隣接する接続配線のそれぞれに接続される抵抗素子Ｒの値が略同じ値であれば、隣接する接続配線に対応する引出配線、および当該引出配線に対応するゲート配線へ入力されるべき検査信号の遅延量を、略同等にすることができる。このため、アクティブマトリクス基板２の配線が正常であれば、液晶パネル１の表示画面では、略同等の表示をすることになる。つまり、略同等の表示をしていない場合には、検査員は、断線には至らないが配線幅が極小になった場合等の不良が発生したことを検出することができる。
　なお、実施の形態２においては、互いに隣接する２本の接続配線のそれぞれに抵抗素子が接続されている例について説明したが、これに限定されない。すなわち、互いに隣接する接続配線のうち、少なくともいずれか一方の接続配線に抵抗素子が接続されていればよい。
　また、実施の形態１および２においては、対向基板に共通電極を形成し、対向基板の共通電極に共通電圧を印加する例について説明したが、これに限定されない。例えば、共通電極がアクティブマトリクス基板に形成されるＩＰＳ（In Plane Switching）モードの液晶パネルにも本発明を適用できることは勿論である。ここで、ＩＰＳモードの液晶パネルのアクティブマトリクス基板には、トランスファーパッドを形成しなくともよい。また、ＭＶＡ（Multi-Domain Vertical Aligned）モードの液晶パネル、ＯＣＢ（Optically Compensated Bend）モードの液晶パネル等にも本発明を適用できることは勿論である。
　また、実施の形態１および２においては、Ｒ用のソース配線、Ｇ用のソース配線、Ｂ用のソース配線が表示領域に形成されている例について説明したが、これに限定されない。すなわち、Ｒ用のゲート配線、Ｇ用のゲート配線、Ｂ用のゲート配線が表示領域に形成されるようにしてもよい。この場合、ソース配線は、ＲＧＢ毎に設ける必要はない。
　また、各ゲート配線に接続される画素に対応する色が複数であり、かつ、各ソース配線に接続される画素に対応する色が複数であってもよい。
　また、表示領域内の各画素の配列は、ストライプ状に限定されない。例えば、１ライン毎に配置ピッチがずれる、いわゆるデルタ配列であってもよい。
　また、ゲート配線やソース配線の検査信号の入力方法は、図１や図５に記載のものに限られない。検査パッドからＴＦＴ等のスイッチング素子を介して、ゲート配線やソース配線へ検査信号を入力してもよい。また、ゲート配線やソース配線の駆動回路が、アクティブマトリクス基板上に直接形成されている態様であってもよい。また、検査時にこの駆動回路を駆動させるようにしてもよい。
　さらに、実施の形態１および２においては、各検査パッドがアクティブマトリクス基板上に形成されている例について説明したが、これに限定されない。例えば、アクティブマトリクス基板とは異なる基板上に各検査パッドを形成し、当該アクティブマトリクス基板上には、各検査パッドから供給される検査信号が入力可能な検査配線のみが形成されていてもよい。
　すなわち、本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。つまり、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　以上のように、本発明は、引出配線が複数の層のそれぞれに形成された場合において、同じ層に形成された隣接する引出配線間の短絡を簡易な構成で確実に検出することができるアクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法として有用である。

Claims (12)

  1. 　表示領域に互いに平行に形成された複数の第１配線と、
    　前記表示領域において前記複数の第１配線と交差するよう、かつ互いに平行に形成された複数の第２配線と、
    　端子配置領域に配置された複数の第１端子と、
    　前記端子配置領域に配置された複数の第２端子と、
    　前記複数の第１配線と前記複数の第１端子とをそれぞれ接続する複数の第１引出配線と、
    　前記複数の第２配線と前記複数の第２端子とをそれぞれ接続する複数の第２引出配線とを備えたアクティブマトリクス基板において、
    　前記複数の第１引出配線は、複数の第３引出配線と、複数の第４引出配線とを含み、
    　前記第３引出配線は、前記第１配線が形成された層と同じ層に形成されており、前記第４引出配線の少なくとも一部分は、前記第１配線が形成された層と絶縁材料を挟んで異なる層に形成されており、かつ、前記表示領域および前記端子配置領域以外の額縁配線領域において前記第３引出配線と前記第４引出配線とが、１本毎に交互に形成されており、
    　前記アクティブマトリクス基板は、
    　前記複数の第３引出配線のそれぞれが接続された複数の第１端子のそれぞれに接続される複数の第１接続配線と、
    　前記複数の第４引出配線のそれぞれが接続された複数の第１端子のそれぞれに接続される複数の第２接続配線と、
    　互いに隣接する２本の前記第１接続配線および前記第２接続配線を１本に束ねる複数の束配線と、
    　前記複数の束配線のうちで互いに隣接しない束配線を共通接続する第１共通配線と、
    　前記複数の束配線のうち前記第１共通配線が接続されておらずかつ互いに隣接しない束配線を共通接続する第２共通配線とを備えた、アクティブマトリクス基板。
  2. 　前記複数の第３引出配線のそれぞれが接続された複数の第１端子と、前記複数の第４引出配線のそれぞれが接続された複数の第１端子とが電気的に導通しないように、前記複数の第１接続配線および前記複数の第２接続配線が切断されている、請求項１に記載のアクティブマトリクス基板。
  3. 　互いに隣接する２本の前記第１接続配線および前記第２接続配線のうち、少なくともいずれか一方の接続配線に抵抗素子が接続される、請求項１に記載のアクティブマトリクス基板。
  4. 　互いに隣接する２本の前記第１接続配線および前記第２接続配線のそれぞれに抵抗素子が接続される、請求項３に記載のアクティブマトリクス基板。
  5. 　前記第１接続配線に接続された抵抗素子と、前記第２接続配線に接続された抵抗素子とは、略同じ抵抗値を有する、請求項４に記載のアクティブマトリクス基板。
  6. 　前記複数の束配線のそれぞれが切断されている、請求項３～５のいずれか一項に記載のアクティブマトリクス基板。
  7. 　前記第１配線は、ゲート配線であり、前記第２配線は、ソース配線である、請求項１～６のいずれか一項に記載のアクティブマトリクス基板。
  8. 　前記第１配線は、ソース配線であり、前記第２配線は、ゲート配線である、請求項１～６のいずれか一項に記載のアクティブマトリクス基板。
  9. 　請求項１～８のいずれか一項に記載のアクティブマトリクス基板を備える、表示装置。
  10. 　前記表示装置は、液晶表示装置である、請求項９に記載の表示装置。
  11. 　請求項１に記載のアクティブマトリクス基板、または、請求項１に記載のアクティブマトリクス基板を備えた表示装置の検査方法であって、
    　前記第１共通配線および前記第２共通配線に互いに独立した検査信号を入力することにより、前記第３引出配線および前記第４引出配線の検査を行う検査工程と、
    　前記検査工程の後に、前記複数の第１接続配線および前記複数の第２接続配線を切断する切断工程とを含む、アクティブマトリクス基板または表示装置の検査方法。
  12. 　請求項３～５のいずれか一項に記載のアクティブマトリクス基板、または、請求項３～５のいずれか一項に記載のアクティブマトリクス基板を備えた表示装置の検査方法であって、
    　前記第１共通配線および前記第２共通配線に互いに独立した検査信号を入力することにより、前記第３引出配線および前記第４引出配線の検査を行う検査工程と、
    　前記検査工程の後に、前記複数の束配線を切断する切断工程とを含む、アクティブマトリクス基板または表示装置の検査方法。
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