KR102412675B1 - 표시 장치 및 이의 구동 방법 - Google Patents

표시 장치 및 이의 구동 방법 Download PDF

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Abstract

표시 장치는 표시 패널, 데이터 구동부 및 게이트 구동부를 포함한다. 표시 패널은 제1 방향을 따라 연장하며 제1 방향과 수직한 제2 방향으로 배열된 데이터 라인들, 및 제1 방향으로 연장하는 부분 및 제2 방향으로 연장하는 부분을 포함하는 게이트 라인들을 포함한다. 데이터 구동부는 데이터 라인들로 데이터 신호들을 출력하여 데이터 라인들을 구동한다. 게이트 구동부는 게이트 라인의 로드의 감소에 따라 원시 게이트 신호들을 지연시키고, 원시 게이트 신호들이 지연되어 발생한 게이트 신호들을 게이트 라인들로 출력하여 게이트 라인들을 구동한다. 따라서, 표시 장치의 표시 품질을 향상시킬 수 있다.

Description

표시 장치 및 이의 구동 방법{DISPLAY APPARATUS AND METHOD OF DRIVING THE SAME}
본 발명은 표시 장치 및 이의 구동 방법에 관한 것으로, 더욱 상세하게는 영상을 표시하는 표시 패널의 게이트 라인을 구동하는 게이트 구동부 및 상기 표시 패널의 데이터 라인을 구동하는 데이터 구동부가 상기 표시 패널의 동일한 변에 배치된 표시 장치 및 이의 구동 방법에 관한 것이다.
액정 표시 장치와 같은 표시 장치는 표시 패널 및 표시 패널 구동 장치를 포함한다.
상기 표시 패널은 게이트 라인들 및 데이터 라인들을 포함한다.
상기 표시 패널 구동 장치는 상기 게이트 라인들을 구동하는 게이트 구동부, 상기 데이터 라인들을 구동하는 데이터 구동부, 및 상기 게이트 구동부 및 상기 데이터 구동부의 타이밍을 제어하는 타이밍 제어부를 포함한다.
여기서, 상기 게이트 구동부는 상기 표시 패널의 상측에 인접하게 배치된 게이트 라인부터 상기 표시 패널의 하측에 인접하게 배치된 게이트 라인까지 순차적으로 구동한다.
그러므로, 상기 표시 패널 상에서 상기 게이트 라인들의 로드 편차가 발생한다. 따라서, 상기 표시 패널의 휘도 편차가 발생하고, 이에 따라 상기 표시 패널을 포함하는 표시 장치의 표시 품질이 저하되는 문제점이 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 장치의 표시 품질을 향상시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 표시 장치를 구동하는 표시 장치 구동 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 데이터 구동부 및게이트 구동부를 포함한다. 상기 표시 패널은 제1 방향을 따라 연장하며 상기 제1 방향과 수직한 제2 방향으로 배열된 데이터 라인들, 및 상기 제1 방향으로 연장하는 부분 및 상기 제2 방향으로 연장하는 부분을 포함하는 게이트 라인들을 포함한다. 상기 데이터 구동부는 상기 데이터 라인들로 데이터 신호들을 출력하여 상기 데이터 라인들을 구동한다. 상기 게이트 구동부는 상기 게이트 라인의 로드의 감소에 따라 원시 게이트 신호들을 지연시키고, 상기 원시 게이트 신호들이 지연되어 발생한 게이트 신호들을 상기 게이트 라인들로 출력하여 상기 게이트 라인들을 구동한다.
본 발명의 일 실시예에 있어서, 상기 게이트 라인들은 상기 제1 방향으로 연장하는 부분들이 상기 제2 방향으로 배열되고 상기 제2 방향으로 연장하는 부분들이 상기 제1 방향으로 배열된 제1 내지 n(n은 5 이상의 자연수)번째 게이트 라인들을 포함할 수 있고, 상기 제1 내지 n번째 게이트 라인들의 로드들은 상기 제1 내지 n번째 게이트 라인들의 순서로 증가할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 구동부는 상기 제1 내지 n번째 게이트 라인들로 제1 내지 제n 게이트 신호들을 출력하는 제1 내지 n번째 게이트 구동부들을 포함할 수 있고, 상기 제1 내지 n번째 게이트 구동부들 중에서 제1 내지 (n-1)번째 게이트 구동부들은 각각 제1 내지 (n-1)번째 원시 게이트 신호들을 출력하는 제1 내지 (n-1)번째 게이트 구동 회로들, 및 상기 제1 내지 (n-1)번째 원시 게이트 신호들을 지연시키는 제1 내지 (n-1)번째 게이트 신호 지연기들을 포함할 수 있으며, 상기 제1 내지 n번째 게이트 구동부들 중에서 n번째 게이트 구동부는 n번째 게이트 신호를 출력하는 n번째 게이트 구동 회로를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 (n-1)번째 게이트 구동부들 중에서 (n-1)번째 게이트 구동부는 상기 제1 내지 (n-1)번째 원시 게이트 신호들 중에서 (n-1)번째 원시 게이트 신호를 출력할 수 있고, 상기 제1 내지 (n-1)번째 게이트 신호 지연기들 중에서 (n-1)번째 게이트 신호 지연기는 상기 (n-1)번째 원시 게이트 신호를 제1 시간 동안 지연시켜 상기 제1 내지 제n 게이트 신호들 중에서 (n-1)번째 게이트 신호를 출력할 수 있으며, 상기 제1 내지 (n-1)번째 게이트 구동부들 중에서 k(k는 3 이상이고 (n-1) 미만의 자연수)번째 게이트 구동부는 상기 제1 내지 (n-1)번째 원시 게이트 신호들 중에서 k번째 원시 게이트 신호를 출력할 수 있고, 상기 제1 내지 (n-1)번째 게이트 신호 지연기들 중에서 k번째 게이트 신호 지연기는 상기 k번째 원시 게이트 신호를 상기 제1 시간보다 긴 제2 시간 동안 지연시켜 상기 제1 내지 제n 게이트 신호들 중에서 k번째 게이트 신호를 출력할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 (n-1)번째 게이트 구동부들 중에서 제2 게이트 구동부는 상기 제1 내지 (n-1)번째 원시 게이트 신호들 중에서 제2 원시 게이트 신호를 출력할 수 있고, 상기 제1 내지 (n-1)번째 게이트 신호 지연기들 중에서 제2 게이트 신호 지연기는 상기 제2 원시 게이트 신호를 상기 제2 시간보다 긴 제3 시간 동안 지연시켜 상기 제1 내지 제n 게이트 신호들 중에서 제2 게이트 신호를 출력할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 (n-1)번째 게이트 구동부들 중에서 제1 게이트 구동부는 상기 제1 내지 (n-1)번째 원시 게이트 신호들 중에서 제1 원시 게이트 신호를 출력할 수 있고, 상기 제1 내지 (n-1)번째 게이트 신호 지연기들 중에서 제1 게이트 신호 지연기는 상기 제1 원시 게이트 신호를 상기 제3 시간보다 긴 제4 시간 동안 지연시켜 상기 제1 내지 제n 게이트 신호들 중에서 제1 게이트 신호를 출력할 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 구동부는 상기 게이트 라인의 로드의 감소에 따라 원시 데이터 신호들을 지연시킬 수 있고, 상기 원시 데이터 신호들이 지연되어 발생한 상기 데이터 신호들을 상기 데이터 라인들로 출력할 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 라인들은 제1 내지 m(m은 5 이상의 자연수)번째 데이터 라인들을 포함할 수 있고, 상기 데이터 구동부는 상기 제1 내지 m번째 데이터 라인들로 제1 내지 m번째 데이터 신호들을 출력하는 제1 내지 m번째 데이터 구동부들을 포함할 수 있으며, 상기 제1 내지 m번째 데이터 구동부들은 각각 제1 내지 m번째 원시 데이터 신호들을 출력하는 제1 내지 m번째 데이터 구동 회로들, 및 상기 제1 내지 m번째 원시 데이터 신호들을 상기 게이트 라인의 로드에 따라 지연시키는 제1 내지 m번째 데이터 신호 지연기들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 라인들은 상기 제1 방향으로 연장하는 부분들이 상기 제2 방향으로 배열되고 상기 제2 방향으로 연장하는 부분들이 상기 제1 방향으로 배열된 제1 내지 n(n은 5 이상의 자연수)번째 게이트 라인들을 포함할 수 있고, 상기 제1 내지 n번째 게이트 라인들의 상기 제1 방향으로 연장하는 부분들은 상기 제1 내지 n번째 게이트 라인들의 순서로 증가할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 n번째 게이트 라인들의 상기 제1 방향으로 연장하는 부분들 및 상기 제2 방향으로 연장하는 부분들이 각각 접촉하는 접촉점들은 상기 제1 방향 및 상기 제2 방향의 합인 상기 표시 패널의 대각선 방향을 따라 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 라인들은 제1 내지 m(m은 5 이상의 자연수)번째 데이터 라인들을 포함할 수 있고, 상기 데이터 구동부는 상기 제1 내지 m번째 데이터 라인들로 제1 내지 m번째 데이터 신호들을 출력하는 제1 내지 m번째 데이터 구동부들을 포함할 수 있으며, 상기 제1 내지 m번째 데이터 구동부들은 각각 제1 내지 m번째 원시 데이터 신호들을 출력하는 제1 내지 m번째 데이터 구동 회로들, 및 상기 제1 내지 m번째 원시 데이터 신호들을 상기 게이트 라인의 로드에 따라 지연시키는 제1 내지 m번째 데이터 신호 지연기들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 n번째 게이트 라인들 중에서 제1 게이트 라인에 제1 게이트 신호가 인가되어 상기 제1 게이트 라인이 구동될 때, 상기 제1 내지 m번째 데이터 구동 회로들 중에서 m번째 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 m번째 원시 데이터 구동 신호를 출력할 수 있고, 상기 제1 내지 m번째 데이터 신호 지연기들 중에서 m번째 데이터 신호 지연기는 상기 m번째 원시 데이터 구동 신호를 지연시키지 않고 상기 제1 내지 m번째 데이터 신호들 중에서 m번째 데이터 신호를 출력할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 m번째 데이터 구동 회로들 중에서 (m-1)번째 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 (m-1)번째 원시 데이터 구동 신호를 출력할 수 있고, 상기 제1 내지 m번째 데이터 신호 지연기들 중에서 (m-1)번째 데이터 신호 지연기는 상기 (m-1)번째 원시 데이터 구동 신호를 제5 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 (m-1)번째 데이터 신호를 출력할 수 있으며, 상기 제1 내지 m번째 데이터 구동 회로들 중에서 j(j는 3 이상이고 (m-1)보다 작은 자연수)번째 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 j번째 원시 데이터 구동 신호를 출력할 수 있고, 상기 제1 내지 m번째 데이터 신호 지연기들 중에서 j번째 데이터 신호 지연기는 상기 j번째 원시 데이터 구동 신호를 상기 제5 시간보다 긴 제6 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 j번째 데이터 신호를 출력할 수 있으며, 상기 제1 내지 m번째 데이터 구동 회로들 중에서 제2 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 제2 원시 데이터 구동 신호를 출력할 수 있고, 상기 제1 내지 m번째 데이터 신호 지연기들 중에서 제2 데이터 신호 지연기는 상기 제2 원시 데이터 구동 신호를 상기 제6 시간보다 긴 제7 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 제2 데이터 신호를 출력할 수 있으며, 상기 제1 내지 m번째 데이터 구동 회로들 중에서 제1 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 제1 원시 데이터 구동 신호를 출력할 수 있고, 상기 제1 내지 m번째 데이터 신호 지연기들 중에서 제1 데이터 신호 지연기는 상기 제1 원시 데이터 구동 신호를 상기 제7 시간보다 긴 제8 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 제1 데이터 신호를 출력할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 n번째 게이트 라인들 중에서 k(k는 3 이상이고 (n-1)보다 작은 자연수)번째 게이트 라인에 k번째 게이트 신호가 인가되어 상기 k번째 게이트 라인이 구동될 때, 상기 제1 내지 m번째 데이터 구동 회로들 중에서 j(j는 3 이상이고 (m-1)보다 작은 자연수)번째 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 j번째 원시 데이터 구동 신호를 출력할 수 있고, 상기 제1 내지 m번째 데이터 신호 지연기들 중에서 j번째 데이터 신호 지연기는 상기 j번째 원시 데이터 구동 신호를 지연시키지 않고 상기 제1 내지 m번째 데이터 신호들 중에서 j번째 데이터 신호를 출력할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 m번째 데이터 구동 회로들 중에서 제2 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 제2 원시 데이터 구동 신호를 출력할 수 있고, 상기 제1 내지 m번째 데이터 신호 지연기들 중에서 제2 데이터 신호 지연기는 상기 제2 원시 데이터 구동 신호를 제9 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 제2 데이터 신호를 출력할 수 있으며, 상기 제1 내지 m번째 데이터 구동 회로들 중에서 (m-1)번째 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 (m-1)번째 원시 데이터 구동 신호를 출력할 수 있고, 상기 제1 내지 m번째 데이터 신호 지연기들 중에서 (m-1)번째 데이터 신호 지연기는 상기 (m-1)번째 원시 데이터 구동 신호를 제10 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 (m-1)번째 데이터 신호를 출력할 수 있으며, 상기 제1 내지 m번째 데이터 구동 회로들 중에서 제1 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 제1 원시 데이터 구동 신호를 출력할 수 있고, 상기 제1 내지 m번째 데이터 신호 지연기들 중에서 제1 데이터 신호 지연기는 상기 제1 원시 데이터 구동 신호를 상기 제9 시간보다 긴 제11 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 제1 데이터 신호를 출력할 수 있으며, 상기 제1 내지 m번째 데이터 구동 회로들 중에서 m번째 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 m번째 원시 데이터 구동 신호를 출력할 수 있고, 상기 제1 내지 m번째 데이터 신호 지연기들 중에서 m번째 데이터 신호 지연기는 상기 제1 원시 데이터 구동 신호를 상기 제10 시간보다 긴 제12 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 m번째 데이터 신호를 출력할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 n번째 게이트 라인들 중에서 n번째 게이트 라인에 n번째 게이트 신호가 인가되어 상기 n번째 게이트 라인이 구동될 때, 상기 제1 내지 m번째 데이터 구동 회로들 중에서 제1 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 제1 원시 데이터 구동 신호를 출력할 수 있고, 상기 제1 내지 m번째 데이터 신호 지연기들 중에서 제1 데이터 신호 지연기는 상기 제1 원시 데이터 구동 신호를 지연시키지 않고 상기 제1 내지 m번째 데이터 신호들 중에서 제1 데이터 신호를 출력할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 m번째 데이터 구동 회로들 중에서 제2 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 제2 원시 데이터 구동 신호를 출력할 수 있고, 상기 제1 내지 m번째 데이터 신호 지연기들 중에서 제2 데이터 신호 지연기는 상기 제2 원시 데이터 구동 신호를 제13 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 제2 데이터 신호를 출력할 수 있으며, 상기 제1 내지 m번째 데이터 구동 회로들 중에서 j(j는 3 이상이고 (m-1)보다 작은 자연수)번째 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 j번째 원시 데이터 구동 신호를 출력할 수 있고, 상기 제1 내지 m번째 데이터 신호 지연기들 중에서 j번째 데이터 신호 지연기는 상기 j번째 원시 데이터 구동 신호를 상기 제13 시간보다 긴 제14 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 j번째 데이터 신호를 출력할 수 있으며, 상기 제1 내지 m번째 데이터 구동 회로들 중에서 (m-1)번째 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 (m-1)번째 원시 데이터 구동 신호를 출력할 수 있고, 상기 제1 내지 m번째 데이터 신호 지연기들 중에서 (m-1)번째 데이터 신호 지연기는 상기 (m-1)번째 원시 데이터 구동 신호를 상기 제14 시간보다 긴 제15 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 (m-1)번째 데이터 신호를 출력할 수 있으며, 상기 제1 내지 m번째 데이터 구동 회로들 중에서 m번째 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 m번째 원시 데이터 구동 신호를 출력할 수 있고, 상기 제1 내지 m번째 데이터 신호 지연기들 중에서 m번째 데이터 신호 지연기는 상기 제1 원시 데이터 구동 신호를 상기 제15 시간보다 긴 제16 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 m번째 데이터 신호를 출력할 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 구동부 및 상기 게이트 구동부는 상기 표시 패널의 동일한 변에 배치될 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 표시 장치 구동 방법은 제1 방향을 따라 연장하며 상기 제1 방향과 수직한 제2 방향으로 배열된 데이터 라인들, 및 상기 제1 방향으로 연장하는 부분 및 상기 제2 방향으로 연장하는 부분을 포함하는 게이트 라인들을 포함하는 표시 패널의 상기 데이터 라인들로 데이터 신호들을 출력하여 상기 데이터 라인들을 구동하는 단계, 및 상기 게이트 라인의 로드의 감소에 따라 원시 게이트 신호를 지연시키고, 상기 원시 게이트 신호들이 지연되어 발생한 게이트 신호들을 상기 게이트 라인들로 출력하여 상기 게이트 라인들을 구동하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 데이터 라인들을 구동하는 단계는, 상기 게이트 라인의 로드의 감소에 따라 원시 데이터 신호들을 지연시키는 단계, 및 상기 원시 데이터 신호들이 지연되어 발생한 상기 데이터 신호들을 상기 데이터 라인들로 출력하는 단계를 포함할 수 있다.
이와 같은 표시 장치 및 이의 구동 방법에 의하면, 게이트 라인들의 로드들의 편차에 의한 표시 패널의 휘도 편차를 감소시킬 수 있고, 이에 따라, 상기 표시 장치의 표시 품질을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 게이트 구동부를 나타내는 블록도이다.
도 3a는 도 2의 (n-1)번째 원시 게이트 신호 및 (n-1)번째 게이트 신호를 나타내는 파형들도이다.
도 3b는 도 2의 k번째 원시 게이트 신호 및 k번째 게이트 신호를 나타내는 파형들도이다.
도 3c는 도 2의 제2 원시 게이트 신호 및 제2 게이트 신호를 나타내는 파형들도이다.
도 3d는 도 2의 제1 원시 게이트 신호 및 제1 게이트 신호를 나타내는 파형들도이다.
도 4는 도 1의 데이터 구동부를 나타내는 블록도이다.
도 5a는 도 1의 제1 게이트 라인이 구동되는 경우 도 4의 m번째 원시 데이터 신호 및 m번째 데이터 신호를 나타내는 파형들도이다.
도 5b는 도 1의 상기 제1 게이트 라인이 구동되는 경우 도 4의 (m-1)번째 원시 데이터 신호 및 (m-1)번째 데이터 신호를 나타내는 파형들도이다.
도 5c는 도 1의 상기 제1 게이트 라인이 구동되는 경우 도 4의 j번째 원시 데이터 신호 및 j번째 데이터 신호를 나타내는 파형들도이다.
도 5d는 도 1의 상기 제1 게이트 라인이 구동되는 경우 도 4의 제2 원시 데이터 신호 및 제2 데이터 신호를 나타내는 파형들도이다.
도 5e는 도 1의 상기 제1 게이트 라인이 구동되는 경우 도 4의 제1 원시 데이터 신호 및 제1 데이터 신호를 나타내는 파형들도이다.
도 6a는 도 1의 k번째 게이트 라인이 구동되는 경우 도 4의 상기 j번째 원시 데이터 신호 및 상기 j번째 데이터 신호를 나타내는 파형들도이다.
도 6b는 도 1의 상기 k번째 게이트 라인이 구동되는 경우 도 4의 상기 제2 원시 데이터 신호 및 상기 제2 데이터 신호를 나타내는 파형들도이다.
도 6c는 도 1의 상기 k번째 게이트 라인이 구동되는 경우 도 4의 상기 (m-1)번째 원시 데이터 신호 및 상기 (m-1)번째 데이터 신호를 나타내는 파형들도이다.
도 6d는 도 1의 상기 k번째 게이트 라인이 구동되는 경우 도 4의 상기 제1 원시 데이터 신호 및 상기 제1 데이터 신호를 나타내는 파형들도이다.
도 6e는 도 1의 상기 k번째 게이트 라인이 구동되는 경우 도 4의 상기 m번째 원시 데이터 신호 및 상기 m번째 데이터 신호를 나타내는 파형들도이다.
도 7a는 도 1의 n번째 게이트 라인이 구동되는 경우 도 4의 상기 제1 원시 데이터 신호 및 상기 제1 데이터 신호를 나타내는 파형들도이다.
도 7b는 도 1의 상기 n번째 게이트 라인이 구동되는 경우 도 4의 상기 제2 원시 데이터 신호 및 상기 제2 데이터 신호를 나타내는 파형들도이다.
도 7c는 도 1의 상기 n번째 게이트 라인이 구동되는 경우 도 4의 상기 j번째 원시 데이터 신호 및 상기 j번째 데이터 신호를 나타내는 파형들도이다.
도 7d는 도 1의 상기 n번째 게이트 라인이 구동되는 경우 도 4의 상기 (m-1)번째 원시 데이터 신호 및 상기 (m-1)번째 데이터 신호를 나타내는 파형들도이다.
도 7e는 도 1의 상기 n번째 게이트 라인이 구동되는 경우 도 4의 상기 m번째 원시 데이터 신호 및 상기 m번째 데이터 신호를 나타내는 파형들도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 본 실시예에 따른 상기 표시 장치(100)는 표시 패널(110), 게이트 구동부(200), 데이터 구동부(300), 타이밍 제어부(150) 및 광원부(160)를 포함한다.
상기 표시 패널(110)은 상기 타이밍 제어부(150)로부터 제공되는 영상 데이터(DATA)를 기초로 하는 데이터 신호들(DS1, DS2, ..., DSj, ..., DS(m-1), DSm)을 수신하여 영상을 표시한다. 상기 표시 패널(110)은 n(n은 5 이상의 자연수)개의 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn) (k는 3 이상이고 (n-1) 미만의 자연수), m(m은 5 이상의 자연수)개의 데이터 라인들(DL1, DL2, ..., DLj, ..., DL(m-1), DLm)(j는 3 이상이고 (m-1) 미만의 자연수) 및 복수의 화소(120)들을 포함한다. 상기 데이터 라인들(DL1, DL2, ..., DLj, ..., DL(m-1), DLm)은 제1 방향(D1)으로 연장하고 상기 제1 방향(D1)에 수직한 제2 방향(D2)으로 배열된다. 각각의 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn)은 상기 제1 방향(D1)으로 연장하는 부분 및 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 연장하는 부분을 포함한다. 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn)에서 상기 제1 방향(D1)으로 연장하는 부분들은 상기 데이터 라인들(DL1, DL2, ..., DLj, ..., DL(m-1), DLm)과 각각 인접할 수 있다. 또한, 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn) 중에서 k번째 게이트 라인(GLk)은 상기 제1 방향(D1)으로 상기 표시 패널(110)의 중간 부분과 인접할 수 있다. 또한, 상기 데이터 라인들(DL1, DL2, ..., DLj, ..., DL(m-1), DLm) 중에서 j번째 데이터 라인(DLj)은 상기 제2 방향(D2)으로 상기 표시 패널(110)의 중간 부분과 인접할 수 있다. 따라서, 상기 k번째 게이트 라인(GLk) 및 상기 j번째 데이터 라인(DLj)이 교차하는 지점은 상기 표시 패널(110)의 중심부에 인접할 수 있다.
상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn)에서 상기 제1 방향(D1)으로 연장하는 부분들은 상기 제2 방향(D2)으로 배열되고 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn)에서 상기 제2 방향(D2)으로 연장하는 부분들은 상기 제1 방향(D1)으로 배열된다. 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn)의 상기 제1 방향(D1)으로 연장하는 부분들 및 상기 제2 방향(D2)으로 연장하는 부분들이 각각 접촉하는 접촉점들은 상기 제1 방향(D1) 및 상기 제2 방향(D2)의 합인 상기 표시 패널(110)의 대각선 방향을 따라 배치될 수 있다. 따라서, 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn)의 로드들은 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn)의 순서로 증가할 수 있다.
예를 들면, 상기 표시 패널(110)은 액정 표시 패널일 수 있다. 따라서, 상기 화소(120)는 게이트 라인(GL) 및 데이터 라인(DL)에 전기적으로 연결된 박막 트랜지스터(121), 상기 박막 트랜지스터(121)에 전기적으로 연결된 액정 캐패시터(123) 및 스토리지 캐패시터(125)를 포함할 수 있다. 여기서, 상기 게이트 라인(GL)은 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn) 중 하나일 수 있다. 또한, 상기 데이터 라인(DL)은 상기 데이터 라인들(DL1, DL2, ..., DLj, ..., DL(m-1), DLm) 중 하나일 수 있다.
상기 게이트 구동부(200), 상기 데이터 구동부(300) 및 상기 타이밍 제어부(150)는 상기 표시 패널(110)을 구동하는 표시 패널 구동 장치로 정의될 수 있다.
상기 게이트 구동부(200)는 상기 타이밍 제어부(150)로부터 제공되는 게이트 시작 신호(STV) 및 게이트 클럭 신호(CLK1)에 응답하여 게이트 신호들(GS1, GS2, ..., GSk, ..., GS(n-1), GSn)을 생성하고, 상기 게이트 신호들(GS1, GS2, ..., GSk, ..., GS(n-1), GSn)을 각각 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn)로 출력한다. 여기서, 상기 게이트 구동부(200)는 상기 표시 패널(110)의 상측에 배치될 수 있다. 이 경우, 상기 게이트 구동부(200)는 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn)의 상기 제1 방향(D1)으로 연장된 부분들로 상기 게이트 신호들(GS1, GS2, ..., GSk, ..., GS(n-1), GSn)을 출력할 수있다.
상기 게이트 구동부(200)는 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn)의 로드들을 고려하여 상기 게이트 신호들(GS1, GS2, ..., GSk, ..., GS(n-1), GSn)의 원시 게이트 신호들을 지연시켜 상기 게이트 신호들(GS1, GS2, ..., GSk, ..., GS(n-1), GSn)을 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn)로 출력한다. 구체적으로, 상기 게이트 구동부(200)는 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn)의 상기 로드들의 감소에 따라 상기 게이트 신호들(GS1, GS2, ..., GSk, ..., GS(n-1), GSn)의 상기 원시 게이트 신호들을 지연시킬 수 있다.
예를 들면, 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn) 중에서, 제1 게이트 라인(GL1)의 로드보다 제2 게이트 라인(GL2)의 로드가 크고, 상기 제2 게이트 라인(GL2)의 로드보다 k번째 게이트 라인(GLk)의 로드가 크며, 상기 k번째 게이트 라인(GLk)의 로드보다 (n-1)번째 게이트 라인(GL(n-1))의 로드가 크고, 상기 (n-1)번째 게이트 라인(GL(n-1))의 로드보다 n번째 게이트 라인(GLn)의 로드가 큰 경우에, 상기 게이트 구동부(200)는 상기 게이트 신호들(GS1, GS2, ..., GSk, ..., GS(n-1), GSn) 중에서, n번째 게이트 신호(GSn)의 n번째 원시 게이트 신호를 지연시키지 않고 상기 n번째 게이트 신호(GSn)를 출력할 수 있고, (n-1)번째 게이트 신호(GS(n-1))의 (n-1)번째 원시 게이트 신호를 제1 시간 동안 지연시켜 상기 (n-1)번째 게이트 신호(GS(n-1))를 출력할 수 있으며, 상기 k번째 게이트 신호(GSk)의 k번째 원시 게이트 신호를 상기 제1 시간보다 긴 제2 시간 동안 지연시켜 상기 k번째 게이트 신호(GSk)를 출력할 수 있고, 제2 게이트 신호(GS2)의 제2 원시 게이트 신호를 상기 제2 시간보다 긴 제3 시간 동안 지연시켜 상기 제2 게이트 신호(GS2)를 출력할 수 있으며, 제1 게이트 신호(GS1)의 제1 원시 게이트 신호를 상기 제3 시간보다 긴 제4 시간 동안 지연시켜 상기 제1 게이트 신호(GS1)를 출력할 수 있다.
상기 데이터 구동부(300)는 상기 타이밍 제어부(150)로부터 제공되는 상기 영상 데이터(DATA)를 상기 데이터 신호들(DS1, DS2, ..., DSj, ..., DS(m-1), DSm)로 변환하고, 상기 타이밍 제어부(150)로부터 제공되는 데이터 시작 신호(STH) 및데이터 클럭 신호(CLK2)에 응답하여, 상기 데이터 신호들(DS1, DS2, ..., DSj, ..., DS(m-1), DSm)을 각각 상기 데이터 라인들(DL1, DL2, ..., DLj, ..., DL(m-1), DLm)로 출력한다. 여기서, 상기 데이터 구동부(300)는 상기 표시 패널(110)의 상측에 배치될 수 있다. 따라서, 상기 게이트 구동부(200) 및 상기 데이터 구동부(300)는 상기 표시 패널(110)의 동일한 측에 배치될 수 있다.
상기 데이터 구동부(300)는 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn)의 로드들을 고려하여 상기 데이터 신호들(DS1, DS2, ..., DSj, ..., DS(m-1), DSm)의 원시 데이터 신호들을 지연시켜 상기 데이터 신호들(DS1, DS2, ..., DSj, ..., DS(m-1), DSm)을 상기 데이터 라인들(DL1, DL2, ..., DLj, ..., DL(m-1), DLm)로 출력한다. 구체적으로, 상기 데이터 구동부(300)는 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn)의 상기 로드들의 감소에 따라 상기 데이터 신호들(DS1, DS2, ..., DSj, ..., DS(m-1), DSm)의 상기 원시 데이터 신호들을 지연시킬 수 있다.
예를 들면, 상기 제1 게이트 라인(GL1)에 상기 제1 게이트 신호(GS1)가 인가되어 상기 제1 게이트 라인(GL1)이 구동될 때, 상기 제1 게이트 라인(GL1)과 인접한 제1 데이터 라인(DL1)을 기준으로 상기 제1 게이트 라인(GL1)의 로드는 상기 제2 방향(D2)으로 증가할 수 있다. 따라서, 상기 데이터 구동부(300)는 상기 데이터 신호들(DS1, DS2, ..., DSj, ..., DS(m-1), DSm) 중에서, m번째 데이터 신호(DSm)의 m번째 원시 데이터 신호를 지연시키지 않고 상기 m번째 데이터 신호(DSm)를 출력할 수 있고, (m-1)번째 데이터 신호(DS(m-1))의 (m-1)번째 원시 데이터 신호를 제5 시간 동안 지연시켜 상기 (m-1)번째 데이터 신호(DS(m-1))를 출력할 수 있으며, 상기 j번째 데이터 신호(DSj)의 j번째 원시 데이터 신호를 상기 제5 시간보다 긴 제6 시간 동안 지연시켜 상기 j번째 데이터 신호(DSj)를 출력할 수 있고, 제2 데이터 신호(DS2)의 제2 원시 데이터 신호를 상기 제6 시간보다 긴 제7 시간 동안 지연시켜 상기 제2 데이터 신호(DS2)를 출력할 수 있으며, 제1 데이터 신호(DS1)의 제1 원시 데이터 신호를 상기 제7 시간보다 긴 제8 시간 동안 지연시켜 상기 제1 데이터 신호(DS1)를 출력할 수 있다.
또한, 상기 k번째 게이트 라인(GLk)에 상기 k번째 게이트 신호(GSk)가 인가되어 상기 k번째 게이트 라인(GLk)이 구동될 때, 상기 k번째 게이트 라인(GLk)과 인접한 상기 j번째 데이터 라인(DLj)을 기준으로 상기 k번째 게이트 라인(GLk)의 로드는 양쪽 방향으로 증가할 수 있다. 구체적으로, 상기 k번째 게이트 라인(GLk)이 구동될 때, 상기 j번째 데이터 라인(DLj)을 기준으로 상기 k번째 게이트 라인(GLk)의 로드는 상기 제2 방향(D2) 및 상기 제2 방향(D2)의 반대인 제3 방향(D3)으로 증가할 수 있다. 따라서, 상기 데이터 구동부(300)는 상기 j번째 데이터 신호(DSj)의상기 j번째 원시 데이터 신호를 지연시키지 않고 상기 j번째 데이터 신호(DSj)를출력할 수 있고, 상기 제2 데이터 신호(DS2)의 상기 제2 원시 데이터 신호를 상기 제9 시간 동안 지연시켜 상기 제2 데이터 신호(DS2)를 출력할 수 있으며, 상기 (m-1)번째 데이터 신호(DS(m-1))의 상기 (m-1)번째 원시 데이터 신호를 제10 시간 동안 지연시켜 상기 (m-1)번째 데이터 신호(DS(m-1))를 출력할 수 있으며, 상기 제1 데이터 신호(DS1)의 상기 제1 원시 데이터 신호를 상기 제9 시간보다 긴 제11 시간 동안 지연시켜 상기 제1 데이터 신호(DS1)를 출력할 수 있고, 상기 m번째 데이터 신호(DSm)의 상기 m번째 원시 데이터 신호를 상기 제10 시간보다 긴 제12 시간 동안 지연시켜 상기 m번째 데이터 신호(DSm)를 출력할 수 있다.
또한, 상기 n번째 게이트 라인(GLn)에 상기 n번째 게이트 신호(GSk)가 인가되어 상기 n번째 게이트 라인(GLn)이 구동될 때, 상기 n번째 게이트 라인(GLn)과 인접한 상기 m번째 데이터 라인(DLm)을 기준으로 상기 n번째 게이트 라인(GLn)의 로드는 상기 제3 방향(D3)으로 증가할 수 있다. 따라서, 상기 데이터 구동부(300)는 상기 제1 데이터 신호(DS1)의 상기 제1 원시 데이터 신호를 지연시키지 않고 상기 제1 데이터 신호(DS1)를 출력할 수 있고, 상기 제2 데이터 신호(DS2)의 상기 제2 원시 데이터 신호를 제13 시간 동안 지연시켜 상기 제2 데이터 신호(DS2)를 출력할 수 있으며, 상기 j번째 데이터 신호(DSj)의 상기 j번째 원시 데이터 신호를 상기 제13 시간보다 긴 제14 시간 동안 지연시켜 상기 j번째 데이터 신호(DSj)를 출력할 수 있고, 상기 (m-1)번째 데이터 신호(DS(m-1))의 상기 (m-1)번째 원시 데이터 신호를 상기 제14시간보다 긴 제15 시간 동안 지연시켜 상기 (m-1)번째 데이터 신호(DS(m-1))를 출력할 수 있으며, 상기 m번째 데이터 신호(DSm)의 상기 m번째 원시 데이터 신호를 상기 제15 시간보다 긴 제16 시간 동안 지연시켜 상기 m번째 데이터 신호(DSm)를 출력할 수 있다.
상기 타이밍 제어부(150)는 외부로부터 상기 영상 데이터(DATA) 및 제어 신호(CON)를 수신한다. 상기 제어 신호(CON)는 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 클럭 신호(CLK)를 포함할 수 있다. 상기 타이밍 제어부(150)는 상기 수평 동기 신호(Hsync)를 이용하여 상기 데이터 시작 신호(STH)를 생성한 후 상기 데이터 시작 신호(STH)를 상기 데이터 구동부(300)로 출력한다. 또한, 상기 타이밍 제어부(150)는 상기 수직 동기 신호(Vsync)를 이용하여 상기 게이트 시작 신호(STV)를 생성한 후 상기 게이트 시작 신호(STV)를 상기 게이트 구동부(200)로 출력한다. 또한, 상기 타이밍 제어부(150)는 상기 클럭 신호(CLK)를 이용하여 상기 게이트 클럭 신호(CLK1) 및 상기 데이터 클럭 신호(CLK2)를 생성한 후, 상기 게이트 클럭 신호(CLK1)를 상기 게이트구동부(200)로 출력하고, 상기 데이터 클럭 신호(CLK2)를 상기 데이터 구동부(300)로 출력한다.
상기 광원부(160)는 상기 표시 패널(110)로 광(L)을 제공한다. 예를 들면, 상기 광원부(160)는 발광 다이오드(Light Emitting Diode: LED)를 포함할 수 있다.
도 2는 도 1의 상기 게이트 구동부(200)를 나타내는 블록도이다.
도 1 및 2를 참조하면, 상기 게이트 구동부(200)는 제1 게이트 구동부(210), 제2 게이트 구동부(220), k번째 게이트 구동부(230), (n-1)번째 게이트 구동부(240) 및 n번째 게이트 구동부(250)를 포함할 수 있다.
상기 제1 게이트 구동부(210)는 상기 제1 게이트 신호(GS1)를 출력한다. 상기 제1 게이트 구동부(210)는 제1 게이트 구동 회로(211) 및 제1 게이트 신호 지연기(213)를 포함할 수 있다. 상기 제1 게이트 구동 회로(211)는 제1 원시 게이트 신호(OGS1)를 출력한다. 상기 제1 게이트 신호 지연기(213)는 상기 제1 게이트 라인(GL1)의 로드에 따라 상기 제1 원시 게이트 신호(OGS1)를 지연시켜 상기 제1 게이트 신호(GS1)를 출력한다.
상기 제2 게이트 구동부(220)는 상기 제2 게이트 신호(GS2)를 출력한다. 상기 제2 게이트 구동부(220)는 제2 게이트 구동 회로(221) 및 제2 게이트 신호 지연기(223)를 포함할 수 있다. 상기 제2 게이트 구동 회로(221)는 제2 원시 게이트 신호(OGS2)를 출력한다. 상기 제2 게이트 신호 지연기(223)는 상기 제2 게이트 라인(GL2)의 로드에 따라 상기 제2 원시 게이트 신호(OGS2)를 지연시켜 상기 제2 게이트 신호(GS2)를 출력한다.
상기 k번째 게이트 구동부(230)는 상기 k번째 게이트 신호(GSk)를 출력한다. 상기 k번째 게이트 구동부(230)는 k번째 게이트 구동 회로(231) 및 k번째 게이트 신호 지연기(233)를 포함할 수 있다. 상기 k번째 게이트 구동 회로(231)는 k번째 원시 게이트 신호(OGSk)를 출력한다. 상기 k번째 게이트 신호 지연기(233)는 상기 k번째 게이트 라인(GLk)의 로드에 따라 상기 k번째 원시 게이트 신호(OGSk)를 지연시켜 상기 k번째 게이트 신호(GSk)를 출력한다.
상기 (n-1)번째 게이트 구동부(240)는 상기 (n-1)번째 게이트 신호(GS(n-1))를 출력한다. 상기 (n-1)번째 게이트 구동부(240)는 (n-1)번째 게이트 구동 회로(241) 및 (n-1)번째 게이트 신호 지연기(243)를 포함할 수 있다. 상기 (n-1)번째 게이트 구동 회로(241)는 (n-1)번째 원시 게이트 신호(OGS(n-1))를 출력한다. 상기 (n-1)번째 게이트 신호 지연기(243)는 상기 (n-1)번째 게이트 라인(GL(n-1))의 로드에 따라 상기 (n-1)번째 원시 게이트 신호(OSG(n-1))를 지연시켜 상기 (n-1)번째 게이트 신호(GS(n-1))를 출력한다.
상기 n번째 게이트 구동부(250)는 상기 n번째 게이트 신호(GSn)를 출력한다. 상기 n번째 게이트 구동부(250)는 n번째 게이트 구동 회로(251)를 포함할 수 있다. 상기 n번째 게이트 구동 회로(251)는 상기 n번째 게이트 신호(GSn)를 출력한다.
도 3a는 도 2의 상기 (n-1)번째 원시 게이트 신호(OGS(n-1)) 및 상기 (n-1)번째 게이트 신호(GS(n-1))를 나타내는 파형들도이다. 도 3b는 도 2의 상기 k번째 원시 게이트 신호(OGSk) 및 상기 k번째 게이트 신호(GSk)를 나타내는 파형들도이다. 도 3c는 도2의 상기 제2 원시 게이트 신호(OGS2) 및 상기 제2 게이트 신호(GS2)를 나타내는 파형들도이다. 도 3d는 도 2의 상기 제1 원시 게이트 신호(OGS1) 및 상기 제1 게이트 신호(GS1)를 나타내는 파형들도이다.
도 1 내지 3d를 참조하면, 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn)의 로드들 중에서 상기 n번째 게이트 라인(GLn)의 로드가 가장 크므로, 상기 n번째 게이트 구동부(250)는 지연 절차 없이 상기 n번째 게이트 신호(GSn)를 출력한다.
상기 n번째 게이트 라인(GLn)의 로드보다 상기 (n-1)번째 게이트 라인(GL(n-1))의 로드가 작으므로, 상기 (n-1)번째 게이트 구동부(240)의 상기 (n-1)번째 게이트 신호 지연기(243)는 상기 (n-1)번째 게이트 구동 회로(241)로부터 출력된 상기 (n-1)번째 원시 게이트 신호(OGS(n-1))를 제1 시간(T1) 동안 지연시켜 상기 (n-1)번째 게이트 신호(GS(n-1))를 출력한다.
상기 (n-1)번째 게이트 라인(GL(n-1))의 로드보다 상기 k번째 게이트 라인(GLk)의 로드가 작으므로, 상기 k번째 게이트 구동부(230)의 상기 k번째 게이트 신호 지연기(233)는 상기 k번째 게이트 구동 회로(231)로부터 출력된 상기 k번째 원시 게이트 신호(OGSk)를 상기 제1 시간(T1)보다 긴 제2 시간(T2) 동안 지연시켜 상기 k번째 게이트 신호(GSk)를 출력한다.
상기 k번째 게이트 라인(GLk)의 로드보다 상기 제2 게이트 라인(GL2)의 로드가 작으므로, 상기 제2 게이트 구동부(220)의 상기 제2 게이트 신호 지연기(223)는 상기 제2 게이트 구동 회로(221)로부터 출력된 상기 제2 원시 게이트 신호(OGS2)를 상기 제2 시간(T2)보다 긴 제3 시간(T3) 동안 지연시켜 상기 제2 게이트 신호(GS2)를 출력한다.
상기 제2 게이트 라인(GL2)의 로드보다 상기 제1 게이트 라인(GL1)의 로드가 작으므로, 상기 제1 게이트 구동부(210)의 상기 제1 게이트 신호 지연기(213)는 상기 제1 게이트 구동 회로(211)로부터 출력된 상기 제1 원시 게이트 신호(OGS1)를 상기 제3 시간(T3)보다 긴 제4 시간(T4) 동안 지연시켜 상기 제1 게이트 신호(GS1)를 출력한다.
본 실시예에서는 상기 n번째 게이트 구동 회로부(250)의 상기 n번째 게이트 구동 회로(251)가 상기 n번째 게이트 신호(GSn)를 직접 출력하지만, 이에 한정하지 아니한다. 예를 들면, 상기 n번째 게이트 구동 회로부(250)는 n번째 게이트 신호 지연기(미도시)를 더 포함할 수 있고, 상기 n번째 게이트 구동 회로(251)가 상기 n번째 게이트 신호(GSn)의 n번째 원시 게이트 신호를 출력하며, 상기 n번째 게이트 신호 지연기(미도시)가 상기 n번째 원시 게이트 신호를 지연시켜 상기 n번째 게이트 신호(GSn)를 출력할 수 있다. 이 경우, 상기 n번째 게이트 라인(GLn)의 로드가 상기 (n-1)번째 게이트 라인(GL(n-1))의 로드보다 크므로, 상기 n번째 게이트 구동부(250)의 상기 n번째 게이트 신호 지연기(미도시)는 상기 n번째 게이트 구동 회로(251)로부터 출력된 상기 n번째 원시 게이트 신호를 상기 제1 시간(T1)보다 짧은 시간 동안 지연시켜 상기 n번째 게이트 신호(GSn)를 출력할 수 있다.
도 4는 도 1의 상기 데이터 구동부(300)를 나타내는 블록도이다.
도 1 및 4를 참조하면, 상기 데이터 구동부(300)는 제1 데이터 구동부(310), 제2 데이터 구동부(320), j번째 데이터 구동부(330), (m-1)번째 데이터 구동부(340) 및 m번째 데이터 구동부(350)를 포함할 수 있다.
상기 제1 데이터 구동부(310)는 상기 제1 데이터 신호(DS1)를 출력한다. 상기 제1 데이터 구동부(310)는 제1 데이터 구동 회로(311) 및 제1 데이터 신호 지연기(313)를 포함할 수 있다. 상기 제1 데이터 구동 회로(311)는 제1 원시 데이터 신호(ODS1)를 출력한다. 상기 제1 데이터 신호 지연기(313)는 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn)의 로드들에 따라 상기 제1 원시 데이터 신호(ODS1)를 지연시켜 상기 제1 데이터 신호(DS1)를 출력한다.
상기 제2 데이터 구동부(320)는 상기 제2 데이터 신호(DS2)를 출력한다. 상기 제2 데이터 구동부(320)는 제2 데이터 구동 회로(321) 및 제2 데이터 신호 지연기(323)를 포함할 수 있다. 상기 제2 데이터 구동 회로(321)는 제2 원시 데이터 신호(ODS2)를 출력한다. 상기 제2 데이터 신호 지연기(323)는 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn)의 로드들에 따라 상기 제2 원시 데이터 신호(ODS2)를 지연시켜 상기 제2 데이터 신호(DS2)를 출력한다.
상기 j번째 데이터 구동부(330)는 상기 j번째 데이터 신호(DSj)를 출력한다. 상기 j번째 데이터 구동부(330)는 j번째 데이터 구동 회로(331) 및 j번째 데이터 신호 지연기(333)를 포함할 수 있다. 상기 j번째 데이터 구동 회로(331)는 j번째 원시 데이터 신호(ODSj)를 출력한다. 상기 j번째 데이터 신호 지연기(333)는 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn)의 로드들에 따라 상기 j번째 원시 데이터 신호(ODSj)를 지연시켜 상기 j번째 데이터 신호(DSj)를 출력한다.
상기 (m-1)번째 데이터 구동부(340)는 상기 (m-1)번째 데이터 신호(DS(m-1))를 출력한다. 상기 (m-1)번째 데이터 구동부(340)는 (m-1)번째 데이터 구동 회로(341) 및 (m-1)번째 데이터 신호 지연기(343)를 포함할 수 있다. 상기 (m-1)번째 데이터 구동 회로(341)는 (m-1)번째 원시 데이터 신호(ODS(m-1))를 출력한다. 상기 (m-1)번째 데이터 신호 지연기(343)는 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn)의 로드들에 따라 상기 (m-1)번째 원시 데이터 신호(ODS(m-1))를 지연시켜 상기 (m-1)번째 데이터 신호(DS(m-1))를 출력한다.
상기 m번째 데이터 구동부(350)는 상기 m번째 데이터 신호(DSm)를 출력한다. 상기 m번째 데이터 구동부(350)는 m번째 데이터 구동 회로(351) 및 m번째 데이터 신호 지연기(353)를 포함할 수 있다. 상기 m번째 데이터 구동 회로(351)는 m번째 원시 데이터 신호(ODSm)를 출력한다. 상기 m번째 데이터 신호 지연기(353)는 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn)의 로드들에 따라 상기 m번째 원시 데이터 신호(ODSm)를 지연시켜 상기 m번째 데이터 신호(DSm)를 출력한다.
도 5a는 도 1의 상기 제1 게이트 라인(GL1)이 구동되는 경우 도 4의 상기 m번째 원시 데이터 신호(ODSm) 및 상기 m번째 데이터 신호(DSm)를 나타내는 파형들도이다. 도 5b는 도 1의 상기 제1 게이트 라인(GL1)이 구동되는 경우 도 4의 상기 (m-1)번째 원시 데이터 신호(ODS(m-1)) 및 상기 (m-1)번째 데이터 신호(DS(m-1))를 나타내는 파형들도이다. 도 5c는 도 1의 상기 제1 게이트 라인(GL1)이 구동되는 경우 도 4의 상기 j번째 원시 데이터 신호(ODSj) 및 상기 j번째 데이터 신호(DSj)를 나타내는 파형들도이다. 도 5d는 도 1의 상기 제1 게이트 라인(GL1)이 구동되는 경우 도 4의 상기 제2 원시 데이터 신호(ODS2) 및 상기 제2 데이터 신호(DS2)를 나타내는 파형들도이다. 도 5e는 도 1의 상기 제1 게이트 라인(GL1)이 구동되는 경우 도 4의 상기 제1 원시 데이터 신호(ODS1) 및 상기 제1 데이터 신호(DS1)를 나타내는 파형들도이다.
도 1, 4 및 5a 내지 5e를 참조하면, 상기 제1 게이트 라인(GL1)에 상기 제1 게이트 신호(GS1)가 인가되어 상기 제1 게이트 라인(GL1)이 구동될 때, 상기 제1 게이트 라인(GL1)과 인접한 상기 제1 데이터 라인(DL1)을 기준으로 상기 제1 게이트 라인(GL1)의 로드는 상기 제2 방향(D2)으로 증가한다. 따라서, 상기 m번째 데이터 구동부(350)의 상기 m번째 데이터 신호 지연기(353)는 상기 m번째 데이터 구동 회로(351)로부터 출력되는 상기 m번째 원시 데이터 신호(ODSm)를 지연시키지 않고 상기 m번째 데이터 신호(DSm)를 출력한다. 또한, 상기 (m-1)번째 데이터 구동부(340)의 상기 (m-1)번째 데이터 신호 지연기(343)는 상기 (m-1)번째 원시 데이터 신호(ODS(m-1))를 제5 시간(T5) 동안 지연시켜 상기 (m-1)번째 데이터 신호(DS(m-1))를 출력한다. 또한, 상기 j번째 데이터 구동부(330)의 상기 j번째 데이터 신호 지연기(333)는 상기 j번째 데이터 구동 회로(331)로부터 출력되는 상기 j번째 원시 데이터 신호(ODSj)를 상기 제5 시간(T5)보다 긴 제6 시간(T6) 동안 지연시켜 상기 j번째 데이터 신호(DSj)를 출력한다. 또한, 상기 제2 데이터 구동부(320)의 상기 제2 데이터 신호 지연기(323)은 상기 제2 데이터 구동 회로(321)로부터 출력되는 상기 제2 원시 데이터 신호(ODS2)를 상기 제6 시간(T6)보다 긴 제7 시간(T7) 동안 지연시켜 상기 제2 데이터 신호(DS2)를 출력한다. 또한, 상기 제1 데이터 구동부(310)의 상기 제1 데이터 신호 지연기(313)은 상기 제1 데이터 구동 회로(311)로부터 출력되는 상기 제1 원시 데이터 신호(ODS1)를 상기 제7 시간(T7)보다 긴 제8 시간(T8) 동안 지연시켜 상기 제1 데이터 신호(DS1)를 출력한다.
본 실시예에서는 상기 m번째 데이터 구동부(350)의 상기 m번째 데이터 신호 지연기(353)가 상기 m번째 데이터 구동 회로(351)로부터 출력되는 상기 m번째 원시 데이터 신호(ODSm)를 지연하지 않지만, 이에 한정하지 아니한다. 예를 들면, 상기 m번째 데이터 구동부(350)의 상기 m번째 데이터 신호 지연기(353)는 상기 m번째 데이터 구동 회로(351)로부터 출력되는 상기 m번째 원시 데이터 신호(ODSm)를 상기 제5 시간(T5)보다 짧은 시간 동안 지연시켜 상기 m번째 데이터 신호(DSm)를 출력할 수 있다.
도 6a는 도 1의 상기 k번째 게이트 라인(GLk)이 구동되는 경우 도 4의 상기 j번째 원시 데이터 신호(ODSj) 및 상기 j번째 데이터 신호(DSj)를 나타내는 파형들도이다. 도 6b는 도 1의 상기 k번째 게이트 라인(GLk)이 구동되는 경우 도 4의 상기 제2 원시 데이터 신호(ODS2) 및 상기 제2 데이터 신호(DS2)를 나타내는 파형들도이다. 도 6c는 도 1의 상기 k번째 게이트 라인(GLk)이 구동되는 경우 도 4의 상기 (m-1)번째 원시 데이터 신호(ODS(m-1)) 및 상기 (m-1)번째 데이터 신호(DS(m-1))를 나타내는 파형들도이다. 도 6d는 도 1의 상기 k번째 게이트 라인(GLk)이 구동되는 경우 도 4의 상기 제1 원시 데이터 신호(ODS1) 및 상기 제1 데이터 신호(DS1)를 나타내는 파형들도이다. 도 6e는 도 1의 상기 k번째 게이트 라인(GLk)이 구동되는 경우 도 4의 상기 m번째 원시 데이터 신호(ODSm) 및 상기 m번째 데이터 신호(DSm)를 나타내는 파형들도이다.
도 1, 4 및 6a 내지 6e를 참조하면, 상기 k번째 게이트 라인(GLk)에 상기 k번째 게이트 신호(GSk)가 인가되어 상기 k번째 게이트 라인(GLk)이 구동될 때, 상기 k번째 게이트 라인(GLk)과 인접한 상기 j번째 데이터 라인(DLj)을 기준으로 상기 k번째 게이트 라인(GLk)의 로드는 상기 제2 방향(D2) 및 상기 제3 방향(D3)으로 증가한다. 따라서, 상기 j번째 데이터 구동부(330)의 상기 j번째 데이터 신호 지연기(333)는 상기 j번째 원시 데이터 신호(ODSj)를 지연시키지 않고 상기 j번째 데이터 신호(DSj)를 출력한다. 또한, 상기 제2 데이터 구동부(320)의 상기 제2 데이터 신호 지연기(323)는 상기 제2 원시 데이터 신호(ODS2)를 제9 시간(T9) 동안 지연시켜 상기 제2 데이터 신호(DS2)를 출력한다. 또한, 상기 (m-1)번째 데이터 구동부(340)의 상기 (m-1)번째 데이터 신호 지연기(343)는 상기 (m-1)번째 원시 데이터 신호(ODS(m-1))를 제10 시간(T10) 동안 지연시켜 상기 (m-1)번째 데이터 신호(DS(m-1))를 출력한다. 또한, 상기 제1 데이터 구동부(310)의 상기 제1 데이터 신호 지연기(313)는 상기 제1 원시 데이터 신호(ODS1)를 상기 제9 시간(T9)보다 긴 제11(T11) 시간 동안 지연시켜 상기 제1 데이터 신호(DS1)를 출력한다. 또한, 상기 m번째 데이터 구동부(350)의 상기 m번째 데이터 신호 지연기(353)는 상기 m번째 원시 데이터 신호(ODSm)를 상기 제10 시간(T10)보다 긴 제12 시간(T12) 동안 지연시켜 상기 m번째 데이터 신호(DSm)를 출력한다.
본 실시예에서는 상기 j번째 데이터 구동부(330)의 상기 j번째 데이터 신호 지연기(333)가 상기 j번째 데이터 구동 회로(331)로부터 출력되는 상기 j번째 원시 데이터 신호(ODSj)를 지연하지 않지만, 이에 한정하지 아니한다. 예를 들면, 상기 j번째 데이터 구동부(330)의 상기 j번째 데이터 신호 지연기(333)는 상기 j번째 데이터 구동 회로(331)로부터 출력되는 상기 j번째 원시 데이터 신호(ODSj)를 상기 제9 시간(T9) 또는 상기 제10 시간(T10)보다 짧은 시간 동안 지연시켜 상기 j번째 데이터 신호(DSj)를 출력할 수 있다.
도 7a는 도 1의 상기 n번째 게이트 라인(GLn)이 구동되는 경우 도 4의 상기 제1 원시 데이터 신호(ODS1) 및 상기 제1 데이터 신호(DS1)를 나타내는 파형들도이다. 도 7b는 도 1의 상기 n번째 게이트 라인(GLn)이 구동되는 경우 도 4의 상기 제2 원시 데이터 신호(ODS2) 및 상기 제2 데이터 신호(DS2)를 나타내는 파형들도이다. 도 7c는 도 1의 상기 n번째 게이트 라인(GLn)이 구동되는 경우 도 4의 상기 j번째 원시 데이터 신호(ODSj) 및 상기 j번째 데이터 신호(DSj)를 나타내는 파형들도이다. 도 7d는 도 1의 상기 n번째 게이트 라인(GLn)이 구동되는 경우 도 4의 상기 (m-1)번째 원시 데이터 신호(ODS(m-1)) 및 상기 (m-1)번째 데이터 신호(DS(m-1))를 나타내는 파형들도이다. 도 7e는 도 1의 상기 n번째 게이트 라인(GLn)이 구동되는 경우 도 4의 상기 m번째 원시 데이터 신호(ODSm) 및 상기 m번째 데이터 신호(DSm)를 나타내는 파형들도이다.
도 1, 4 및 7a 내지 7e를 참조하면, 상기 n번째 게이트 라인(GLn)에 상기 n번째 게이트 신호(GSk)가 인가되어 상기 n번째 게이트 라인(GLn)이 구동될 때, 상기 n번째 게이트 라인(GLn)과 인접한 상기 m번째 데이터 라인(DLm)을 기준으로 상기 n번째 게이트 라인(GLn)의 로드는 상기 제3 방향(D3)으로 증가한다. 따라서, 상기 제1 데이터 구동부(310)의 상기 제1 데이터 신호 지연기(313)는 상기 제1 데이터 구동 회로(311)로부터 출력되는 상기 제1 원시 데이터 신호(ODS1)를 지연시키지 않고 상기 제1 데이터 신호(DS1)를 출력한다. 또한, 상기 제2 데이터 구동부(320)의 상기 제2 데이터 신호 지연기(323)는 상기 제2 데이터 구동 회로(321)로부터 출력되는 상기 제2 원시 데이터 신호(ODS2)를 제13 시간(T13) 동안 지연시켜 상기 제2 데이터 신호(DS2)를 출력한다. 또한, 상기 j번째 데이터 구동부(330)의 상기 j번째 데이터 신호 지연기(333)는 상기 j번째 데이터 구동 회로(331)로부터 출력되는 상기 j번째 원시 데이터 신호(ODSj)를 상기 제13 시간(T13)보다 긴 제14 시간(T14) 동안 지연시켜 상기 j번째 데이터 신호(DSj)를 출력한다. 또한, 상기 (m-1)번째 데이터 구동부(340)의 상기 (m-1)번째 데이터 신호 지연기(343)는 상기 (m-1)번째 데이터 구동 회로(341)로부터 출력되는 상기 (m-1)번째 원시 데이터 신호(ODS(m-1))를 상기 제14 시간(T14)보다 긴 제15 시간(T15) 동안 지연시켜 상기 (m-1)번째 데이터 신호(DS(m-1))를 출력한다. 또한, 상기 m번째 데이터 구동부(350)의 상기 m번째 데이터 신호 지연기(353)는 상기 m번째 데이터 구동 회로(351)로부터 출력되는 상기 m번째 원시 데이터 신호(ODSm)를 상기 제15 시간(T15)보다 긴 제16 시간(T16) 동안 지연시켜 상기 m번째 데이터 신호(DSm)를 출력한다.
본 실시예에서는 상기 제1 데이터 구동부(310)의 상기 제1 데이터 신호 지연기(313)가 상기 제1 데이터 구동 회로(311)로부터 출력되는 상기 제1 원시 데이터 신호(ODS1)를 지연하지 않지만, 이에 한정하지 아니한다. 예를 들면, 상기 제1 데이터 구동부(310)의 상기 제1 데이터 신호 지연기(313)는 상기 제1 데이터 구동 회로(311)로부터 출력되는 상기 제1 원시 데이터 신호(ODS1)를 상기 제13 시간(T13)보다 짧은 시간 동안 지연시켜 상기 제1 데이터 신호(DS1)를 출력할 수 있다.
본 실시예에 따르면, 상기 게이트 구동부(200)가 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn)의 로드들의 감소에 따라 상기 원시 게이트 신호들(OGS1, OGS2, ..., OGSk, ..., OGS(n-1), OGSn)을 지연시켜 상기 게이트 신호들(GS1, GS2, ..., GSk, ..., GS(n-1), GSn)을 출력하고, 상기 데이터 구동부(300)가 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn)의 로드들의 감소에 따라 상기 원시 데이터 신호들(ODS1, ODS2, ..., ODSj, ..., ODS(m-1), ODSm)을 지연시켜 상기 데이터 신호들(DS1, DS2, ..., DSj, ..., DS(m-1), DSm)을 출력한다. 그러므로, 상기 게이트 라인들(GL1, GL2, ..., GLk, ..., GL(n-1), GLn)의 로드들의 편차에 의해 발생하는 상기 표시 패널(110)의 휘도 편차를 감소시킬 수 있다. 따라서, 상기 표시 장치(100)의 표시 품질을 향상시킬 수 있다.
이상에서 설명된 바와 같이, 표시 장치 및 이의 구동 방법에 의하면, 게이트 라인들의 로드들의 편차에 의한 표시 패널의 휘도 편차를 감소시킬 수 있고, 이에 따라, 상기 표시 장치의 표시 품질을 향상시킬 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 표시 장치 110: 표시 패널
120: 화소 150: 타이밍 제어부
160: 광원부
200, 210, 220, 230, 240, 250: 게이트 구동부
211, 221, 231, 241, 251: 게이트 구동 회로
213, 223, 233, 243: 게이트 신호 지연기
300, 310, 320, 330, 340, 350: 데이터 구동부
311, 321, 331, 341, 351: 데이터 구동 회로
313, 323, 333, 343, 353: 데이터 신호 지연기

Claims (20)

  1. 제1 방향을 따라 연장하며 상기 제1 방향과 수직한 제2 방향으로 배열된 데이터 라인들, 및 상기 제1 방향으로 연장하는 부분 및 상기 제2 방향으로 연장하는 부분을 포함하는 게이트 라인들을 포함하는 표시 패널;
    상기 데이터 라인들로 데이터 신호들을 출력하여 상기 데이터 라인들을 구동하는 데이터 구동부; 및
    상기 게이트 라인의 로드의 감소에 따라 원시 게이트 신호들을 지연시키고, 상기 원시 게이트 신호들이 지연되어 발생한 게이트 신호들을 상기 게이트 라인들로 출력하여 상기 게이트 라인들을 구동하는 게이트 구동부를 포함하고,
    상기 데이터 구동부는 상기 게이트 라인의 로드의 감소 및 구동 중인 상기 게이트 라인에 따라 원시 데이터 신호들을 지연시키고, 상기 원시 데이터 신호들이 지연되어 발생한 상기 데이터 신호들을 상기 데이터 라인들로 출력하고,
    상기 게이트 라인들은 상기 제1 방향으로 연장하는 부분들이 상기 제2 방향으로 배열되고 상기 제2 방향으로 연장하는 부분들이 상기 제1 방향으로 배열된 제1 내지 n(n은 5 이상의 자연수)번째 게이트 라인들을 포함하고,
    상기 제1 내지 n번째 게이트 라인들의 상기 제1 방향으로 연장하는 부분들은 상기 제1 내지 n번째 게이트 라인들의 순서로 증가하고,
    상기 제1 내지 n번째 게이트 라인들의 상기 제1 방향으로 연장하는 부분들 및 상기 제2 방향으로 연장하는 부분들이 각각 접촉하는 접촉점들은 상기 제1 방향 및 상기 제2 방향의 합인 상기 표시 패널의 대각선 방향을 따라 배치되며,
    상기 데이터 라인들은 제1 내지 m(m은 5 이상의 자연수)번째 데이터 라인들을 포함하고,
    상기 데이터 구동부는 상기 제1 내지 m번째 데이터 라인들로 제1 내지 m번째 데이터 신호들을 출력하는 제1 내지 m번째 데이터 구동부들을 포함하며,
    상기 제1 내지 m번째 데이터 구동부들은 각각 제1 내지 m번째 원시 데이터 신호들을 출력하는 제1 내지 m번째 데이터 구동 회로들, 및 상기 제1 내지 m번째 원시 데이터 신호들을 상기 게이트 라인의 로드에 따라 지연시키는 제1 내지 m번째 데이터 신호 지연기들을 포함하고,
    상기 제1 내지 n번째 게이트 라인들 중에서 제1 게이트 라인에 제1 게이트 신호가 인가되어 상기 제1 게이트 라인이 구동될 때, 상기 제1 내지 m번째 데이터 구동 회로들 중에서 m번째 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 m번째 원시 데이터 구동 신호를 출력하고,
    상기 제1 내지 m번째 데이터 신호 지연기들 중에서 m번째 데이터 신호 지연기는 상기 m번째 원시 데이터 구동 신호를 지연시키지 않고 상기 제1 내지 m번째 데이터 신호들 중에서 m번째 데이터 신호를 출력하며,
    상기 제1 내지 m번째 데이터 구동 회로들 중에서 (m-1)번째 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 (m-1)번째 원시 데이터 구동 신호를 출력하고,
    상기 제1 내지 m번째 데이터 신호 지연기들 중에서 (m-1)번째 데이터 신호 지연기는 상기 (m-1)번째 원시 데이터 구동 신호를 제5 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 (m-1)번째 데이터 신호를 출력하며,
    상기 제1 내지 m번째 데이터 구동 회로들 중에서 j(j는 3 이상이고 (m-1)보다 작은 자연수)번째 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 j번째 원시 데이터 구동 신호를 출력하고,
    상기 제1 내지 m번째 데이터 신호 지연기들 중에서 j번째 데이터 신호 지연기는 상기 j번째 원시 데이터 구동 신호를 상기 제5 시간보다 긴 제6 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 j번째 데이터 신호를 출력하며,
    상기 제1 내지 m번째 데이터 구동 회로들 중에서 제2 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 제2 원시 데이터 구동 신호를 출력하고,
    상기 제1 내지 m번째 데이터 신호 지연기들 중에서 제2 데이터 신호 지연기는 상기 제2 원시 데이터 구동 신호를 상기 제6 시간보다 긴 제7 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 제2 데이터 신호를 출력하며,
    상기 제1 내지 m번째 데이터 구동 회로들 중에서 제1 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 제1 원시 데이터 구동 신호를 출력하고,
    상기 제1 내지 m번째 데이터 신호 지연기들 중에서 제1 데이터 신호 지연기는 상기 제1 원시 데이터 구동 신호를 상기 제7 시간보다 긴 제8 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 제1 데이터 신호를 출력하는 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서, 상기 게이트 라인들은 상기 제1 방향으로 연장하는 부분들이 상기 제2 방향으로 배열되고 상기 제2 방향으로 연장하는 부분들이 상기 제1 방향으로 배열된 제1 내지 n(n은 5 이상의 자연수)번째 게이트 라인들을 포함하고,
    상기 제1 내지 n번째 게이트 라인들의 로드들은 상기 제1 내지 n번째 게이트 라인들의 순서로 증가하는 것을 특징으로 하는 표시 장치.
  3. 제2항에 있어서, 상기 게이트 구동부는 상기 제1 내지 n번째 게이트 라인들로 제1 내지 제n 게이트 신호들을 출력하는 제1 내지 n번째 게이트 구동부들을 포함하고,
    상기 제1 내지 n번째 게이트 구동부들 중에서 제1 내지 (n-1)번째 게이트 구동부들은 각각 제1 내지 (n-1)번째 원시 게이트 신호들을 출력하는 제1 내지 (n-1)번째 게이트 구동 회로들, 및 상기 제1 내지 (n-1)번째 원시 게이트 신호들을 지연시키는 제1 내지 (n-1)번째 게이트 신호 지연기들을 포함하며,
    상기 제1 내지 n번째 게이트 구동부들 중에서 n번째 게이트 구동부는 n번째 게이트 신호를 출력하는 n번째 게이트 구동 회로를 포함하는 것을 특징으로 하는 표시 장치.
  4. 제3항에 있어서, 상기 제1 내지 (n-1)번째 게이트 구동부들 중에서 (n-1)번째 게이트 구동부는 상기 제1 내지 (n-1)번째 원시 게이트 신호들 중에서 (n-1)번째 원시 게이트 신호를 출력하고,
    상기 제1 내지 (n-1)번째 게이트 신호 지연기들 중에서 (n-1)번째 게이트 신호 지연기는 상기 (n-1)번째 원시 게이트 신호를 제1 시간 동안 지연시켜 상기 제1 내지 제n 게이트 신호들 중에서 (n-1)번째 게이트 신호를 출력하며,
    상기 제1 내지 (n-1)번째 게이트 구동부들 중에서 k(k는 3 이상이고 (n-1) 미만의 자연수)번째 게이트 구동부는 상기 제1 내지 (n-1)번째 원시 게이트 신호들 중에서 k번째 원시 게이트 신호를 출력하고,
    상기 제1 내지 (n-1)번째 게이트 신호 지연기들 중에서 k번째 게이트 신호 지연기는 상기 k번째 원시 게이트 신호를 상기 제1 시간보다 긴 제2 시간 동안 지연시켜 상기 제1 내지 제n 게이트 신호들 중에서 k번째 게이트 신호를 출력하는 것을 특징으로 하는 표시 장치.
  5. 제4항에 있어서, 상기 제1 내지 (n-1)번째 게이트 구동부들 중에서 제2 게이트 구동부는 상기 제1 내지 (n-1)번째 원시 게이트 신호들 중에서 제2 원시 게이트 신호를 출력하고,
    상기 제1 내지 (n-1)번째 게이트 신호 지연기들 중에서 제2 게이트 신호 지연기는 상기 제2 원시 게이트 신호를 상기 제2 시간보다 긴 제3 시간 동안 지연시켜 상기 제1 내지 제n 게이트 신호들 중에서 제2 게이트 신호를 출력하는 것을 특징으로 하는 표시 장치.
  6. 제5항에 있어서, 상기 제1 내지 (n-1)번째 게이트 구동부들 중에서 제1 게이트 구동부는 상기 제1 내지 (n-1)번째 원시 게이트 신호들 중에서 제1 원시 게이트 신호를 출력하고,
    상기 제1 내지 (n-1)번째 게이트 신호 지연기들 중에서 제1 게이트 신호 지연기는 상기 제1 원시 게이트 신호를 상기 제3 시간보다 긴 제4 시간 동안 지연시켜 상기 제1 내지 제n 게이트 신호들 중에서 제1 게이트 신호를 출력하는 것을 특징으로 하는 표시 장치.
  7. 삭제
  8. 제1항에 있어서, 상기 데이터 라인들은 제1 내지 m(m은 5 이상의 자연수)번째 데이터 라인들을 포함하고,
    상기 데이터 구동부는 상기 제1 내지 m번째 데이터 라인들로 제1 내지 m번째 데이터 신호들을 출력하는 제1 내지 m번째 데이터 구동부들을 포함하며,
    상기 제1 내지 m번째 데이터 구동부들은 각각 제1 내지 m번째 원시 데이터 신호들을 출력하는 제1 내지 m번째 데이터 구동 회로들, 및 상기 제1 내지 m번째 원시 데이터 신호들을 상기 게이트 라인의 로드에 따라 지연시키는 제1 내지 m번째 데이터 신호 지연기들을 포함하는 것을 특징으로 하는 표시 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제1항에 있어서, 상기 제1 내지 n번째 게이트 라인들 중에서 k(k는 3 이상이고 (n-1)보다 작은 자연수)번째 게이트 라인에 k번째 게이트 신호가 인가되어 상기 k번째 게이트 라인이 구동될 때, 상기 제1 내지 m번째 데이터 구동 회로들 중에서 j(j는 3 이상이고 (m-1)보다 작은 자연수)번째 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 j번째 원시 데이터 구동 신호를 출력하고,
    상기 제1 내지 m번째 데이터 신호 지연기들 중에서 j번째 데이터 신호 지연기는 상기 j번째 원시 데이터 구동 신호를 지연시키지 않고 상기 제1 내지 m번째 데이터 신호들 중에서 j번째 데이터 신호를 출력하는 것을 특징으로 하는 표시 장치.
  15. 제14항에 있어서, 상기 제1 내지 m번째 데이터 구동 회로들 중에서 제2 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 제2 원시 데이터 구동 신호를 출력하고,
    상기 제1 내지 m번째 데이터 신호 지연기들 중에서 제2 데이터 신호 지연기는 상기 제2 원시 데이터 구동 신호를 제9 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 제2 데이터 신호를 출력하며,
    상기 제1 내지 m번째 데이터 구동 회로들 중에서 (m-1)번째 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 (m-1)번째 원시 데이터 구동 신호를 출력하고,
    상기 제1 내지 m번째 데이터 신호 지연기들 중에서 (m-1)번째 데이터 신호 지연기는 상기 (m-1)번째 원시 데이터 구동 신호를 제10 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 (m-1)번째 데이터 신호를 출력하며,
    상기 제1 내지 m번째 데이터 구동 회로들 중에서 제1 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 제1 원시 데이터 구동 신호를 출력하고,
    상기 제1 내지 m번째 데이터 신호 지연기들 중에서 제1 데이터 신호 지연기는 상기 제1 원시 데이터 구동 신호를 상기 제9 시간보다 긴 제11 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 제1 데이터 신호를 출력하며,
    상기 제1 내지 m번째 데이터 구동 회로들 중에서 m번째 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 m번째 원시 데이터 구동 신호를 출력하고,
    상기 제1 내지 m번째 데이터 신호 지연기들 중에서 m번째 데이터 신호 지연기는 상기 제1 원시 데이터 구동 신호를 상기 제10 시간보다 긴 제12 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 m번째 데이터 신호를 출력하는 것을 특징으로 하는 표시 장치.
  16. 제1항에 있어서, 상기 제1 내지 n번째 게이트 라인들 중에서 n번째 게이트 라인에 n번째 게이트 신호가 인가되어 상기 n번째 게이트 라인이 구동될 때, 상기 제1 내지 m번째 데이터 구동 회로들 중에서 제1 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 제1 원시 데이터 구동 신호를 출력하고,
    상기 제1 내지 m번째 데이터 신호 지연기들 중에서 제1 데이터 신호 지연기는 상기 제1 원시 데이터 구동 신호를 지연시키지 않고 상기 제1 내지 m번째 데이터 신호들 중에서 제1 데이터 신호를 출력하는 것을 특징으로 하는 표시 장치.
  17. 제16항에 있어서, 상기 제1 내지 m번째 데이터 구동 회로들 중에서 제2 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 제2 원시 데이터 구동 신호를 출력하고,
    상기 제1 내지 m번째 데이터 신호 지연기들 중에서 제2 데이터 신호 지연기는 상기 제2 원시 데이터 구동 신호를 제13 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 제2 데이터 신호를 출력하며,
    상기 제1 내지 m번째 데이터 구동 회로들 중에서 j(j는 3 이상이고 (m-1)보다 작은 자연수)번째 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 j번째 원시 데이터 구동 신호를 출력하고,
    상기 제1 내지 m번째 데이터 신호 지연기들 중에서 j번째 데이터 신호 지연기는 상기 j번째 원시 데이터 구동 신호를 상기 제13 시간보다 긴 제14 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 j번째 데이터 신호를 출력하며,
    상기 제1 내지 m번째 데이터 구동 회로들 중에서 (m-1)번째 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 (m-1)번째 원시 데이터 구동 신호를 출력하고,
    상기 제1 내지 m번째 데이터 신호 지연기들 중에서 (m-1)번째 데이터 신호 지연기는 상기 (m-1)번째 원시 데이터 구동 신호를 상기 제14 시간보다 긴 제15 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 (m-1)번째 데이터 신호를 출력하며,
    상기 제1 내지 m번째 데이터 구동 회로들 중에서 m번째 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 m번째 원시 데이터 구동 신호를 출력하고,
    상기 제1 내지 m번째 데이터 신호 지연기들 중에서 m번째 데이터 신호 지연기는 상기 제1 원시 데이터 구동 신호를 상기 제15 시간보다 긴 제16 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 m번째 데이터 신호를 출력하는 것을 특징으로 하는 표시 장치.
  18. 제1항에 있어서, 상기 데이터 구동부 및 상기 게이트 구동부는 상기 표시 패널의 동일한 변에 배치되는 것을 특징으로 하는 표시 장치.
  19. 제1 방향을 따라 연장하며 상기 제1 방향과 수직한 제2 방향으로 배열된 데이터 라인들, 및 상기 제1 방향으로 연장하는 부분 및 상기 제2 방향으로 연장하는 부분을 포함하는 게이트 라인들을 포함하는 표시 패널의 상기 데이터 라인들로 데이터 신호들을 출력하여 상기 데이터 라인들을 구동하는 단계; 및
    상기 게이트 라인의 로드의 감소에 따라 원시 게이트 신호를 지연시키고, 상기 원시 게이트 신호들이 지연되어 발생한 게이트 신호들을 상기 게이트 라인들로 출력하여 상기 게이트 라인들을 구동하는 단계를 포함하고,
    상기 데이터 라인들을 구동하는 단계는,
    상기 게이트 라인의 로드의 감소 및 구동 중인 상기 게이트 라인에 따라 원시 데이터 신호들을 지연시키는 단계; 및
    상기 원시 데이터 신호들이 지연되어 발생한 상기 데이터 신호들을 상기 데이터 라인들로 출력하는 단계를 포함하며,
    상기 게이트 라인들은 상기 제1 방향으로 연장하는 부분들이 상기 제2 방향으로 배열되고 상기 제2 방향으로 연장하는 부분들이 상기 제1 방향으로 배열된 제1 내지 n(n은 5 이상의 자연수)번째 게이트 라인들을 포함하고,
    상기 제1 내지 n번째 게이트 라인들의 상기 제1 방향으로 연장하는 부분들은 상기 제1 내지 n번째 게이트 라인들의 순서로 증가하고,
    상기 제1 내지 n번째 게이트 라인들의 상기 제1 방향으로 연장하는 부분들 및 상기 제2 방향으로 연장하는 부분들이 각각 접촉하는 접촉점들은 상기 제1 방향 및 상기 제2 방향의 합인 상기 표시 패널의 대각선 방향을 따라 배치되며,
    상기 데이터 라인들은 제1 내지 m(m은 5 이상의 자연수)번째 데이터 라인들을 포함하고,
    상기 제1 내지 m번째 데이터 라인들은 제1 내지 m번째 데이터 신호들을 출력하는 제1 내지 m번째 데이터 구동부들에 포함되며,
    상기 제1 내지 m번째 데이터 구동부들은 각각 제1 내지 m번째 원시 데이터 신호들을 출력하는 제1 내지 m번째 데이터 구동 회로들, 및 상기 제1 내지 m번째 원시 데이터 신호들을 상기 게이트 라인의 로드에 따라 지연시키는 제1 내지 m번째 데이터 신호 지연기들을 포함하고,
    상기 제1 내지 n번째 게이트 라인들 중에서 제1 게이트 라인에 제1 게이트 신호가 인가되어 상기 제1 게이트 라인이 구동될 때, 상기 제1 내지 m번째 데이터 구동 회로들 중에서 m번째 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 m번째 원시 데이터 구동 신호를 출력하고,
    상기 제1 내지 m번째 데이터 신호 지연기들 중에서 m번째 데이터 신호 지연기는 상기 m번째 원시 데이터 구동 신호를 지연시키지 않고 상기 제1 내지 m번째 데이터 신호들 중에서 m번째 데이터 신호를 출력하며,
    상기 제1 내지 m번째 데이터 구동 회로들 중에서 (m-1)번째 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 (m-1)번째 원시 데이터 구동 신호를 출력하고,
    상기 제1 내지 m번째 데이터 신호 지연기들 중에서 (m-1)번째 데이터 신호 지연기는 상기 (m-1)번째 원시 데이터 구동 신호를 제5 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 (m-1)번째 데이터 신호를 출력하며,
    상기 제1 내지 m번째 데이터 구동 회로들 중에서 j(j는 3 이상이고 (m-1)보다 작은 자연수)번째 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 j번째 원시 데이터 구동 신호를 출력하고,
    상기 제1 내지 m번째 데이터 신호 지연기들 중에서 j번째 데이터 신호 지연기는 상기 j번째 원시 데이터 구동 신호를 상기 제5 시간보다 긴 제6 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 j번째 데이터 신호를 출력하며,
    상기 제1 내지 m번째 데이터 구동 회로들 중에서 제2 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 제2 원시 데이터 구동 신호를 출력하고,
    상기 제1 내지 m번째 데이터 신호 지연기들 중에서 제2 데이터 신호 지연기는 상기 제2 원시 데이터 구동 신호를 상기 제6 시간보다 긴 제7 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 제2 데이터 신호를 출력하며,
    상기 제1 내지 m번째 데이터 구동 회로들 중에서 제1 데이터 구동 회로는 상기 제1 내지 m번째 원시 데이터 신호들 중에서 제1 원시 데이터 구동 신호를 출력하고,
    상기 제1 내지 m번째 데이터 신호 지연기들 중에서 제1 데이터 신호 지연기는 상기 제1 원시 데이터 구동 신호를 상기 제7 시간보다 긴 제8 시간 동안 지연시켜 상기 제1 내지 m번째 데이터 신호들 중에서 제1 데이터 신호를 출력하는 표시 장치 구동 방법.
  20. 삭제
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