KR20170105686A

KR20170105686A - 표시 장치 및 이의 구동 방법

Info

Publication number: KR20170105686A
Application number: KR1020160028322A
Authority: KR
Inventors: 김원태; 신옥권
Original assignee: 삼성디스플레이 주식회사
Priority date: 2016-03-09
Filing date: 2016-03-09
Publication date: 2017-09-20
Also published as: KR102633163B1

Abstract

표시 장치는 제1 및 제2 데이터 라인들을 포함하고, 영상을 표시하는 표시 패널, 및 제k 수평 구간에서 제1 클럭 신호에 동기하여 상기 제1 데이터 라인에 제1 극성을 갖는 데이터 전압들을 출력하고, 상기 제k 수평 구간에서 상기 제1 클럭 신호와 다른 제2 클럭 신호에 동기하여 상기 제2 데이터 라인에 상기 제1 극성과 다른 제2 극성을 갖는 데이터 전압들을 출력하는 데이터 구동부를 포함한다. 상기 제2 극성은 부극성이고, 상기 제k 수평 구간에 대응하는 상기 제2 클럭 신호의 펄스는 상기 제k 수평 구간에 대응하는 상기 제1 클럭 신호의 펄스보다 느릴 수 있다.

Description

표시 장치 및 이의 구동 방법{DISPLAY APPARATUS AND METHOD OF DRIVING THE SAME}

본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 표시 품질을 향상시킬 수 있는 표시 장치 및 이의 구동 방법에 관한 것이다.

일반적으로, 액정 표시 장치는 픽셀 전극을 포함하는 제1 기판, 공통 전극을 포함하는 제2 기판 및 상기 기판들 사이에 개재되는 액정층을 포함한다. 상기 두 전극에 전압을 인가하여 상기 액정층에 전계를 생성하고, 이 전계의 세기를 조절하여 상기 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다.

액정 표시 장치는 표시 패널 및 패널 구동부를 포함한다. 상기 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들 및 상기 게이트 라인들 및 상기 데이터 라인들에 연결되는 복수의 픽셀들을 포함한다. 상기 패널 구동부는 상기 게이트 라인들에 게이트 신호를 제공하는 게이트 구동부 및 상기 데이터 라인들에 데이터 전압을 제공하는 데이터 구동부를 포함한다.

상기 게이트 구동부는 복수의 스위칭 소자들을 포함한다. 상기 스위칭 소자들은 클럭 신호 등에 의해 제어되어 상기 게이트 신호를 생성한다. 상기 표시 패널 내의 상대적인 위치에 따라 RC 딜레이에 의해 상기 게이트 신호에 딜레이가 발생한다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 품질을 향상시키는 표시 장치를 제공하는 것이다.

본 발명의 다른 목적은 상기 표시 장치의 구동 방법을 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 실시예들에 따른 표시 장치는 제1 및 제2 데이터 라인들을 포함하고, 영상을 표시하는 표시 패널, 및 제k 수평 구간에서 제1 클럭 신호에 동기하여 상기 제1 데이터 라인에 제1 극성을 갖는 데이터 전압들을 출력하고, 상기 제k 수평 구간에서 상기 제1 클럭 신호와 다른 제2 클럭 신호에 동기하여 상기 제2 데이터 라인에 상기 제1 극성과 다른 제2 극성을 갖는 데이터 전압들을 출력하는 데이터 구동부를 포함한다.

본 발명의 일 실시예에 있어서, 상기 제2 극성은 부극성이고, 상기 제k 수평 구간에 대응하는 상기 제2 클럭 신호의 펄스는 상기 제k 수평 구간에 대응하는 상기 제1 클럭 신호의 펄스보다 느릴 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 클럭 신호의 타이밍 및 상기 제2 클럭 신호의 타이밍을 제어하는 설정 신호를 생성하는 타이밍 컨트롤러를 더 포함하고, 상기 데이터 구동부는 상기 설정 신호를 기초로 상기 제1 및 제2 클럭 신호들을 생성할 수 있다.

본 발명의 일 실시예에 있어서, 상기 타이밍 컨트롤러는 제k-1 수평 구간에 대응하는 입력 영상 데이터를 기초로, 상기 제k 수평 구간에 대응하는 상기 제1 클럭 신호의 펄스의 타이밍 및 상기 제k 수평 구간에 대응하는 상기 제2 클럭 신호의 펄스의 타이밍을 결정할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제k-1 수평 구간은 상기 제k 수평 구간의 이전 수평 구간일 수 있다.

본 발명의 일 실시예에 있어서, 상기 제2 극성은 부극성이고, 상기 타이밍 컨트롤러는 상기 제k-1 수평 구간 및 상기 제2 데이터 라인에 대응하는 입력 영상 데이터에 따라 상기 제k 수평 구간에 대응하는 상기 제2 클럭 신호의 펄스의 타이밍을 조절할 수 있다.

본 발명의 일 실시예에 있어서, 상기 타이밍 컨트롤러는 상기 제k-1 수평 구간 및 상기 제2 데이터 라인에 대응하는 입력 영상 데이터의 계조가 높을수록, 상기 제k 수평 구간에 대응하는 상기 제2 클럭 신호의 펄스의 지연 시간을 증가시킬 수 있다.

본 발명의 일 실시예에 있어서, 상기 타이밍 컨트롤러는 상기 제1 클럭 신호의 타이밍을 고정시킬 수 있다.

본 발명의 일 실시예에 있어서, 상기 타이밍 컨트롤러는 상기 제k-1 수평 구간에 대응하는 입력 영상 데이터에 따른 상기 제k 수평 구간에 대응하는 상기 제1 및 제2 클럭 신호들의 펄스들의 타이밍들을 저장하는 룩업 테이블을 참조할 수 있다.

본 발명의 일 실시예에 있어서, 상기 설정 신호는 6 비트이고, 상기 타이밍 컨트롤러는 상기 제1 및 제2 클럭 신호들 각각에 대해 서로 다른 64 가지의 타이밍을 설정할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제2 데이터 라인은 짝수번째 데이터 라인이고, 상기 제1 데이터 라인은 홀수번째 데이터 라인일 수 있다.

본 발명의 일 실시예에 있어서, 게이트 구동부를 더 포함하고, 상기 표시 패널은 제k 게이트 라인, 상기 제k 게이트 라인 및 상기 제1 데이터 라인에 연결되는 제1 픽셀, 및 상기 제k 게이트 라인 및 상기 제2 데이터 라인에 연결되는 제2 픽셀을 더 포함하며, 상기 게이트 구동부는 상기 제k 수평 구간에서 상기 제k 게이트 라인에 제k 게이트 신호를 출력할 수 있다.

상기한 본 발명의 다른 목적을 실현하기 위한 실시예들에 따른 표시 장치의 구동 방법은 제k 수평 구간에서 제1 클럭 신호에 동기하여 제1 데이터 라인에 제1 극성을 갖는 데이터 전압들을 출력하는 단계, 및 상기 제k 수평 구간에서 상기 제1 클럭 신호와 다른 제2 클럭 신호에 동기하여 제2 데이터 라인에 상기 제1 극성과 다른 제2 극성을 갖는 데이터 전압들을 출력하는 단계를 포함한다.

본 발명의 일 실시예에 있어서, 상기 제1 클럭 신호의 타이밍 및 상기 제2 클럭 신호의 타이밍을 제어하는 설정 신호를 생성하는 단계, 및 상기 설정 신호를 기초로 상기 제1 및 제2 클럭 신호들을 생성하는 단계를 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 설정 신호를 생성하는 단계는 상기 제k 수평 구간 이전의 제k-1 수평 구간에 대응하는 입력 영상 데이터를 기초로, 상기 제k 수평 구간에 대응하는 상기 제1 클럭 신호의 펄스의 타이밍 및 상기 제k 수평 구간에 대응하는 상기 제2 클럭 신호의 펄스의 타이밍을 결정하는 단계를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제2 극성은 부극성이고, 상기 제k 수평 구간에 대응하는 상기 제2 클럭 신호의 펄스의 타이밍을 결정하는 단계는 상기 제k-1 수평 구간 및 상기 제2 데이터 라인에 대응하는 입력 영상 데이터에 따라 상기 제k 수평 구간에 대응하는 상기 제2 클럭 신호의 펄스의 타이밍을 조절하는 단계를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제k 수평 구간에 대응하는 상기 제2 클럭 신호의 펄스의 타이밍을 조절하는 단계는 상기 제k-1 수평 구간 및 상기 제2 데이터 라인에 대응하는 입력 영상 데이터의 계조가 높을수록, 상기 제k 수평 구간에 대응하는 상기 제2 클럭 신호의 펄스의 지연 시간을 증가시키는 단계를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제k 수평 구간에 대응하는 상기 제1 클럭 신호의 펄스의 타이밍을 결정하는 단계는 상기 제1 클럭 신호의 타이밍을 고정시키는 단계를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제k 수평 구간에 대응하는 상기 제1 및 제2 클럭 신호들의 펄스들의 타이밍들을 결정하는 단계는 상기 제k-1 수평 구간에 대응하는 입력 영상 데이터에 따른 상기 제k 수평 구간에 대응하는 상기 제1 및 제2 클럭 신호들의 펄스들의 타이밍들을 저장하는 룩업 테이블을 참조하는 단계를 포함할 수 있다.

본 발명의 실시예들에 따른 표시 장치 및 이의 구동 방법에 따르면, 정극성의 데이터 전압들이 인가되는 데이터 라인 및 부극성의 데이터 전압들이 인가되는 데이터 라인에 각각 독립적인 타이밍을 갖는 서로 다른 두 개의 클럭 신호를 대응시킴으로써, 게이트 신호의 딜레이로 인해 부극성의 데이터 전압들과 해당 게이트 신호 간에 타이밍 차이가 발생하는 문제를 개선할 수 있다. 이에 따라, 표시 장치의 표시 품질을 향상시킬 수 있다.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 표시 장치에 포함되는 표시 패널을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 표시 장치에 포함되는 타이밍 컨트롤러에서 출력되는 신호들을 나타내는 도면이다.
도 4는 본 발명의 실시예들에 따른 표시 장치에 포함되는 데이터 구동부에서 생성되는 클럭 신호들을 나타내는 도면이다.
도 5는 본 발명의 실시예들에 따른 표시 장치에 포함되는 데이터 구동부 및 게이트 구동부에서 생성되는 신호들의 일 예를 나타내는 도면이다.
도 6은 본 발명의 실시예들에 따른 표시 장치에 포함되는 데이터 구동부 및 게이트 구동부에서 생성되는 신호들의 다른 예를 나타내는 도면이다.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.

도 1을 참조하면, 표시 장치는 표시 패널(100) 및 구동부를 포함한다. 상기 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.

상기 표시 패널(100)은 영상을 표시하는 표시부 및 상기 표시부에 이웃하여 배치되는 주변부를 포함한다.

상기 표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL) 각각에 전기적으로 연결된 복수의 픽셀들을 포함한다. 상기 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인들(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다.

상기 픽셀들 각각은 스위칭 소자(미도시), 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터(미도시) 및 스토리지 캐패시터(미도시)를 포함할 수 있다. 상기 픽셀들은 매트릭스 형태로 배치될 수 있다.

상기 표시 패널(100)에 대해서는 도 2를 참조하여 상세히 후술한다.

상기 타이밍 컨트롤러(200)는 외부의 장치(미도시)로부터 입력 영상 데이터(RGB) 및 입력 제어 신호(CONT)를 수신한다. 상기 입력 영상 데이터(RGB)는 적색 영상 데이터(R), 녹색 영상 데이터(G) 및 청색 영상 데이터(B)를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 마스터 클럭 신호 및 데이터 인에이블 신호를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB) 및 상기 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DAT)를 생성한다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 게이트 구동부(300)의 동작을 제어하기 위한 상기 제1 제어 신호(CONT1)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 제1 제어 신호(CONT1)를 상기 게이트 구동부(300)에 출력한다. 상기 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 데이터 구동부(500)의 동작을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 제2 제어 신호(CONT2)를 상기 데이터 구동부(500)에 출력한다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다. 상기 제2 제어 신호(CONT2)는 설정 신호를 더 포함할 수 있다.

상기 제2 제어 신호(CONT2)에 대해서는 도 3 및 4를 참조하여 상세히 후술한다.

상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB)를 근거로 상기 데이터 신호(DAT)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 데이터 신호(DAT)를 상기 데이터 구동부(500)에 출력한다. 상기 데이터 신호(DAT)는 상기 입력 영상 데이터(RGB)와 실질적으로 동일한 영상 데이터일 수도 있고, 상기 입력 영상 데이터(RGB)를 보정하여 발생된 보정 영상 데이터일 수도 있다. 예를 들어, 상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB)에 대한 화질 보정, 얼룩 보정, 색 특성 보상(Adaptive Color Correction, 이하, ACC라 칭함) 및/또는 능동 커패시턴스 보상(Dynamic Capacitance Compensation, 이하, DCC라 칭함) 등을 선택적으로 수행하여 상기 데이터 신호(DAT)를 발생할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 상기 제3 제어 신호(CONT3)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 제3 제어 신호(CONT3)를 상기 감마 기준 전압 생성부(400)에 출력한다.

상기 게이트 구동부(300)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(GL)에 순차적으로 출력한다.

상기 게이트 구동부(300)는 상기 표시 패널(100)에 직접 실장(mounted)되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 게이트 구동부(300)는 상기 표시 패널(100)의 상기 주변부에 집적(integrated)될 수 있다.

상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제3 제어 신호(CONT3)에 응답하여 감마 기준 전압(VGREF)을 생성한다. 상기 감마 기준 전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다. 상기 감마 기준 전압(VGREF)은 각각의 데이터 신호(DAT)에 대응하는 값을 갖는다.

본 발명의 일 실시예에서, 상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200) 내에 배치되거나 상기 데이터 구동부(500) 내에 배치될 수 있다.

상기 데이터 구동부(500)는 상기 타이밍 컨트롤러(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DAT)를 입력 받고, 상기 감마 기준 전압 생성부(400)로부터 상기 감마 기준 전압(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DAT)를 상기 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압들로 변환한다. 상기 데이터 구동부(500)는 상기 데이터 전압들을 상기 데이터 라인들(DL)에 출력한다.

상기 데이터 구동부(500)는 상기 표시 패널(100)에 직접 실장되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 데이터 구동부(500)는 상기 표시 패널(100)의 상기 주변부에 집적될 수도 있다.

상기 데이터 구동부(500)에 대해서는 도 4 내지 6을 참조하여 상세히 후술한다.

도 2는 본 발명의 실시예들에 따른 표시 장치에 포함되는 표시 패널을 나타내는 블록도이다.

도 1 및 2를 참조하면, 상기 표시 패널(100)은 제1 내지 제n 게이트 라인들(GL1 ~ GLk-1, GLk ~ GLn) 및 제1 내지 제m 데이터 라인들(DL1, DL2, DL3, DL4 ~ DLm)을 포함한다. 상기 제1 내지 제n 게이트 라인들(GL1 ~ GLn) 각각은 제1 내지 제n 수평 구간들 각각에 대응된다.

상기 픽셀들(미도시) 각각은 상기 제1 내지 제n 게이트 라인들(GL1 ~ GLn) 중 하나 및 상기 제1 내지 제m 데이터 라인들(DL1 ~ DLm) 중 하나에 전기적으로 연결된다.

제1 프레임의 제1 내지 제n 수평 구간들 동안 홀수번째 데이터 라인들에는 정극성의 데이터 전압들이 출력되고, 짝수번째 데이터 라인들에는 부극성의 데이터 전압들이 출력될 수 있다. 상기 제1 프레임 이후의 제2 프레임의 제1 내지 제n 수평 구간들 동안 상기 홀수번째 데이터 라인들에는 부극성의 데이터 전압들이 출력되고, 상기 짝수번째 데이터 라인들에는 정극성의 데이터 전압들이 출력될 수 있다.

예를 들어, 상기 제1 프레임의 상기 제1 내지 제n 수평 구간들 동안 상기 제1 및 제3 데이터 라인들(DL1, DL3)에는 정극성의 데이터 전압들이 출력되고, 상기 제2 및 제4 데이터 라인들(DL2, DL4)에는 부극성의 데이터 전압들이 출력될 수 있다. 상기 제2 프레임의 상기 제1 내지 제n 수평 구간들 동안 상기 제1 및 제3 데이터 라인들(DL1, DL3)에는 부극성의 데이터 전압들이 출력되고, 상기 제2 및 제4 데이터 라인들(DL2, DL4)에는 정극성의 데이터 전압들이 출력될 수 있다.

이와는 달리, 상기 제1 프레임의 상기 제1 내지 제n 수평 구간들 동안 상기 제1 및 제2 데이터 라인들(DL1, DL2)에는 정극성의 데이터 전압들이 출력되고, 상기 제3 및 제4 데이터 라인들(DL3, DL4)에는 부극성의 데이터 전압들이 출력될 수 있다. 상기 제2 프레임의 상기 제1 내지 제n 수평 구간들 동안 상기 제1 및 제2 데이터 라인들(DL1, DL2)에는 부극성의 데이터 전압들이 출력되고, 상기 제3 및 제4 데이터 라인들(DL3, DL4)에는 정극성의 데이터 전압들이 출력될 수 있다.

도 3은 본 발명의 실시예들에 따른 표시 장치에 포함되는 타이밍 컨트롤러에서 출력되는 신호들을 나타내는 도면이다. 도 4는 본 발명의 실시예들에 따른 표시 장치에 포함되는 데이터 구동부에서 생성되는 클럭 신호들을 나타내는 도면이다.

도 1 내지 4를 참조하면, 상기 타이밍 컨트롤러(200)는 상기 데이터 구동부(500)의 동작을 제어하는 상기 제2 제어 신호(CONT2)를 생성하여, 상기 데이터 구동부(500)에 출력한다.

상기 제2 제어 신호(CONT2)는 상기 제1 내지 제n 수평 구간들(1H~ (k-1)H, kH ~ nH) 각각에 대응하여 수평 구간 개시 신호(SOL) 및 설정 신호(CON)를 포함할 수 있다.

상기 설정 신호(CON)는 상기 데이터 구동부(500) 내의 클럭 신호의 타이밍을 제어한다. 상기 설정 신호(CON)는 상기 제1 내지 제n 수평 구간들(1H ~ nH) 각각에 대응하는 상기 클럭 신호의 펄스의 타이밍을 독립적으로 제어할 수 있다. 구체적으로, 상기 설정 신호(CON)는 상기 클럭 신호의 펄스의 라이징 엣지 시점을 조절할 수 있다. 상기 설정 신호(CON)에서 상기 클럭 신호의 펄스의 라이징 엣지 시점을 제어하는 부분은 6 비트로 이루어질 수 있다. 즉, 상기 설정 신호(CON)는 상기 클럭 신호의 펄스의 라이징 엣지 시점을 서로 다른 64가지로 조절할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 제1 내지 제n 수평 구간들(1H ~ nH) 각각에 대응하여 상기 데이터 구동부(500)에 상기 데이터 신호(DAT)를 출력한다.

상기 데이터 구동부(500)는 상기 제1 내지 제n 수평 구간들(1H ~ nH) 각각에 대응하여 상기 데이터 신호(DAT)를 수신한 후에 수평 블랭크 구간(HBP)을 갖는다. 상기 데이터 구동부(500)는 상기 수평 블랭크 구간(HBP) 동안 해당 수평 구간에 대응하는 클럭 신호를 출력한다. 구체적으로, 상기 데이터 구동부(500)는 상기 수평 블랭크 구간(HBP) 동안 해당 수평 구간에서 수신한 설정 신호(CON)를 기초로 상기 해당 수평 구간에 대응하는 상기 클럭 신호를 출력한다.

상기 데이터 구동부(500)는 상기 제k 수평 구간(kH)에서 상기 제k 수평 구간(kH)에 대응하는 설정 신호(CON)를 수신한다. 상기 제k 수평 구간(kH)에 대응하는 설정 신호(CON)에는 상기 제k 수평 구간(kH)에 대응하는 클럭 신호의 펄스의 타이밍에 관한 정보가 포함되어 있다. 상기 데이터 구동부(500)는 상기 설정 신호(CON)를 기초로 상기 제k 수평 구간(kH)의 수평 블랭크 구간(HBP)에서 상기 제k 수평 구간(kH)에 대응하는 클럭 신호의 펄스를 생성한다.

상기 타이밍 컨트롤러(200)는 제1 및 제2 설정 신호들을 생성할 수 있다. 상기 제1 설정 신호는 클럭 신호의 펄스의 타이밍을 제1 타이밍으로 설정하고, 상기 제2 설정 신호는 상기 클럭 신호의 펄스의 타이밍을 상기 제1 타이밍과 다른 제2 타이밍으로 설정할 수 있다.

상기 데이터 구동부(500)는 제1 극성의 데이터 전압들을 출력하는 데이터 라인들에 대해서는 상기 제1 설정 신호를 기초로 클럭 신호를 생성하고, 상기 제1 극성과 다른 제2 극성의 데이터 전압들을 출력하는 데이터 라인들에 대해서는 상기 제2 설정 신호를 기초로 클럭 신호를 생성할 수 있다. 결과적으로, 상기 제1 극성의 데이터 전압들을 출력하는 상기 데이터 라인들에 대응하는 클럭 신호의 타이밍은 상기 제2 극성의 데이터 전압들을 출력하는 상기 데이터 라인들에 대응하는 클럭 신호의 타이밍과 다를 수 있다. 예를 들어, 상기 제1 극성은 정극성이고, 상기 제2 극성은 부극성이며, 상기 제2 극성의 데이터 전압들을 출력하는 상기 데이터 라인들에 대응하는 상기 클럭 신호의 타이밍은 상기 제1 극성의 데이터 전압들을 출력하는 상기 데이터 라인들에 대응하는 상기 클럭 신호의 타이밍보다 느릴 수 있다.

상기 제1 프레임의 상기 제1 내지 제n 수평 구간들 동안 상기 제1 및 제3 데이터 라인들(DL1, DL3)에는 정극성의 데이터 전압들이 출력되고, 상기 제2 및 제4 데이터 라인들(DL2, DL4)에는 부극성의 데이터 전압들이 출력될 수 있다. 상기 제2 프레임의 상기 제1 내지 제n 수평 구간들 동안 상기 제1 및 제3 데이터 라인들(DL1, DL3)에는 부극성의 데이터 전압들이 출력되고, 상기 제2 및 제4 데이터 라인들(DL2, DL4)에는 정극성의 데이터 전압들이 출력될 수 있다.

이 경우, 제1 프레임에서, 상기 데이터 구동부(500)는 상기 제1 및 제3 데이터 라인들(DL1, DL3)에 대해서는 상기 제k 수평 구간(kH)에서 상기 제1 설정 신호를 기초로 제1 지연 시간(TL1)을 갖는 제1 클럭 신호(CLK1)를 생성할 수 있다. 상기 데이터 구동부(500)는 상기 제2 및 제4 데이터 라인들(DL2, DL4)에 대해서는 상기 제k 수평 구간(kH)에서 상기 제2 설정 신호를 기초로 상기 제1 지연 시간(TL1)과 다른 제2 지연 시간(TL2)을 갖는 제2 클럭 신호(CLK2)를 생성할 수 있다. 상기 제1 및 제2 지연 시간들(TL1, TL2)은 수평 블랭크 구간(HBP)의 시작 시점으로부터 각각의 클럭 신호의 펄스가 지연된 시간이다. 상기 제2 지연 시간(TL2)은 상기 제1 지연 시간(TL1)보다 시간 차(TD)만큼 길 수 있다. 즉, 제2 클럭 신호(CLK2)는 상기 제1 클럭 신호(CLK1)보다 상기 시간 차(TD)만큼 느릴 수 있다.

이 경우, 제2 프레임에서, 상기 데이터 구동부(500)는 상기 제1 및 제3 데이터 라인들(DL1, DL3)에 대해서는 상기 제k 수평 구간(kH)에서 상기 제2 설정 신호를 기초로 상기 제2 지연 시간(TL2)을 갖는 상기 제2 클럭 신호(CLK2)를 생성할 수 있다. 상기 데이터 구동부(500)는 상기 제2 및 제4 데이터 라인들(DL2, DL4)에 대해서는 상기 제k 수평 구간(kH)에서 상기 제1 설정 신호를 기초로 상기 제1 지연 시간(TL1)을 갖는 상기 제1 클럭 신호(CLK1)를 생성할 수 있다. 상기 제2 지연 시간(TL2)은 상기 제1 지연 시간(TL1)보다 상기 시간 차(TD)만큼 길 수 있다. 즉, 제2 클럭 신호(CLK2)는 상기 제1 클럭 신호(CLK1)보다 상기 시간 차(TD)만큼 느릴 수 있다.

도 5는 본 발명의 실시예들에 따른 표시 장치에 포함되는 데이터 구동부 및 게이트 구동부에서 생성되는 신호들의 일 예를 나타내는 도면이다.

도 1 내지 5를 참조하면, 상기 게이트 구동부(300)는 상기 제k-1 수평 구간((k-1)H)에 대응하여 제k-1 게이트 신호(GSk-1)를 출력한다. 상기 제k-1 게이트 신호(GSk-1)에는 딜레이가 발생할 수 있다.

상기 데이터 구동부(500)는 각 수평 구간에서 해당 수평 구간에 대응하는 클럭 신호의 펄스에 동기된 데이터 전압을 출력한다. 즉, 각 수평 구간에서 출력되는 데이터 전압의 라이징 엣지 시점은 해당 수평 구간에 대응하는 클럭 신호의 펄스의 라이징 엣지 시점과 실질적으로 동일하다.

정극성의 데이터 전압들(VDL+)이 출력되는 데이터 라인들에 대해서는, 상기 데이터 구동부(500)는 상기 제1 클럭 신호(CLK1)를 생성한다. 상기 제k 수평 구간(kH)에 대응하는 상기 제1 클럭 신호(CLK1)의 펄스의 라이징 엣지 시점은 상기 제k-1 수평 구간에 대응하는 픽셀의 게이트가 닫힌 시점(T1) 이후이다.

부극성의 데이터 전압들(VDL-)이 출력되는 데이터 라인들에 대해서는, 상기 데이터 구동부(500)는 상기 제2 클럭 신호(CLK2)를 생성한다. 상기 제k 수평 구간(kH)에 대응하는 상기 제2 클럭 신호(CLK2)의 펄스의 라이징 엣지 시점은 상기 제k-1 수평 구간에 대응하는 픽셀의 게이트가 닫힌 시점(T2) 이후이다.

예를 들어, 제1 프레임에서 홀수번째 데이터 라인들에 정극성의 데이터 전압들이 출력되고 짝수번째 데이터 라인들에 부극성의 데이터 전압들이 출력되며 제2 프레임에서 홀수번째 데이터 라인들에 부극성의 데이터 전압들이 출력되고 짝수번째 데이터 라인들에 정극성의 데이터 전압들이 출력되는 칼럼 반전 구동 방식의 경우, 상기 제1 프레임에서는 상기 홀수번째 데이터 라인들에 대해서 상기 제1 클럭 신호(CLK1)를 생성하고 상기 짝수번째 데이터 라인들에 대해서 상기 제2 클럭 신호(CLK2)를 생성하며 상기 제2 프레임에서는 상기 홀수번째 데이터 라인들에 대해서 상기 제2 클럭 신호(CLK2)를 생성하고 상기 짝수번째 데이터 라인들에 대해서 상기 제1 클럭 신호(CLK1)를 생성할 수 있다.

도 6은 본 발명의 실시예들에 따른 표시 장치에 포함되는 데이터 구동부 및 게이트 구동부에서 생성되는 신호들의 다른 예를 나타내는 도면이다. 도 5와 중복되는 설명은 생략한다.

도 1 내지 6을 참조하면, 상기 타이밍 컨트롤러(200)는 상기 제k-1 수평 구간((k-1)H)에 대응하는 입력 영상 데이터를 기초로 상기 제k 수평 구간(kH)에 대응하는 설정 신호(CON)를 생성할 수 있다.

상기 타이밍 컨트롤러(200)는 정극성의 데이터 전압들이 출력되는 데이터 라인들에 대해서는 클럭 신호의 타이밍이 변경되지 않도록 하는 설정 신호를 출력할 수 있다.

상기 타이밍 컨트롤러(200)는 부극성의 데이터 전압들이 출력되는 데이터 라인들에 대해서는 상기 제k-1 수평 구간((k-1)H)에 대응하는 입력 영상 데이터를 기초로 상기 제k 수평 구간(kH)에 대응하는 클럭 신호의 펄스의 타이밍이 변경되도록 하는 설정 신호를 출력할 수 있다.

예를 들어, 상기 타이밍 컨트롤러(200)는 모든 데이터 라인들의 상기 제k-1 수평 구간((k-1)H)에 대응하는 입력 영상 데이터를 기초로 상기 제k 수평 구간(kH)에 대응하는 클럭 신호의 펄스의 타이밍을 결정할 수 있다. 이와는 달리, 상기 타이밍 컨트롤러(200)는 부극성의 데이터 전압들이 출력되는 모든 데이터 라인들의 상기 제k-1 수평 구간((k-1)H)에 대응하는 입력 영상 데이터를 기초로 상기 제k 수평 구간(kH)에 대응하는 클럭 신호의 펄스의 타이밍을 결정할 수 있다. 이와는 달리, 상기 타이밍 컨트롤러(200)는 부극성의 데이터 전압들이 출력되는 모든 데이터 라인들의 상기 제k-1 수평 구간((k-1)H)에 대응하는 입력 영상 데이터 중 최고 계조를 갖는 입력 영상 데이터를 기초로 상기 제k 수평 구간(kH)에 대응하는 클럭 신호의 펄스의 타이밍을 결정할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 제k-1 수평 구간((k-1)H)에 대응하는 입력 영상 데이터의 계조가 높을수록, 상기 제k 수평 구간(kH)에 대응하는 상기 제2 클럭 신호(CLK)의 펄스의 지연 시간을 증가시킬 수 있다. 예를 들어, 상기 제k-1 수평 구간((k-1)H)에 대응하는 입력 영상 데이터에 대응하는 전압 레벨이 제1 전압 레벨(VL1)이면, 상기 타이밍 컨트롤러(200)는 상기 제k 수평 구간(kH)에 대응하는 상기 제2 클럭 신호(CLK2)의 펄스가 상기 제1 클럭 신호(CLK1)의 펄스에 비해 제1 시간 차(TD1)만큼 지연되도록 할 수 있다. 이 경우, 상기 제k 수평 구간(kH)에 대응하는 상기 제2 클럭 신호(CLK2)의 펄스의 라이징 엣지 시점은 상기 제k-1 수평 구간((k-1)H)에 대응하는 픽셀의 게이트가 닫힌 시점(T2_1) 이후이다. 상기 제k-1 수평 구간((k-1)H)에 대응하는 입력 영상 데이터에 대응하는 전압 레벨이 제2 전압 레벨(VL2)이면, 상기 타이밍 컨트롤러(200)는 상기 제k 수평 구간(kH)에 대응하는 상기 제2 클럭 신호(CLK2)의 펄스가 상기 제1 클럭 신호(CLK1)의 펄스에 비해 제2 시간 차(TD2)만큼 지연되도록 할 수 있다. 이 경우, 상기 제k 수평 구간(kH)에 대응하는 상기 제2 클럭 신호(CLK2)의 펄스의 라이징 엣지 시점은 상기 제k-1 수평 구간((k-1)H)에 대응하는 픽셀의 게이트가 닫힌 시점(T2_2) 이후이다. 상기 제1 전압 레벨(VL1)이 상기 제2 전압 레벨(VL2)보다 높으면, 상기 제1 시간 차(TD1)가 상기 제2 시간 차(TD2)보다 클 수 있다.

상기 타이밍 컨트롤러(200)는 룩업 테이블을 참조할 수 있다. 상기 룩업 테이블은 상기 제k-1 수평 구간((k-1)H)에 대응하는 입력 영상 데이터에 따른 상기 제k 수평 구간(kH)에 대응하는 클럭 신호의 펄스의 타이밍들에 관한 정보를 저장할 수 있다.

상기 데이터 구동부(500)는 상기 제k 수평 구간(kH)에 대응하는 클럭 신호의 펄스에 동기하여 상기 제k 수평 구간(kH)에 대응하는 데이터 전압을 생성할 수 있다.

본 발명은 표시 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자기기에 유용하게 이용될 수 있다.

이상 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 표시 패널 200: 타이밍 컨트롤러
300: 게이트 구동부 400: 감마 기준 전압 생성부
500: 데이터 구동부

Claims

제1 및 제2 데이터 라인들을 포함하고, 영상을 표시하는 표시 패널; 및
제k 수평 구간에서 제1 클럭 신호에 동기하여 상기 제1 데이터 라인에 제1 극성을 갖는 데이터 전압들을 출력하고, 상기 제k 수평 구간에서 상기 제1 클럭 신호와 다른 제2 클럭 신호에 동기하여 상기 제2 데이터 라인에 상기 제1 극성과 다른 제2 극성을 갖는 데이터 전압들을 출력하는 데이터 구동부를 포함하는 표시 장치.
제1항에 있어서,
상기 제2 극성은 부극성이고,
상기 제k 수평 구간에 대응하는 상기 제2 클럭 신호의 펄스는 상기 제k 수평 구간에 대응하는 상기 제1 클럭 신호의 펄스보다 느린 것을 특징으로 하는 표시 장치.
제1항에 있어서,
상기 제1 클럭 신호의 타이밍 및 상기 제2 클럭 신호의 타이밍을 제어하는 설정 신호를 생성하는 타이밍 컨트롤러를 더 포함하고,
상기 데이터 구동부는 상기 설정 신호를 기초로 상기 제1 및 제2 클럭 신호들을 생성하는 것을 특징으로 하는 표시 장치.
제3항에 있어서,
상기 타이밍 컨트롤러는 제k-1 수평 구간에 대응하는 입력 영상 데이터를 기초로, 상기 제k 수평 구간에 대응하는 상기 제1 클럭 신호의 펄스의 타이밍 및 상기 제k 수평 구간에 대응하는 상기 제2 클럭 신호의 펄스의 타이밍을 결정하는 것을 특징으로 하는 표시 장치.
제4항에 있어서,
상기 제k-1 수평 구간은 상기 제k 수평 구간의 이전 수평 구간인 것을 특징으로 하는 표시 장치.
제4항에 있어서,
상기 제2 극성은 부극성이고,
상기 타이밍 컨트롤러는 상기 제k-1 수평 구간 및 상기 제2 데이터 라인에 대응하는 입력 영상 데이터에 따라 상기 제k 수평 구간에 대응하는 상기 제2 클럭 신호의 펄스의 타이밍을 조절하는 것을 특징으로 하는 표시 장치.
제6항에 있어서,
상기 타이밍 컨트롤러는 상기 제k-1 수평 구간 및 상기 제2 데이터 라인에 대응하는 입력 영상 데이터의 계조가 높을수록, 상기 제k 수평 구간에 대응하는 상기 제2 클럭 신호의 펄스의 지연 시간을 증가시키는 것을 특징으로 하는 표시 장치.
제6항에 있어서,
상기 타이밍 컨트롤러는 상기 제1 클럭 신호의 타이밍을 고정시키는 것을 특징으로 하는 표시 장치.
제4항에 있어서,
상기 타이밍 컨트롤러는 상기 제k-1 수평 구간에 대응하는 입력 영상 데이터에 따른 상기 제k 수평 구간에 대응하는 상기 제1 및 제2 클럭 신호들의 펄스들의 타이밍들을 저장하는 룩업 테이블을 참조하는 것을 특징으로 하는 표시 장치.
제4항에 있어서,
상기 설정 신호는 6 비트이고,
상기 타이밍 컨트롤러는 상기 제1 및 제2 클럭 신호들 각각에 대해 서로 다른 64 가지의 타이밍을 설정할 수 있는 것을 특징으로 하는 표시 장치.
제1항에 있어서,
상기 제2 데이터 라인은 짝수번째 데이터 라인이고, 상기 제1 데이터 라인은 홀수번째 데이터 라인인 것을 특징으로 하는 표시 장치.
제1항에 있어서,
게이트 구동부를 더 포함하고,
상기 표시 패널은 제k 게이트 라인, 상기 제k 게이트 라인 및 상기 제1 데이터 라인에 연결되는 제1 픽셀, 및 상기 제k 게이트 라인 및 상기 제2 데이터 라인에 연결되는 제2 픽셀을 더 포함하며,
상기 게이트 구동부는 상기 제k 수평 구간에서 상기 제k 게이트 라인에 제k 게이트 신호를 출력하는 것을 특징으로 하는 표시 장치.
제k 수평 구간에서 제1 클럭 신호에 동기하여 제1 데이터 라인에 제1 극성을 갖는 데이터 전압들을 출력하는 단계; 및
상기 제k 수평 구간에서 상기 제1 클럭 신호와 다른 제2 클럭 신호에 동기하여 제2 데이터 라인에 상기 제1 극성과 다른 제2 극성을 갖는 데이터 전압들을 출력하는 단계를 포함하는 표시 장치의 구동 방법.
제13항에 있어서,
상기 제2 극성은 부극성이고,
상기 제k 수평 구간에 대응하는 상기 제2 클럭 신호의 펄스는 상기 제k 수평 구간에 대응하는 상기 제1 클럭 신호의 펄스보다 느린 것을 특징으로 하는 표시 장치의 구동 방법.
제13항에 있어서,
상기 제1 클럭 신호의 타이밍 및 상기 제2 클럭 신호의 타이밍을 제어하는 설정 신호를 생성하는 단계; 및
상기 설정 신호를 기초로 상기 제1 및 제2 클럭 신호들을 생성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.
제15항에 있어서,
상기 설정 신호를 생성하는 단계는
상기 제k 수평 구간 이전의 제k-1 수평 구간에 대응하는 입력 영상 데이터를 기초로, 상기 제k 수평 구간에 대응하는 상기 제1 클럭 신호의 펄스의 타이밍 및 상기 제k 수평 구간에 대응하는 상기 제2 클럭 신호의 펄스의 타이밍을 결정하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.
제16항에 있어서,
상기 제2 극성은 부극성이고,
상기 제k 수평 구간에 대응하는 상기 제2 클럭 신호의 펄스의 타이밍을 결정하는 단계는
상기 제k-1 수평 구간 및 상기 제2 데이터 라인에 대응하는 입력 영상 데이터에 따라 상기 제k 수평 구간에 대응하는 상기 제2 클럭 신호의 펄스의 타이밍을 조절하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.
제17항에 있어서,
상기 제k 수평 구간에 대응하는 상기 제2 클럭 신호의 펄스의 타이밍을 조절하는 단계는
상기 제k-1 수평 구간 및 상기 제2 데이터 라인에 대응하는 입력 영상 데이터의 계조가 높을수록, 상기 제k 수평 구간에 대응하는 상기 제2 클럭 신호의 펄스의 지연 시간을 증가시키는 단계를 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.
제17항에 있어서,
상기 제k 수평 구간에 대응하는 상기 제1 클럭 신호의 펄스의 타이밍을 결정하는 단계는
상기 제1 클럭 신호의 타이밍을 고정시키는 단계를 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.
제16항에 있어서,
상기 제k 수평 구간에 대응하는 상기 제1 및 제2 클럭 신호들의 펄스들의 타이밍들을 결정하는 단계는
상기 제k-1 수평 구간에 대응하는 입력 영상 데이터에 따른 상기 제k 수평 구간에 대응하는 상기 제1 및 제2 클럭 신호들의 펄스들의 타이밍들을 저장하는 룩업 테이블을 참조하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 구동 방법.