TWI659251B

TWI659251B - 顯示面板

Info

Publication number: TWI659251B
Application number: TW105140005A
Authority: TW
Inventors: 張貽翔; 王宏祺; 陳雅芳
Original assignee: 友達光電股份有限公司
Priority date: 2016-12-02
Filing date: 2016-12-02
Publication date: 2019-05-11
Also published as: CN106782275A; US20180158395A1; TW201821884A

Abstract

一種顯示面板，具有基板、畫素陣列與驅動模組。基板具有顯示區與週邊線路區。畫素陣列設置於顯示區。驅動模組位於週邊線路區。每一驅動模組經由多條導線分別電性連接畫素陣列中對應的多個畫素。每一驅動模組接收多個起始信號的其中之一。每一驅動模組依據接收的起始信號提供多個驅動信號給畫素。導線中定義有第一導線與第二導線。第一導線的長度長於第二導線的長度。其中，驅動模組提供給第一導線的驅動信號相對於參考時間點的時間延遲量小於驅動模組提供給第二導線的驅動信號相對於參考時間點的時間延遲量。

Description

顯示面板

本發明係關於一種顯示面板，特別是一種走線長度會造成信號延遲的顯示面板。

隨著顯示技術的發展，顯示面板的解析度與尺寸日漸增大，使得顯示面板中的元件數也隨之增加。在元件數增加的情況下，如何在有限的空間中佈線，以使各元件能接到對的線，且各走線彼此之間不互相干擾成了工程師佈局時的一大問題。此外，目前最常遇見的問題是，驅動積體電路（integrated circuit, IC）經由扇出(fan out)走線連接到多行或多列的畫素，但是由於驅動積體電路與各行畫素或各列畫素之間的扇出走線長度不一的情況下，造成各走線造成的信號時間延遲並不一致，而使得畫素驅動的時序上出現問題，嚴重時還可能造成V字區塊（V block）的問題。

本發明在於提供一種顯示面板，以克服扇出走線長度不一造成各走線造成的信號時間延遲並不一致的問題。

本發明提供了一種顯示面板，所述的顯示面板具有基板、畫素陣列與驅動模組。基板具有顯示區與週邊線路區。畫素陣列設置於顯示區。驅動模組位於週邊線路區。每一驅動模組經由多條導線分別電性連接畫素陣列中對應的多個畫素。每一驅動模組接收多個起始信號的其中之一。起始信號分別用以指示相對於參考時間點的至少一時間延遲量。不同的驅動模組接收不同的起始信號。每一驅動模組依據接收的起始信號提供多個驅動信號給畫素。其中一驅動模組電性連接的導線中定義有第一導線與第二導線。第一導線的長度長於第二導線的長度。其中，驅動模組提供給第一導線的驅動信號相對於參考時間點的時間延遲量小於驅動模組提供給第二導線的驅動信號相對於參考時間點的時間延遲量。

本發明更提供了一種顯示面板，所述的顯示面板具有基板、畫素陣列與驅動模組。基板具有顯示區與週邊線路區。畫素陣列設置於顯示區。驅動模組位於週邊線路區。驅動模組經由多條導線分別電性連接畫素陣列中的多個畫素。驅動模組依據起始信號提供多個驅動信號給畫素。驅動模組電性連接的導線中定義有第一導線、第二導線與第三導線。第二導線位於第一導線與第三導線之間。其中，驅動模組提供給第一導線的驅動信號與驅動模組提供給第二導線的驅動信號之間具有第一時間差。驅動模組提供給第二導線的驅動信號與驅動模組提供給第三導線的驅動信號之間具有第二時間差，第一時間差不同於第二時間差。

綜合以上所述，本發明提供了一種顯示面板，顯示面板具有多個驅動模組，每一個驅動模組分別以多條導線電性連接顯示區中的多個畫素。其中部分的導線的長度並不相同。各驅動模組提供具有相對小的時間延遲的信號至長度較長的導線，且各驅動模組提供具有相對大的時間延遲的信號至長度較短的導線，以使接收端，也就是連接至各導線的各畫素，所看到得的信號時間延遲是相同的，以使各畫素可以在所欲的操作時間中更新資料，而避免了V字區塊的問題。

以上之關於本揭露內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理，並且提供本發明之專利申請範圍更進一步之解釋。

以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。

請參照圖1，圖1係為根據本發明一實施例所繪示之顯示面板的結構示意圖。顯示面板1具有基板10、畫素陣列PA與N個驅動模組，在此係令N為4，也就是舉驅動模組12_1~12_2為例以做說明。基板10具有顯示區ZA與週邊線路區ZF。畫素陣列PA設置於顯示區ZA。驅動模組12_1~12_2位於週邊線路區ZF。畫素陣列PA中具有多個畫素，在此係舉畫素P1~P30為例進行說明。每一驅動模組分別經由多條導線分別電性連接畫素陣列PA中對應的多個畫素P1~P30。在此係舉導線D1~D10為例進行說明。以導線D1來說，導線D1具有走線段DF1與連接段DD1。走線段DF1位於周邊走線區ZF中，連接段DD1位於顯示區ZA中。走線段DF1的一端連接驅動模組12_1，走線段DF1的另一端連接連接段DD1。連接段DD1用以連接畫素P1、畫素P11以至畫素P21。從另一個角度來說，連接段DD1連接畫素陣列PA中的其中一行的畫素。

在此實施例中，走線段DF1的長度長於走線段DF2的長度，走線段DF2的長度長於走線段DF3的長度，走線段DF5的長度長於走線段DF4的長度，走線段DF4的長度長於走線段DF3的長度。走線段DF1的長度與走線段DF5的長度可以是相等或不相等。走線段DF2的長度與走線段DF4的長度可以是相等或不相等。

另一方面，在圖1所示的實施例中，顯示面板1更具有多條掃描線G1~GN，掃描線G1~GN分別電性連接至畫素陣列PA中的其中一列。以畫素P1來說，畫素P1電性連接掃描線G1，且畫素P1依據掃描線G1線上的電壓準位而選擇性地導通畫素P1中一條資料寫入路徑，所述的資料寫入路徑電性連接導線D1的連接段DD1以接收導線D1上的驅動信號SD1。

每一驅動模組接收多個起始信號的其中之一。在此係舉起始信號STB1~STB4為例進行說明。起始信號STB1~STB2分別用以指示相對於參考時間點的至少一時間延遲量。不同的驅動模組接收不同的起始信號。在此實施例中，驅動模組12_1接收起始信號STB1，驅動模組12_2接收起始信號STB2，後續係以此類推，不再贅述。每一驅動模組依據接收的起始信號提供多個驅動信號給畫素陣列PA中的各畫素。更詳細地來說，驅動模組12_1係依據起始信號STB1分別經由導線D1~D5提供驅動信號SD1~SD5給對應的畫素。

在一實施例中，驅動模組12_1係受起始信號STB1的一脈波負緣所觸發而輸出驅動信號SD1~SD5。對應地，在一實施例中，係藉由控制起始信號STB1的一脈波的長度，以控制此脈波的負緣對應時間點，從而控制驅動模組12_1選擇性地提供驅動信號SD1~SD5。在另一實施例中，驅動模組12_1係受起始信號STB1的一脈波正緣所觸發而輸出驅動信號SD1~SD5。對應地，於另一實施例中，則藉由控制起始信號STB1的脈波起始點，以控制此脈波的正緣對應時間點，從而控制驅動模組12_1選擇性地提供驅動信號SD1~SD5。上述僅為舉例示範，然實際上並不以此為限。

由於走線段DF1至走線段DF5的長度不完全相同，走線段DF1至走線段DF5分別對驅動信號SD1至驅動信號SD5造成不同的傳輸時間延遲。請一併參照圖2A與圖2B以說明傳輸時間延遲量，圖2A係為根據本發明圖1所示之實施例中傳輸時間延遲量的示意圖，圖2B係為根據本發明圖1所示之實施例中走線段DF1~DF5與走線段DF1~DF5分別導致的傳輸時間延遲量的示意圖。

圖2A中繪示有掃描線G1上的掃描信號VG、理想上傳輸至掃描線G1時的理想驅動信號SD_I與實際上具有傳輸延遲量的驅動信號SD。其中，掃描信號VG的脈波寬度被定義為理想充電時間Te。在理想充電時間Te中，驅動信號SD才能有效地對掃描信號VG所對應的畫素充電。具體地來說，從另一個角度來說，在理想充電時間Te中，驅動模組12_1得以藉由驅動信號SD1~SD5對所電性連接的畫素充電。而在理想充電時間Te之外，驅動模組12_1並無法藉由驅動信號SD1~SD5對所電性連接的畫素充電。需說明的是，在此為求敘述簡明，係簡要以方波繪示各信號波形，以說明時間上的關係。於此並不討論波形經過傳輸之後是否會有失真（distortion）的狀況。

如圖2A所示，理想上，對於同一個畫素所接收到的訊號來說，理想驅動信號SD_I在時序上應會與掃描信號VG重疊，而得以於理想充電時間Te內對畫素充電。理想充電時間Te會相當於掃描信號VG的脈波寬度。但實際上，經過導線D1的傳輸延遲之後，傳輸至畫素的實際驅動信號SD會在時間上與掃描信號VG錯位，或者說落後於掃描信號VG。在此實施例中，實際驅動信號SD係落後於理想驅動信號SD_I一傳輸時間延遲Td。因此，實際驅動信號SD僅能於實際充電時間Tr中對所電性連接的畫素充電。而實際充電時間Tr的時間長度係不大於理想充電時間Te的時間長度。在此實施例中，傳輸時間延遲Td的時間長度加上實際充電時間Tr的時間長度實質上等於理想充電時間Te的時間長度。除了理想充電時間Te無法完全被利用之外，嚴重時還可能錯充而寫入錯誤的資料進畫素。

此外，如圖2B所示，長度越長的走線段對驅動信號造成的傳輸時間延遲量相對較大，長度越短的走線段對驅動信號造成的傳輸時間延遲量相對較小。更具體地來說，在圖1所示的實施例中，走線段DF1對驅動信號SD1造成的傳輸時間延遲量大於走線段DF2對驅動信號SD2造成的傳輸時間延遲量，走線段DF2對驅動信號SD2造成的傳輸時間延遲量大於走線段DF3對驅動信號SD3造成的傳輸時間延遲量，走線段DF5對驅動信號SD5造成的傳輸時間延遲量大於走線段DF4對驅動信號SD4造成的傳輸時間延遲量，走線段DF4對驅動信號SD4造成的傳輸時間延遲量大於走線段DF3對驅動信號SD3造成的傳輸時間延遲量。為方便後續行文介紹，在此係定義走線段DF1與走線段DF5都對應至傳輸時間延遲量Td1，走線段DF2與走線段DF4都對應至傳輸時間延遲量Td2。但於實務上，這些傳輸時間延遲量並不必然相等。

由圖2A及其相關敘述可知，傳輸時間延遲量會影響到實際充電時間的長度。而如圖2B所示，由於各走線段的長度不一，導致驅動信號的傳輸時間延遲量也不一致。當驅動信號未被調校之前，使得各驅動信號對位於同一列的畫素進行了程度不一的充電，而讓位於同一列的畫素的亮度並不一致。

請一併參照圖3A與圖3B以說明驅動模組的作動方式，圖3A係為根據本發明一實施例所繪示之各驅動信號的初始時間延遲量的示意圖，圖3B係為根據圖3A所示之實施例所繪示之各驅動信號的總時間延遲量的示意圖。在圖3A中，橫軸係對應於圖1中的導線D1~D5的走線段DF1~DF5，縱軸係對應於驅動信號SD1~SD5所具有的初始時間延遲量。在此實施例中，驅動模組12_1係分別調整各驅動信號的初始時間延遲量，以使同一列的畫素，例如畫素P1~P5，在被掃描線G1上的電壓準位驅動時，能在相同的實際充電時間中接收到對應的驅動信號SD1~SD5以對畫素中的畫素電極充電，不因走線段DF1~DF5長度不一而造成畫素P1~P5無法依據對應的驅動信號SD1~SD5順利更新寫入的資料。或者，於另一實施例中，各掃描信號更被進一步地調整，以使各掃描信號能與各驅動信號於時間上對齊重疊。

更詳細地來說，在驅動模組12_1分別輸出驅動信號SD1~SD5至走線段DF1~DF5時，驅動信號SD1~SD5已具有各自的初始時間延遲量。在此實施例中，驅動信號SD1與驅動信號SD5具有初始時間延遲量TdI1，驅動信號SD2與驅動信號SD4具有初始時間延遲量TdI2，驅動信號SD3具有初始時間延遲量TdI3。其中，初始時間延遲量TdI1~TdI5與傳輸時間延遲量Td1~Td5分別對應。從另一個角度來說，初始時間延遲量TdI1與傳輸時間延遲量Td1的總和相等於初始時間延遲量TdI2與傳輸時間延遲量Td2的總和，且初始時間延遲量TdI2與傳輸時間延遲量Td2的總和相等於初始時間延遲量TdI3與傳輸時間延遲量Td3的總和。後續係以此類推，不再重覆贅述。

換句話說，各驅動信號在被驅動模組輸出之始即具有不同的初始時間延遲量，而在傳輸經過對應的走線段後，各驅動信號除了原有的初始時間延遲量之外，會再具有對應的傳輸時間延遲量。因此，如圖3B所示，當驅動信號傳輸過走線段而進入連接段時，驅動信號的總時間延遲為初始時間延遲量與傳輸時間延遲量的總和，且各驅動信號會具有相仿或者是說相同的總時間延遲Tdt。在此實施例中，各驅動信號對應的總時間延遲相等，亦即位於同一列的畫素是在同一時間接收到同一驅動模組所提供的各驅動信號，不再因為走線段長線不一而先後不一地接收到驅動信號。因此，各掃描線上的掃描信號即可與前述具有相同總時間延遲量的驅動信號相配合，以順利地寫入資料進各畫素。

於實務上，各驅動信號的初始時間延遲量與傳輸時間延遲量的總和可以被設定為相等，或者是位於一預設範圍之內。相關細節係為所屬技術領域具有通常知識者經詳閱本說明書後可依實際所需而定義，在此並不加以限制。

請再參照圖1至圖3B以從另一個角度來說明驅動模組的作動方式。從另一個角度來說，驅動模組12_1提供給走線段DF2的驅動信號SD2與驅動模組12_1提供給走線段DF3的驅動信號SD3之間具有第一時間差。驅動模組12_1提供給走線段DF3的驅動信號SD3與驅動模組12_1提供給走線段DF4的驅動信號SD4之間具有第二時間差。第一時間差不同於第二時間差。此處所述的時間差係各驅動信號的初始時間延遲量的差異，類似於一時間梯度而具有量與方向。更具體地來說，如前述地，驅動信號SD2具有初始時間延遲量TDI2，驅動信號SD3具有初始時間延遲量TDI3，驅動信號SD4具有初始時間延遲量TDI2。第一時間差即為初始時間延遲量TDI2減去初始時間延遲量TDI3，第二時間差即為初始時間延遲量TDI3減去初始時間延遲量TDI2。

因此，如圖3A所示，由於初始時間延遲量TDI3大於初始時間延遲量TDI2，且初始時間延遲量TDI2大於初始時間延遲量TDI1，第一時間差為負號，而第二時間差為正號。從物理意義上來說，在驅動模組12_1輸出之始，驅動信號SD3在時間上落後驅動信號SD2，且驅動信號SD3在時間上落後驅動信號SD4。另一方面，驅動信號SD3落後於驅動信號SD2，且驅動信號SD2落後於驅動信號SD1。然在此並不限制，相鄰兩者間的時間差的量是否相同。

上述係以驅動模組12_1為例進行說明，然驅動模組12_2或者是當顯示面板還具有其他的驅動模組的情況，各驅動模組也適用於上述的作動方式。如前述地，顯示面板於實務上可以具有更多的驅動模組，因此，顯示面板的每個驅動模組都可以進行如上述的作動方式，而輸出具有不同初始時間延遲量的驅動信號至對應的導線上。。

請接著參照圖4A至圖6B，圖4A係為根據本發明另一實施例所繪示之顯示面板的走線示意圖。圖4B係為根據圖4A中驅動信號SD1~SD5的初始時間延遲量的示意圖。圖4C係為根據圖4A中驅動信號SD6~SD10的初始時間延遲量的示意圖。圖5A係為根據本發明更一實施例所繪示之顯示面板的走線示意圖。圖5B係為根據圖5A中驅動信號SD1~SD5的初始時間延遲量的示意圖。圖5C係為根據圖5A中驅動信號SD6~SD10的初始時間延遲量的示意圖。圖6A係為根據本發明又一實施例所繪示之顯示面板的走線示意圖。圖6B係為根據圖6A中驅動信號SD1~SD5的初始時間延遲量的示意圖。

簡要來說，圖4A、圖5A與圖6A示出了於周邊走線區ZF中不同的走線方式。對應於圖4A，驅動模組42_1、42_2可以令輸出的驅動信號SD1~SD10分別具有如圖4B、4C所示的初始時間延遲量T1~T10，以使同一列畫素接收到的驅動信號的時序一致。對應於圖5A，驅動模組52_1、52_2可以令輸出的驅動信號SD1~SD10分別具有如圖5B、5C所示的初始時間延遲量T1’~T10’，以使同一列畫素接收到的驅動信號的時序一致。對應於圖6A，驅動模組62_1可以令輸出的驅動信號SD1~SD5分別具有如圖6B所示的初始時間延遲量T1’~T5’。且相仿於前述的，驅動模組62_2可以令輸出的驅動信號SD6~SD10分別具有如圖6B所示的初始時間延遲量T1’~T5’，以使同一列畫素接收到的驅動信號的時序一致。

於實務上，當顯示面板的尺寸增加的時候，畫素也會因為掃描信號的信號延遲而有錯充的可能。請一併參照圖1與圖7以進行說明，圖7係為根據本發明一實施例所繪示之掃描信號延遲的示意圖。如圖1所示，掃描線G1至掃描線GN係分別連接至畫素陣列PA中的其中一列畫素。於實務上，掃描信號係由掃描線於圖面方向的左端、右端或者是左右兩端提供至掃描線上。因此，較為遠離信號源的畫素，例如圖1中的畫素P15或畫素P16，所接收到的掃描信號會具有較大的信號延遲。而如圖7所示，此時，掃描信號VG在時間上會較為落後驅動信號VD，而使得理想充電時間Te無法被完全利用，且可能錯充信號至畫素當中。事實上，對於顯示面板而言，前述驅動模組的作動方式也可以應用於用以提供掃描信號的相關電路。相關細節係所屬技術領域具有通常知識者經詳閱本說明書後可合理推知，於此不再贅述。

綜合以上所述，本發明提供了一種顯示面板，顯示面板具有多個驅動模組，每一個驅動模組分別以多條導線電性連接顯示區中的多個畫素。其中部分的導線的長度並不相同。藉由調整驅動模組提供至各導線的信號時間延遲量，顯示面板得以有效地克服由於導線長度不一而導致的走線信號延遲量不一的問題。各驅動模組提供具有相對小的時間延遲的信號至長度較長的導線，且各驅動模組提供具有相對大的時間延遲的信號至長度較短的導線，以使接收端，也就是連接至各導線的各畫素，所看到得的信號時間延遲是相同的，以使各畫素可以在相仿的操作時間中更新資料，而避免了V字區塊的問題。

雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。在不脫離本發明之精神和範圍內，所為之更動與潤飾，均屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考所附之申請專利範圍。

1、4‧‧‧顯示面板

10‧‧‧基板

12_1、12_2、42_1、42_2、52_1、52_2、62_1、62_2‧‧‧驅動模組

D1~D10‧‧‧導線

DF1~DF10‧‧‧走線段

DD1~DD10‧‧‧連接段

G1~GN‧‧‧掃描線

PA‧‧‧畫素陣列

P1~P20‧‧‧畫素

SD1~SD10、SD_I、SD‧‧‧驅動信號

STB1、STB2‧‧‧起始信號

Tr‧‧‧實際充電時間

Td、Td1~Td3‧‧‧傳輸時間延遲

TdI1~TdI3‧‧‧初始時間延遲

Tdt‧‧‧總時間延遲

Te‧‧‧理想充電時間

VG‧‧‧掃描信號

ZF‧‧‧周邊走線區

ZAA‧‧‧顯示區

圖1係為根據本發明一實施例所繪示之顯示面板的結構示意圖。圖2A係為根據本發明圖1所示之實施例中傳輸時間延遲量的示意圖。圖2B係為根據本發明圖1所示之實施例中走線段DF1~DF5與走線段DF1~DF5分別導致的傳輸時間延遲量的示意圖。圖3A係為根據本發明一實施例所繪示之各驅動信號的初始時間延遲量的示意圖。圖3B係為根據圖3A所示之實施例所繪示之各驅動信號的總時間延遲量的示意圖。圖4A係為根據本發明另一實施例所繪示之顯示面板的走線示意圖。圖4B係為根據圖4A中驅動信號SD1~SD5的初始時間延遲量的示意圖。圖4C係為根據圖4A中驅動信號SD6~SD10的初始時間延遲量的示意圖。圖5A係為根據本發明更一實施例所繪示之顯示面板的走線示意圖。圖5B係為根據圖5A中驅動信號SD1~SD5的初始時間延遲量的示意圖。圖5C係為根據圖5A中驅動信號SD6~SD10的初始時間延遲量的示意圖。圖6A係為根據本發明又一實施例所繪示之顯示面板的走線示意圖。圖6B係為根據圖6A中驅動信號SD1~SD5的初始時間延遲量的示意圖。圖7係為根據本發明一實施例所繪示之掃描信號延遲的示意圖。

Claims

一種顯示面板，包括：一基板，具有一顯示區與一週邊線路區；一畫素陣列，設置於該顯示區；以及多個驅動模組，位於該週邊線路區，每一該驅動模組經由多條導線分別電性連接該畫素陣列中對應的多個畫素，每一該驅動模組接收多個起始信號的其中之一，該些起始信號分別用以指示相對於一參考時間點的至少一時間延遲量，不同的該驅動模組接收不同的該起始信號，每一該驅動模組依據接收的該起始信號提供多個驅動信號給該些畫素，其中一該驅動模組電性連接的該些導線中定義有一第一導線與一第二導線，該第一導線的長度長於該第二導線的長度；其中，該驅動模組提供給該第一導線的該驅動信號相對於該參考時間點的時間延遲量小於該驅動模組提供給該第二導線的該驅動信號相對於該參考時間點的時間延遲量；其中該些驅動模組的其中之一以M個輸出端分別電性連接部分的該些導線，第N個輸出端位於第N-1個輸出端與第N+1個輸出端之間，該驅動模組經由第N個輸出端提供的該驅動信號相對於該參考時間點具有第N時間延遲量，其中，第N時間延遲量大於第N-1時間延遲量，且第N時間延遲量大於第N+1時間延遲量，M與N為正整數，N大於1且N小於M。
如請求項1所述之顯示面板，其中第O時間延遲量大於第O-1時間延遲量，第O+1時間延遲量大於第O時間延遲量，第O時間延遲量與第O-1時間延遲量之間的差值小於第O+1時間延遲量與第O時間延遲量之間的差值，O為正整數，O-1、O與O+1不大於M，O不等於M。
如請求項1所述之顯示面板，其中該些驅動信號的時間延遲量更關聯於該些起始信號的一脈波的正緣或該些起始信號的該脈波的該負緣。
一種顯示面板，包括：一基板，具有一顯示區與一週邊線路區；一畫素陣列，設置於該顯示區；以及一驅動模組，位於該週邊線路區，該驅動模組經由多條導線分別電性連接該畫素陣列中的多個畫素，該驅動模組依據一起始信號提供多個驅動信號給該些畫素，該驅動模組電性連接的該些導線中定義有一第一導線、一第二導線與一第三導線，該第二導線位於該第一導線與該第三導線之間；其中，該驅動模組提供給該第一導線的該驅動信號與該驅動模組提供給該第二導線的該驅動信號之間具有一第一時間差，該驅動模組提供給該第二導線的該驅動信號與該驅動模組提供給該第三導線的該驅動信號之間具有一第二時間差，該第一時間差不同於該第二時間差；其中該驅動模組以M個輸出端分別電性連接該些導線，第N個輸出端位於第N-1個輸出端與第N+1個輸出端之間，該驅動模組經由第N+1個輸出端提供的該驅動信號相對於第N個輸出端的驅動信號之間具有第N時間差，第N時間差與第N+1時間差不同，N為正整數，且N與N+1不大於M。
如請求項4所述之顯示面板，其中第N時間差與第N+1時間差異號。
如請求項4所述之顯示面板，其中第O時間差與第O+1時間差不同，第O時間差小於第O+1時間差，O為正整數，O與O+1不大於M，O不等於N。
如請求項4所述之顯示面板，其中該些驅動信號的時間延遲量更關聯於該些起始信號的一脈波的正緣或該些起始信號的該脈波的負緣。