CN106782275A - 显示面板 - Google Patents

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CN106782275A
CN106782275A CN201710036944.8A CN201710036944A CN106782275A CN 106782275 A CN106782275 A CN 106782275A CN 201710036944 A CN201710036944 A CN 201710036944A CN 106782275 A CN106782275 A CN 106782275A
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张贻翔
王宏祺
陈雅芳
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Abstract

本发明公开了一种显示面板，具有基板、像素阵列与驱动模块。基板具有显示区与周边线路区。像素阵列设置于显示区。驱动模块位于周边线路区。每一驱动模块经由多条导线分别电性连接像素阵列中对应的多个像素。每一驱动模块接收多个起始信号的其中之一。每一驱动模块依据接收的起始信号提供多个驱动信号给像素。导线中定义有第一导线与第二导线。第一导线的长度长于第二导线的长度。其中，驱动模块提供给第一导线的驱动信号相对于参考时间点的时间延迟量小于驱动模块提供给第二导线的驱动信号相对于参考时间点的时间延迟量。

Description

显示面板
技术领域
本发明关于一种显示面板，特别是一种走线长度会造成信号延迟的显示面板。
背景技术
随着显示技术的发展，显示面板的解析度与尺寸日渐增大，使得显示面板中的元件数也随之增加。在元件数增加的情况下，如何在有限的空间中布线，以使各元件能接到对的线，且各走线彼此之间不互相干扰成了工程师布局时的一大问题。此外，目前最常遇见的问题是，驱动集成电路(integrated circuit,IC)经由扇出(fan out)走线连接到多行或多列的像素，但是由于驱动集成电路与各行像素或各列像素之间的扇出走线长度不一的情况下，造成各走线造成的信号时间延迟并不一致，而使得像素驱动的时序上出现问题，严重时还可能造成V字区块(V block)的问题。
发明内容
本发明在于提供一种显示面板，以克服扇出走线长度不一造成各走线造成的信号时间延迟并不一致的问题。
本发明提供了一种显示面板，所述的显示面板具有基板、像素阵列与驱动模块。基板具有显示区与周边线路区。像素阵列设置于显示区。驱动模块位于周边线路区。每一驱动模块经由多条导线分别电性连接像素阵列中对应的多个像素。每一驱动模块接收多个起始信号的其中之一。起始信号分别用以指示相对于参考时间点的至少一时间延迟量。不同的驱动模块接收不同的起始信号。每一驱动模块依据接收的起始信号提供多个驱动信号给像素。其中一驱动模块电性连接的导线中定义有第一导线与第二导线。第一导线的长度长于第二导线的长度。其中，驱动模块提供给第一导线的驱动信号相对于参考时间点的时间延迟量小于驱动模块提供给第二导线的驱动信号相对于参考时间点的时间延迟量。
本发明更提供了一种显示面板，所述的显示面板具有基板、像素阵列与驱动模块。基板具有显示区与周边线路区。像素阵列设置于显示区。驱动模块位于周边线路区。驱动模块经由多条导线分别电性连接像素阵列中的多个像素。驱动模块依据起始信号提供多个驱动信号给像素。驱动模块电性连接的导线中定义有第一导线、第二导线与第三导线。第二导线位于第一导线与第三导线之间。其中，驱动模块提供给第一导线的驱动信号与驱动模块提供给第二导线的驱动信号之间具有第一时间差。驱动模块提供给第二导线的驱动信号与驱动模块提供给第三导线的驱动信号之间具有第二时间差，第一时间差不同于第二时间差。
综合以上所述，本发明提供了一种显示面板，显示面板具有多个驱动模块，每一个驱动模块分别以多条导线电性连接显示区中的多个像素。其中部分的导线的长度并不相同。各驱动模块提供具有相对小的时间延迟的信号至长度较长的导线，且各驱动模块提供具有相对大的时间延迟的信号至长度较短的导线，以使接收端，也就是连接至各导线的各像素，所看到的信号时间延迟是相同的，以使各像素可以在所欲的操作时间中更新数据，而避免了V字区块的问题。
以上的关于本发明内容的说明及以下的实施方式的说明用以示范与解释本发明的精神与原理，并且提供本发明的专利申请范围更进一步的解释。
附图说明
图1为根据本发明一实施例所绘示的显示面板的结构示意图。
图2A为根据本发明图1所示的实施例中传输时间延迟量的示意图。
图2B为根据本发明图1所示的实施例中走线段DF1～DF5与走线段DF1～DF5分别导致的传输时间延迟量的示意图。
图3A为根据本发明一实施例所绘示的各驱动信号的初始时间延迟量的示意图。
图3B为根据图3A所示的实施例所绘示的各驱动信号的总时间延迟量的示意图。
图4A为根据本发明另一实施例所绘示的显示面板的走线示意图。
图4B为根据图4A中驱动信号SD1～SD5的初始时间延迟量的示意图。
图4C为根据图4A中驱动信号SD6～SD10的初始时间延迟量的示意图。
图5A为根据本发明更一实施例所绘示的显示面板的走线示意图。
图5B为根据图5A中驱动信号SD1～SD5的初始时间延迟量的示意图。
图5C为根据图5A中驱动信号SD6～SD10的初始时间延迟量的示意图。
图6A为根据本发明又一实施例所绘示的显示面板的走线示意图。
图6B为根据图6A中驱动信号SD1～SD5的初始时间延迟量的示意图。
图7为根据本发明一实施例所绘示的扫描信号延迟的示意图。
其中，附图标记：
1、4 显示面板
10 基板
12_1、12_2、42_1、42_2、52_1、52_2、62_1、62_2 驱动模块
D1～D10 导线
DF1～DF10 走线段
DD1～DD10 连接段
G1～GN 扫描线
PA 像素阵列
P1～P20 像素
SD1～SD10、SD_I、SD 驱动信号
STB1、STB2 起始信号
Tr 实际充电时间
Td、Td1～Td3 传输时间延迟
TdI1～TdI3 初始时间延迟
Tdt 总时间延迟
Te 理想充电时间
VG 扫描信号
ZF 周边走线区
ZAA 显示区
具体实施方式
以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使任何熟习相关技艺者了解本发明的技术内容并据以实施，且根据本说明书所揭露的内容、申请专利范围及图式，任何熟习相关技艺者可轻易地理解本发明相关的目的及优点。以下的实施例是进一步详细说明本发明的观点，但非以任何观点限制本发明的范畴。
请参照图1，图1为根据本发明一实施例所绘示的显示面板的结构示意图。显示面板1具有基板10、像素阵列PA与N个驱动模块，在此令N为4，也就是举驱动模块12_1～12_2为例以做说明。基板10具有显示区ZA与周边线路区ZF。像素阵列PA设置于显示区ZA。驱动模块12_1～12_2位于周边线路区ZF。像素阵列PA中具有多个像素，在此举像素P1～P30为例进行说明。每一驱动模块分别经由多条导线分别电性连接像素阵列PA中对应的多个像素P1～P30。在此举导线D1～D10为例进行说明。以导线D1来说，导线D1具有走线段DF1与连接段DD1。走线段DF1位于周边走线区ZF中，连接段DD1位于显示区ZA中。走线段DF1的一端连接驱动模块12_1，走线段DF1的另一端连接连接段DD1。连接段DD1用以连接像素P1、像素P11以至像素P21。从另一个角度来说，连接段DD1连接像素阵列PA中的其中一列的像素。
在此实施例中，走线段DF1的长度长于走线段DF2的长度，走线段DF2的长度长于走线段DF3的长度，走线段DF5的长度长于走线段DF4的长度，走线段DF4的长度长于走线段DF3的长度。走线段DF1的长度与走线段DF5的长度可以是相等或不相等。走线段DF2的长度与走线段DF4的长度可以是相等或不相等。
另一方面，在图1所示的实施例中，显示面板1更具有多条扫描线G1～GN，扫描线G1～GN分别电性连接至像素阵列PA中的其中一行。以像素P1来说，像素P1电性连接扫描线G1，且像素P1依据扫描线G1线上的电压电平而选择性地导通像素P1中一条数据写入路径，所述的数据写入路径电性连接导线D1的连接段DD1以接收导线D1上的驱动信号SD1。
每一驱动模块接收多个起始信号的其中之一。在此举起始信号STB1～STB4为例进行说明。起始信号STB1～STB2分别用以指示相对于参考时间点的至少一时间延迟量。不同的驱动模块接收不同的起始信号。在此实施例中，驱动模块12_1接收起始信号STB1，驱动模块12_2接收起始信号STB2，后续以此类推，不再赘述。每一驱动模块依据接收的起始信号提供多个驱动信号给像素阵列PA中的各像素。更详细地来说，驱动模块12_1依据起始信号STB1分别经由导线D1～D5提供驱动信号SD1～SD5给对应的像素。
在一实施例中，驱动模块12_1受起始信号STB1的一脉波负缘所触发而输出驱动信号SD1～SD5。对应地，在一实施例中，藉由控制起始信号STB1的一脉波的长度，以控制此脉波的负缘对应时间点，从而控制驱动模块12_1选择性地提供驱动信号SD1～SD5。在另一实施例中，驱动模块12_1受起始信号STB1的一脉波正缘所触发而输出驱动信号SD1～SD5。对应地，于另一实施例中，则藉由控制起始信号STB1的脉波起始点，以控制此脉波的正缘对应时间点，从而控制驱动模块12_1选择性地提供驱动信号SD1～SD5。上述仅为举例示范，然实际上并不以此为限。
由于走线段DF1至走线段DF5的长度不完全相同，走线段DF1至走线段DF5分别对驱动信号SD1至驱动信号SD5造成不同的传输时间延迟。请一并参照图2A与图2B以说明传输时间延迟量，图2A为根据本发明图1所示的实施例中传输时间延迟量的示意图，图2B为根据本发明图1所示的实施例中走线段DF1～DF5与走线段DF1～DF5分别导致的传输时间延迟量的示意图。
图2A中绘示有扫描线G1上的扫描信号VG、理想上传输至扫描线G1时的理想驱动信号SD_I与实际上具有传输延迟量的驱动信号SD。其中，扫描信号VG的脉波宽度被定义为理想充电时间Te。在理想充电时间Te中，驱动信号SD才能有效地对扫描信号VG所对应的像素充电。具体地来说，从另一个角度来说，在理想充电时间Te中，驱动模块12_1得以藉由驱动信号SD1～SD5对所电性连接的像素充电。而在理想充电时间Te之外，驱动模块12_1并无法藉由驱动信号SD1～SD5对所电性连接的像素充电。需说明的是，在此为求叙述简明，是简要以方波绘示各信号波形，以说明时间上的关系。于此并不讨论波形经过传输之后是否会有失真(distortion)的状况。
如图2A所示，理想上，对于同一个像素所接收到的信号来说，理想驱动信号SD_I在时序上应会与扫描信号VG重叠，而得以于理想充电时间Te内对像素充电。理想充电时间Te会相当于扫描信号VG的脉波宽度。但实际上，经过导线D1的传输延迟之后，传输至像素的实际驱动信号SD会在时间上与扫描信号VG错位，或者说落后于扫描信号VG。在此实施例中，实际驱动信号SD落后于理想驱动信号SD_I一传输时间延迟Td。因此，实际驱动信号SD仅能于实际充电时间Tr中对所电性连接的像素充电。而实际充电时间Tr的时间长度不大于理想充电时间Te的时间长度。在此实施例中，传输时间延迟Td的时间长度加上实际充电时间Tr的时间长度实质上等于理想充电时间Te的时间长度。除了理想充电时间Te无法完全被利用之外，严重时还可能错充而写入错误的数据进像素。
此外，如图2B所示，长度越长的走线段对驱动信号造成的传输时间延迟量相对较大，长度越短的走线段对驱动信号造成的传输时间延迟量相对较小。更具体地来说，在图1所示的实施例中，走线段DF1对驱动信号SD1造成的传输时间延迟量大于走线段DF2对驱动信号SD2造成的传输时间延迟量，走线段DF2对驱动信号SD2造成的传输时间延迟量大于走线段DF3对驱动信号SD3造成的传输时间延迟量，走线段DF5对驱动信号SD5造成的传输时间延迟量大于走线段DF4对驱动信号SD4造成的传输时间延迟量，走线段DF4对驱动信号SD4造成的传输时间延迟量大于走线段DF3对驱动信号SD3造成的传输时间延迟量。为方便后续行文介绍，在此定义走线段DF1与走线段DF5都对应至传输时间延迟量Td1，走线段DF2与走线段DF4都对应至传输时间延迟量Td2。但于实务上，这些传输时间延迟量并不必然相等。
由图2A及其相关叙述可知，传输时间延迟量会影响到实际充电时间的长度。而如图2B所示，由于各走线段的长度不一，导致驱动信号的传输时间延迟量也不一致。当驱动信号未被调校之前，使得各驱动信号对位于同一行的像素进行了程度不一的充电，而让位于同一行的像素的亮度并不一致。
请一并参照图3A与图3B以说明驱动模块的作动方式，图3A为根据本发明一实施例所绘示的各驱动信号的初始时间延迟量的示意图，图3B为根据图3A所示的实施例所绘示的各驱动信号的总时间延迟量的示意图。在图3A中，横轴对应于图1中的导线D1～D5的走线段DF1～DF5，纵轴对应于驱动信号SD1～SD5所具有的初始时间延迟量。在此实施例中，驱动模块12_1分别调整各驱动信号的初始时间延迟量，以使同一行的像素，例如像素P1～P5，在被扫描线G1上的电压电平驱动时，能在相同的实际充电时间中接收到对应的驱动信号SD1～SD5以对像素中的像素电极充电，不因走线段DF1～DF5长度不一而造成像素P1～P5无法依据对应的驱动信号SD1～SD5顺利更新写入的数据。或者，于另一实施例中，各扫描信号更被进一步地调整，以使各扫描信号能与各驱动信号于时间上对齐重叠。
更详细地来说，在驱动模块12_1分别输出驱动信号SD1～SD5至走线段DF1～DF5时，驱动信号SD1～SD5已具有各自的初始时间延迟量。在此实施例中，驱动信号SD1与驱动信号SD5具有初始时间延迟量TdI1，驱动信号SD2与驱动信号SD4具有初始时间延迟量TdI2，驱动信号SD3具有初始时间延迟量TdI3。其中，初始时间延迟量TdI1～TdI5与传输时间延迟量Td1～Td5分别对应。从另一个角度来说，初始时间延迟量TdI1与传输时间延迟量Td1的总和相等于初始时间延迟量TdI2与传输时间延迟量Td2的总和，且初始时间延迟量TdI2与传输时间延迟量Td2的总和相等于初始时间延迟量TdI3与传输时间延迟量Td3的总和。后续以此类推，不再重复赘述。
换句话说，各驱动信号在被驱动模块输出之始即具有不同的初始时间延迟量，而在传输经过对应的走线段后，各驱动信号除了原有的初始时间延迟量之外，会再具有对应的传输时间延迟量。因此，如图3B所示，当驱动信号传输过走线段而进入连接段时，驱动信号的总时间延迟为初始时间延迟量与传输时间延迟量的总和，且各驱动信号会具有相仿或者是说相同的总时间延迟Tdt。在此实施例中，各驱动信号对应的总时间延迟相等，亦即位于同一行的像素是在同一时间接收到同一驱动模块所提供的各驱动信号，不再因为走线段长线不一而先后不一地接收到驱动信号。因此，各扫描线上的扫描信号即可与前述具有相同总时间延迟量的驱动信号相配合，以顺利地写入数据进各像素。
于实务上，各驱动信号的初始时间延迟量与传输时间延迟量的总和可以被设定为相等，或者是位于一预设范围之内。相关细节为所属技术领域具有通常知识者经详阅本说明书后可依实际所需而定义，在此并不加以限制。
请再参照图1至图3B以从另一个角度来说明驱动模块的作动方式。从另一个角度来说，驱动模块12_1提供给走线段DF2的驱动信号SD2与驱动模块12_1提供给走线段DF3的驱动信号SD3之间具有第一时间差。驱动模块12_1提供给走线段DF3的驱动信号SD3与驱动模块12_1提供给走线段DF4的驱动信号SD4之间具有第二时间差。第一时间差不同于第二时间差。此处所述的时间差是各驱动信号的初始时间延迟量的差异，类似于一时间梯度而具有量与方向。更具体地来说，如前述地，驱动信号SD2具有初始时间延迟量TDI2，驱动信号SD3具有初始时间延迟量TDI3，驱动信号SD4具有初始时间延迟量TDI2。第一时间差即为初始时间延迟量TDI2减去初始时间延迟量TDI3，第二时间差即为初始时间延迟量TDI3减去初始时间延迟量TDI2。
因此，如图3A所示，由于初始时间延迟量TDI3大于初始时间延迟量TDI2，且初始时间延迟量TDI2大于初始时间延迟量TDI1，第一时间差为负号，而第二时间差为正号。从物理意义上来说，在驱动模块12_1输出之始，驱动信号SD3在时间上落后驱动信号SD2，且驱动信号SD3在时间上落后驱动信号SD4。另一方面，驱动信号SD3落后于驱动信号SD2，且驱动信号SD2落后于驱动信号SD1。然在此并不限制，相邻两者间的时间差的量是否相同。
上述是以驱动模块12_1为例进行说明，然驱动模块12_2或者是当显示面板还具有其他的驱动模块的情况，各驱动模块也适用于上述的作动方式。如前述地，显示面板于实务上可以具有更多的驱动模块，因此，显示面板的每个驱动模块都可以进行如上述的作动方式，而输出具有不同初始时间延迟量的驱动信号至对应的导线上。
请接着参照图4A至图6B，图4A为根据本发明另一实施例所绘示的显示面板的走线示意图。图4B为根据图4A中驱动信号SD1～SD5的初始时间延迟量的示意图。图4C为根据图4A中驱动信号SD6～SD10的初始时间延迟量的示意图。图5A为根据本发明更一实施例所绘示的显示面板的走线示意图。图5B为根据图5A中驱动信号SD1～SD5的初始时间延迟量的示意图。图5C为根据图5A中驱动信号SD6～SD10的初始时间延迟量的示意图。图6A为根据本发明又一实施例所绘示的显示面板的走线示意图。图6B为根据图6A中驱动信号SD1～SD5的初始时间延迟量的示意图。
简要来说，图4A、图5A与图6A示出了于周边走线区ZF中不同的走线方式。对应于图4A，驱动模块42_1、42_2可以令输出的驱动信号SD1～SD10分别具有如图4B、4C所示的初始时间延迟量T1～T10，以使同一行像素接收到的驱动信号的时序一致。对应于图5A，驱动模块52_1、52_2可以令输出的驱动信号SD1～SD10分别具有如图5B、5C所示的初始时间延迟量T1’～T10’，以使同一行像素接收到的驱动信号的时序一致。对应于图6A，驱动模块62_1可以令输出的驱动信号SD1～SD5分别具有如图6B所示的初始时间延迟量T1’～T5’。且相仿于前述的，驱动模块62_2可以令输出的驱动信号SD6～SD10分别具有如图6B所示的初始时间延迟量T1’～T5’，以使同一行像素接收到的驱动信号的时序一致。
于实务上，当显示面板的尺寸增加的时候，像素也会因为扫描信号的信号延迟而有错充的可能。请一并参照图1与图7以进行说明，图7为根据本发明一实施例所绘示的扫描信号延迟的示意图。如图1所示，扫描线G1至扫描线GN分别连接至像素阵列PA中的其中一行像素。于实务上，扫描信号由扫描线于图面方向的左端、右端或者是左右两端提供至扫描线上。因此，较为远离信号源的像素，例如图1中的像素P15或像素P16，所接收到的扫描信号会具有较大的信号延迟。而如图7所示，此时，扫描信号VG在时间上会较为落后驱动信号VD，而使得理想充电时间Te无法被完全利用，且可能错充信号至像素当中。事实上，对于显示面板而言，前述驱动模块的作动方式也可以应用于用以提供扫描信号的相关电路。相关细节是所属技术领域具有通常知识者经详阅本说明书后可合理推知，于此不再赘述。
综合以上所述，本发明提供了一种显示面板，显示面板具有多个驱动模块，每一个驱动模块分别以多条导线电性连接显示区中的多个像素。其中部分的导线的长度并不相同。藉由调整驱动模块提供至各导线的信号时间延迟量，显示面板得以有效地克服由于导线长度不一而导致的走线信号延迟量不一的问题。各驱动模块提供具有相对小的时间延迟的信号至长度较长的导线，且各驱动模块提供具有相对大的时间延迟的信号至长度较短的导线，以使接收端，也就是连接至各导线的各像素，所看到的信号时间延迟是相同的，以使各像素可以在相仿的操作时间中更新数据，而避免了V字区块的问题。
虽然本发明以前述的实施例揭露如上，然其并非用以限定本发明。在不脱离本发明的精神和范围内，所为的更动与润饰，均属本发明的专利保护范围。关于本发明所界定的保护范围请参考所附的申请专利范围。

Claims (9)

1.一种显示面板，其特征在于，包括：
一基板，具有一显示区与一周边线路区；
一像素阵列，设置于该显示区；以及
多个驱动模块，位于该周边线路区，每一该驱动模块经由多条导线分别电性连接该像素阵列中对应的多个像素，每一该驱动模块接收多个起始信号的其中之一，该些起始信号分别用以指示相对于一参考时间点的至少一时间延迟量，不同的该驱动模块接收不同的该起始信号，每一该驱动模块依据接收的该起始信号提供多个驱动信号给该些像素，其中一该驱动模块电性连接的该些导线中定义有一第一导线与一第二导线，该第一导线的长度长于该第二导线的长度；
其中，该驱动模块提供给该第一导线的该驱动信号相对于该参考时间点的时间延迟量小于该驱动模块提供给该第二导线的该驱动信号相对于该参考时间点的时间延迟量。
2.根据权利要求1所述的显示面板，其特征在于，该些驱动模块的其中之一以M个输出端分别电性连接部分的该些导线，第N个输出端位于第N-1个输出端与第N+1个输出端之间，该驱动模块经由第N个输出端提供的该驱动信号相对于该参考时间点具有第N时间延迟量，其中，第N时间延迟量大于第N-1时间延迟量，且第N时间延迟量大于第N+1时间延迟量，M与N为正整数，N大于1且N小于M。
3.根据权利要求1所述的显示面板，其特征在于，第O时间延迟量大于第O-1时间延迟量，第O+1时间延迟量大于第O时间延迟量，第O时间延迟量与第O-1时间延迟量之间的差值小于第O+1时间延迟量与第O时间延迟量之间的差值，O为正整数，O-1、O与O+1不大于M，O不等于M。
4.根据权利要求1所述的显示面板，其特征在于，该些驱动信号的时间延迟量更关联于该些起始信号的一脉波的正缘或该些起始信号的该脉波的该负缘。
5.一种显示面板，其特征在于，包括：
一基板，具有一显示区与一周边线路区；
一像素阵列，设置于该显示区；以及
一驱动模块，位于该周边线路区，该驱动模块经由多条导线分别电性连接该像素阵列中的多个像素，该驱动模块依据一起始信号提供多个驱动信号给该些像素，该驱动模块电性连接的该些导线中定义有一第一导线、一第二导线与一第三导线，该第二导线位于该第一导线与该第三导线之间；
其中，该驱动模块提供给该第一导线的该驱动信号与该驱动模块提供给该第二导线的该驱动信号之间具有一第一时间差，该驱动模块提供给该第二导线的该驱动信号与该驱动模块提供给该第三导线的该驱动信号之间具有一第二时间差，该第一时间差不同于该第二时间差。
6.根据权利要求5所述的显示面板，其特征在于，该驱动模块以M个输出端分别电性连接该些导线，第N个输出端位于第N-1个输出端与第N+1个输出端之间，该驱动模块经由第N+1个输出端提供的该驱动信号相对于第N个输出端的驱动信号之间具有第N时间差，第N时间差与第N+1时间差不同，N为正整数，且N与N+1不大于M。
7.根据权利要求8所述的显示面板，其特征在于，第N时间差与第N+1时间差异号。
8.根据权利要求6所述的显示面板，其特征在于，第O时间差与第O+1时间差不同，第O时间差小于第O+1时间差，O为正整数，O与O+1不大于M，O不等于N。
9.根据权利要求6所述的显示面板，其特征在于，该些驱动信号的时间延迟量更关联于该些起始信号的一脉波的正缘或该些起始信号的该脉波的负缘。
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