KR20180018889A - 표시 장치 및 이의 구동 방법 - Google Patents

표시 장치 및 이의 구동 방법 Download PDF

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Abstract

표시 장치는 표시 패널, 게이트 구동부 및 데이터 구동부를 포함한다. 상기 표시 패널은 영상을 표시하고 게이트 라인 및 데이터 라인들을 포함한다. 상기 게이트 구동부는 상기 게이트 라인에 게이트 신호를 출력한다. 상기 데이터 구동부는 상기 데이터 라인들에 데이터 신호들을 출력하는 채널들, 및 상기 게이트 신호의 지연 시간을 측정하기 위해 상기 게이트 신호를 수신하는 센싱 핀이 형성된 더미 데이터 채널을 포함하는 복수의 데이터 구동 집적 회로부들을 포함한다. 따라서, 표시 장치의 표시 품질이 향상될 수 있다.

Description

표시 장치 및 이의 구동 방법{DISPLAY APPARATUS AND METHOD OF DRIVING THE SAME}
본 발명은 영상 표시에 관한 것으로서, 더욱 상세하게는 표시 장치 및 상기 표시 장치의 구동 방법에 관한 것이다.
표시 장치는 표시 패널 및 표시 패널 구동 장치를 포함한다.
상기 표시 패널은 하부 기판, 상부 기판 및 액정층을 포함한다. 상기 하부 기판은 제1 베이스 기판, 상기 제1 베이스 기판 상에 형성된 게이트 라인, 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인에 전기적으로 연결된 박막 트랜지스터, 및 상기 박막 트랜지스터에 전기적으로 연결된 화소 전극을 포함한다. 상기 상부 기판은 상기 제1 베이스 기판과 마주하는 제2 베이스 기판, 상기 제2 베이스 기판 상에 형성된 컬러 필터, 및 상기 컬러 필터 상에 형성된 공통 전극을 포함한다. 상기 액정층은 상기 하부 기판 및 상기 상부 기판 사이에 형성되고, 상기 화소 전극 및 상기 공통 전극 사이의 전계에 의해 배열이 변경되는 액정을 포함한다.
상기 표시 패널 구동 장치는 게이트 구동부, 데이터 구동부 및 타이밍 제어부를 포함한다. 상기 게이트 구동부는 상기 게이트 라인에 게이트 신호를 출력한다. 상기 데이터 구동부는 상기 데이터 라인에 데이터 신호를 출력한다.
상기 게이트 라인에 상기 게이트 신호가 인가되어 상기 박막 트랜지스터가 턴온되면, 상기 데이터 라인에 인가된 상기 데이터 신호가 상기 화소 전극에 화소 전압으로서 충전된다.
하지만, 상기 게이트 구동부로부터의 거리 증가에 따라 상기 게이트 신호의 지연 시간이 증가하고, 그러므로, 상기 게이트 구동부로부터의 거리 증가에 따라 상기 화소 전압의 충전율이 감소한다. 따라서, 상기 표시 장치의 표시 품질이 저하된다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 장치의 표시 품질을 향상시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 장치의 구동 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 게이트 구동부 및 데이터 구동부를 포함한다. 상기 표시 패널은 영상을 표시하고 게이트 라인 및 데이터 라인들을 포함한다. 상기 게이트 구동부는 상기 게이트 라인에 게이트 신호를 출력한다. 상기 데이터 구동부는 상기 데이터 라인들에 데이터 신호들을 출력하는 채널들, 및 상기 게이트 신호의 지연 시간을 측정하기 위해 상기 게이트 신호를 수신하는 센싱 핀이 형성된 더미 데이터 채널을 포함하는 복수의 데이터 구동 집적 회로부들을 포함한다.
본 발명의 일 실시예에 있어서, 상기 더미 데이터 채널은, 상기 채널의 제1 측에 배치되는 제1 측 더미 데이터 채널, 및 상기 제1 측에 반대하는 상기 채널의 제2 측에 배치되는 제2 측 더미 데이터 채널을 포함할 수 있고, 상기 센싱 핀은 각각의 상기 제1 측 더미 데이터 채널 및 상기 제2측 더미 데이터 채널에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널은 상기 더미 데이터 채널과 전기적으로 연결된 더미 데이터 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 구동 집적 회로부들은 두 개의 인접한 데이터 구동 집적 회로부들을 포함할 수 있고, 상기 두 개의 인접한 데이터 구동 집적 회로부들은 제1 데이터 구동 집적 회로부 및 제2 데이터 구동 집적 회로부를 포함할 수 있으며, 상기 제1 데이터 구동 집적 회로부의 상기 제2 측 더미 데이터 채널 및 상기 제2 데이터 구동 집적 회로부의 상기 제1 측 더미 데이터 채널은 동일한 더미 데이터 라인에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 구동 집적 회로부들은 제1 내지 N번째(N은 2 이상의 자연수) 데이터 구동 집적 회로부들을 포함할 수 있고, 상기 더미 데이터 라인은 제1 내지 (N+1)번째 더미 데이터 라인들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 (N+1)번째 더미 데이터 라인들 중에서 제1 더미 데이터 라인은 상기 제1 내지 N번째 데이터 구동 집적 회로부들 중에서 제1 데이터 구동 집적 회로부의 상기 제1 측 더미 데이터 채널에 전기적으로 연결될 수 있고, 상기 제1 내지 (N+1)번째 더미 데이터 라인들 중에서 상기 제1 더미 데이터 라인과 인접한 제2 더미 데이터 라인은 상기 제1 데이터 구동 집적 회로부의 상기 제2 측 더미 데이터 채널, 및 상기 제1 내지 N번째 데이터 구동 집적 회로부들 중에서 상기 제1 데이터 구동 집적 회로부와 인접한 제2 데이터 구동 집적 회로부의 상기 제1 측 더미 데이터 채널에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 (N+1)번째 더미 데이터 라인들 중에서 상기 (N+1)번째 더미 데이터 라인은 상기 제1 내지 N번째 데이터 구동 집적 회로부들 중에서 N번째 데이터 구동 집적 회로부의 상기 제2 측 더미 데이터 채널에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 구동부는 각각의 상기 제1 내지 (N+1)번째 더미 데이터 라인들 및 상기 게이트 라인이 교차하는 영역의 게이트 신호를 상기 센싱 핀을 통해 수신할 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 구동부는 각각의 상기 제1 내지 (N+1)번째 더미 데이터 라인들 및 상기 게이트 라인이 교차하는 영역의 상기 게이트 신호를 게이트 피드백 신호들로서 출력할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는, 상기 게이트 피드백 신호들을 비교하고 각각의 상기 제1 내지 (N+1)번째 더미 데이터 라인들 및 상기 게이트 라인이 교차하는 영역의 상기 게이트 신호의 지연 시간들을 연산하여 게이트 지연 데이터를 출력하는 게이트 지연 연산부를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는, 상기 게이트 지연 데이터에 따라 상기 데이터 신호들의 출력 타이밍들을 자동으로 설정하는 출력 타이밍 설정 데이터를 출력하는 데이터 출력 타이밍 설정부를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는, 상기 게이트 구동부의 타이밍 및 상기 데이터 구동부의 타이밍을 제어하는 타이밍 제어부를 더 포함할 수 있고, 상기 게이트 지연 연산부 및 상기 데이터 출력 타이밍 설정부는 상기 타이밍 제어부에 포함될 수 있다.
본 발명의 일 실시예에 있어서, 상기 타이밍 제어부는 상기 데이터 구동 집적 회로부에 연결된 각각의 두 인접한 더미 데이터 라인들 및 상기 게이트 라인이 교차하는 영역의 게이트 신호의 지연 시간들을 기초로 상기 데이터 구동 집적 회로부의 상기 채널들로부터 출력되는 상기 데이터 신호들의 출력 타이밍들을 제어할 수 있다.
본 발명의 일 실시예에 있어서, 상기 타이밍 제어부는 각각의 상기 제1 내지 (N+1)번째 더미 데이터 라인들 및 상기 게이트 라인이 교차하는 영역의 상기 게이트 신호의 지연 시간들을 기초로 각각의 상기 데이터 구동 집적 회로부들로부터 출력되는 상기 데이터 신호들의 출력 타이밍들을 제어할 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 구동 집적 회로부는 제1 내지 K번째(K는 4 이상의 자연수) 데이터 신호들을 각각 출력하는 제1 내지 K번째 채널들을 포함할 수 있고, 상기 데이터 구동 집적 회로부는 상기 제1 내지 K번째 채널들 중에서 제1 내지 (K/2)번째 채널들을 통해 각각 상기 제1 내지 K번째 데이터 신호들 중에서 제1 내지 (K/2)번째 데이터 신호들을 순차적으로 출력할 수 있고 상기 제1 내지 K번째 채널들 중에서 K번째 내지 (K/2)번째 채널들을 통해 각각 상기 제1 내지 K번째 데이터 신호들 중에서 K번째 내지 (K/2)번째 데이터 신호들을 순차적으로 출력할 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 구동 집적 회로부는 제1 내지 K번째(K는 4 이상의 자연수) 데이터 신호들을 각각 출력하는 제1 내지 K번째 채널들을 포함할 수 있고, 상기 데이터 구동 집적 회로부는 상기 제1 내지 K번째 채널들을 통해 각각 상기 제1 내지 K번째 데이터 신호들을 역순으로 출력할 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 구동 집적 회로부는 제1 내지 K번째(K는 4 이상의 자연수) 데이터 신호들을 각각 출력하는 제1 내지 K번째 채널들을 포함할 수 있고, 상기 데이터 구동 집적 회로부는 상기 제1 내지 K번째 채널들을 통해 각각 상기 제1 내지 K번째 데이터 신호들을 순차적으로 출력할 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 구동 집적 회로부는 복수의 채널 그룹들을 포함할 수 있고, 각각의 상기 채널 그룹들로부터 출력되는 데이터 신호들의 출력 타이밍들은 다를 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널은 상기 데이터 구동부 및 상기 게이트 라인 사이에 배치되는 더미 게이트 라인을 더 포함할 수 있고, 상기 게이트 구동부는 상기 더미 게이트 라인에 더미 게이트 신호를 더 출력할 수 있으며, 상기 데이터 구동부는 상기 센싱 핀을 통해 상기 더미 게이트 신호를 수신하여 상기 더미 게이트 신호의 지연 시간을 측정할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치의 구동 방법은, 표시 패널에 형성된 더미 데이터 라인들 및 게이트 라인이 교차하는 영역의 게이트 신호를 수신하여 게이트 피드백 신호들을 출력하는 단계, 상기 게이트 피드백 신호들을 비교하고 각각의 상기 더미 데이터 라인들 및 상기 게이트 라인이 교차하는 영역의 상기 게이트 신호의 지연 시간들을 연산하여 게이트 지연 데이터를 출력하는 단계, 상기 게이트 지연 데이터를 기초로 하여 데이터 신호들의 출력 타이밍들을 제어하기 위한 출력 타이밍 설정 데이터를 출력하는 단계, 상기 출력 타이밍 설정 데이터에 따라 상기 데이터 신호들의 출력 타이밍들을 제어하여 상기 데이터 신호들을 상기 표시 패널의 데이터 라인들로 출력하는 단계, 및 상기 표시 패널의 게이트 라인에 게이트 신호를 출력하는 단계를 포함한다.
이와 같은 표시 장치, 및 이의 구동 방법에 의하면, 게이트 신호의 지연 시간을 고려하여 데이터 구동부로부터 출력되는 데이터 신호들의 출력 타이밍들을 제어할 수 있다. 그러므로, 화소에 충전되는 화소 전압의 충전율의 감소를 방지할 수 있다. 따라서, 표시 장치의 표시 품질이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 화소를 나타내는 회로도이다.
도 3은 도 1의 데이터 구동 집적 회로부를 나타내는 블록도이다.
도 4는 도 1의 표시 패널 및 상기 데이터 구동부를 나타내는 블록도이다.
도 5는 도 4에 도시된 부분 'A'의 표시 패널을 나타내는 단면도이다.
도 6은 도 4의 게이트 피드백 신호들을 나타내는 파형들도이다.
도 7은 도 1의 타이밍 제어부를 나타내는 블록도이다.
도 8은 도 3의 데이터 구동 집적 회로를 나타내는 블록도이다.
도 9는 도 1의 상기 표시 장치의 구동 방법을 나타내는 순서도이다.
도 10은 본 발명의 일 실시예에 따른 데이터 신호들을 출력하는 채널들의 출력 타이밍들을 나타내는 그래프이다.
도 11은 본 발명의 일 실시예에 따른 데이터 신호들을 출력하는 채널들의 출력 타이밍들을 나타내는 그래프이다.
도 12는 본 발명의 일 실시예에 따른 데이터 신호들을 출력하는 채널들의 출력 타이밍들을 나타내는 그래프이다.
도 13은 본 발명의 일 실시예에 따른 데이터 신호들을 출력하는 채널 그룹들의 출력 타이밍들을 나타내는 그래프이다.
도 14는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 15는 도 14의 제1 게이트 구동부로부터의 거리 증가에 따른 게이트 신호 지연 시간을 나타내는 그래프이다.
도 16은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 17은 도 16의 표시 패널 및 데이터 구동부를 나타내는 블록도이다.
도 18은 도 17에 도시된 부분 'B'의 표시 패널을 나타내는 단면도이다.
도 19는 도 16의 상기 표시 장치의 구동 방법을 나타내는 순서도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 본 실시예에 따른 상기 표시 장치(100)는 표시 패널(110), 게이트 구동부(130), 데이터 구동부(200) 및 타이밍 제어부(400)를 포함한다.
상기 표시 패널(110)은 상기 데이터 구동부(200)로부터 데이터 신호(DS)를 수신하여 영상을 표시한다. 상기 표시 패널(110)은 게이트 라인(GL)들, 데이터 라인(DL)들, 더미 데이터 라인(DDL)들 및 화소(120)들을 포함한다. 상기 게이트 라인(GL)들은 제1 방향(D1)으로 연장하고 상기 제1 방향(D1)에수직한 제2 방향(D2)으로 배열된다. 상기 데이터 라인(DL)들은 상기 제2 방향(D2)으로 연장하고 상기 제1 방향(D1)으로 배열된다. 여기서, 상기 제1 방향(D1)은 상기 표시 패널(110)의 장변과 평행할 수 있고, 상기 제2 방향(D2)은 상기 표시 패널(110)의 단변과 평행할 수 있다. 상기 더미 데이터 라인(DDL)들은 상기 데이터 라인(DL)들의 주변에 형성되고 상기 제2 방향(D2)으로 연장하고 상기 제1 방향(D1)으로 배열된다.
도 2는 도 1의 상기 화소(120)를 나타내는 회로도이다.
도 1 및 2를 참조하면, 상기 화소(120)들은 각각의 상기 게이트 라인(GL)들(GL) 및 각각의 상기 데이터 라인(DL)들에 의해 정의된다. 예를 들면, 상기 화소(120)는 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)에 전기적으로 연결된 박막 트랜지스터(121), 상기 박막 트랜지스터(121)에 연결된 액정 캐패시터(123) 및 스토리지 캐패시터(125)를 포함할 수 있다. 따라서, 상기 표시 패널(110)은 액정 표시 패널일 수 있다.
상기 게이트 구동부(130), 상기 데이터 구동부(200) 및 상기 타이밍 제어부(400)는 상기 표시 패널(110)을 구동하기 위한 표시 패널 구동 장치로 정의될 수 있다.
상기 게이트 구동부(130)는 상기 타이밍 제어부(400)로부터 제공되는 수직 개시 신호(STV) 및 제1 클럭 신호(CLK1)에 응답하여 게이트 신호(GS)들을 생성하고, 상기 게이트 신호(GS)들을 상기 게이트 라인(GL)들로 출력한다.
상기 데이터 구동부(200)는 상기 타이밍 제어부(400)로부터 영상 데이터(DATA)를 수신하고, 상기 영상 데이터(DATA)를 기초로 하여 상기 데이터 신호(DS)를 생성하며, 상기 타이밍 제어부(400)로부터 제공되는 수평 개시 신호(STH) 및 제2 클럭 신호(CLK2)에 응답하여 상기 데이터 신호(DS)를상기 데이터 라인(DL)으로 출력한다. 상기 데이터 구동부(200)는 상기 데이터 신호(DS)들을 출력하는 복수의 데이터 구동 집적 회로부(300)들을 포함할 수 있다.
또한, 상기 데이터 구동부(200)는 각각의 상기 더미 데이터 라인(DDL)들 및 상기 게이트 라인(GL)이 교차하는 영역들의 게이트 신호(GS)를 게이트 피드백 신호(GFS)들로서 상기 타이밍 제어부(400)로 출력한다.
상기 타이밍 제어부(400)는 외부로부터 상기 영상 데이터(DATA) 및 제어 신호(CON)를 수신한다. 상기 제어 신호(CON)는 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 클럭 신호(CLK)를 포함할 수 있다. 상기 타이밍 제어부(400)는 상기 수평 동기 신호(Hsync)를 이용하여 상기 수평 개시 신호(STH)를 생성한 후 상기 수평 개시 신호(STH)를 상기 데이터 구동부(200)로 출력한다. 또한, 상기 타이밍 제어부(400)는 상기 수직 동기 신호(Vsync)를 이용하여 상기 수직 개시 신호(STV)를 생성한 후 상기 수직 개시 신호(STV)를 상기 게이트 구동부(130)로 출력한다. 또한, 상기 타이밍 제어부(400)는 상기 클럭 신호(CLK)를 이용하여 상기 제1 클럭 신호(CLK1) 및 상기 제2 클럭 신호(CLK2)를 생성한 후, 상기 제1 클럭 신호(CLK1)를 상기 게이트 구동부(130)로 출력하고, 상기 제2 클럭 신호(CLK2)를 상기 데이터 구동부(200)로 출력한다.
또한, 상기 타이밍 제어부(400)는 상기 게이트 피드백 신호(GFS)들을 수신하고, 상기 게이트 피드백 신호(GFS)들을 기초로 하여 상기 데이터 구동부(200)의 출력 타이밍들을 제어한다.
도 3은 도 1의 상기 데이터 구동 집적 회로부(300)를 나타내는 블록도이다.
도 1 및 3을 참조하면, 상기 데이터 구동 집적 회로부(300)는 데이터 구동 집적 회로(500), 제1 내지 K번째(K는 4 이상의 자연수) 채널들, 좌측 더미 데이터 채널(LDCH), 우측 더미 데이터 채널(RDCH) 및 센싱 핀(SP)들을 포함한다. 예를 들면, 상기 데이터 구동 집적 회로부(300)는 칩 온 필름(Chip On Film: COF) 형태를 가질 수 있다.
상기 데이터 구동 집적 회로(500)는 상기 제1 내지 K번째 채널들(CH1, CH2, ...,CH(K/2), ..., CHK)을 통해 제1 내지 K번째 데이터 신호(DS1, DS2, ...,DS(K/2), ..., DSK)들을 출력한다. 상기 제1 내지 K번째 데이터 신호(DS1, DS2, ...,DS(K/2), ..., DSK)들은 상기 데이터 신호(DS)들에 포함될 수 있다.
상기 좌측 더미 데이터 채널(LDCH)은 상기 제1 내지 K번째 채널들(CH1, CH2, ..., CH(K/2), ..., CHK)의 제1 측에 배치된다. 따라서, 상기 좌측 더미 데이터 채널(LDCH)은 제1 측 더미 데이터 채널로 정의될 수 있다. 상기 좌측 더미 데이터 채널(LDCH)은 상기 표시 패널(110)에 형성된 상기 더미 데이터 라인(DDL)에 전기적으로 연결된다.
상기 우측 더미 데이터 채널(RDCH)은 상기 제1 내지 K번째 채널들(CH1, CH2, ..., CH(K/2), ..., CHK)의 상기 제1 측에 반대하는 제2 측에 배치된다. 따라서, 상기 우측 더미 데이터 채널(RDCH)은 제2 측 더미 데이터 채널로 정의될 수 있다. 상기 우측 더미 데이터 채널(RDCH)은 상기 표시 패널(110)에 형성된 상기 더미 데이터 라인(DDL)에 전기적으로 연결된다.
상기 센싱 핀(SP)은 각각의 상기 좌측 더미 데이터 채널(LDCH) 및 상기 우측 더미 데이터 채널(RDCH)에 형성된다. 상기 센싱 핀(SP)은 상기 더미 데이터 라인(DDL) 및 상기 게이트 라인(GL)이 교차하는 영역의 상기 게이트 신호(GS)의 지연 시간을 측정하기 위해 상기 더미 데이터 라인(DDL) 및 상기 게이트 라인(GL)이 교차하는 상기 게이트 신호(GS)를 수신하기 위한 핀일 수 있다.
도 4는 도 1의 상기 표시 패널(110) 및 상기 데이터 구동부(200)를 나타내는 블록도이다.
도 1, 3 및 4를 참조하면, 상기 더미 데이터 라인(DDL)들은 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1))을 포함한다.
상기 데이터 구동 집적 회로부(300)들은 제1 내지 N번째 데이터 구동 집적 회로부들(310, 320, 330, 340, 350, 360)을 포함한다. 각각의 상기 제1 내지 N번째 데이터 구동 집적 회로부들(310, 320, 330, 340, 350, 360)은 도 3의 상기 데이터 구동 집적 회로부(300)와 실질적으로 동일할 수 있다.
따라서, 상기 제1 내지 N번째 데이터 구동 집적 회로부들(310, 320, 330, 340, 350, 360) 중에서 제1 데이터 구동 집적 회로부(310)는 제1 좌측 더미 데이터 채널(LDCH1) 및 제1 우측 더미 데이터 채널(RDCH1)을 포함한다. 각각의 상기 제1 좌측 더미 데이터 채널(LDCH1) 및 상기 제1 우측 더미 데이터 채널(RDCH1)에는 상기 센싱 핀(SP)이 형성된다. 상기 제1 좌측 더미 데이터 채널(LDCH1)은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 제1 더미 데이터 라인(DDL1)에 연결된다. 상기 제1 우측 더미 데이터 채널(RDCH1)은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 제2 더미 데이터 라인(DDL2)에 연결된다.
상기 제1 내지 N번째 데이터 구동 집적 회로부들(310, 320, 330, 340, 350, 360) 중에서 제2 데이터 구동 집적 회로부(320)는 제2 좌측 더미 데이터 채널(LDCH2) 및 제2 우측 더미 데이터 채널(RDCH2)을 포함한다. 각각의 상기 제2 좌측 더미 데이터 채널(LDCH2) 및 상기 제2 우측 더미 데이터 채널(RDCH2)에는 상기 센싱 핀(SP)이 형성된다. 상기 제2 좌측 더미 데이터 채널(LDCH2)은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 상기 제2 더미 데이터 라인(DDL2)에 연결된다. 상기 제2 우측 더미 데이터 채널(RDCH2)은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 제3 더미 데이터 라인(DDL3)에 연결된다.
상기 제1 내지 N번째 데이터 구동 집적 회로부들(310, 320, 330, 340, 350, 360) 중에서 제3 데이터 구동 집적 회로부(330)는 제3 좌측 더미 데이터 채널(LDCH3) 및 제3 우측 더미 데이터 채널(RDCH3)을 포함한다. 각각의 상기 제3 좌측 더미 데이터 채널(LDCH3) 및 상기 제3 우측 더미 데이터 채널(RDCH3)에는 상기 센싱 핀(SP)이 형성된다. 상기 제3 좌측 더미 데이터 채널(LDCH3)은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 상기 제3 더미 데이터 라인(DDL3)에 연결된다. 상기 제3 우측 더미 데이터 채널(RDCH3)은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 제4 더미 데이터 라인(DDL4)에 연결된다.
상기 제1 내지 N번째 데이터 구동 집적 회로부들(310, 320, 330, 340, 350, 360) 중에서 제4 데이터 구동 집적 회로부(340)는 제4 좌측 더미 데이터 채널(LDCH4) 및 제4 우측 더미 데이터 채널(RDCH4)을 포함한다. 각각의 상기 제4 좌측 더미 데이터 채널(LDCH4) 및 상기 제4 우측 더미 데이터 채널(RDCH4)에는 상기 센싱 핀(SP)이 형성된다. 상기 제4 좌측 더미 데이터 채널(LDCH4)은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 상기 제4 더미 데이터 라인(DDL4)에 연결된다. 상기 제4 우측 더미 데이터 채널(RDCH4)은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 제5 더미 데이터 라인(DDL5)에 연결된다.
상기 제1 내지 N번째 데이터 구동 집적 회로부들(310, 320, 330, 340, 350, 360) 중에서 (N-1)번째 데이터 구동 집적 회로부(350)는 (N-1)번째(N은 6 이상의 자연수) 좌측 더미 데이터 채널(LDCH(N-1)) 및 (N-1)번째 우측 더미 데이터 채널(RDCH(N-1))을 포함한다. 각각의 상기 (N-1)번째 좌측 더미 데이터 채널(LDCH(N-1)) 및 상기 (N-1)번째 우측 더미 데이터 채널(RDCH(N-1))에는 상기 센싱 핀(SP)이 형성된다. 상기 (N-1)번째 좌측 더미 데이터 채널(LDCH(N-1))은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 (N-1)번째 더미 데이터 라인(DDL(N-1))에 연결된다. 상기 (N-1)번째 우측 더미 데이터 채널(RDCH(N-1))은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 N번째 더미 데이터 라인(DDLN)에 연결된다.
상기 제1 내지 N번째 데이터 구동 집적 회로부들(310, 320, 330, 340, 350, 360) 중에서 N번째 데이터 구동 집적 회로부(360)는 N번째 좌측 더미 데이터 채널(LDCHN) 및 N번째 우측 더미 데이터 채널(RDCHN)을 포함한다. 각각의 상기 N번째 좌측 더미 데이터 채널(LDCHN) 및 상기 N번째 우측 더미 데이터 채널(RDCHN)에는 상기 센싱 핀(SP)이 형성된다. 상기 N번째 좌측 더미 데이터 채널(LDCHN)은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 상기 N번째 더미 데이터 라인(DDLN)에 연결된다. 상기 N번째 우측 더미 데이터 채널(RDCHN)은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 (N+1)번째 더미 데이터 라인(DDL(N+1))에 연결된다.
도 5는 도 4에 도시된 부분 'A'의 표시 패널을 나타내는 단면도이다.
도 1, 4 및 5를 참조하면, 상기 게이트 라인(GL) 및 상기 제1 더미 데이터 라인(DDL1) 사이에는 콘택홀(CONHO)이 형성된다. 마찬가지로, 상기 게이트 라인(GL) 및 각각의 상기 제2 내지 (N+1)번째 더미 데이터 라인(DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 사이에는 콘택홀이 형성된다.
따라서, 상기 데이터 구동부(200)는 상기 센싱 핀(SP)들을 통해 각각의 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 및 상기 게이트 라인(GL)이 교차하는 영역들의 게이트 신호(GS)를 수신하여 상기 게이트 피드백 신호(GFS)들로서 출력할 수있다.
도 6은 도 4의 상기 게이트 피드백 신호(GFS)들을 나타내는 파형들도이다.
도 1, 4 및 6을 참조하면, 상기 게이트 피드백 신호(GFS)들은 제1 게이트 피드백 신호(GFS1), 제2 게이트 피드백 신호(GFS2), 제3 게이트 피드백 신호(GFS3), 제4 게이트 피드백 신호(GFS4) 및 제5 게이트 피드백 신호(GFS5)를 포함할 수 있다.
상기 게이트 신호(GS)는 상기 게이트 라인(GL)의 로드의 증가에 따라 로우 레벨로부터 하이 레벨로 천이하는 시간이 지연된다. 따라서, 상기 게이트 구동부(130)로부터의 거리 증가에 따라 상기 게이트 신호(GS)의 지연 시간이 증가한다. 구체적으로, 상기 제1 게이트 피드백 신호(GFS1)는 상기 제1 더미 데이터 라인(DDL1)과 상기 게이트 라인(GL)이 교차하는 영역의 게이트 신호(GS)일 수 있다. 상기 제2 게이트 피드백 신호(GFS2)는 상기 제2 더미 데이터 라인(DDL2)과 상기 게이트 라인(GL)이 교차하는 영역의 게이트 신호(GS)일 수 있다. 상기 제3 게이트 피드백 신호(GFS3)는 상기 제3 더미 데이터 라인(DDL3)과 상기 게이트 라인(GL)이 교차하는 영역의 게이트 신호(GS)일 수 있다. 상기 제4 게이트 피드백 신호(GFS4)는 상기 제4 더미 데이터 라인(DDL4)과 상기 게이트 라인(GL)이 교차하는 영역의 게이트 신호(GS)일 수 있다. 상기 제5 게이트 피드백 신호(GFS5)는 상기 제5 더미 데이터 라인(DDL5)과 상기 게이트 라인(GL)이 교차하는 영역의 게이트 신호(GS)일 수 있다.
도 7은 도 1의 상기 타이밍 제어부(400)를 나타내는 블록도이다.
도 1 및 3 내지 7을 참조하면, 상기 타이밍 제어부(400)는 게이트 지연 연산부(410), 데이터 출력 타이밍 설정부(420) 및 클럭 출력부(430)를 포함한다.
상기 게이트 지연 연산부(410)는 상기 데이터 구동부(200)로부터 출력되는 상기 게이트 피드백 신호(GFS)들을 수신한다. 상기 게이트 지연 연산부(410)는 상기 게이트 피드백 신호(GFS)들을 비교하여 각각의 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1))과 교차하는 상기 게이트 라인(GL)의 상기 게이트 신호(GS)들의 지연 시간들을 연산한다. 상기 게이트 지연 연산부(410)는 상기 게이트 신호(GS)들의 상기 지연 시간들을 나타내는 게이트 지연 데이터(GDD)를 출력한다.
상기 데이터 출력 타이밍 설정부(420)는 상기 게이트 지연 연산부(410)로부터 상기 게이트 지연 데이터(GDD)를 수신한다. 상기 데이터 출력 타이밍 설정부(420)는 상기 게이트 지연 데이터(GDD)에 따라 상기 데이터 구동부(200)에 포함된 각각의 상기 데이터 구동 집적 회로부(300)의 상기 제1 내지 K번째 채널들(CH1, CH2, ..., CH(K/2), ..., CHK)로부터 출력되는 상기 제1 내지 K번째 데이터 신호들(DS1, DS2, ...,DS(K/2), ..., DSK)의 출력 타이밍들을 자동으로 설정한다. 상기 데이터 출력 타이밍 설정부(420)는 상기 제1 내지 K번째 데이터 신호들(DS1, DS2, ...,DS(K/2), ..., DSK)의 출력 타이밍들을 자동으로 설정하기 위한 출력 타이밍 설정 데이터(OTSD)를 출력한다.
상기 클럭 출력부(430)는 상기 데이터 출력 타이밍 설정부(420)로부터 상기 출력 타이밍 설정 데이터(OTSD)를 수신한다. 상기 클럭 출력부(430)는 상기 출력 타이밍 설정 데이터(OTSD)에 따라 상기 데이터 구동부(200)의 출력 타이밍을 제어하는 상기 제2 클럭 신호(CLK2)를 출력한다.
상기 타이밍 제어부(400)는 상기 데이터 구동 집적 회로부(300)에 연결된 각각의 두 인접한 더미 데이터 라인들(DDL) 및 상기 게이트 라인(GL)이 교차하는 영역의 게이트 신호(GS)의 지연 시간들을 기초로 상기 데이터 구동 집적 회로부(300)의 상기 제1 내지 K번째 채널들(CH1, CH2, ..., CH(K/2), ..., CHK)로부터 출력되는 상기 제1 내지 K번째 데이터 신호들(DS1, DS2, ...,DS(K/2), ..., DSK)의 출력 타이밍들을 제어할 수 있다. 예를 들면, 상기 제1 데이터 구동 집적 회로부(310)에 연결된 상기 제1 더미 데이터 라인(DDL1) 및 상기 게이트 라인(GL)이 교차하는 영역의 게이트 신호(GS)의 지연 시간, 및 상기 제1 데이터 구동 집적 회로부(310)에 연결된 상기 제2 더미 데이터 라인(DDL2) 및 상기 게이트 라인(GL)이 교차하는 영역의 게이트 신호(GS)의 지연 시간을 이용하여 상기 제1 데이터 구동 집적 회로부(310)의 상기 제1 내지 K번째 채널들(CH1, CH2, ..., CH(K/2), ..., CHK)로부터 출력되는 상기 제1 내지 K번째 데이터 신호들(DS1, DS2, ...,DS(K/2), ..., DSK)의 출력 타이밍들을 제어할 수 있다. 상기 게이트 라인(GL)의 로드 증가에 따라 상기 게이트 신호(GS)의 상기 지연 시간이 증가한다. 그러므로, 각각의 상기 제1 내지 N번째 데이터 구동 집적 회로부들(310, 320, 330, 340, 350, 360)은 상기 지연 시간을 고려하여 상기 제1 내지 K번째 데이터 신호들(DS1, DS2, ...,DS(K/2), ..., DSK)을 순차적으로 출력할 수 있다.
또한, 상기 타이밍 제어부(400)는 각각의 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 및 상기 게이트 라인(GL)이 교차하는 영역의 상기 게이트 신호(GS)의 지연 시간들을 기초로 각각의 상기 제1 내지 N번째 데이터 구동 집적 회로부들(310, 320, 330, 340, 350, 360)로부터 출력되는 상기 데이터 신호(DS)들의 출력 타이밍들을 제어할 수 있다. 상기 게이트 라인(GL)의 로드 증가에 따라 상기 게이트 신호(GS)의 상기 지연 시간이 증가한다. 그러므로, 상기 제1 내지 N번째 데이터 구동 집적 회로부들(310, 320, 330, 340, 350, 360)은 상기 지연 시간을 고려하여 순차적으로 상기 데이터 신호(DS)들을 출력할 수 있다.
도 8은 도 3의 상기 데이터 구동 집적 회로(500)를 나타내는 블록도이다.
도 1 및 3 내지 8을 참조하면, 상기 데이터 구동 집적 회로(500)는 쉬프트 레지스터(510), 직렬-병렬 변환부(520), 래치(530), 디지털-아날로그 변환부(540) 및 버퍼부(550)를 포함한다.
상기 쉬프트 레지스터(510)는 상기 수평 개시 신호(STH)를 수신하고, 상기 수평 개시 신호(STH)를 다음 데이터 구동 집적 회로로 쉬프트시킨다. 또한, 상기 쉬프트 레지스터(510)는 제1 내지 K번째 병렬 데이터(DATA1, ..., DATAK)를 순차적으로 상기 래치(530)로 제공한다. 구체적으로, 상기 쉬프트 레지스터(510)는 제1 내지 K번째 활성화 신호들(En1, ..., EnK)을 순차적으로 출력하여 상기 제1 내지 K번째 병렬 데이터(DATA1, ..., DATAK)를 순차적으로 상기 래치(530)에 저장한다.
상기 직렬-병렬 변환부(520)는 상기 영상 데이터(DATA)를 수신하고, 상기 영상 데이터(DATA)를 상기 제1 내지 K번째 병렬 데이터(DATA1, ..., DATAK)로 변환하여 상기 제1 내지 K번째 병렬 데이터(DATA1, ..., DATAK)를 출력한다.
상기 디지털-아날로그 변환부(540)는 상기 제1 내지 K번째 병렬 데이터(DATA1, ..., DATAK)를 제1 내지 K번째 아날로그 데이터(ADATA1, ..., ADATAK)로 변환하여 상기 제1 내지 K번째 아날로그 데이터(ADATA1, ..., ADATAK)를 상기 버퍼부(550)로 출력한다.
상기 버퍼부(550)는 상기 제1 내지 K번째 아날로그 데이터(ADATA1, ..., ADATAK)를 증폭하여 상기 제1 내지 K번째 채널들(CH1, CH2, ..., CH(K/2), ..., CHK)을 통해 상기 제1 내지 K번째 데이터 신호들(DS1, DS2, ...,DS(K/2), ..., DSK)을 출력한다. 상기 버퍼부(550)에는 상기 출력 타이밍 설정 데이터(OTSD)에 따라 제어되는 상기 제2 클럭 신호(CLK2)가 인가된다. 따라서, 상기 버퍼부(550)는 상기 게이트 신호(GS)의 상기 지연 시간을 고려하여 상기 제1 내지 K번째 데이터 신호들(DS1, DS2, ...,DS(K/2), ..., DSK)을 출력할 수 있다.
도 9는 도 1의 상기 표시 장치(100)의 구동 방법을 나타내는 순서도이다.
도 1 및 3 내지 9를 참조하면, 상기 게이트 신호(GS)를 수신하여 상기 게이트 피드백 신호(GFS)들을 출력한다(단계 S110). 구체적으로, 상기 데이터 구동부(200)는 상기 센싱 핀(SP)들을 통해 각각의 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 및 상기 게이트 라인(GL)이 교차하는 영역들의 상기 게이트 신호(GS)를 수신하여 상기 게이트 피드백 신호(GFS)들로서 출력한다.
상기 게이트 피드백 신호(GFS)들을 비교하여 상기 게이트 지연 데이터(GDD)를 출력한다(단계 S120). 구체적으로, 상기 게이트 지연 연산부(410)는 상기 데이터 구동부(200)로부터 출력되는 상기 게이트 피드백 신호(GFS)들을 수신한다. 상기 게이트 지연 연산부(410)는 상기 게이트 피드백 신호(GFS)들을 비교하여 각각의 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1))과 교차하는 상기 게이트 라인(GL)의 상기 게이트 신호(GS)들의 상기 지연 시간들을 연산한다. 상기 게이트 지연 연산부(410)는 상기 게이트 신호(GS)들의 상기 지연 시간들을 나타내는 상기 게이트 지연 데이터(GDD)를 출력한다.
상기 게이트 지연 데이터(GDD)를 기초로 하여 상기 데이터 신호(DS)들의 출력 타이밍들을 제어하기 위한 상기 출력 타이밍 설정 데이터(OTSD)를 출력한다(단계 S130). 구체적으로, 상기 데이터 출력 타이밍 설정부(420)는 상기 게이트 지연 연산부(410)로부터 상기 게이트 지연 데이터(GDD)를 수신한다. 상기 데이터 출력 타이밍 설정부(420)는 상기 게이트 지연 데이터(GDD)에 따라 상기 데이터 구동부(200)에 포함된 각각의 상기 데이터 구동 집적 회로부(300)의 상기 제1 내지 K번째 채널들(CH1, CH2, ..., CH(K/2), ..., CHK)로부터 출력되는 상기 제1 내지 K번째 데이터 신호들(DS1, DS2, ...,DS(K/2), ..., DSK)의 출력 타이밍들을 자동으로 설정한다. 상기 데이터 출력 타이밍 설정부(420)는 상기 제1 내지 K번째 데이터 신호들(DS1, DS2, ...,DS(K/2), ..., DSK)의 출력 타이밍들을 자동으로 설정하기 위한 상기 출력 타이밍 설정 데이터(OTSD)를 출력한다.
상기 출력 타이밍 설정 데이터(OTSD)에 따라 상기 데이터 신호(DS)들의 출력 타이밍들을 제어하여 상기 데이터 신호(DS)들을 상기 표시 패널(110)의 상기 데이터 라인(DL)들로 출력한다(단계 S140). 구체적으로, 상기 클럭 출력부(430)는 상기 데이터 출력 타이밍 설정부(420)로부터 상기 출력 타이밍 설정 데이터(OTSD)를 수신한다. 상기 클럭 출력부(430)는 상기 출력 타이밍 설정 데이터(OTSD)에 따라 상기 데이터 구동부(200)의 출력 타이밍을 제어하는 상기 제2 클럭 신호(CLK2)를 출력한다. 상기 데이터 구동부(200)는 상기 타이밍 제어부(400)로부터 상기 영상 데이터(DATA)를 수신하고, 상기 영상 데이터(DATA)를 기초로 하여 상기 데이터 신호(DS)를 생성하며, 상기 타이밍 제어부(400)로부터 제공되는 상기 수평 개시 신호(STH) 및 상기 제2 클럭 신호(CLK2)에 응답하여 상기 데이터 신호(DS)를 상기 데이터 라인(DL)으로 출력한다.
상기 게이트 신호(GS)들을 상기 표시 패널(110)의 상기 게이트 라인(GL)들로 출력한다(단계 S150). 구체적으로, 상기 게이트 구동부(130)는 상기 타이밍 제어부(400)로부터 제공되는 상기 수직 개시 신호(STV) 및 상기 제1 클럭 신호(CLK1)에 응답하여 상기 게이트 신호(GS)들을 생성하고, 상기 게이트 신호(GS)들을 상기 게이트 라인(GL)들로 출력한다.
도 10은 본 발명의 일 실시예에 따른 데이터 신호들을 출력하는 채널들의 출력 타이밍들을 나타내는 그래프이다.
도 10에 도시된 본 실시예에 따른 상기 채널들(CH1, ..., CH(K/2), ..., CHK)은 도 3에 도시된 이전의 실시예에 따른 상기 데이터 구동 집적 회로부(300)에 포함될 수 있다.
도 3 및 10을 참조하면, 상기 데이터 구동 집적 회로부(300)는 상기 제1 내지 K번째 채널들(CH1, ..., CH(K/2), ..., CH(K)) 중에서 제1 내지 (K/2)번째 채널들(CH1, ..., CH(K/2))을 통해 상기 제1 내지 K번째 데이터 신호들(DS1, ..., DS(K/2), ..., DSK) 중에서 제1 내지 (K/2)번째 데이터 신호들(DS1, ..., DS(K/2))을 순차적으로 출력할 수 있다. 상기 제1 내지 (K/2)번째 데이터 신호들(DS1, ..., DS(K/2))의 출력 타이밍들은 선형적으로 변화할 수있다.
또한, 상기 데이터 구동 집적 회로(300)는 상기 제1 내지 K번째 채널들(CH1,..., CH(K/2), ..., CH(K)) 중에서 K 내지 (K/2)번째 채널들(CHK, ..., CH(K/2))을 통해 상기 제1 내지 K번째 데이터 신호들(DS1, ..., DS(K/2), ..., DSK) 중에서 K 내지 (K/2)번째 데이터 신호들(DSK, ..., DS(K/2))을 순차적으로 출력할 수 있다. 상기 K 내지 (K/2)번째 데이터 신호들(DSK, ..., DS(K/2))의 출력 타이밍들은 선형적으로 변화할 수 있다.
도 11은 본 발명의 일 실시예에 따른 데이터 신호들을 출력하는 채널들의 출력 타이밍들을 나타내는 그래프이다.
도 11에 도시된 본 실시예에 따른 상기 채널들(CH1, ..., CH(K/2), ..., CHK)은 도 3에 도시된 이전의 실시예에 따른 상기 데이터 구동 집적 회로부(300)에 포함될 수 있다.
도 3 및 11을 참조하면, 상기 데이터 구동 집적 회로부(300)는 K번째 내지 제1 채널들(CHK, ..., CH(K/2), ..., CH1)을 통해 K번째 내지 제1 데이터 신호들(DSK, ..., DS(K/2), ..., DS1)을 순차적으로 출력할 수 있다. 상기 K번째 내지 제1 데이터 신호들(DSK, ..., DS(K/2), ..., DS1)의 출력 타이밍들은 선형적으로 변화할 수 있다.
도 12는 본 발명의 일 실시예에 따른 데이터 신호들을 출력하는 채널들의 출력 타이밍들을 나타내는 그래프이다.
도 12에 도시된 본 실시예에 따른 상기 채널들(CH1, ..., CH(K/2), ..., CHK)은 도 3에 도시된 이전의 실시예에 따른 상기 데이터 구동 집적 회로부(300)에 포함될 수 있다.
도 3 및 12를 참조하면, 상기 데이터 구동 집적 회로부(300)는 상기 제1 내지 K번째 채널들(CH1,..., CH(K/2), ..., CH(K))을 통해 상기 제1 내지 K번째 데이터 신호들(DS1, ..., DS(K/2), ..., DSK)을 순차적으로 출력할 수 있다. 상기 제1 내지 K번째 데이터 신호들(DS1, ..., DS(K/2), ..., DSK)의 출력 타이밍들은 선형적으로 변화할 수 있다.
도 13은 본 발명의 일 실시예에 따른 데이터 신호들을 출력하는 채널 그룹들의 출력 타이밍들을 나타내는 그래프이다.
도 13에 도시된 본 실시예에 따른 상기 채널 그룹들(CHG1, CHG2, CHG3, CHG4)은 도 3에 도시된 이전의 실시예에 따른 상기 데이터 구동 집적 회로부(300)에 포함될 수 있다.
도 3 및 13을 참조하면, 상기 데이터 구동 집적 회로부(300)의 상기 제1 내지 K번째 채널들(CH1, CH2..., CH(K/2), ..., CHK)은 상기 채널 그룹들(CHG1, CHG2, CHG3, CHG4)로 나누어질 수 있다. 예를 들면, 각각의 상기 채널 그룹들(CHG1, CHG2, CHG3, CHG4)은 J(J는 2 이상의 자연수)개의 채널들을 포함할 수 있다. 예를 들면, 각각의 상기 채널 그룹들(CHG1, CHG2, CHG3, CHG4)은 12개의 채널들을 포함할 수 있다.
상기 채널 그룹들(CHG1, CHG2, CHG3, CHG4) 중에서 제1 채널 그룹(CHG1)의 채널들로부터 출력되는 데이터 신호들의 각각의 출력 타이밍들은 제1 출력 타이밍(OT1)일 수 있다. 상기 채널 그룹들(CHG1, CHG2, CHG3, CHG4) 중에서 제2 채널 그룹(CHG2)의 채널들로부터 출력되는 데이터 신호들의 각각의 출력 타이밍들은 제2 출력 타이밍(OT2)일 수 있다. 상기 제2 출력 타이밍(OT2)은 상기 제1 출력 타이밍(OT1)에 비해 제1 단위 시간(UT1) 늦을 수 있다. 상기 채널 그룹들(CHG1, CHG2, CHG3, CHG4) 중에서 제3 채널 그룹(CHG3)의 채널들로부터 출력되는 데이터 신호들의 각각의 출력 타이밍들은 제3 출력 타이밍(OT3)일 수 있다. 상기 제3 출력 타이밍(OT3)은 상기 제2 출력 타이밍(OT2)에 비해 제1 단위 시간(UT1) 늦을 수 있다. 상기 채널 그룹들(CHG1, CHG2, CHG3, CHG4) 중에서제4 채널 그룹(CHG4)의 채널들로부터 출력되는 데이터 신호들의 각각의 출력 타이밍들은 제4 출력 타이밍(OT4)일 수 있다. 상기 제4 출력 타이밍(OT4)은 상기 제3 출력 타이밍(OT3)에 비해 제1 단위 시간(UT1) 늦을 수 있다.
하기 [표 1]은 상기 제1 출력 타이밍(OT1), 상기 제2 출력 타이밍(OT2), 상기 제3 출력 타이밍(OT4) 및 상기 제4 출력 타이밍(OT4)을 설정하기 위한 도 7의 상기 출력 타이밍 설정 데이터(OTSD)를 나타낸다.
출력 타이밍 설정 데이터
(OTSD)		 출력 타이밍
00 제1 출력 타이밍(OT1)
01 제2 출력 타이밍(OT2)
10 제3 출력 타이밍(OT3)
11 제4 출력 타이밍(OT4)
도 1, 3, 7, 13 및 [표 1]을 참조하면, 상기 출력 타이밍 설정 데이터(OTSD)가 '00'일 때, 상기 데이터 구동 집적 회로부(300)는 상기 제1 출력 타이밍(OT1)에 상기 데이터 신호(DS)를 출력할 수 있다. 상기 출력 타이밍 설정 데이터(OTSD)가 '01'일 때, 상기 데이터 구동 집적 회로부(300)는 상기 제2 출력 타이밍(OT2)에 상기 데이터 신호(DS)를 출력할 수 있다. 상기 출력 타이밍 설정 데이터(OTSD)가 '10'일 때, 상기 데이터 구동 집적 회로부(300)는 상기 제3 출력 타이밍(OT3)에 상기 데이터 신호(DS)를 출력할 수 있다. 상기 출력 타이밍 설정 데이터(OTSD)가 '11'일 때, 상기 데이터 구동 집적 회로부(300)는 상기 제4 출력 타이밍(OT4)에 상기 데이터 신호(DS)를 출력할 수 있다.
도 14는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 14에 도시된 본 실시예에 따른 상기 표시 장치(600)는 도 1에 도시된 이전의 실시예에 따른 상기 표시 장치(100)와 비교하여 제1 게이트 구동부(631), 제2 게이트 구동부(632) 및 타이밍 제어부(700)를 제외하고는 실질적으로 동일할 수 있다. 따라서, 이전의 실시예와 동일한 부재는 동일한 참조 부호로 나타낼 수 있고, 중복되는 상세한 설명은 생략될 수 있다.
도 14를 참조하면, 상기 표시 장치(600)는 상기 표시 패널(110), 상기 제1 게이트 구동부(631), 상기 제2 게이트 구동부(632), 상기 데이터 구동부(200) 및 상기 타이밍 제어부(700)를 포함한다.
상기 제1 게이트 구동부(631)는 상기 게이트 라인(GL)의 일단과 인접하게 배치된다. 상기 제1 게이트 구동부(631)는 상기 타이밍 제어부(700)로부터 제공되는 상기 수직 개시 신호(STV) 및 상기 제1 클럭 신호(CLK1)에 응답하여 상기 게이트 신호(GS)들을 생성하고, 상기 게이트 신호(GS)들을 상기 게이트 라인(GL)들로 출력한다.
상기 제2 게이트 구동부(632)는 상기 게이트 라인(GL)의 타단과 인접하게 배치된다. 상기 제2 게이트 구동부(632)는 상기 타이밍 제어부(700)로부터 제공되는 상기 수직 개시 신호(STV) 및 상기 제1 클럭 신호(CLK1)에 응답하여 상기 게이트 신호(GS)들을 생성하고, 상기 게이트 신호(GS)들을 상기 게이트 라인(GL)들로 출력한다.
상기 데이터 구동부(200)는 상기 타이밍 제어부(700)로부터 상기 영상 데이터(DATA)를 수신하고, 상기 영상 데이터(DATA)를 기초로 하여 상기 데이터 신호(DS)를 생성하며, 상기 타이밍 제어부(700)로부터 제공되는 상기 수평 개시 신호(STH) 및 상기 제2 클럭 신호(CLK2)에 응답하여 상기 데이터 신호(DS)를 상기 데이터 라인(DL)으로 출력한다. 또한, 상기 데이터 구동부(200)는 각각의 상기 더미 데이터 라인(DDL)들 및 상기 게이트 라인(GL)이 교차하는 영역들의 상기 게이트 신호(GS)를 상기 게이트 피드백 신호(GFS)들로서 상기 타이밍 제어부(700)로 출력한다.
상기 타이밍 제어부(700)는 외부로부터 상기 영상 데이터(DATA) 및 상기 제어 신호(CON)를 수신한다. 상기 제어 신호(CON)는 상기 수평 동기 신호(Hsync), 상기 수직 동기 신호(Vsync) 및 상기 클럭 신호(CLK)를 포함할 수 있다. 상기 타이밍 제어부(700)는 상기 수평 동기 신호(Hsync)를 이용하여 상기 수평 개시 신호(STH)를 생성한 후 상기 수평 개시 신호(STH)를 상기 데이터 구동부(200)로 출력한다. 또한, 상기 타이밍 제어부(400)는 상기 수직 동기 신호(Vsync)를 이용하여 상기 수직 개시 신호(STV)를 생성한 후 상기 수직 개시 신호(STV)를 상기 제1 게이트 구동부(631) 및 상기 제2 게이트 구동부(632)로 출력한다. 또한, 상기 타이밍 제어부(700)는 상기 클럭 신호(CLK)를 이용하여 상기 제1 클럭 신호(CLK1) 및 상기 제2 클럭 신호(CLK2)를 생성한 후, 상기 제1 클럭 신호(CLK1)를 상기 제1 게이트 구동부(631) 및 상기 제2 게이트 구동부(632)로 출력하고, 상기 제2 클럭 신호(CLK2)를 상기 데이터 구동부(200)로 출력한다.
또한, 상기 타이밍 제어부(700)는 상기 게이트 피드백 신호(GFS)들을 수신하고, 상기 게이트 피드백 신호(GFS)들을 기초로 하여 상기 데이터 구동부(200)의 출력 타이밍들을 제어한다. 구체적으로, 상기 타이밍 제어부(700)는 도 7에 도시된 상기 게이트 지연 연산부(410), 상기 데이터 출력 타이밍 설정부(420) 및 상기 클럭 신호 출력부(430)를 포함할 수 있다.
도 15는 도 14의 상기 제1 게이트 구동부(631)로부터의 거리 증가에 따른 게이트 신호 지연 시간을 나타내는 그래프이다.
도 4, 14 및 15를 참조하면, 상기 표시 패널(110)은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1))을 포함할 수 있다.
상기 제1 게이트 구동부(631)로부터 출력되는 상기 게이트 신호(GS)를 기준으로 상기 제1 게이트 구동부(631)로부터의 거리 증가에 따라 상기 게이트 라인(GL)의 로드가 증가한다. 그러므로, 상기 제1 게이트 구동부(631)로부터의 거리 증가에 따라 상기 게이트 신호 지연 시간이 증가한다. 또한, 상기 제2 게이트 구동부(632)로부터 출력되는 상기 게이트 신호(GS)를 기준으로 상기 제2 게이트 구동부(632)로부터의 거리 증가에 따라 상기 게이트 라인(GL)의 로드가 증가한다. 그러므로, 상기 제2 게이트 구동부(632)로부터의 거리 증가에 따라 상기 게이트 신호 지연 시간이 증가한다.
상기 게이트 신호 지연 시간은 비선형적으로 증가할 수 있다. 예를 들면, 상기 제1 더미 데이터 라인(DDL1) 및 상기 제2 더미 데이터 라인(DDL2) 사이에서 상기 게이트 신호 지연 시간의 증가 기울기에 비해 상기 제2 더미 데이터 라인(DDL2) 및 상기 제3 더미 데이터 라인(DDL3) 사이에서 상기 게이트 신호 지연 시간의 증가 기울기는 작을 수 있다.
상기 타이밍 제어부(700)는 각각의 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-3), DDL(N-2), DDL(N-1), DDLN, DDL(N+1)) 및 상기 게이트 라인(GL)이 교차하는 영역들의 상기 게이트 신호(GS)의 지연 시간들을 고려하여 상기 데이터 구동부(200)로부터 출력되는 상기 데이터 신호(DS)들의 출력 타이밍들을 제어할 수 있다.
도 16은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 16에 도시된 본 실시예에 따른 상기 표시 장치(800)는 도 1에 도시된 이전의 실시예에 따른 상기 표시 장치(100)와 비교하여 표시 패널(810) 및 게이트 구동부(830) 및 데이터 구동부(900)를 제외하고는 실질적으로 동일할 수 있다. 따라서, 이전의 실시예와 동일한 부재는 동일한 참조 부호로 나타낼 수 있고, 중복되는 상세한 설명은 생략될 수 있다.
상기 표시 패널(810)은 상기 데이터 구동부(900)로부터 상기 데이터 신호(DS)를 수신하여 영상을 표시한다. 상기 표시 패널(810)은 상기 게이트 라인(GL)들, 상기 데이터 라인(DL)들, 상기 더미 데이터 라인(DDL)들, 상기 화소(120)들, 및 더미 게이트 라인(DGL)을 포함한다. 상기 게이트 라인(GL)들은 상기 제1 방향(D1)으로 연장하고 상기 제1 방향(D1)에 수직한 상기 제2 방향(D2)으로 배열된다. 상기 데이터 라인(DL)들은 상기 제2 방향(D2)으로 연장하고 상기 제1 방향(D1)으로 배열된다. 여기서, 상기 제1 방향(D1)은 상기 표시 패널(110)의 장변과 평행할 수 있고, 상기 제2 방향(D2)은 상기 표시 패널(110)의 단변과 평행할 수 있다. 상기 더미 데이터 라인(DDL)들은 상기 데이터 라인(DL)들의 주변에 형성되고 상기 제2 방향(D2)으로 연장하고 상기 제1 방향(D1)으로 배열된다. 상기 더미 게이트 라인(DGL)은 상기 게이트 라인(GL)들 및 상기 데이터 구동부(900) 사이에 형성된다. 상기 더미 게이트 라인(DGL)은 상기 제1 방향(D1)으로 연장한다.
상기 게이트 구동부(830), 상기 데이터 구동부(900) 및 상기 타이밍 제어부(400)는 상기 표시 패널(810)을 구동하기 위한 표시 패널 구동 장치로 정의될 수 있다.
상기 게이트 구동부(830)는 상기 타이밍 제어부(400)로부터 제공되는 상기 수직 개시 신호(STV) 및 상기 제1 클럭 신호(CLK1)에 응답하여 상기 게이트 신호(GS)들을 생성하고, 상기 게이트 신호(GS)들을 상기 게이트 라인(GL)들로 출력한다. 또한, 상기 게이트 구동부(830)는 상기 더미 게이트 라인(GGL)에 더미 게이트 신호(DGS)를 출력한다. 상기 더미 게이트 신호(DGS)는 상기 게이트 신호(GS)와 실질적으로 동일할 수 있다.
상기 데이터 구동부(900)는 상기 타이밍 제어부(400)로부터 상기 영상 데이터(DATA)를 수신하고, 상기 영상 데이터(DATA)를 기초로 하여 상기 데이터 신호(DS)를 생성하며, 상기 타이밍 제어부(400)로부터 제공되는 상기 수평 개시 신호(STH) 및 상기 제2 클럭 신호(CLK2)에 응답하여 상기 데이터 신호(DS)를 상기 데이터 라인(DL)으로 출력한다. 상기 데이터 구동부(900)는 상기 데이터 신호(DS)들을 출력하는 복수의 데이터 구동 집적 회로부(1000)들을 포함할 수 있다. 상기 데이터 구동 집적 회로부(1000)는 도 3에 도시된 상기 데이터 구동 집적 회로부(300)와 실질적으로 동일할 수 있다.
상기 데이터 구동부(900)는 상기 더미 게이트 라인(DGL)에 상기 더미 게이트 신호(DGS)가 인가되는 경우, 상기 데이터 신호(GS)를 상기 데이터 라인(DL)으로 출력하지 않을 수 있다. 따라서, 상기 더미 게이트 라인(DGL) 및 상기 더미 게이트 신호(DGS)는 상기 표시 패널(810)에 표시되는 상기 영상에는 직접적인 영향을 미치지 않을 수 있다.
또한, 상기 데이터 구동부(900)는 각각의 상기 더미 데이터 라인(DDL)들 및 상기 더미 게이트 라인(DGL)이 교차하는 영역들의 더미 게이트 신호(DGS)를 상기 게이트 피드백 신호(GFS)들로서 상기 타이밍 제어부(400)로 출력한다.
상기 타이밍 제어부(400)는 외부로부터 상기 영상 데이터(DATA) 및 상기 제어 신호(CON)를 수신한다. 상기 제어 신호(CON)는 상기 수평 동기 신호(Hsync), 상기 수직 동기 신호(Vsync) 및 상기 클럭 신호(CLK)를 포함할 수 있다. 상기 타이밍 제어부(400)는 상기 수평 동기 신호(Hsync)를 이용하여 상기 수평 개시 신호(STH)를 생성한 후 상기 수평 개시 신호(STH)를 상기 데이터 구동부(900)로 출력한다. 또한, 상기 타이밍 제어부(400)는 상기 수직 동기 신호(Vsync)를 이용하여 상기 수직 개시 신호(STV)를 생성한 후 상기 수직 개시 신호(STV)를 상기 게이트 구동부(830)로 출력한다. 또한, 상기 타이밍 제어부(400)는 상기 클럭 신호(CLK)를 이용하여 상기 제1 클럭 신호(CLK1) 및 상기 제2 클럭 신호(CLK2)를 생성한 후, 상기 제1 클럭 신호(CLK1)를 상기 게이트 구동부(830)로 출력하고, 상기 제2 클럭 신호(CLK2)를 상기 데이터 구동부(900)로 출력한다.
또한, 상기 타이밍 제어부(400)는 상기 게이트 피드백 신호(GFS)들을 수신하고, 상기 게이트 피드백 신호(GFS)들을 기초로 하여 상기 데이터 구동부(900)의 출력 타이밍들을 제어한다. 예를 들면, 상기 타이밍 제어부(400)는 도 7에 도시된 상기 게이트 지연 연산부(410), 상기 데이터 출력 타이밍 설정부(420) 및 상기 클럭 신호 출력부(430)를 포함할 수 있다.
도 17은 도 16의 상기 표시 패널(810) 및 상기 데이터 구동부(900)를 나타내는 블록도이다.
도 16 및 17을 참조하면, 상기 더미 데이터 라인(DDL)들은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1))을 포함한다.
상기 데이터 구동 집적 회로부(1000)들은 제1 내지 N번째 데이터 구동 집적 회로부들(1010, 1020, 1030, 1040, 1050, 1060)을 포함한다. 각각의 상기 제1 내지 N번째 데이터 구동 집적 회로부들(1010, 1020, 1030, 1040, 1050, 1060)은 도 3의 상기 데이터 구동 집적 회로부(300)와 실질적으로 동일할 수 있다.
따라서, 상기 제1 내지 N번째 데이터 구동 집적 회로부들(1010, 1020, 1030, 1040, 1050, 1060) 중에서 제1 데이터 구동 집적 회로부(1010)는 상기 제1 좌측 더미 데이터 채널(LDCH1) 및 상기 제1 우측 더미 데이터 채널(RDCH1)을 포함한다. 각각의 상기 제1 좌측 더미 데이터 채널(LDCH1) 및 상기 제1 우측 더미 데이터 채널(RDCH1)에는 상기 센싱 핀(SP)이 형성된다. 상기 제1 좌측 더미 데이터 채널(LDCH1)은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 상기 제1 더미 데이터 라인(DDL1)에 연결된다. 상기 제1 우측 더미 데이터 채널(RDCH1)은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 상기 제2 더미 데이터 라인(DDL2)에 연결된다.
상기 제1 내지 N번째 데이터 구동 집적 회로부들(1010, 1020, 1030, 1040, 1050, 1060) 중에서 제2 데이터 구동 집적 회로부(1020)는 상기 제2 좌측 더미 데이터 채널(LDCH2) 및 상기 제2 우측 더미 데이터 채널(RDCH2)을 포함한다. 각각의 상기 제2 좌측 더미 데이터 채널(LDCH2) 및 상기 제2 우측 더미 데이터 채널(RDCH2)에는 상기 센싱 핀(SP)이 형성된다. 상기 제2 좌측 더미 데이터 채널(LDCH2)은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 상기 제2 더미 데이터 라인(DDL2)에 연결된다. 상기 제2 우측 더미 데이터 채널(RDCH2)은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 상기 제3 더미 데이터 라인(DDL3)에 연결된다.
상기 제1 내지 N번째 데이터 구동 집적 회로부들(1010, 1020, 1030, 1040, 1050, 1060) 중에서 제3 데이터 구동 집적 회로부(1030)는 상기 제3 좌측 더미 데이터 채널(LDCH3) 및 상기 제3 우측 더미 데이터 채널(RDCH3)을 포함한다. 각각의 상기 제3 좌측 더미 데이터 채널(LDCH3) 및 상기 제3 우측 더미 데이터 채널(RDCH3)에는 상기 센싱 핀(SP)이 형성된다. 상기 제3 좌측 더미 데이터 채널(LDCH3)은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 상기 제3 더미 데이터 라인(DDL3)에 연결된다. 상기 제3 우측 더미 데이터 채널(RDCH3)은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 상기 제4 더미 데이터 라인(DDL4)에 연결된다.
상기 제1 내지 N번째 데이터 구동 집적 회로부들(1010, 1020, 1030, 1040, 1050, 1060) 중에서 제4 데이터 구동 집적 회로부(1040)는 상기 제4 좌측 더미 데이터 채널(LDCH4) 및 상기 제4 우측 더미 데이터 채널(RDCH4)을 포함한다. 각각의 상기 제4 좌측 더미 데이터 채널(LDCH4) 및 상기 제4 우측 더미 데이터 채널(RDCH4)에는 상기 센싱 핀(SP)이 형성된다. 상기 제4 좌측 더미 데이터 채널(LDCH4)은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 상기 제4 더미 데이터 라인(DDL4)에 연결된다. 상기 제4 우측 더미 데이터 채널(RDCH4)은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 상기 제5 더미 데이터 라인(DDL5)에 연결된다.
상기 제1 내지 N번째 데이터 구동 집적 회로부들(1010, 1020, 1030, 1040, 1050, 1060) 중에서 (N-1)번째 데이터 구동 집적 회로부(1050)는 상기 (N-1)번째(N은 6 이상의 자연수) 좌측 더미 데이터 채널(LDCH(N-1)) 및 상기 (N-1)번째 우측 더미 데이터 채널(RDCH(N-1))을 포함한다. 각각의 상기 (N-1)번째 좌측 더미 데이터 채널(LDCH(N-1)) 및 상기 (N-1)번째 우측 더미 데이터 채널(RDCH(N-1))에는 상기 센싱 핀(SP)이 형성된다. 상기 (N-1)번째 좌측 더미 데이터 채널(LDCH(N-1))은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 상기 (N-1)번째 더미 데이터 라인(DDL(N-1))에 연결된다. 상기 (N-1)번째 우측 더미 데이터 채널(RDCH(N-1))은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 상기 N번째 더미 데이터 라인(DDLN)에 연결된다.
상기 제1 내지 N번째 데이터 구동 집적 회로부들(1010, 1020, 1030, 1040, 1050, 1060) 중에서 N번째 데이터 구동 집적 회로부(1060)는 상기 N번째 좌측 더미 데이터 채널(LDCHN) 및 상기 N번째 우측 더미 데이터 채널(RDCHN)을 포함한다. 각각의 상기 N번째 좌측 더미 데이터 채널(LDCHN) 및 상기 N번째 우측 더미 데이터 채널(RDCHN)에는 상기 센싱 핀(SP)이 형성된다. 상기 N번째 좌측 더미 데이터 채널(LDCHN)은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 상기 N번째 더미 데이터 라인(DDLN)에 연결된다. 상기 N번째 우측 더미 데이터 채널(RDCHN)은 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 중에서 상기 (N+1)번째 더미 데이터 라인(DDL(N+1))에 연결된다.
도 18은 도 17에 도시된 부분 'B'의 표시 패널을 나타내는 단면도이다.
도 16 내지 18을 참조하면, 상기 더미 게이트 라인(DGL) 및 상기 제1 더미 데이터 라인(DDL1) 사이에는 콘택홀(CONHO)이 형성된다. 마찬가지로, 상기 더미 게이트 라인(DGL) 및 각각의 상기 제2 내지 (N+1)번째 더미 데이터 라인(DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 사이에는 콘택홀이 형성된다.
따라서, 상기 데이터 구동부(900)는 상기 센싱 핀(SP)들을 통해 각각의 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 및 상기 더미 게이트 라인(DGL)이 교차하는 영역들의 더미 게이트 신호(DGS)를 수신하여 상기 게이트 피드백 신호(GFS)들로서 출력할 수 있다.
상기 더미 게이트 신호(DGS)는 상기 더미 게이트 라인(DGL)의 로드의 증가에 따라 로우 레벨로부터 하이 레벨로 천이하는 시간이 지연된다. 따라서, 상기 게이트 구동부(830)로부터의 거리 증가에 따라 상기 더미 게이트 신호(DGS)의 지연 시간이 증가한다.
도 19는 도 16의 상기 표시 장치(800)의 구동 방법을 나타내는 순서도이다.
도 3, 4 및 16 내지 19를 참조하면, 상기 더미 게이트 신호(DGS)를 수신하여 상기 게이트 피드백 신호(GFS)들을 출력한다(단계 S210). 구체적으로, 상기 데이터 구동부(900)는 상기 센싱 핀(SP)들을 통해 각각의 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 및 상기 더미 게이트 라인(DGL)이 교차하는 영역들의 상기 더미 게이트 신호(DGS)를 수신하여 상기 게이트 피드백 신호(GFS)들로서 출력한다.
상기 게이트 피드백 신호(GFS)들을 비교하여 상기 게이트 지연 데이터(GDD)를 출력한다(단계 S220). 구체적으로, 상기 게이트 지연 연산부(410)는 상기 데이터 구동부(900)로부터 출력되는 상기 게이트 피드백 신호(GFS)들을 수신한다. 상기 게이트 지연 연산부(410)는 상기 게이트 피드백 신호(GFS)들을 비교하여 각각의 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1))과 교차하는 상기 더미 게이트 라인(DGL)의 상기 더미 게이트 신호(DGS)들의 상기 지연 시간들을 연산한다. 상기 게이트 지연 연산부(410)는 상기 더미 게이트 신호(DGS)들의 상기 지연 시간들을 나타내는 상기 게이트 지연 데이터(GDD)를 출력한다.
상기 게이트 지연 데이터(GDD)를 기초로 하여 상기 데이터 신호(DS)들의 출력 타이밍들을 제어하기 위한 상기 출력 타이밍 설정 데이터(OTSD)를 출력한다(단계 S230). 구체적으로, 상기 데이터 출력 타이밍 설정부(420)는 상기 게이트 지연 연산부(410)로부터 상기 게이트 지연 데이터(GDD)를 수신한다. 상기 데이터 출력 타이밍 설정부(420)는 상기 게이트 지연 데이터(GDD)에 따라 상기 데이터 구동부(900)에 포함된 각각의 상기 데이터 구동 집적 회로부(1000)의 상기 제1 내지 K번째 채널들(CH1, CH2, ..., CH(K/2), ..., CHK)로부터 출력되는 상기 제1 내지 K번째 데이터 신호들(DS1, DS2, ...,DS(K/2), ..., DSK)의 출력 타이밍들을 자동으로 설정한다. 상기 데이터 출력 타이밍 설정부(420)는 상기 제1 내지 K번째 데이터 신호들(DS1, DS2, ...,DS(K/2), ..., DSK)의 출력 타이밍들을 자동으로 설정하기 위한 상기 출력 타이밍 설정 데이터(OTSD)를 출력한다.
상기 출력 타이밍 설정 데이터(OTSD)에 따라 상기 데이터 신호(DS)들의 출력 타이밍들을 제어하여 상기 데이터 신호(DS)들을 상기 표시 패널(810)의 상기 데이터 라인(DL)들로 출력한다(단계 S240). 구체적으로, 상기 클럭 출력부(430)는 상기 데이터 출력 타이밍 설정부(420)로부터 상기 출력 타이밍 설정 데이터(OTSD)를 수신한다. 상기 클럭 출력부(430)는 상기 출력 타이밍 설정 데이터(OTSD)에 따라 상기 데이터 구동부(900)의 출력 타이밍을 제어하는 상기 제2 클럭 신호(CLK2)를 출력한다. 상기 데이터 구동부(900)는 상기 타이밍 제어부(400)로부터 상기 영상 데이터(DATA)를 수신하고, 상기 영상 데이터(DATA)를 기초로 하여 상기 데이터 신호(DS)를 생성하며, 상기 타이밍 제어부(400)로부터 제공되는 상기 수평 개시 신호(STH) 및 상기 제2 클럭 신호(CLK2)에 응답하여 상기 데이터 신호(DS)를 상기 데이터 라인(DL)으로 출력한다.
상기 게이트 신호(GS)들을 상기 표시 패널(110)의 상기 게이트 라인(GL)들로 출력한다(단계 S250). 구체적으로, 상기 게이트 구동부(830)는 상기 타이밍 제어부(400)로부터 제공되는 상기 수직 개시 신호(STV) 및 상기 제1 클럭 신호(CLK1)에 응답하여 상기 게이트 신호(GS)들을 생성하고, 상기 게이트 신호(GS)들을 상기 게이트 라인(GL)들로 출력한다.
본 실시예들에 따르면, 상기 데이터 구동부(200)가 각각의 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 및 상기 게이트 라인(GL)이 교차하는 영역들의 상기 게이트 신호(GS)의 지연 시간들을 고려하여 상기 데이터 구동부(200)로부터 출력되는 상기 데이터 신호(DS)들의 출력 타이밍들을 제어할 수 있다. 또한, 상기 데이터 구동부(900)가 각각의 상기 제1 내지 (N+1)번째 더미 데이터 라인들(DDL1, DDL2, DDL3, DDL4, DDL5, ..., DDL(N-1), DDLN, DDL(N+1)) 및 상기 더미 게이트 라인(DGL)이 교차하는 영역들의 상기 더미 게이트 신호(DGS)의 지연 시간들을 고려하여 상기 데이터 구동부(900)로부터 출력되는 상기 데이터 신호(DS)들의 출력 타이밍들을 제어할 수 있다. 그러므로, 상기 화소(120)에 충전되는 화소 전압의 충전율의 감소를 방지할 수 있다. 따라서, 각각의 상기 표시 장치들(100, 800)의 표시 품질이 향상될 수 있다.
본 발명은 표시 장치를 구비하는 모든 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 텔레비전, 컴퓨터 모니터, 노트북, 디지털 카메라, 휴대폰, 스마트폰, 태블릿 피씨(PC), 스마트패드, 피디에이(PDA), 피엠피(PMP), 엠피쓰리(MP3) 플레이어, 네비게이션 시스템, 캠코더, 휴대용 게임기 등에 적용될 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 600, 800: 표시 장치 110, 810: 표시 패널
120: 화소 130, 631, 632, 830: 게이트 구동부
200, 900: 데이터 구동부
300, 310, 320, 330, 340, 350, 360, 1000, 1010, 1020, 1030, 1040, 1050, 1060: 데이터 구동 집적 회로부
400, 700: 타이밍 제어부 410: 게이트 지연 연산부
420: 데이터 출력 타이밍 설정부 430: 클럭 신호 출력부
500: 데이터 구동 집적 회로 510: 쉬프트 레지스터
520: 직렬-병렬 변환부 530: 래치
540: 디지털-아날로그 변환부 550: 버퍼부

Claims (20)

  1. 영상을 표시하고, 게이트 라인 및 데이터 라인들을 포함하는 표시 패널;
    상기 게이트 라인에 게이트 신호를 출력하는 게이트 구동부; 및
    상기 데이터 라인들에 데이터 신호들을 출력하는 채널들, 및 상기 게이트 신호의 지연 시간을 측정하기 위해 상기 게이트 신호를 수신하는 센싱 핀이 형성된 더미 데이터 채널을 포함하는 복수의 데이터 구동 집적 회로부들을 포함하는 데이터 구동부를 포함하는 표시 장치.
  2. 제1항에 있어서, 상기 더미 데이터 채널은, 상기 채널의 제1 측에 배치되는 제1 측 더미 데이터 채널, 및 상기 제1 측에 반대하는 상기 채널의 제2 측에 배치되는 제2 측 더미 데이터 채널을 포함하고, 상기 센싱 핀은 각각의 상기 제1 측 더미 데이터 채널 및 상기 제2측 더미 데이터 채널에 형성된 것을 특징으로 하는 표시 장치.
  3. 제2항에 있어서, 상기 표시 패널은 상기 더미 데이터 채널과 전기적으로 연결된 더미 데이터 라인을 더 포함하는 것을 특징으로 하는 표시 장치.
  4. 제3항에 있어서, 상기 데이터 구동 집적 회로부들은 두 개의 인접한 데이터 구동 집적 회로부들을 포함하고, 상기 두 개의 인접한 데이터 구동 집적 회로부들은 제1 데이터 구동 집적 회로부 및 제2 데이터 구동 집적 회로부를 포함하며, 상기 제1 데이터 구동 집적 회로부의 상기 제2 측 더미 데이터 채널 및 상기 제2 데이터 구동 집적 회로부의 상기 제1 측 더미 데이터 채널은 동일한 더미 데이터 라인에 연결되는 것을 특징으로 하는 표시 장치.
  5. 제3항에 있어서, 상기 데이터 구동 집적 회로부들은 제1 내지 N번째(N은 2 이상의 자연수) 데이터 구동 집적 회로부들을 포함하고,
    상기 더미 데이터 라인은 제1 내지 (N+1)번째 더미 데이터 라인들을 포함하는 것을 특징으로 하는 표시 장치.
  6. 제5항에 있어서, 상기 제1 내지 (N+1)번째 더미 데이터 라인들 중에서 제1 더미 데이터 라인은 상기 제1 내지 N번째 데이터 구동 집적 회로부들 중에서 제1 데이터 구동 집적 회로부의 상기 제1 측 더미 데이터 채널에 전기적으로 연결되고,
    상기 제1 내지 (N+1)번째 더미 데이터 라인들 중에서 상기 제1 더미 데이터 라인과 인접한 제2 더미 데이터 라인은 상기 제1 데이터 구동 집적 회로부의 상기 제2 측 더미 데이터 채널, 및 상기 제1 내지 N번째 데이터 구동 집적 회로부들 중에서 상기 제1 데이터 구동 집적 회로부와 인접한 제2 데이터 구동 집적 회로부의 상기 제1 측 더미 데이터 채널에 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  7. 제6항에 있어서, 상기 제1 내지 (N+1)번째 더미 데이터 라인들 중에서 상기 (N+1)번째 더미 데이터 라인은 상기 제1 내지 N번째 데이터 구동 집적 회로부들 중에서 N번째 데이터 구동 집적 회로부의 상기 제2 측 더미 데이터 채널에 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  8. 제5항에 있어서, 상기 데이터 구동부는 각각의 상기 제1 내지 (N+1)번째 더미 데이터 라인들 및 상기 게이트 라인이 교차하는 영역의 게이트 신호를 상기 센싱 핀을 통해 수신하는 것을 특징으로 하는 표시 장치.
  9. 제8항에 있어서, 상기 데이터 구동부는 각각의 상기 제1 내지 (N+1)번째 더미 데이터 라인들 및 상기 게이트 라인이 교차하는 영역의 상기 게이트 신호를 게이트 피드백 신호들로서 출력하는 것을 특징으로 하는 표시 장치.
  10. 제9항에 있어서,
    상기 게이트 피드백 신호들을 비교하고 각각의 상기 제1 내지 (N+1)번째 더미 데이터 라인들 및 상기 게이트 라인이 교차하는 영역의 상기 게이트 신호의 지연 시간들을 연산하여 게이트 지연 데이터를 출력하는 게이트 지연 연산부를 더포함하는 것을 특징으로 하는 표시 장치.
  11. 제10항에 있어서,
    상기 게이트 지연 데이터에 따라 상기 데이터 신호들의 출력 타이밍들을 자동으로 설정하는 출력 타이밍 설정 데이터를 출력하는 데이터 출력 타이밍 설정부를 더포함하는 것을 특징으로 하는 표시 장치.
  12. 제11항에 있어서,
    상기 게이트 구동부의 타이밍 및 상기 데이터 구동부의 타이밍을 제어하는 타이밍 제어부를 더 포함하고,
    상기 게이트 지연 연산부 및 상기 데이터 출력 타이밍 설정부는 상기 타이밍 제어부에 포함되는 것을 특징으로 하는 표시 장치.
  13. 제12항에 있어서, 상기 타이밍 제어부는 상기 데이터 구동 집적 회로부에 연결된 각각의 두 인접한 더미 데이터 라인들 및 상기 게이트 라인이 교차하는 영역의 게이트 신호의 지연 시간들을 기초로 상기 데이터 구동 집적 회로부의 상기 채널들로부터 출력되는 상기 데이터 신호들의 출력 타이밍들을 제어하는 것을 특징으로 하는 표시 장치.
  14. 제12항에 있어서, 상기 타이밍 제어부는 각각의 상기 제1 내지 (N+1)번째 더미 데이터 라인들 및 상기 게이트 라인이 교차하는 영역의 상기 게이트 신호의 지연 시간들을 기초로 각각의 상기 데이터 구동 집적 회로부들로부터 출력되는 상기 데이터 신호들의 출력 타이밍들을 제어하는 것을 특징으로 하는 표시 장치.
  15. 제1항에 있어서, 상기 데이터 구동 집적 회로부는 제1 내지 K번째(K는 4 이상의 자연수) 데이터 신호들을 각각 출력하는 제1 내지 K번째 채널들을 포함하고, 상기 데이터 구동 집적 회로부는 상기 제1 내지 K번째 채널들 중에서 제1 내지 (K/2)번째 채널들을 통해 각각 상기 제1 내지 K번째 데이터 신호들 중에서 제1 내지 (K/2)번째 데이터 신호들을 순차적으로 출력하고 상기 제1 내지 K번째 채널들 중에서 K번째 내지 (K/2)번째 채널들을 통해 각각 상기 제1 내지 K번째 데이터 신호들 중에서 K번째 내지 (K/2)번째 데이터 신호들을 순차적으로 출력하는 것을 특징으로 하는 표시 장치.
  16. 제1항에 있어서, 상기 데이터 구동 집적 회로부는 제1 내지 K번째(K는 4 이상의 자연수) 데이터 신호들을 각각 출력하는 제1 내지 K번째 채널들을 포함하고, 상기 데이터 구동 집적 회로부는 상기 제1 내지 K번째 채널들을 통해 각각 상기 제1 내지 K번째 데이터 신호들을 역순으로 출력하는 것을 특징으로 하는 표시 장치.
  17. 제1항에 있어서, 상기 데이터 구동 집적 회로부는 제1 내지 K번째(K는 4 이상의 자연수) 데이터 신호들을 각각 출력하는 제1 내지 K번째 채널들을 포함하고, 상기 데이터 구동 집적 회로부는 상기 제1 내지 K번째 채널들을 통해 각각 상기 제1 내지 K번째 데이터 신호들을 순차적으로 출력하는 것을 특징으로 하는 표시 장치.
  18. 제1항에 있어서, 상기 데이터 구동 집적 회로부는 복수의 채널 그룹들을 포함하고, 각각의 상기 채널 그룹들로부터 출력되는 데이터 신호들의 출력 타이밍들은 다른 것을 특징으로 하는 표시 장치.
  19. 제1항에 있어서, 상기 표시 패널은 상기 데이터 구동부 및 상기 게이트 라인 사이에 배치되는 더미 게이트 라인을 더 포함하고,
    상기 게이트 구동부는 상기 더미 게이트 라인에 더미 게이트 신호를 더 출력하며,
    상기 데이터 구동부는 상기 센싱 핀을 통해 상기 더미 게이트 신호를 수신하여 상기 더미 게이트 신호의 지연 시간을 측정하는 것을 특징으로 하는 표시 장치.
  20. 표시 패널에 형성된 더미 데이터 라인들 및 게이트 라인이 교차하는 영역의 게이트 신호를 수신하여 게이트 피드백 신호들을 출력하는 단계;
    상기 게이트 피드백 신호들을 비교하고 각각의 상기 더미 데이터 라인들 및 상기 게이트 라인이 교차하는 영역의 상기 게이트 신호의 지연 시간들을 연산하여 게이트 지연 데이터를 출력하는 단계;
    상기 게이트 지연 데이터를 기초로 하여 데이터 신호들의 출력 타이밍들을 제어하기 위한 출력 타이밍 설정 데이터를 출력하는 단계;
    상기 출력 타이밍 설정 데이터에 따라 상기 데이터 신호들의 출력 타이밍들을 제어하여 상기 데이터 신호들을 상기 표시 패널의 데이터 라인들로 출력하는 단계; 및
    상기 표시 패널의 게이트 라인에 게이트 신호를 출력하는 단계를 포함하는 표시 장치의 구동 방법.
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