KR100918653B1 - 액정표시장치 - Google Patents

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Abstract

본 발명은 타이밍 콘트롤러의 핀(pin)수를 감소시켜 비용을 줄이고, 이상 화면을 방지할 수 있는 액정표시장치에 관한 것으로, 이와 같은 목적을 달성하기 위한 액정표시장치는, 구동 시스템으로부터 디스플레이 데이터 및 각종 제어 신호를 입력받아 R, G, B 데이터 신호와 클럭 신호(DCLK), 데이터 인에이블 신호(DE), 수직 및 수평 동기 신호(Vsync, Hsync)를 출력하는 타이밍 콘트롤러와; 상기 타이밍 콘트롤러에서 출력된 클럭 신호(DCLK), 데이터 인에이블 신호(DE), 수직 및 수평 동기 신호(Vsync, Hsync)를 입력받아 게이트 신호(GSC, GSP, GOE)를 출력하는 복수개의 제어부를 내장한 액정표시패널을 포함하여 구성되는 것이다.
Figure R1020030007508
타이밍 콘트롤러, 액정표시패널, 게이트 신호

Description

액정표시장치{Liquid Crystal Display Device}
도 1은 일반적인 액정표시장치의 블록 구성도
도 2는 종래의 액정표시장치의 블록 구성도
도 3은 종래의 타이밍 콘트롤러의 블록 구성도
도 4는 본 발명의 제 1 실시예에 따른 액정표시장치의 블록 구성도
도 5a 및 5b는 본 발명의 제 2 실시예에 따른 액정표시장치의 블록 구성도
도 6은 본 발명의 제 1, 2 실시예에 따른 제 1 내지 4 제어부의 블록 구성도
도 7은 본 발명의 제 1, 2 실시예에 따른 제 2 내지 4 제어부의 입력 및 출력 신호 파형도
＊도면의 주요부분에 대한 부호의 설명
20, 30 : 액정표시패널 20a, 30a : 게이트 드라이버
20b, 30b : 데이터 드라이버 20c, 30c : 데이터 드라이버 IC
20d, 30d : 게이트 드라이버 IC 20e, 30e : 액티브 영역
22, 32 : 타이밍 콘트롤러 21a : 제 1 제어부
21b : 제 2 제어부 21c : 제 3 제어부
21d : 제 4 제어부
본 발명은 액정표시장치에 관한 것으로, 보다 상세하게는, 이상화면의 발생을 방지함과 동시에 타이밍 콘트롤러의 핀(pin)수를 줄이는데 적당한 액정표시장치에 대한 것이다.
일반적으로, 액정표시장치는 크게 영상신호를 표시하는 액정표시패널과 외부에서 상기 액정표시패널에 구동신호를 인가하는 구동회로로 구분할 수 있다.
상기 액정표시패널은, 도면에는 도시되지 않았지만, 일정한 공간을 갖고 합착된 두 개의 투명 기판(유리 기판) 사이에 액정이 주입된 표시장치로서, 상기 두 개의 투명 기판 중 하나의 기판에는 일정 간격으로 배열된 복수개의 게이트 라인과, 상기 게이트 라인과 수직-교차하여 화소영역을 정의하는 복수개의 데이터 라인과, 상기 각 게이트 라인이 교차하는 부분에 형성된 복수개의 박막트랜지스터가 구성된다.
그리고, 상기 화소영역 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련된다. 상기 화소전극들은 상기 박막트랜지스터의 소스 및 드레인 단자들을 경유하여 데이터 라인들중 어느 하나에 접속되고, 상기 박막트랜지스터의 게이트 단자는 게이트 라인들중 어느 하나에 접속된다.
따라서, 게이트 라인에 순차적으로 턴-온 신호를 인가하면 그 때마다 해당 라인의 화소 전극에 데이터 신호가 인가되므로 영상이 표시된다.
이와 같이 구성된 액정표시패널과 상기 액정표시패널에 데이터를 인가하는 데이터 구동회로를 구비한 일반적인 액정표시장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 일반적인 액정표시장치의 블록 구성도이다.
즉, 상술한 바와 같이, 복수개의 게이트 라인(G)과 데이터 라인(D)이 서로 수직한 방향으로 배열되어 매트릭스 형태의 화소영역을 갖는 액정표시패널(11)과, 상기 액정표시패널(11)에 구동 신호와 데이터 신호를 공급하는 구동 회로부(12)와, 상기 액정표시패널(11)에 일정한 광원을 제공하는 백 라이트(18)로 구분된다.
여기서, 상기 구동 회로부(12)는, 상기 액정표시패널(11)의 각 데이터 라인에 데이터 신호를 입력하는 데이터 드라이버(11b)와, 상기 액정표시패널(11)의 각 게이트 라인(G)에 게이트 구동 펼스를 인가하는 게이트 드라이버(11a)와, 액정표시패널의 구동 시스템(17)으로부터 입력되는 디스플레이 데이터(R, G, B)와 수직 및 수평 동기신호(Vsync, Hsync) 그리고 클럭 신호(DCLK) 등 제어 신호(DTEN)를 입력받아 상기 액정표시패널(11)의 각 데이터 드라이버(11b)와 게이트 드라이버(11a)가 화면을 재생하기에 적합한 타이밍으로 각 디스플레이 데이터와 클럭 및 제어신호를 포맷하여 출력하는 타이밍 콘트롤러(13)와, 상기 액정표시패널(11) 및 각부에 필요한 전압을 공급하는 전원 공급부(14)와, 상기 전원 공급부(14)로부터 전원을 인가 받아 상기 데이터 드라이버(11b)에서 입력되는 디지털 데이터를 아날로그 데이터로 변환할 때 필요한 기준전압을 공급하는 감마 기준전압부(15)와, 상기 전원 공급부(14)로부터 출력된 전압을 이용하여 액정표시패널(11)에 사용되는 정전압(Vdd), 게이트 고전압(VGH), 게이트 저전압(VGL), 기준전압(Vref ) 및 공통전압(Vcom) 등을 출력하는 DC/DC 변환부(26)와, 상기 백 라이트(18)를 구동하는 인버터(19)를 구비하여 구성된다.
다음에, 첨부도면을 참조하여 종래 기술에 따른 타이밍 콘트롤러와 액정표시패널 및 게이트 드라이버와 데이터 드라이버의 구성을 좀 더 구체적으로 설명하기로 한다.
도 2는 종래의 액정표시장치의 블록 구성도이며, 도 3은 종래의 타이밍 콘트롤러의 블록 구성도이다.
종래의 액정표시장치는, 도 2에 도시된 바와 같이, 복수개의 게이트 라인과 복수개의 데이터 라인이 서로 수직한 방향으로 배열되어 실제 화면을 표시하는 디스플레이 영역인 액티브 영역(11e)을 포함하는 액정표시패널(11)과, 상기 액정표시패널(11) 외부에, 상기 액티브 영역(11e)내의 게이트 라인 및 데이터 라인을 구동하는 게이트 드라이버(11a) 및 데이터 드라이버(11b)와, 상기 게이트 드라이버(11a) 및 데이터 드라이버(11b)에 제어 신호 및 R, G, B 데이터 신호를 제공하는 타이밍 콘트롤러(13)로 구성되어 있다.
그리고, 상기 게이트 드라이버(11a)와 데이터 드라이버(11b)는 각각 복수개의 게이트 드라이버 IC(11d)와 데이터 드라이버 IC(11c)로 구성되어 각각 상기 게이트 라인과 데이터 라인을 구동한다.
여기서, 도 3에 도시된 바와 같이, 상기 타이밍 콘트롤러(13)는 제어 신호를 출력하는 타이밍 신호 생성부(101)와 데이터 신호(Data R, G, B)를 출력하는 데이터 신호 생성부(102)로 이루어져 있다.
그리고, 상기 타이밍 신호 생성부(101)는 제 1 내지 5 제어부(101a 내지 101e)로 구성되며, 각각의 제어부(101a 내지 101e)는 구동 시스템(도 1의 17)을 통해 입력된 수직 및 수평 동기 신호, 데이터 인에이블 신호(DE), 클럭 신호(DCLK)를 조합하여 상기 데이터 드라이버 IC(11c)를 컨트롤하는데 사용되는 소스 시작 펄스 신호(SSP), 소스 샘플링 클럭 신호(SSC), 극성 반전 신호(POL)등의 제어 신호와, 게이트 드라이버 IC(11d)를 컨트롤하는데 사용되는 게이트 시작 펄스 신호(GSP), 게이트 쉬프트 클럭 신호(GSC), 게이트 출력 인에이블 신호(GOE)등의 게이트 신호를 출력한다.
이와 같이 구성된 종래의 액정표시장치의 동작은 다음과 같다.
종래의 액정표시장치는, 상기 액정표시패널(11)의 외부에 구비되는 타이밍 콘트롤러(13)가 데이터와 수직 및 수평 동기 신호(Vsync, Hsync), 데이터 인에이블 신호(DE), 그리고 클럭 신호(DCLK) 등 제어 신호를 구동 시스템(도 1의 17)으로부터 입력받아 게이트 신호(GSC, GOE, GSP)와 데이터 신호(Data R, G, B) 및 제어 신호(SSP, SSC, POL)로 변환하여, 상기 게이트 신호(GSC, GSP, GOE)와 데이터 신호(Data R, G, B)를 각각 상기 게이트 드라이버 IC(11d)와 데이터 드라이버 IC(11c)에 인가한다.
그러면, 상기 게이트 드라이버 IC(11c)는 게이트 시작 신호(GSP)를 게이트 라인에 출력하고, 상기 게이트 시작 신호(GSP)는 게이트 쉬프트 클럭 신호(GSC)에 의해 쉬프트되어 다음 게이트 라인으로 출력되어 복수개의 게이트 라인을 순차적으로 스캐닝하게 된다. 이때, 데이터 드라이버 IC(11d)는 소스 샘플링 클럭 신호(SSC)의 상승 또는 하강에지에서 소스 시작 신호(SSP)의 '하이(High)'입력을 인식하면 상기 소스 샘플링 클럭 신호(SSC)에 대응하여 입력되는 데이터 신호(Data R, G, B)를 래치하고, 상기 래치된 데이터 신호(Data R, G, B)를 아날로그 출력전압으로 디코딩해서 상기 스캐닝된 게이트 라인에 대응되는 데이터 라인으로 공급한다. 이 때, 극성 반전 신호(POL)가 'High'상태일 때, 상기 출력전압은 정(+)의 출력전압이 선택되고, 상기 극성 반전 신호(POL)가 '로우(Low)' 상태일 때, 상기 출력전압은 부(-)의 출력전압이 선택되어 상기 액정표시패널(11)을 정(+)/부(-)극성으로 인버전 구동하게 한다.
그러나, 이와 같은 종래의 액정표시장치는 다음과 같은 문제점이 있었다.
상기 타이밍 콘트롤러는 제어 신호를 게이트 신호(GSC, GSP, GOE)로 변환하여 액정표시패널에 공급하므로, 상기 타이밍 콘트롤러에에서 수직 기준 신호를 출력하는 제 1 제어부와, 게이트 쉬프트 클럭 신호(GSC)를 출력하는 제 2 제어부와, 게이트 시작 펄스 신호(GSP)를 출력하는 제 3 제어부와, 게이트 출력 인에이블 신호(GOE)를 출력하는 제 4 제어부로 인해 상기 타이밍 콘트롤러의 핀(pin)수가 증가하게 된다.
그리고, 상기 게이트 신호(GSC, GSP, GOE)는 상기 타이밍 콘트롤러에 의해 발생되므로, 상기 타이밍 콘트롤러와 상기 액정표시패널의 게이트 드라이버 IC의 제조 업체가 서로 다르면 상기 타이밍 콘트롤러에서 발생된 게이트 신호(GSC, GSP, GOE)를 입력받은 상기 게이트 드라이버 IC가 이상화면을 발생시킬 수도 있다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위한 것으로, 타이밍 콘트롤러의 핀(pin)수를 줄여 비용을 감소시키고, 이상 화면을 방지할 수 있는 액정표시장치를 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 구동 시스템으로부터 디스플레이 데이터 및 각종 제어 신호를 입력받아 R, G, B 데이터 신호와 클럭 신호(DCLK), 데이터 인에이블 신호(DE), 수직 및 수평 동기 신호(Vsync, Hsync)를 출력하는 타이밍 콘트롤러와; 상기 타이밍 콘트롤러에서 출력된 클럭 신호(DCLK), 데이터 인에이블 신호(DE), 수직 및 수평 동기 신호(Vsync, Hsync)를 입력받아 게이트 신호(GSC, GSP, GOE)를 출력하는 복수개의 제어부를 내장한 액정표시패널을 포함함을 그 특징으로 한다.
이와 같은 특징을 갖는 본 발명에 따른 액정표시장치를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 4는 본 발명의 제 1 실시예에 따른 액정표시장치의 블록 구성도이다.
본 발명의 제 1 실시예에 따른 액정표시장치는, 복수개의 게이트 라인과 복수개의 데이터 라인이 서로 수직한 방향으로 배열되어 실제 화면을 표시하는 디스플레이 영역인 액티브 영역(20e) 및 상기 액티브 영역(20e)의 게이트 라인을 구동하는 게이트 드라이버 IC(20d)에 게이트 신호(GSC, GSP, GOE)를 인가하는 제 1 내 지 4 제어부(21a 내지 21d)를 포함하여 구성되는 액정표시패널(20)과; 상기 액정표시패널(20) 외부에, 상기 액정표시패널(20)의 상기 제 1내지 4 제어부(21a 내지 21d)가 게이트 신호(GSC, GSP, GOE)를 출력하기 위해 필요한 제어 신호를 제공하는 타이밍 콘트롤러(22)로 이루어져 구성되어 있다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 액정표시장치에서 상기 제 1 내지 4 제어부의 동작을 상세히 설명하면 다음과 같다.
도 6은 본 발명에 따른 제 1 내지 4 제어부의 블록 구성도이고, 도 7은 본 발명에 따른 제 2 내지 4 제어부의 입력 및 출력 신호 파형도이다.
도 6에 도시된 바와 같이, 타이밍 콘트롤러에서 출력된 제어 신호(DCLK, DE, Hsync, Vsync)(도 7의 입력 신호 타이밍도)가 제 2 내지 4 제어부(21b, 21c, 21d)로 각각 입력되고, 상기 타이밍 콘트롤러의 제어 신호(DCLK, DE, Hsync, Vsync)중 클럭 신호(DCLK)와 데이터 인에이블 신호(DE)가 제 1 제어부(21a)로 입력된다. 이 때, 상기 제 1 제어부(21a)는 입력된 클럭 신호(DCLK)와 데이터 인에이블 신호(DE)를 이용하여 수직 기준 신호를 출력하고, 상기 수직 기준 신호는 상기 제 2 내지 4 제어부(21b, 21c, 21d)로 입력된다.
그러면, 상기 제 2 내지 4 제어부(21b, 21c, 21d)는 상기 타이밍 콘트롤러(22)에서 입력된 제어 신호(DCLK, DE, Hsync, Vsync)와 상기 제 1 제어부(21a)로부터 입력된 수직 기준 신호의 입력에 의해 각각 게이트 신호인 게이트 쉬프트 클럭 신호(GSC)(도 7의 출력 신호 타이밍도)와, 게이트 시작 펄스 신호(GSP)(도 7의 출력 신호 타이밍도)와, 게이트 출력 인에이블 신호(GOE)(도 7의 출력 신호 타이밍도)를 출력하게 된다.
한편, 상기 제 1 내지 4 제어부(21a, 21b, 21c, 21d)는 게이트 드라이버 IC에 내장될 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명의 제 2 실시예에 따른 상기 제 1 내지 4 제어부가 게이트 드라이버 IC에 내장된 액정표시장치를 상세히 설명하면 다음과 같다.
도 5a 및 5b는 본 발명의 제 2 실시예에 따른 액정표시장치 블록 구성도이고, 도 6은 본 발명에 따른 제 1 내지 4 제어부의 블록 구성도이고, 도 7은 본 발명에 따른 제 2 내지 4 제어부의 입력 및 출력 신호 파형도이다.
도 5a에 도시된 바와 같이, 상기 제 1 내지 4 제어부(21a, 21b, 21c, 21d)는 게이트 드라이버(30a)를 구성하는 복수개의 게이트 드라이버 IC중에 첫 번째 게이트 드라이버 IC, 즉, 복수개의 게이트 라인중 첫 번째 게이트 라인을 포함하여 구동하는 게이트 드라이버 IC(30d)에 내장되며, 상기 게이트 드라이버 IC(30d)는 외부에 구비된 타이밍 콘트롤러(32)에 의해 제어 신호(DCLK, DE, Hsync, Vsync)를 입력받음을 특징으로 한다.
여기서, 도 5b를 참조하여 본 발명의 제 2 실시예에 따른 액정표시장치의 게이트 드라이버 IC의 구성을 상세히 설명하면 다음과 같다.
상기 게이트 드라이버 IC(30d)는 게이트 쉬프트 클럭 신호(GSC)를 출력하는 제 2 제어부(21b)와, 게이트 시작 펄스 신호(GSP)를 출력하는 제 3 제어부(21c)와, 게이트 출력 인에이블 신호(GOE)를 출력하는 제 4 제어부(21d)와, 상기 제 2 내지 4 제어부(21b, 21c, 21d)를 제어하는 수직 기준 신호를 출력하는 제 1 제어부(21a)와, 상기 제 2 내지 4 제어부(21b, 21c, 21d)의 출력 신호인 게이트 신호(GSC, GSP, GOE)를 입력받아 게이트 라인에 필요한 구동 신호를 출력하는 복수개의 n 개의 채널로 구성되어 있다.
여기서, 상기 복수개의 n 개의 채널(33, 34, 35, 36)은 입력된 게이트 시작 신호(GSP)를 각각 1 라인시간 간격으로 순차이동 시키는 쉬프트 레지스터(37a,37b,37c,37d)와, 상기 쉬프트 레지스터(37a,37b,37c,37d)에서 출력된 상기 게이트 시작 신호(GSP)를 게이트 라인의 on/off 전압 레벨 신호로 변환하는 레벨 쉬프터(38a,38b,38c,38d)와, 상기 변환된 전압 레벨 신호를 상기 게이트 라인의 부하를 감안하여 증폭하는 출력 버퍼(39a,39b,39c,39d)로 구성되어 있다.
이와 같이 구성된 액정표시장치의 게이트 드라이버 IC의 동작을 도 5b 및 6을 참조하여 상세히 설명하면 다음과 같다.
도 6에 도시된 바와 같이, 타이밍 콘트롤러(32)에서 출력된 제어 신호(DCLK, DE, Hsync, Vsync)(도 7의 입력 신호 타이밍도)가 제 2 내지 4 제어부(21b, 21c, 21d)로 각각 입력되고, 상기 타이밍 콘트롤러(32)의 제어 신호(DCLK, DE, Hsync, Vsync)중 클럭 신호(DCLK)와 데이터 인에이블 신호(DE)가 제 1 제어부(21a)로 입력된다. 이 때, 상기 제 1 제어부(21a)는 입력된 클럭 신호(DCLK)와 데이터 인에이블 신호(DE)를 이용하여 수직 기준 신호를 출력하고, 상기 수직 기준 신호는 상기 제 2 내지 4 제어부(21b, 21c, 21d)로 입력된다.
그러면, 상기 제 2 내지 4 제어부(21b, 21c, 21d)는, 상기 타이밍 콘트롤러(32)로부터 입력된 제어 신호(DCLK, DE, Hsync, Vsync)와, 상기 제 1 제어부(21a)로부터 입력된 수직 기준 신호의 입력에 의해 각각 게이트 신호인, 게이트 쉬프트 클럭 신호(GSC)(도 7의 출력 신호 타이밍도), 게이트 시작 펄스 신호(GSP)(도 7의 출력 신호 타이밍도), 게이트 출력 인에이블 신호(GOE)(도 7의 출력 신호 타이밍도)를 출력하게 된다.
이 후, 도 5b에 도시된 바와 같이, 상기 제 2 제어부(21b)에서 출력된 게이트 시작 펄스 신호(GSP)는 첫 번째 채널(33)의 쉬프트 레지스터(37a)로 입력되고, 상기 쉬프트 레지스터(37a)에 입력된 게이트 스타트 펄스 신호(GSP)는, 레벨 쉬프터(38a)로 출력되어 상기 레벨 쉬프터(38a)에 의해 게이트 라인의 on/off 전압 레벨 신호로 변환된다. 그러면, 상기 전압 레벨 신호로 변환된 게이트 시작 펄스 신호(GSP)는 출력 버퍼(39a)를 통하여 증폭되어 출력된다.
이와 동시에, 상기 첫 번째 채널(33)의 쉬프트 레지스터(37a)에 입력된 상기 게이트 스타트 펄스 신호(GSP)는 상기 제 3 제어부(21c)에서 출력된 게이트 쉬프트 클럭 신호(GSC)의 입력에 의해 두 번째 채널(34)의 쉬프트 레지스터(37b)의 입력으로 사용되기 위해 쉬프트되고, 상기한 방식과 동일한 방식으로 레벨 쉬프터(38b)를 통하여 전압 레벨 신호로 변환된 후 출력 버퍼(39b)를 통해 출력된다.
이와 같은 방식으로, 상기 n 개의 출력을 갖는 게이트 드라이버 IC(30d)의 첫 번째 채널(33)의 쉬프트 레지스터(37a)에 입력된 게이트 시작 펄스 신호(GSP)는 게이트 쉬프트 클럭 신호(GSC)에 의해 n 번째 채널(36)까지 쉬프트되고, 상기 쉬프트된 게이트 시작 펄스 신호(GSP)는 각각 쉬프트 되어 입력된 채널의 레벨 쉬프터 및 출력 버퍼를 통하여 출력됨으로써, 상기한 방식으로 첫 번째 채널(33)부터 n 번째 채널(36)까지 1라인 시간 간격으로 순차적으로 출력된다.
여기서, 상기 게이트 드라이버 IC(30d)의 마지막 채널(36)의 시프트 레지스터(37d)에 입력되는 상기 게이트 시작 펄스 신호(GSP)는 동일한 방식으로 변환되어 출력 버퍼(29d)를 통하여 출력되는 동시에 직렬로 연결되는 다른 게이트 드라이버IC(도면에 도시되지 않음)의 첫번째 채널의 쉬프트 레지스터의 입력으로 사용하기 위하여 상기 게이트 드라이버 IC(30d)의 외부로 출력된다.
그리고, 제 4 제어부(21d)에서 출력된 게이트 출력 인에이블 신호(GOE)는 상기 레벨 쉬프터(38a, 38b, 38c, 38d)의 입력단과 쉬프트 레지스터(37a, 37b, 37c, 37d)의 출력단에 연결되어, 상기 게이트 시작 펄스 신호(GSP)의 n-1 번째 출력에 의해 구동되는 게이트 라인의 마지막 게이트가 턴-온 되기 전에 n 번째 출력에 의해 구동되는 게이트 라인의 첫 번째 게이트가 먼저 턴-온되는 것을 방지함으로써, 상기 게이트 시작 펄스 신호(GSP)가 원활히 전달 되도록 한다.
여기서, 상기 본 발명의 제 1 또는 2 실시예에 따른 상기 제 1 내지 4 제어부(21a, 21b, 21c, 21d)는 게이트 신호인 게이트 쉬프트 클럭 신호(GSC), 게이트 시작 펄스 신호(GSP), 게이트 출력 인에이블 신호(GOE)를 출력하기 위한 여러 가지 회로 구성중 어느 하나의 회로구성이며, 상기 본 발명에 따른 회로구성 이외에도 여러 가지 회로로 구성할 수 있음을 명기한다.
또한, 상기 액정표시장치의 액정표시패널은 아몰포스 실리콘(a-Si)과 폴리 실리콘(p-Si) 중 어느 하나로 형성된 것을 사용할 수 있음을 명기한다.
이상에서 설명한 바와 같은 본 발명에 따른 액정표시장치는 다음과 같은 효과가 있다.
첫째, 상기 타이밍 콘트롤러의 제 1 내지 4 제어부를 상기 액정표시패널에 내장함으로써, 상기 타이밍 콘트롤러의 핀(pin)수를 줄여 비용을 감소시킬 수 있다,
둘째, 상기 제 1 내지 4 제어부를 게이트 드라이버 IC에 내장함으로써, 상기 게이트 신호(GSC, GSP, GOE)를 발생하는 제 1 내지 3 제어부와 게이트 드라이버 IC를 동일 업체에서 함께 제작할 수 있으므로, 상기 이상 게이트 신호에 의한 이상 화면을 방지할 수 있다.

Claims (5)

  1. 구동 시스템으로부터 디스플레이 데이터 및 각종 제어 신호를 입력받아 R, G, B 데이터 신호와 클럭 신호(DCLK), 데이터 인에이블 신호(DE), 수직 및 수평 동기 신호(Vsync, Hsync)를 출력하는 타이밍 콘트롤러와;
    상기 타이밍 콘트롤러에서 출력된 클럭 신호(DCLK), 데이터 인에이블 신호(DE), 수직 및 수평 동기 신호(Vsync, Hsync)를 입력받아 게이트 신호(GSC, GSP, GOE)를 출력하는 복수개의 제어부를 내장한 액정표시패널을 포함하며;
    상기 복수개의 제어부는, 상기 타이밍 콘트롤러에서 출력된 클럭 신호(DCLK), 데이터 인에이블 신호(DE)를 입력받아 수직 기준 신호를 출력하는 제 1 제어부와; 상기 타이밍 콘트롤러에서 출력된 클럭 신호(DCLK), 데이터 인에이블 신호(DE), 수직 및 수평 동기 신호(Vsync, Hsync) 및 상기 제 1 제어부에서 출력된 수직 기준 신호를 입력받아 게이트 쉬프트 클럭 신호(GSC)를 출력하는 제 2 제어부와; 상기 타이밍 콘트롤러에서 출력된 클럭 신호(DCLK), 데이터 인에이블 신호(DE), 수직 및 수평 동기 신호(Vsync, Hsync) 및 상기 제 1 제어부에서 출력된 수직 기준 신호를 입력받아 게이트 시작 펄스 신호(GSP)를 출력하는 제 3 제어부와; 상기 타이밍 콘트롤러에서 출력된 클럭 신호(DCLK), 데이터 인에이블 신호(DE), 수직 및 수평 동기 신호(Vsync, Hsync) 및 상기 제 1 제어부에서 출력된 수직 기준 신호를 입력받아 게이트 출력 인에이블 신호(GOE)를 출력하는 제 4 제어부를 포함함을 특징으로 하는 액정표시장치.
  2. 삭제
  3. 구동 시스템으로부터 디스플레이 데이터 및 각종 제어 신호를 입력받아 R, G, B 데이터 신호와 클럭 신호(DCLK), 데이터 인에이블 신호(DE), 수직 및 수평 동기 신호(Vsync, Hsync)를 출력하는 타이밍 콘트롤러와;
    상기 타이밍 콘트롤러에서 출력된 클럭 신호(DCLK), 데이터 인에이블 신호(DE), 수직 및 수평 동기 신호(Vsync, Hsync)를 입력받아 게이트 신호(GSC, GSP, GOE)를 출력하는 복수개의 제어부를 내장한 게이트 드라이버 IC를 구비하여 구성된 게이트 드라이버와;
    복수개의 게이트 라인과 복수개의 데이터 라인이 서로 수직한 방향으로 배열되어 정의된 액정표시패널을 포함하며;
    상기 복수개의 제어부는, 상기 타이밍 콘트롤러에서 출력된 클럭 신호(DCLK), 데이터 인에이블 신호(DE)를 입력받아 수직 기준 신호를 출력하는 제 1 제어부와; 상기 타이밍 콘트롤러에서 출력된 클럭 신호(DCLK), 데이터 인에이블 신호(DE), 수직 및 수평 동기 신호(Vsync, Hsync) 및 상기 제 1 제어부에서 출력된 수직 기준 신호를 입력받아 게이트 쉬프트 클럭 신호(GSC)를 출력하는 제 2 제어부와; 상기 타이밍 콘트롤러에서 출력된 클럭 신호(DCLK), 데이터 인에이블 신호(DE), 수직 및 수평 동기 신호(Vsync, Hsync) 및 상기 제 1 제어부에서 출력된 수직 기준 신호를 입력받아 게이트 시작 펄스 신호(GSP)를 출력하는 제 3 제어부와; 상기 타이밍 콘트롤러에서 출력된 클럭 신호(DCLK), 데이터 인에이블 신호(DE), 수직 및 수평 동기 신호(Vsync, Hsync) 및 상기 제 1 제어부에서 출력된 수직 기준 신호를 입력받아 게이트 출력 인에이블 신호(GOE)를 출력하는 제 4 제어부를 포함함을 특징으로 하는 액정표시장치.
  4. 삭제
  5. 제 3 항에 있어서,
    상기 게이트 드라이버 IC는 상기 액정표시패널의 상기 복수개의 게이트 라인중 첫 번째 게이트 라인을 구동하는 것임을 특징으로 하는 액정표시장치.
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