KR102565750B1 - 평판 표시장치의 데이터 구동 회로 및 구동 방법 - Google Patents

평판 표시장치의 데이터 구동 회로 및 구동 방법 Download PDF

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Abstract

본 발명은 평판 표시장치의 데이터 구동회로 및 구동 방법에 관한 것으로, 직렬/병렬 변환 콘트롤 로직부에서 제 1 래치부로 낮은 전원(VCC) 전압으로 데이터가 전송되도록 하고 제 1 래치부에서 제 2 래치부로 낮은 전원(VCC) 전압으로 데이터가 전송되도록 하여 피크 전류를 감소시키거나, 각 데이터 드라이버 IC별로 래치 타임을 분산하여 고주파 노이즈를 저감한다.

Description

평판 표시장치의 데이터 구동 회로 및 구동 방법{Circuit for driving data of the flat panel display device and method for driving the same}
본 발명은 평판표시장치에 관한 것으로, 특히 평판 표시장치의 데이터 구동회로 및 구동 방법에 관한 것이다.
최근 디지털 데이터를 이용하여 영상을 표시하는 평판 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 및 유기 발광 다이오드(Organic Light Emitting Diode; 이하 OLED)를 이용한 OLED 표시 장치 등이 대표적이다.
이와 같은 평판 표시장치는 영상을 표시하는 복수개의 게이트 라인들 및 복수개의 데이터 라인들을 구비한 표시패널과, 상기 패널패널을 구동하기 위한 구동부로 구성된다. 상기 구동부는 상기 복수개의 게이트 라인들을 구동하는 게이트 구동부와, 상기 복수개의 데이터 라인들을 구동하는 데이터 구동부와, 상기 게이트 구동부와 상기 데이터 구동부에 영상 데이터 및 각종 제어신호를 공급하는 타이밍 컨트롤러 등으로 이루어진다.
상기 타이밍 콘트롤러는 시스템으로부터 공급되는 수직/수평 동기신호와 클럭신호를 이용하여 상기 게이트 구동부를 제어하기 위한 게이트 제어신호(GDC)와 상기 데이터 구동부를 제어하기 위한 데이터 제어신호(DDC)를 출력하고, 상기 시스템으로부터 입력되는 디지털의 RGB 데이터를 샘플링한 후에 이를 재정렬하여 상기 데이터 구동부에 공급한다.
상기 게이트 제어신호(GDC)의 예로써, 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 아웃 인에이블(GOE) 등이 있고, 상기 데이터 제어신호(DDC)의 예로써, 소스 스타트 펄스(SSP), 소스 쉬프트 클럭(SSC), 소스 아웃 인에이블(SOE), 극성신호(POL) 등이 있다.
상기 게이트 구동부는 상기 타이밍 콘트롤러로부터 입력되는 게이트 제어신호(GDC)에 응답하여 각 게이트 라인에 게이트(스캔) 신호를 순차적으로 공급하고, 이에 의해 각 게이트 라인에 접속된 서브 화소가 게이트 라인 단위로 구동된다.
상기 데이터 구동부는 상기 타이밍 콘트롤러로부터 입력되는 데이터 제어신호(DDC)에 응답하여 상기 RGB 데이터를 계조값에 대응하는 아날로그의 화소 신호(데이터 신호 또는 데이터 전압)으로 변환하고, 이렇게 변환된 화소 신호를 표시패널상의 데이터 라인들에 공급한다.
여기서, 상기 데이터 구동부는 상기 타이밍 콘트롤러로부터 직렬로 입력된 영상 데이터를 병렬로 변환하고 병렬로 변환된 영상 데이터를 래치한 후, 아날로그 신호로 변환하여 각 데이터 라인에 공급한다.
즉, 직렬/병렬 변환 제어 로직부에서 상기 직렬로 입력된 영상 데이터를 병렬로 변환하여, 상기 병렬로 변환된 영상 데이터를 TTL(Transistor to Transistor Logic) 레벨의 영상 데이터를 래치부에 전송한다.
이와 같은 데이터 구동회로에서, 상기 직렬/병렬 변환 제어 로직부에서 상기 래치부로 상기 TTL 레벨의 영상 데이터를 전송할 때 피크 전류(Peak current)가 가장 많이 발생한다.
일반적으로 피크성 고주파(RF) 노이즈의 크기는 상기 피크 전류에 의한 다이나믹 파워(Dynamic Power)에 비례한다. 따라서, 종래의 데이터 구동회로에 있어서는 상기 피크 전류(Peak current)가 많이 발생되므로 더불어 고주파 노이즈의 크기가 커지는 문제점이 있었다.
또한, 데이터 구동회로는 복수개의 데이터 구동 IC들을 구비하여 구성되고, 상기 각 데이터 구동 IC가 래치 동작을 동일 시점에서 수행하므로, 상기 피크 전류(Peak current)가 많이 발생되므로 더불어 고주파 노이즈의 크기가 커지는 문제점이 있었다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 직렬/병렬 변환 콘트롤 로직부에서 제 1 래치부로 낮은 전원(VCC) 전압으로 데이터가 전송되도록 하고 제 1 래치부에서 제 2 래치부로 낮은 전원(VCC) 전압으로 데이터가 전송되도록 하여 피크 전류를 감소시키거나, 각 데이터 드라이버 IC별로 래치 타임을 분산하여 고주파 노이즈를 저감할 수 있는 평판 표시장치의 데이터 구동회로 및 구동 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 평판 표시장치의 데이터 구동회로는, 제 1 VCC 전압으로 구동되어 타이밍 제어부로부터 출력된 소스 스타트 펄스와 소스 샘플링 클럭에 응답하여 샘플링 신호를 출력하는 시프트 레지스터; 외부로부터 입력되는 영상 데이터의 직렬 데이터를 병렬 데이터로 변환하여 상기 제 1 VCC 전압보다 낮은 제 2 VCC 전압으로 상기 병렬로 변환된 데이터를 출력하는 직렬/병렬 변환 콘트롤 로직부; 상기 샘플링 신호에 응답하여 상기 직렬/병렬 변환 콘트롤 로직부로부터 출력된 디지털 형태의 데이터 신호를 래치하여 출력하는 2라인 래치부; 상기 2라인 래치부로부터 출력되는 상기 디지털 영상 데이터를 아날로그의 영상신호로 변환하여 출력하는 D/A변환부; 상기 D/A변환부에 의해 변환된 아날로그 영상신호의 전류를 증폭하여 액정패널 상의 각 데이터 라인으로 출력하는 출력 버퍼부를 구비하여 구성됨에 그 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 평판 표시장치의 구동 방법은, 복수개의 데이터 드라이버 IC를 구비하고, 타이밍 제어부와 상기 각 데이터 드라이버 IC는 EPI 방식으로 연결되는 평판 표시장치의 데이터 구동회로의 데이터 구동 방법에 있어서, 상기 타이밍 제어부는 상기 EPI 방식의 EPI 패킷 데이터에 상기 각 데이터 드라이버 IC별로 래치 타임을 분산하기 위한 제어신호를 인코딩하여 상기 각 데이터 드라이버 IC를 구동함에 또 다른 특징이 있다.
상기와 같은 특징을 갖는 본 발명에 따른 평판 표시장치의 데이터 구동회로 및 구동 방법에 있어서는 다음과 같은 효과가 있다.
첫째, 데이터 구동회로의 직렬/병렬 변환 콘트롤 로직부에서 제 1 래치부로 낮은 전원(VCC) 전압으로 데이터가 전송되도록 하고 제 1 래치부에서 제 2 래치부로 낮은 전원(VCC) 전압으로 데이터가 전송되도록 하여 피크 전류를 감소시키므로 데이터 구동회로의 고주파 노이즈를 감소시킬 수 있다.
둘째, 각 데이터 드라이버 IC별로 래치 타임을 분산하므로 피크 전류를 감소시키고 더불어 데이터 구동회로의 고주파 노이즈를 감소시킬 수 있다.
도 1은 본 발명에 따른 평판 표시장치를 개략적으로 나타낸 블록도
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 회로도
도 3은 본 발명에 따른 타이밍 제어부와 데이터 구동회로의 구성을 나타낸 도면
도 4는 본 발명 일 실시예에 따른 데이터 구동회로부의 각 데이터 드라이버 IC의 구체적인 구성도
도 5는 본 발명에 따른 데이터 구동회로의 각 데이터 드라이버 IC의 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼 및 제 1 래치부의 수신부의 구성도
도 6a는 종래의 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼 및 제 1 래치부의 수신부의 회로적 구성도
도 6b는 본 발명에 따른 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼 및 제 1 래치부의 수신부의 회로적 구성도
도 7a 및 7b는 본 발명의 다른 실시예에 따른 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼의 구성도
도 8은 본 발명에 따른 EPI 패킷 데이터의 시퀀스(Sequence)를 나타낸 도면
도 9는 각 데이터 드라이버 IC별로 래치 타임이 분산됨을 설명하기 위한 파형도
상기와 같은 특징을 갖는 본 발명에 따른 평판 표시장치의 데이터 구동회로 및 구동 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제 1 실시예
본 발명의 제 1 실시예에 따른 데이터 구동회로는, 직렬/병렬 변환 콘트롤 로직부에서 제 1 래치부로 낮은 전원(VCC) 전압으로 데이터가 전송되도록 하고, 상기 제 1 래치부에서 제 2 래치부로 낮은 전원(VCC) 전압으로 데이터가 전송되도록 하여 피크 전류를 감소시켜 고주파 노이즈를 저감할 수 있다.
도 1은 본 발명에 따른 액정표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 데이터 구동회로부의 구체적인 구성도이다.
본 발명에 따른 평판 표시장치의 예로 액정표시장치의 구성을 설명하면 다음과 같다. 도 1 및 도 2에 도시된 바와 같이, 본 발명에 따른 평판 표시장치는, 타이밍 제어부(130), 게이트 구동회로부(140), 데이터 구동회로부(150), 액정패널(160) 및 백라이트유닛(170)을 포함하여 구성된다.
상기 타이밍 제어부(130)는 상기 게이트 구동회로부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 상기 데이터 구동회로부(150)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 또한, 상기 타이밍 제어부(130)는 데이터 타이밍 제어신호(DDC)와 함께 영상 처리부(110)로부터 공급된 데이터신호(DATA)를 상기 데이터 구동회로부(150)에 공급한다.
상기 게이트 구동회로부(140)는 상기 타이밍 제어부(130)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 각 게이트 라인(GL)에 스캔 펄스를 순차적으로 출력한다. 상기 게이트 구동회로부(140)는 IC(Integrated Circuit) 형태로 형성되거나 액정패널(160)에 GIP(Gate In Panel) 방식으로 형성된다.
상기 데이터 구동회로부(150)는 상기 타이밍 제어부(130)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 데이터 신호(DATA)를 샘플링하고 래치하며 감마 기준전압으로 변환하여 출력한다. 상기 데이터 구동회로부(150)는 1 프레임 주기로 데이터전압의 극성을 반전하여 출력할 수 있다. 상기 데이터 구동회로부(150)는 각 데이터 라인(DL)을 통해 액정패널(160)에 포함된 서브 픽셀들(SP)에 데이터 전압을 공급한다. 상기 데이터 구동회로부(150)는 복수개의 데이터 드라이버 IC(Integrated Circuit)로 구성된다.
상기 액정패널(160)은 상기 게이트 구동회로부(140)로부터 공급된 스캔 신호와 상기 데이터 구동회로부(150)로부터 공급된 데이터 전압에 대응하여 영상을 표시한다. 상기 액정패널(160)은 백라이트유닛(170)을 통해 제공된 광을 제어하는 서브 픽셀들(SP)이 포함된다.
하나의 서브 픽셀에는, 도 2에 도시된 바와 같이, 스위칭 트랜지스터(SW), 스토리지 커패시터(Cst) 및 액정층(Clc)이 포함된다. 상기 스위칭 트랜지스터(SW)의 게이트 전극은 각 게이트 라인(GL1)에 연결되고 소스 전극은 각 데이터 라인(DL1)에 연결된다. 상기 스토리지 커패시터(Cst)는 상기 스위칭 트랜지스터(SW)의 드레인 전극에 연결된 화소 전극(1)과 공통 전압 라인(Vcom)에 연결된 공통전극(2) 사이에 형성된다. 즉, 상기 액정층(Clc)은 상기 스위칭 트랜지스터(SW)의 드레인 전극에 연결된 화소전극(1)과 공통 전압 라인(Vcom)에 연결된 공통 전극(2) 사이에 형성된다.
액정패널(160)은 화소전극(1) 및 공통전극(2)의 구조에 따라 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드로 구현된다.
액정패널(160)은 적색, 녹색 및 청색의 서브 픽셀로 구현되거나 소비전류 절감 등을 위해 적색, 녹색, 청색의 서브 픽셀과 더불어 백색의 서브 픽셀로 구현되기도 한다.
상기 백라이트유닛(170)은 광을 출사하는 광원 등을 이용하여 상기 액정패널(160)에 광을 제공한다.
여기서, 상기 데이터 구동회로부(150)를 보다 더 구체적으로 설명하면 다음과 같다.
먼저, 상기 타이밍 제어부의 기능이 다양해지면서 외부에서 제어할 수 있는 IC 핀의 개수가 증가하여 타이밍 제어부의 면적이 증가하게 되고, 전력소모가 증가하는 문제점이 있었다.
이러한 문제점을 해결하기 위해, 최근에는, 상기 타이밍 제어부와 데이터 구동회로부를 연결하는 인터페이스 방식으로서 데이터 구동회로부의 제어신호 및 영상 데이터를 포함하는 정보를 패킷(packet)형태로 전달하는 EPI(Embedded Clock Point to Point Interface) 방식이 제안되었다.
도 3은 본 발명에 따른 타이밍 제어부와 데이터 구동회로의 구성을 나타낸 것이다.
즉, 도 3에 도시된 바와 같이, 본 발명에 따른 데이터 구동회로는 복수개의 데이터 드라이버 IC(10)를 구비하여 구성된다. 따라서, 상기 타이밍 제어부(130)는 상기 데이터 구동회로부(150)의 각 데이터 드라이버 IC(10)와 EPI(Embedded Clock Point to Point Interface) 방식으로 연결된다.
여기서, 타이밍 제어부(110)는 데이터 구동회로부(150)의 제어를 위한 데이터 제어신호(DCS) 및 정렬된 영상 데이터(RGB)를 패킷 데이터(packet data)에 포함시켜 공급하게 되며, 이를 위해 타이밍 제어부(110)는 데이터 구동회로부(150)를 이루는 각 데이터 드라이버 IC(10)들과 각각 2개의 전송라인(RL, PL)을 통해 포인트-투-포인트(point-to-point) 방식으로 연결된다. 두 전송라인(RL, PL)중, 제 1 전송 라인(RL)은 기준 전압을 전송하는 기능을 수행하며, 제 2 전송 라인(PL)은 패킷 데이터를 전송하는 기능을 수행한다.
이에 따라, 상기 데이터 구동회로부(150)의 각 데이터 드라이버 IC(10)는 수신한 패킷 데이터를 통해 데이터 제어신호(DCS)에 대응하여 디지털 형태의 영상 데이터(RGB)를 순차적으로 수신하고, 감마전압에 따라 아날로그 형태의 데이터 신호(VDATA)으로 변환하여 데이터 배선(DL)을 통해 액정패널(160)에 인가한다. 이러한 데이터 신호(VDATA)는 하나의 수평구간(1H)만큼 래치되어 모든 데이터배선(DL)을 통해 동시에 액정패널(160)에 입력된다.
상기 데이터 제어신호(DCS)로는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 쉬프트 클럭(Source Shift Clock, SSC), 소스 출력 인에이블 신호(Source Output Enable, SOE) 및 극성반전신호(polarity, SOE)등이 포함될 수 있다.
도 4는 본 발명의 일 실시예에 따른 데이터 구동회로부의 각 데이터 드라이버 IC의 구체적인 구성도이다.
본 발명의 일 실시예에 따른 데이터 구동회로부는 복수개의 데이터 드라이버 IC를 구비하여 구성되고, 각 데이터 드라이버 IC는, 도 4에 도시한 바와 같이, 제 1 VCC 전압으로 구동되어 외부로부터 입력되는 소스 스타트 펄스(SSP)를 클럭신호의 1주기마다 쉬프트시키면서 소정 개수의 샘플링신호를 생성하는 쉬프트 레지스터(1)와, 외부로부터 입력되는 영상 데이터(R, G, B)의 직렬 데이터를 병렬 데이터로 변환하여 상기 제 1 VCC 전압보다 낮은 제 2 VCC 전압으로 상기 병렬로 변환된 데이터를 출력하는 직렬/병렬 변환 콘트롤 로직부(2)와, 상기 쉬프트 레지스터(1)로부터 공급되는 샘플링 신호에 응답하여 상기 직렬/병렬 변환 콘트롤 로직부(2)로부터 입력되는 데이터를 순차적으로 저장한 후, 그 저장된 데이터를 출력하는 2라인 래치부(3)와, 상기 2라인 래치부(3)로부터 출력되는 디지털의 R, G, B 영상 데이터를 아날로그의 영상신호로 변환하여 출력함과 아울러, 라인별로 극성을 전환하여 출력하는 D/A변환부(4)와, 상기 D/A변환부(4)에 의해 변환된 아날로그의 R, G, B 영상신호의 전류를 증폭하여 액정패널 상의 각 데이터 라인으로 출력하는 출력 버퍼부(5)를 구비하여 구성된다.
물론, 도면에는 도시되지 않았지만, 상기 타이밍 제어부와 EPI 방식으로 데이터 및 각종 제어신호를 송수신하기 위하여, 상기 각 데이터 드라이버 IC는, 상기 타이밍 제어부(130)로부터 상기 전송 패킷으로 변환된 영상/제어 데이터 신호를 상기 EPI 인터페이스를 통해 수신하기 위한 수신 모듈과, 상기 제 2 수신 모듈을 통해 수신된 상기 영상/제어 데이터 신호로부터 영상 데이터 및 제어 데이터와 클럭 신호 등을 복원하여 상기 직렬/병렬 변환 콘트롤 로직부(2), 상기 쉬프트 레지스터(1) 및 상기 2라인 래치부로 제공하는 CDR(Clock and Data Recovery)부를 더 구비한다.
여기서, 상기 쉬프트 레지스터(1)와 상기 2라인 래치부(3)는 상대적으로 저속으로 구동되고, 상기 직렬/병렬 변환 콘트롤 로직부(2)는 상대적으로 고속으로 동작한다. 그리고, 상기 쉬프트 레지스터(1), 상기 직렬/병렬 변환 콘트롤 로직부(2) 및 상기 2라인 래치부(3)는 상대적으로 낮은 전압으로 구동되고, 상기 D/A변환부(4) 및 상기 출력 버퍼부(5)는 상대적으로 높은 전압으로 구동된다.
또한, 상기 직렬/병렬 변환 콘트롤 로직부(2)는 자체에 구비된 데이터 송신 버퍼를 통해 TTL 레벨의 변환된 병렬 데이터를 상기 2라인 래치부(3)의 상기 제 1 래치부로 전송한다.
상기 2라인 래치부(3)는, 도면에는 도시되지 않았지만, 상기 쉬프트 레지스터(1)로부터 공급되는 샘플링 신호에 응답하여 상기 직렬/병렬 변환 콘트롤 로직부(2)로부터 송신된 영상 데이터를 래치하는 제 1 래치부와, 상기 쉬프트 레지스터(1)로부터 공급되는 샘플링 신호에 응답하여 상기 제 1 래치부에서 송신된 영상 데이터를 래치하여 상기 D/A변환부(4)에 송신하는 제 2 래치부를 구비하여 구성된다.
도 5는 본 발명에 따른 데이터 구동회로의 각 데이터 드라이버 IC의 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼 및 제 1 래치부의 수신부의 구성도이고, 도 6a는 종래의 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼 및 제 1 래치부의 수신부의 회로적 구성도이고, 도 6b는 본 발명에 따른 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼 및 제 1 래치부의 수신부의 회로적 구성도이다.
상기 직렬/병렬 변환 콘트롤 로직부(2)는 자체에 구비된 데이터 송신 버퍼(2a)를 통해 TTL 레벨의 변환된 병렬 데이터를 상기 2라인 래치부(3)의 상기 제 1 래치부의 수신부(3a) 각 채널에 R, G, B 영상 데이터를 전송한다.
종래의 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼(2a)는, 도 6a와 같이, 제 1 인버터(INT)와 PMOS(M1) 및 NMOS(M2)로 구성되는 제 2 인버터로 구성되고, 상기 데이터 구동회로가 로직 1.8V로 구동될 경우, VCC 로직 레벨이 1.8V로 데이터가 전송된다.
따라서, 종래에는 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼(2a)가 1.8V로 구동되므로 고주파 노이즈의 크기가 커졌다.
본 발명에 따른 데이터 구동회로의 각 데이터 드라이버 IC는, 도 6b에 도시한 바와 같이, 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼(2a)의 PMOS(M1) 및 NMOS(M2)로 구성되는 제 2 인버터에서, 상기 PMOS(M2)의 소오스단와 VCC 단 사이에 PMOS(M3)를 더 추가 구성하고, 상기 PMOS(M3)의 게이트단과 드레인단을 연결하여 다이오드(diode) 특성으로 연결한다. 따라서, 상기 VCC가 1.8V로 구동되더라도 상기 PMOS(M2)의 소오스단은 PMOS(M3)의 문턱전압(Vth)만큼 드롭된 전압이 인가되므로 종래보다 낮은 VCC 로직 레벨(제 2 VCC 전압)의 데이터 전송이 가능하다.
따라서, 본 발명은 종래보다 낮은 VCC 로직 레벨로 데이터가 전송되므로 고주파 노이즈의 크기를 줄일 수 있다.
한편, 상기 PMOS(M3) 뿐만 아니라, 다른 전기소자를 이용하여 VCC 로직 레벨을 낮출 수 있다.
도 7a 및 7b는 본 발명의 다른 실시예에 따른 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼(2a)의 구성도이다.
도 7a에 도시한 바와 같이, VCC 전압을 분압하는 제 1 및 제 2 저항(R1, R2)과, 상기 제 1 및 제 2 저항(R1, R2)에 의해 분압된 전압을 증폭하는 증폭기(OP1)와, 상기 증폭기(OP1)에서 출력된 신호에 의해 스위칭되어 VCC 전압을 상기 PMOS(M2)의 소오스단으로 출력하는 MOS 트랜지스터(Q1)를 구비하여 VCC 로직 레벨을 낮출 수 있다.
또한, 도 7b에 도시한 바와 같이, 입력 전압(Vin)을 분압하는 제 1 및 제 2 저항(R1, R2)과, 상기 제 1 및 제 2 저항(R1, R2)에 의해 분압된 전압을 증폭하는 증폭기(OP1)와, 상기 증폭기(OP1)에서 출력된 신호에 의해 스위칭되어 상기 입력 전압(Vin)을 상기 PMOS(M2)의 소오스단으로 출력하는 제 1 및 제 2 BJT 트랜지스터(Q1, Q2) 또는 제 1 및 제 3 BJT 트랜지스터를 구비하여 VCC 로직 레벨을 낮출 수 있다.
상기 도 5 및 도 6b의 구성은, 제 1 래치부의 송신부와 제 2 래치부의 수신부에 그대로 적용할 수 있다.
즉, 도 5 및 도 6b에서, 상기 직렬/병렬 변환 콘트롤 로직부(2)는 자체에 구비된 데이터 송신 버퍼(2a)가 제 1 래치부의 송신부가 되고, 상기 제 1 래치부의 수신부(3a)가 제 2 래치부의 수신부가 된다.
따라서, 본 발명에 따른 데이터 구동회로의 각 데이터 드라이버 IC는, 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼(2a)에서 제 1 래치부의 수신부로 종래보다 낮은 VCC 로직 레벨의 데이터 전송이 가능할 뿐만 아니라, 상기 제 1 래치부의 송신부(2a)에서 상기 제 2 래치부의 수신부로 종래보다 낮은 VCC 로직 레벨의 데이터 전송이 가능하다.
따라서, 본 발명은 상기 직렬/병렬 변환 콘트롤 로직부(2), 제 1 래치부 및 제 2 래치부 간에 종래보다 낮은 VCC 로직 레벨로 데이터가 전송되므로 고주파 노이즈의 크기를 줄일 수 있다.
제 2 실시예
한편, 본 발명의 제 2 실시예에 따른 데이터 구동회로는, 각 데이터 드라이버 IC별로 래치 타임을 분산하여 고주파 노이즈를 저감할 수 있다.
본 발명의 실시예에 따른 데이터 구동회로부(150)는, 도 3에 도시된 바와 같이, 복수개의 데이터 드라이버 IC(10)를 구비하여 구성된다. 따라서, 상기 타이밍 제어부(130)는 상기 데이터 구동회로부(150)의 각 데이터 드라이버 IC(10)와 EPI(Embedded Clock Point to Point Interface) 방식으로 연결된다.
여기서, 타이밍 제어부(110)는 데이터 구동회로부(150)의 제어를 위한 데이터 제어신호(DCS) 및 정렬된 영상 데이터(RGB)를 패킷 데이터(packet data)에 포함시켜 공급하게 되며, 이를 위해 타이밍 제어부(110)는 데이터 구동회로부(150)를 이루는 각 데이터 드라이버 IC(10)들과 각각 2개의 전송라인(RL, PL)을 통해 포인트-투-포인트(point-to-point) 방식으로 연결된다. 두 전송라인(RL, PL)중, 제 1 전송 라인(RL)은 기준 전압을 전송하는 기능을 수행하며, 제 2 전송 라인(PL)은 패킷 데이터를 전송하는 기능을 수행한다.
이에 따라, 상기 데이터 구동회로부(150)의 각 데이터 드라이버 IC(10)는 수신한 패킷 데이터를 통해 데이터 제어신호(DCS)에 대응하여 디지털 형태의 영상 데이터(RGB)를 순차적으로 수신하고, 감마전압에 따라 아날로그 형태의 데이터 신호(VDATA)으로 변환하여 데이터 배선(DL)을 통해 액정패널(160)에 인가한다. 이러한 데이터 신호(VDATA)는 하나의 수평구간(1H)만큼 래치되어 모든 데이터배선(DL)을 통해 동시에 액정패널(160)에 입력된다.
상기 데이터 제어신호(DCS)로는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 쉬프트 클럭(Source Shift Clock, SSC), 소스 출력 인에이블 신호(Source Output Enable, SOE) 및 극성반전신호(polarity, SOE)등이 포함될 수 있다.
도 8은 본 발명에 따른 EPI 패킷 데이터의 시퀀스(Sequence)를 나타낸 도면이다.
도 8에 도시한 바와 같이, 상기 EPI 패킷 데이터는 일정한 비트수를 갖는 복수의 패킷으로 구성된다. 복수의 패킷은 클럭 타이밍 패킷(Clock Timming, CT), 콘트롤 스타트 패킷(CTR_START), 제 1 콘트롤 패킷(CTR1), 제 2 콘트롤 패킷(CTR2), 데이터 스타트 패킷(DATA_START) 및 영상 데이터 패킷(RGB DATA)을 포함한다.
상기 클럭 타이밍 패킷(CT)은 패킷 데이터의 시작을 알려주는 패킷이며, 상기 콘트롤 스타트 패킷(CTR_START)은 콘트롤 패킷의 시작을 알려주는 패킷이다. 그리고, 상기 제 1 및 제 2 콘트롤 패킷(CTR1, CTR2)는 데이터 구동부의 각종 제어신호가 인코팅된 패킷이며, 상기 데이터 스타트 패킷(DATA_START)은 다음 패킷이 영상데이터 패킷의 시작을 알려주는 패킷이며, 영상 데이터 패킷(RGB DATA)는 영상 데이터가 인코딩된 패킷이다.
이 중, 본 발명에 따라 각 데이터 드라이버 IC별로 래치 타임을 분산하기 위한 제어신호는 상기 클럭 타이밍 패킷(CT)에 인코딩된다.
상기 각 데이터 드라이버 IC별로 래치 타임을 분산하기 위한 제어신호는 상기 클럭 타이밍 패킷(CT)에서 인터널 래치 타임(Internal latch time)인 t7 이 후 2비트 ( LL, LH, HL, HH)로 구성된다.
예를들면, 상기 2비트 제어신호가 "LL"이면 래치 타임이 1-PCLK이고, 상기 2비트 제어신호가 "LH"이면 래치 타임이 2-PCLK이고, 상기 2비트 제어신호가 "HL"이면 래치 타임이 3-PCLK이고, 상기 2비트 제어신호가 "HH"이면 래치 타임이 4-PCLK이다.
이와 같이, 각 데이터 드라이버 IC별로 래치 타임을 분산하기 위한 제어신호가 타이밍 제어부(130)에서 각 데이터 드라이버 IC에 인가되므로, 각 데이터 드라이버 IC(10)는 내부 래치 타임을 분산하여 피크 전류를 분산할 수 있다.
도 9는 각 데이터 드라이버 IC별로 래치 타임이 분산됨을 설명하기 위한 파형도이다.
도 9a는 종래의 각 데이터 드라이버 IC의 래치 타임 설명도이고, 도 9b는 본 발명에 따라 각 데이터 드라이버 IC의 래치 타임이 분산됨을 나타낸 파형도이다.
종래에는, 도 9a에 도시한 바와 같이, 각 데이터 드라이버 IC(D-IC#1, D-IC#2)의 래치부가 RGB 영상 데이터의 끝단을 기준하여 동시에 래치를 시작하였다. 따라서, 각 데이터 드라이버 IC가 래치를 동시에 시작하므로, 피크 전류가 각 데이터 드라이버 IC의 래치 시작점에서 증가하였다.
그러나, 본 발명에서는, 도 9b에 도시한 바와 같이, 각 데이터 드라이버 IC(D-IC#1, D-IC#2)의 래치부가 RGB 영상 데이터의 끝단을 기준하여 서로 다른 타임에 래치를 시작하므로, 각 데이터 드라이버 IC별로 래치 타임이 분산되고 피크 전류도 분산되므로 고주파 노이즈 크기를 줄일 수 있다.
상기 본 발명의 제 2 실시예와 같이, 각 데이터 드라이버 IC별로 래치 타임을 분산하면 피크 전류가 종래에 비애 약 43.9% 감소하였다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
1: 시프트 레지스터 2: 직렬/병렬 변환 콘트롤 로직부
3: 2라인 래치부 4: 디지털/아날로그 변환부
5: 출력 버퍼부

Claims (11)

  1. 제 1 VCC 전압으로 구동되어 타이밍 제어부로부터 출력된 소스 스타트 펄스와 소스 샘플링 클럭에 응답하여 샘플링 신호를 출력하는 쉬프트 레지스터;
    외부로부터 입력되는 영상 데이터의 직렬 데이터를 병렬 데이터로 변환하여 상기 제 1 VCC 전압보다 낮은 제 2 VCC 전압으로 상기 병렬로 변환된 영상 데이터를 출력하는 직렬/병렬 변환 콘트롤 로직부;
    상기 쉬프트 레지스터로부터 공급되는 샘플링 신호에 응답하여 상기 직렬/병렬 변환 콘트롤 로직부로부터 출력된 디지털 형태의 영상 데이터를 래치하여 출력하는 2라인 래치부;
    상기 2라인 래치부로부터 출력되는 상기 디지털 형태의 영상 데이터를 아날로그의 영상신호로 변환하여 출력하는 D/A변환부; 및
    상기 D/A변환부에 의해 변환된 아날로그 영상신호의 전류를 증폭하여 액정패널 상의 각 데이터 라인으로 출력하는 출력 버퍼부를 구비하여 구성되는 평판 표시장치의 데이터 구동회로.
  2. 제 1 항에 있어서,
    상기 직렬/병렬 변환 콘트롤 로직부는 상기 병렬로 변환된 영상 데이터를 출력하는 데이터 송신 버퍼를 구비하고, 상기 데이터 송신 버퍼는,
    상기 병렬로 변환된 영상 데이터를 반전하는 인버터와,
    상기 인버터와 상기 제 1 VCC 전압단 사이에 PMOS를 더 추가 구성하고, 상기 PMOS의 게이트단과 드레인단을 서로 연결하여 상기 제 2 VCC 전압으로 상기 병렬로 변환된 영상 데이터가 출력되도록 하는 평판 표시장치의 데이터 구동회로.
  3. 제 1 항에 있어서,
    상기 직렬/병렬 변환 콘트롤 로직부는 상기 병렬로 변환된 영상 데이터를 출력하는 데이터 송신 버퍼를 구비하고, 상기 데이터 송신 버퍼는,
    상기 병렬로 변환된 데이터를 반전하는 인버터와,
    상기 제 1 VCC 전압을 분압하는 제 1 및 제 2 저항과,
    상기 제 1 및 제 2 저항에 의해 분압된 전압을 증폭하는 증폭기와,
    상기 증폭기에서 출력된 신호에 의해 스위칭되어 상기 제 1 VCC 전압을 상기 인버터의 소오스단으로 출력하는 MOS 트랜지스터를 구비하여 구성되는 평판 표시장치의 데이터 구동회로.
  4. 제 1 항에 있어서,
    상기 직렬/병렬 변환 콘트롤 로직부는 상기 병렬로 변환된 영상 데이터를 출력하는 데이터 송신 버퍼를 구비하고, 상기 데이터 송신 버퍼는,
    상기 병렬로 변환된 데이터를 반전하는 인버터와,
    입력 전압을 분압하는 제 1 및 제 2 저항과,
    상기 제 1 및 제 2 저항에 의해 분압된 전압을 증폭하는 증폭기와,
    상기 증폭기에서 출력된 신호에 의해 스위칭되어 상기 입력 전압을 상기 인버터의 소오스단으로 출력하는 제 1 및 제 2 BJT 트랜지스터(Q1, Q2) 또는 제 1 및 제 3 BJT 트랜지스터를 구비하는 평판 표시장치의 데이터 구동회로.
  5. 제 1 항에 있어서,
    상기 2라인 래치부는, 상기 쉬프트 레지스터로부터 공급되는 샘플링 신호에 응답하여 상기 직렬/병렬 변환 콘트롤 로직부로부터 송신된 영상 데이터를 래치하여 상기 제 2 VCC 전압의 영상 데이터를 송신하는 제 1 래치부와, 상기 쉬프트 레지스터로부터 공급되는 샘플링 신호에 응답하여 상기 제 1 래치부에서 송신된 영상 데이터를 래치하여 상기 D/A변환부에 송신하는 제 2 래치부를 구비하여 구성되는 평판 표시장치의 데이터 구동회로.
  6. 제 5 항에 있어서,
    상기 제 1 래치부는 송신부를 구비하고, 상기 제 1 래치부의 송신부는,
    상기 영상 데이터를 반전하는 인버터와,
    상기 인버터와 상기 제 1 VCC 전압단 사이에 PMOS를 더 추가 구성하고, 상기 PMOS의 게이트단과 드레인단을 서로 연결하여 상기 제 2 VCC 전압의 영상 데이터를 송신하는 평판 표시장치의 데이터 구동회로.
  7. 제 5 항에 있어서,
    상기 제 1 래치부는 송신부를 구비하고, 상기 제 1 래치부의 송신부는,
    상기 영상 데이터를 반전하는 인버터와,
    상기 제 1 VCC 전압을 분압하는 제 1 및 제 2 저항과,
    상기 제 1 및 제 2 저항에 의해 분압된 전압을 증폭하는 증폭기와,
    상기 증폭기에서 출력된 신호에 의해 스위칭되어 상기 제 1 VCC 전압을 상기 인버터의 소오스단으로 출력하는 MOS 트랜지스터를 구비하여 구성되는 평판 표시장치의 데이터 구동회로.
  8. 제 5 항에 있어서,
    상기 제 1 래치부는 송신부를 구비하고, 상기 제 1 래치부의 송신부는,
    상기 영상 데이터를 반전하는 인버터와,
    입력 전압을 분압하는 제 1 및 제 2 저항과,
    상기 제 1 및 제 2 저항에 의해 분압된 전압을 증폭하는 증폭기와,
    상기 증폭기에서 출력된 신호에 의해 스위칭되어 상기 입력 전압을 상기 인버터의 소오스단으로 출력하는 제 1 및 제 2 BJT 트랜지스터 또는 제 1 및 제 3 BJT 트랜지스터를 구비하는 평판 표시장치의 데이터 구동회로.
  9. 청구항 제1항 내지 제8항 중 어느 한 항에 따른 복수 개의 데이터 드라이버 IC가 구비된 데이터 구동회로; 및
    상기 데이터 구동회로의 동작 타이밍을 제어하는 타이밍 제어부를 포함하고,
    상기 타이밍 제어부는
    상기 복수 개의 데이터 드라이버 IC 각각과 EPI 방식으로 연결되고, 상기 EPI 방식의 EPI 패킷 데이터에 상기 각 데이터 드라이버 IC별로 래치 타임을 분산하기 위한 제어신호를 인코딩하여 상기 각 데이터 드라이버 IC를 구동하는 평판 표시장치.
  10. 제 9 항에 있어서,
    상기 EPI 패킷 데이터는 패킷 데이터의 시작을 알려주는 클럭 타이밍 패킷과, 콘트롤 패킷의 시작을 알려주는 콘트롤 스타트 패킷과, 각 데이터 드라이버 IC의 각종 제어신호가 인코팅된 제 1 및 제 2 콘트롤 패킷), 다음 패킷이 영상데이터 패킷의 시작을 알려주는 데이터 스타트 패킷과, 영상 데이터가 인코딩된 영상 데이터 패킷을 포함하고, 상기 각 데이터 드라이버 IC별로 래치 타임을 분산하기 위한 제어신호는 상기 클럭 타이밍 패킷에 인코딩되는 평판 표시장치.
  11. 제 10 항에 있어서,
    상기 각 데이터 드라이버 IC별로 래치 타임을 분산하기 위한 제어신호는 상기 클럭 타이밍 패킷(CT)에서 인터널 래치 타임(Internal latch time)인 t7 이 후 2비트로 구성되는 평판 표시장치.
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