KR102395214B1 - 디스플레이 인터페이스 장치 및 그의 데이터 전송 방법 - Google Patents

디스플레이 인터페이스 장치 및 그의 데이터 전송 방법 Download PDF

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Abstract

본 발명은 전송 주파수를 분산시킴으로써 EMI를 감소시킬 수 있는 디스플레이 인터페이스 장치에 관한 것으로, 일 실시예에 따른 디스플레이 인터페이스 장치는 클럭 에지를 포함하는 딜리미터와, 전송데이터를 직렬 형태로 포함하는 각 패킷을 송신하는 송신부와, 송신부로부터 전송된 각 패킷으로부터 클럭 에지를 추출하고, 추출된 클럭 에지를 기초하여 내부 클럭을 생성하며, 내부 클럭을 이용하여 각 패킷의 전송데이터를 샘플링하여 복원하는 수신부를 포함한다. 송신부에서 수신부로 전송되는 각 패킷은 패킷마다 클럭 에지의 타이밍은 유지하되, 클럭 에지의 트랜지션 방향이 랜덤하게 변화하는 딜리미터를 포함한다.

Description

디스플레이 인터페이스 장치 및 그의 데이터 전송 방법{DISPLAY INTERFACE DEVICE AND METHOD FOR TRANSMITTING DATA USING THE SAME}
본 발명은 주파수 분산을 통해 전자기적 간섭(ElectroMagnetic Interference; EMI)을 감소시킬 수 있는 디스플레이 인터페이스 장치 및 그의 데이터 전송 방법에 관한 것이다.
최근 디지털 데이터를 이용하여 영상을 표시하는 디스플레이 장치로는 액정을 이용한 액정 디스플레이(Liquid Crystal Display; LCD), 유기 발광 다이오드를 이용한 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 디스플레이, 전기영동 입자를 이용한 전기영동 디스플레이(ElectroPhoretic Display; EPD) 등이 대표적이다.
디스플레이 장치는 화소 어레이를 통해 영상을 표시하는 패널과, 패널을 구동하는 패널 구동부와, 패널 구동부를 제어하는 타이밍 컨트롤러 등을 포함하고, 패널 구동부는 패널의 게이트 라인들을 구동하는 게이트 구동부와, 패널의 데이터 라인들을 구동하는 데이터 구동부를 포함한다.
타이밍 컨트롤러와 데이터 구동부는 전송 배선 수를 감소시키고 고속 전송을 위하여, 제어 정보나 영상 데이터(픽셀 데이터)를 직렬화하고 클럭 정보를 삽입하여 패킷 단위로 변환하고 포인트-투-포인트(Point-to-Point) 방식으로 패킷을 전송하는 임베디드 포인트-투-포인트 인터페이스(Embedded Point-to-point Interface; 이하 EPI) 프로토콜을 이용하고 있다.
도 1은 종래의 타이밍 컨트롤러로부터 데이터 구동부로 전송되는 패킷 구조를 예를 들어 나타낸 것이다. 도 1에서 (A)는 액티브(active) 기간에 전송되는 패킷 구조를 예시한 것이고, (B)는 블랭크 (blank) 기간에 전송되는 패킷 구조를 예시한 것이다.
도 1(A)를 참조하면, 액티브 기간에 전송되는 각 패킷은 복수의 픽셀 데이터와, 그 픽셀 데이터의 전단 및 후단에 2비트씩 삽입되어 클럭 에지를 나타내는 총 4비트(11, 00)의 딜리미터(Delimiter)를 포함한다. 1UI(Unit Interval)는 1비트 전송 시간이다. 도 1(B)를 참조하면, 블랭크 기간에 전송되는 각 패킷은 픽셀 데이터 대신 일정한 주기로 트랜지션되는 더미 데이터를 포함한다.
도 1(A), (B)에 도시된 바와 같이, 각 패킷에 삽입되는 딜리미터의 4비트(11, 00)가 항상 고정값을 가짐으로써 패킷 전송시 그 패킷의 전송 길이에 해당하는 일정한 주기마다 딜리미터에서 라이징 트랜지션(rising transition)이 발생하게 된다. 이로 인하여, 일정한 패킷 주기에 해당하는 특정 주파수 성분의 피크치가 증가하여 EMI 노이즈가 발생되는 문제점이 있다.
또한, 도 1(B)에 도시된 바와 같이, 블랭크 기간에 전송되는 더미 데이터도 일정한 타이밍에서 폴링 트랜지션(falling transition)이 발생하는 일정한 패턴을 가짐으로 인하여 더미 데이터의 일정한 트랜지션 주기에 해당하는 특정 주파수에서도 EMI 노이즈가 발생되는 문제점이 있다.
본 발명은 전송 주파수를 분산시킴으로써 EMI를 감소시킬 수 있는 디스플레이 인터페이스 장치 및 그의 데이터 전송 방법을 제공한다.
일 실시예에 따른 디스플레이 인터페이스 장치는 클럭 에지를 포함하는 딜리미터와, 전송데이터를 직렬 형태로 포함하는 각 패킷을 송신하는 송신부와, 송신부로부터 전송된 각 패킷으로부터 클럭 에지를 추출하고, 추출된 클럭 에지를 기초하여 내부 클럭을 생성하며, 내부 클럭을 이용하여 각 패킷의 전송데이터를 샘플링하여 복원하는 수신부를 포함한다. 송신부에서 수신부로 전송되는 각 패킷은 패킷마다 클럭 에지의 타이밍은 유지하되, 클럭 에지의 트랜지션 방향이 랜덤하게 변화하는 딜리미터를 포함한다.
일 실시예에 따른 송신부는 데이터 인에이블 신호가 나타내는 액티브 기간에 딜리미터와, 복수의 픽셀 데이터를 전송 데이터로 포함하는 제1 패킷을 수신부로 전송한다. 송신부는 데이터 인에이블 신호가 나타내는 블랭크 기간에 딜리미터와, 제어 정보를 전송 데이터로 포함하는 제2 패킷을 수신부로 전송한다. 또한, 송신부는 블랭크 기간에 딜리미터와, 트랜지션이 랜덤한 더미 데이터를 전송데이터로 포함하는 제3 패킷을 수신부로 전송한다.
각 패킷에 포함되는 딜리미터는 전송데이터의 전단에 삽입되고 비트가 서로 동일한 전단 2비트와, 전송데이터의 후단에 삽입되고 비트가 서로 동일한 후단 2비트를 포함하고, 각 패킷의 전단 2비트는 이전 패킷의 후단 2비트와 상반되고, 각 패킷의 후단 2비트는 다음 패킷의 전단 2비트와 상반되되, 각 패킷의 전단 2비트와 후단 2비트는 서로 동일한 값을 갖거나 서로 다른 값을 값을 갖을 수 있다.
각 패킷마다 딜리미터의 클럭 에지는 라이징 트랜지션 또는 폴링 트랜지션을 랜덤하게 포함한다. 인접한 패킷들의 전송데이터 사이에는 "0011"의 제1 딜리미터 또는 "1100"의 제2 딜리미터가 랜덤하게 배치된다.
일 실시예에 따른 송신부는 제1 리니어 피드백 쉬프트 레지스터로부터 랜덤하게 발생하는 제어 신호에 응답하여 제1 딜리미터 또는 제2 딜리미터를 선택하고, 선택된 딜리미터를 전송데이터와 함께 합성하여 직렬화하고, 제2 리니터 피드백 쉬프트 레지스터로부터 랜덤하게 발생하는 더미 데이터를 선택된 딜리미터와 합성하여 직렬화한다.
송신부는 제1 및 제2 전송채널을 통해 수신부와 연결될 수 있다. 제1 전송채널을 통해 전송되는 각 패킷의 딜리미터와 제2 전송채널을 통해 전송되는 각 패킷의 딜리미터는 클럭 에지의 타이밍을 서로 동일하게 유지하되, 서로 동일한 값을 갖거나 서로 다른 값을 갖을 수 있다. 제1 전송채널을 통해 전송되는 더미 데이터와 제2 전송채널을 통해 전송되는 더미 데이터는 서로 동일한 값을 갖거나 서로 다른 값을 갖을 수 있다.
일 실시예에 따른 디스플레이 장치는 전술한 송신부를 내장한 타이밍 컨트롤러와, 타이밍 컨트롤러와 접속된 복수의 데이터 IC를 포함하고, 복수의 데이터 IC 각각은 전술한 수신부를 포함한다.
일 실시예에 따른 디스플레이 인터페이스 장치의 데이터 전송 방법은 각 패킷마다 클럭 에지의 타이밍은 유지하되, 클럭 에지의 트랜지션 방향이 랜덤하게 변화하는 딜리미터와, 전송 데이터를 직렬 형태로 포함하는 각 패킷을 전송하는 송신 단계와, 전송된 각 패킷으로부터 클럭 에지를 추출하고, 추출된 클럭 에지를 기초하여 내부 클럭을 생성하며, 내부 클럭을 이용하여 각 패킷의 전송데이터를 샘플링하여 복원하는 수신 단계를 포함한다.
일 실시예에 따른 디스플레이 인터페이스 장치 및 그의 데이터 전송 방법은 각 패킷에서 수신부에 클럭 에지를 제공하는 딜리미터의 에지 타이밍을 유지하면서도 클럭 에지의 트랜지션 방향(라이징 또는 폴링)을 랜덤하게 변화시킴으로써 패킷의 전송 주파수를 분산시킬 수 있으므로 EMI 노이즈를 감소시킬 수 있다.
일 실시예에 따른 디스플레이 인터페이스 장치 및 그의 데이터 전송 방법은 블랭크 기간에도 클럭 에지의 트랜지션 방향이 랜덤하게 변화하는 딜리미터와 함께 랜덤 주파수를 갖는 더미 데이터를 포함하는 더미 패킷을 전송함으로써 패킷의 전송 주파수를 더 분산시킬 수 있으므로 EMI 노이즈를 더욱 감소시킬 수 있다.
도 1은 종래의 데이터 패킷 구성을 예를 들어 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 구성을 개략적으로 나타낸 블록도이다.
도 3은 도 2에 적용되는 LCD 서브픽셀의 구성을 예시한 등가회로도이다.
도 4는 도 2에 적용되는 OLED 서브픽셀의 구성을 예시한 등가회로도이다.
도 5는 본 발명의 일 실시예에 따른 타이밍 컨트롤러와 복수의 데이트 IC의 접속 구조를 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 인터페이스 장치에서 액티브 기간에 전송되는 패킷 구조를 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 인터페이스 장치에서 블랭크 기간에 전송되는 패킷 구조를 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른 인터페이스 장치에서 픽셀데이터의 비트수에 따른 패킷 구조를 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따른 디스플레이 인터페이스 장치의 구성을 개략적으로 나타낸 블록도이다.
이하, 본 발명의 바람직한 실시예들을 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 구성을 개략적으로 나타낸 블록도이고, 도 3은 도 2에 적용되는 LCD 서브픽셀의 구성을 예시한 등가회로도이고, 도 4는 도 2에 적용되는 OLED 서브픽셀의 구성을 예시한 등가회로도이다.
도 2를 참조하면, 디스플레이 장치는 패널(100), 게이트 구동부(200), 데이터 구동부(300), 타이밍 컨트롤러(TCON)(400), 전원부(500) 등을 구비한다.
패널(100)은 서브픽셀들(PXL)이 매트릭스 형태로 배열된 픽셀 어레이를 통해 영상을 표시한다. 픽셀 어레이의 기본 픽셀은 화이트(W), 레드(R), 그린(G), 블루(B) 서브픽셀들(PXL) 중 컬러 혼합으로 화이트 표현이 가능한 적어도 3개 이상의 서브픽셀들, 즉 W/R/G, B/W/R, G/B/W, R/G/B, 또는 W/R/G/B 서브픽셀들로 구성될 수 있다.
패널(100)은 LCD 패널 또는 OLED 패널 등과 같은 다양한 디스플레이 패널일 수 있으며, 터치 센싱 기능도 갖는 터치 겸용 디스플레이 패널일 수 있다.
예를 들어, 표시 패널(100)이 LCD 패널인 경우, 도 3에 도시된 바와 같이 각 서브픽셀(PXL)은 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)와 공통 전극(Vcom) 사이에 병렬 접속된 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 구비한다. 액정 커패시터(Clc)는 박막 트랜지스터(TFT)를 통해 픽셀 전극에 공급된 데이터 신호와, 공통 전극(Vcom)에 공급된 공통 전압(Vcom)과의 차전압을 충전하고 충전된 전압에 따라 액정을 구동하여 광투과량을 제어한다. 스토리지 커패시터(Cst)는 박막 트랜지스터(TFT)의 턴-오프 기간동안 액정 커패시터(Clc)에 충전된 전압을 안정적으로 유지시킨다.
이와 달리, 표시 패널(100)이 OLED 패널인 경우, 도 4에 도시된 바와 같이 각 서브픽셀(PXL)은 고전위 전원(EVDD) 라인 및 저전위 전원(EVSS) 라인 사이에 접속된 OLED 소자와, OLED 소자를 독립적으로 구동하기 위하여 적어도 제1 및 제2 스위칭 TFT(ST1, ST2) 및 구동 TFT(DT)와 스토리지 커패시터(Cst)를 포함하는 픽셀 회로를 구비하며, 픽셀 회로 구성은 다양하므로 도 4의 구조로 한정되지 않는다.
OLED 소자는 구동 TFT(DT)와 접속된 애노드와, 저전위 전원(EVSS) 라인과 접속된 캐소드와, 애노드 및 캐소드 사이의 발광층을 구비하여, 구동 TFT(DT)를 통해 공급된 전류량에 비례하는 광을 발생한다.
제1 스위칭 TFT(ST1)는 한 게이트 라인(GL1[N])의 게이트 신호에 의해 구동되어 해당 데이터 라인(DL)으로부터의 데이터 전압을 구동 TFT(DT)의 게이트 노드에 공급하고, 제2 스위칭 TFT(ST2)는 다른 게이트 라인(GL2[N])의 게이트 신호에 의해 구동되어 레퍼런스 라인(RL)으로부터의 레퍼런스 전압을 구동 TFT(DT)의 소스 노드에 공급한다. 제2 스위칭 TFT(ST2)는 센싱 모드에서 구동 TFT(DT)로부터의 전류를 레퍼런스 라인(RL)으로 출력하는 경로로 더 이용될 수 있다.
구동 TFT(DT)의 게이트 노드 및 소스 노드 사이에 접속된 스토리지 커패시터(Cst)는 제1 스위칭 TFT(ST1)를 통해 게이트 노드로 공급된 데이터 전압과, 제2 스위칭 TFT(ST2)를 통해 소스 노드로 공급된 레퍼런스 전압의 차전압을 충전하여 구동 TFT(DT)의 구동 전압으로 공급한다.
구동 TFT(DT)는 고전위 전원(EVDD) 라인으로부터 공급되는 전류를 스토리지 커패시터(Cst)로부터 공급된 구동 전압에 따라 제어함으로써 구동 전압에 비례하는 전류를 OLED 소자로 공급하여 OLED 소자를 발광시킨다.
전원부(500)는 디스플레이 장치에서 필요로 하는 다양한 구동 전압들을 생성하여 공급한다. 전원부(500)는 외부로부터 공급받은 입력 전압을 이용하여 디스플레이 장치의 다양한 회로 구성, 즉 타이밍 컨트롤러(400), 게이트 구동부(200), 데이터 구동부(300), 패널(100)의 구동에 필요한 각종 구동 전압들을 생성하여 출력한다.
게이트 구동부(200)는 타이밍 컨트롤러(400)로부터 공급받은 게이트 제어 신호에 따라 스캔 펄스를 생성하여 게이트 라인들을 순차 구동한다. 게이트 구동부(200)는 게이트 라인에 해당 스캔 기간마다 게이트 온 전압의 스캔 펄스를 공급하고, 다른 게이트 라인들이 구동되는 나머지 기간 동안 게이트 오프 전압을 공급한다.
게이트 구동부(200)는 적어도 하나의 게이트 IC로 구성되고 TCP(Tape Carrier Package), COF(Chip On Film), FPC(Flexible Print Circuit) 등과 같은 회로 필름에 실장되어 패널(100) 및 PCB(100)에 TAB(Tape Automatic Bonding) 방식으로 부착되거나, COG(Chip On Glass) 방식으로 패널(100) 상에 실장될 수 있다. 이와 달리, 게이트 구동부(200)는 패널(100)의 픽셀 어레이를 구성하는 박막 트랜지스터 어레이와 함께 박막 트랜지스터 기판에 형성됨으로써 패널(100)의 비표시 영역에 내장된 GIP(Gate In Panel) 타입으로 구성될 수 있다.
타이밍 컨트롤러(400)는 호스트 시스템(미도시)으로부터 영상 데이터와, 타이밍 신호들을 공급받는다. 타이밍 신호들은 도트 클럭, 데이터 인에이블 신호, 수직 동기 신호, 수평 동기 신호를 포함한다. 수직 동기 신호 및 수평 동기 신호는 데이터 인에이블 신호를 카운트하여 생성할 수 있으므로 생략 가능하다.
타이밍 컨트롤러(400)는 호스트 시스템으로부터 공급받은 타이밍 신호들을 이용하여 게이트 구동부(200)의 구동 타이밍을 제어하는 게이트 제어 신호들을 생성하여 게이트 구동부(200)로 공급한다. 예를 들면, 게이트 제어 신호들은 쉬프트 레지스터의 스캔 동작을 제어하는 게이트 스타트 펄스, 게이트 쉬프트 클럭, 스캔 펄스의 출력 타이밍을 제어하는 게이트 출력 인에이블 신호 등을 포함한다.
타이밍 컨트롤러(400)는 호스트 시스템으로부터 공급받은 타이밍 신호들을 이용하여 데이터 구동부(300)의 동작 타이밍을 제어하는 데이터 제어 정보를 생성하여 데이터 구동부(300)로 출력한다. 예를 들면, 데이터 제어 정보는 데이터의 래치 타이밍을 제어하는데 이용되는 소스 스타트 펄스, 소스 샘플링 클럭, 데이터의 출력 타이밍을 제어하는 소스 출력 인에이블 신호 등을 포함한다. 타이밍 컨트롤러(400)는 호스트 시스템으로부터 공급받은 영상 데이터에 대하여, 화질 보상이나 소비 전력 감소 등을 위한 다양한 영상 처리를 수행하여 각 서브픽셀에 공급될 픽셀 데이터로 변환하고, 픽셀 데이터를 데이터 구동부(300)로 출력한다.
데이터 구동부(300)는 타이밍 컨트롤러(400)로부터 공급받은 데이터 제어 정보에 의해 제어되고, 타이밍 컨트롤러(400)로부터 공급받은 픽셀 데이터를 아날로그 데이터 신호로 변환하여 패널(100)의 데이터 라인들로 공급한다. 데이터 구동부(300)는 자신에게 내장되거나, 외부에 별도로 구비된 감마 전압 생성부(미도시)로부터 공급된 기준 감마 전압 세트를 픽셀 데이터의 계조값에 각각 대응하는 계조 전압들로 세분화하고, 세분화된 계조 전압들을 이용하여 디지털 픽셀 데이터를 아날로그 데이터 신호로 변환하고, 아날로그 데이터 신호를 패널(100)의 각 데이터 라인으로 공급한다.
타이밍 컨트롤러(400)와 데이터 구동부(300)는 전송 데이터에 클럭을 직렬로 임베딩하여 직렬 전송하는 고속 직렬 인터페이스를 이용하여 데이터를 송수신한다. 예를 들면, 클럭을 임베딩한 고속 직렬 인터페이스로는 EPI (Embedded Point-to-point Interface; EPI) 등이 적용될 수 있다.
도 5는 본 발명의 일 실시예에 따른 인터페이스로써 EPI를 이용하는 타이밍 컨트롤러와 복수의 데이트 IC의 접속 구조를 나타낸 도면이다.
도 5에 도시된 바와 같이, 데이터 구동부(300)는 복수의 데이터 IC(D-IC1~D-ICm)를 포함한다. 복수의 데이터 IC(D-IC1~D-ICm) 각각은 전송 채널(CH1~CHm) 각각을 통해 타이밍 컨트롤러(TCON)(400)와 개별적으로 연결된다. 일 실시예에 따른 인터페이스 장치는 타이밍 컨트롤러(400)의 출력단에 구성된 송신부(TX)와, 데이터 IC(D-IC1~D-ICm) 각각의 입력단에 구성된 수신부(RX)와, 송신부(TX)와 수신부(RX) 사이에 접속된 전송채널(CH)을 구비한다. 각 전송채널(CH) 은 패킷을 차동 신호 형태로 전송하는 배선쌍을 구비한다. 타이밍 컨트롤러(400)의 송신부(TX)와 데이터 IC(D-IC1~D-ICm) 각각은 복수의 전송채널을 통해 접속될 수 있다.
고속 직렬 인터페이스를 위하여, 타이밍 컨트롤러(400)의 송신부(TX)는 픽셀 데이터나, 제어 정보를 포함하는 디스플레이 정보를 클럭 에지 정보를 포함하는 직렬 형태의 패킷으로 변환하고 전송채널(CH)을 통해 패킷을 데이터 구동부(300)로 전송한다. 송신부(TX)는 패킷을 차동 신호 형태로 변환하여 각 전송채널(CH)을 통해 데이터 IC(D-IC1~D-ICm) 각각의 수신부(RX)로 전송한다. 데이터 IC(D-IC1~D-ICm) 각각의 수신부(RX)는 수신된 패킷으로부터 클럭 에지를 추출하고 추출된 클럭 에지에 기초하여 내부 클럭을 생성하고, 내부 클럭을 이용하여 패킷으로부터 제어 정보 및 픽셀 데이터를 샘플링하여 복원한다.
패킷은 클럭 에지 정보(딜리미터)와 데이터 구동부(300)의 제어 정보를 직렬 형태로 포함하는 제어 패킷, 클럭 에지 정보(딜리미터)와 픽셀 데이터를 직렬 형태로 포함하는 데이터 패킷, 클럭 에지 정보(딜리미터)와 더미 데이터를 직렬 형태로 포함하는 더미 패킷 등을 포함할 수 있다. 또한, 구동 초기나 리셋 구동시 데이터 IC(D-IC1~D-ICm)의 수신부(RX)에서 DLL의 내부 클럭 록킹(locking)을 위한 클럭 트레이닝 패턴을 더 포함한다.
특히, 타이밍 컨트롤러(400)의 송신부(TX)는 데이터 IC(D-IC1~D-ICm) 각각의 수신부(RX)에 패킷 단위로 클럭 에지를 제공하는 딜리미터의 에지 타이밍은 일정하게 유지하면서도 클럭 에지의 트랜지션 방향인 라이징 트랜지션과 폴링 트랜지션을 랜덤하게 변화시킨다. 또한, 타이밍 컨트롤러(400)의 송신부(TX)는 블랭크 기간에도 클럭 에지의 트랜지션 방향이 랜덤하게 변화하는 딜리미터와 함께 랜덤 주파수를 갖는 더미 데이터를 포함하는 더미 패킷을 전송한다. 이에 따라, 타이밍 컨트롤러(400)로부터 데이터 IC(D-IC1~D-ICm) 각각으로 전송되는 패킷의 주파수 성분이 분산되어 EMI 노이즈를 감소시킬 수 있다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 인터페이스 장치에서 액티브 기간과 블랭크 기간에 각각 전송되는 패킷을 나타낸 도면이다.
도 2 및 도 4에 도시된 타이밍 컨트롤러(400)는 외부 시스템으로부터 공급받은 데이터 인에이블(Data enable; DE) 신호를 이용하여 픽셀 데이터가 전송되는 액티브(active) 기간과, 픽셀 데이터를 제외한 제어 정보나 더미 데이터 등이 전송되는 블랭크(blank) 기간을 구분한다. 블랭크 기간은 도 7과 같이 각 수평 동기 기간마다 포함되는 수평 블랭크 기간(Hblank)와, 각 수직 동기 기간마다 포함되는 수직 블랭크 기간(Vblank)을 포함한다.
기본 전송 단위의 길이를 갖는 각 패킷은 전송데이터와, 그 전송데이터의 전단 및 후단에 각각 2비트씩 삽입되어 클럭 에지를 나타내는 총 4비트(11, 00)의 딜리미터(Random Delimiter)를 랜덤하게 포함한다. 각 패킷의 전송데이터는 도 6에 도시된 바와 같이 액티브기간에 전송되는 복수의 픽셀데이터이거나, 도 7에 도시된 바와 같이 블랭크 기간(Hblank, Vblank)에 전송되는 랜덤 더미 데이터일 수 있다. 또한, 각 패킷의 전송데이터는 블랭크 기간(Hblank, Vblank)에 전송되는 복수의 데이터 제어정보일 수 있다. 도 6 및 도 7에서 1UI(Unit Interval)는 1비트 전송 시간을 의미한다.
도 6 및 도 7을 참조하면, 각 패킷에서 전송데이터 이전에 삽입되는 딜리미터의 전단 2비트는 "00" 또는 "11"의 2비트가 랜덤하게 이용되고, 전송데이터 이후에 삽입되는 딜리미터의 후단 2비트도 "00" 또는 "11"의 2비트가 랜덤하게 이용된다. 다시 말하여, 각 패킷의 전단에 삽입되는 딜리미터의 전단 2비트는 그 패킷의 후단에 삽입되는 딜리미터의 후단 2비트와 동일하거나 상반된 값을 갖을 수 있다. 다만, 각 패킷에 대한 클럭 에지의 타이밍을 일정하게 나타내기 위하여, N번째 패킷의 전단에 삽입되는 딜리미터의 전단 2비트는 N-1번째 패킷의 후단에 삽입된 딜리미터의 후단 2비트와는 상반된 값이어야 한다. 또한, N번째 패킷의 후단에 삽입되는 딜리미터의 후단 2비트는 N+1번째 패킷의 전단에 삽입된 딜리미터의 전단 2비트와는 상반된 값이어야 한다.
예를 들어, 도 6(A)와 N-1번째 패킷의 후단에 딜리미터의 2비트로써 "11"이 삽입되면, N번째 패킷의 전단에는 딜리미터의 2비트로써 "00"이 삽입된다. 도 6(B)와 N-1번째 패킷의 후단에 딜리미터의 2비트로써 "00"이 삽입되면, N번째 패킷의 전단에는 딜리미터의 2비트로써 "11"이 삽입된다.
따라서, 인접한 패킷들의 전송데이터 사이에 위치하게 되는 4비트의 딜리미터는 "1100" 또는 "0011"의 4비트가 랜덤하게 선택되어 이용된다. 이 결과, 각 패킷의 딜리미터에서 클럭 에지의 타이밍은 일정하면서도 클럭 에지의 트랜지션 방향인 라이징 트랜지션과 폴링 트랜지션이 랜덤하게 변화함으로써 패킷의 전송 주파수를 분산시킬 수 있으므로 EMI 노이즈를 감소시킬 수 있다.
또한, 도 7에 도시된 바와 같이, 블랭크 기간(Hblank, Vblank)에 전송되는 각 패킷은 클럭 에지의 타이밍이 일정하면서도 클럭 에지의 라이징 트랜지션과 폴링 트랜지션이 랜덤하게 변화하는 딜리미터와 함께, 전송데이터로써 트랜지션이 일정하지 않고 랜덤하게 트랜지션되는 랜덤 더미 데이터를 포함한다. 이 결과, 각 패킷의 딜리미터에서 클럭 에지의 트랜지션 방향과 함께 랜덤 더미 데이터에 의해 패킷의 전송 주파수를 더욱 분산시킬 수 있으므로 EMI 노이즈를 더욱 감소시킬 수 있다.
한편, 수평 블랭크 기간(Hblank) 또는 수직 블랭크 기간(Vblank)에 전송되는 패킷은 전술한 랜덤 딜리미터와 함께 소스 스타트 펄스, 소스 인에이블 신호나 극성 제어 신호를 포함하는 복수의 데이터 제어 정보를 전송데이터를 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 인터페이스 장치에서 픽셀데이터의 비트수에 따른 패킷 구조를 나타낸 도면이다. 도 8에서 (A), (B)는 일 실시예에 따른 인터페이스 장치에서 8비트씩의 R/G/B 데이터를 이용할 때, 액티브 기간과 블랭크 기간 각각에서 전송되는 패킷 구성을 나타낸 것이다. 도 8에서 (C), (D)는 일 실시예에 따른 인터페이스 장치에서 10비트씩의 R/W/G/B 데이터를 이용할 때, 액티브 기간과 블랭크 기간 각각에서 전송되는 패킷 구성을 나타낸 것이다.
일 실시예에 따른 인터페이스 장치에서 8비트씩의 R/G/B 데이터를 이용할 때, 도 8(A)를 참조하면, 액티브 기간에 전송되는 각 패킷은 8비트의 R픽셀 데이터[R0:R7], 8비트의 G 픽셀 데이터[G0:G7], 8비트의 B 픽셀 데이터[B0:B7]를 포함하는 24비트의 전송데이터와, 4비트의 딜리미터를 포함하는 28UI의 전송 길이를 갖는다. 도 8(B)를 참조하면, 블랭크 기간에 전송되는 각 패킷은 제어 정보(CTR) 또는 랜덤 더미 데이터(DMY)를 포함하는 24비트의 전송데이터와, 4비트의 딜리미터를 포함하는 28UI의 전송 길이를 갖는다. 도 8(A), (B)에서 인접한 패킷의 전송데이터 사이에 위치하게 되는 4비트의 딜리미터는 "1100" 또는 "0011"의 4비트가 랜덤하게 이용된다.
일 실시예에 따른 인터페이스 장치에서 10비트씩의 R/W/G/B 데이터를 이용할 때, 도 8(C)를 참조하면, 액티브 기간에 전송되는 각 패킷은 10비트의 R픽셀 데이터[R0:R9], 10비트의 W 픽셀 데이터[W0:W9]를 포함하거나, 10비트의 G 픽셀 데이터[G0:G9], 10비트의 B 픽셀 데이터[B0:B9]를 포함하는 20비트의 전송데이터와, 4비트의 딜리미터를 포함하는 24UI의 전송 길이를 갖는단. RW 픽셀 데이터를 포함하는 패킷은 제1 채널(CHA)을 통해 전송되고, GB 픽셀 데이터를 포함하는 패킷은 제2 채널(CHB)을 통해 병렬로 전송될 수 있다. 도 8(D)를 참조하면, 블랭크 기간에 제1 및 제2 채널(CH1, CH2)을 통해 전송되는 각 패킷은 제어 정보(CTR) 또는 랜덤 더미 데이터(DMY)를 포함하는 20비트의 전송데이터와, 4비트의 딜리미터를 포함하는 24UI의 전송 길이를 갖는다.
제1 및 제2 채널(CH1, CH2) 각각에서 인접한 패킷의 전송데이터 사이에 위치하게 되는 4비트의 딜리미터는 "1100" 또는 "0011"의 4비트가 랜덤하게 이용된다. 제1 채널(CHA)의 4비트 딜리미터와 제2 채널(CHB)의 4비트 딜리미터는 클럭 에지의 타이밍은 동일하면서도 클럭 에지의 트랜지션 방향은 서로 같거나 서로 다를 수 있다. 또한, 블랭크 기간에 제1 채널(CHA)을 통해 전송되는 랜덤 더미 데이터(DMY)와 제2 채널(CHB)을 통해 전송되는 랜덤 더미 데이터(DMY)는 서로 같거나 서로 다를 수 있다. 이에 따라, 제1 채널(CHA)과 제2 채널(CHB)을 통해 전송되는 딜리미터와 랜덤 더미 데이터(DMY)가 서로 다른 경우, 제1 채널(CHA)과 제2 채널(CHB)의 전송 주파수가 서로 다르게 분산됨으로써 EMI 노이즈를 더욱 감소시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 디스플레이 인터페이스 장치의 구성을 개략적으로 나타낸 블록도이다.
도 9를 참조하면, 인터페이스 장치는 타이밍 컨트롤러(400)의 송신부(TX), 데이터 IC(D-ICm)의 수신부(RX), 송신부(TX)와 수신부(RX)를 연결하는 전송채널(CH)을 포함한다.
타이밍 컨트롤러(400)의 송신부(TX)에서 제1 멀티플렉서(Multiplexer; MUX1)(410)는 제1 리니어 피드백 쉬프트 레지스터(Linear Feedback Shift Register; LFSR1)(420)로부터 랜덤하게 공급되는 제어 신호에 응답하여 "0011" 또는 "1100"의 4비트 딜리미터를 선택하여 출력한다. 제1 합성부(430)는 MUX1(430)로부터 공급된 4비트 딜리미터와, 타이밍 컨트롤러(400)의 다른 로직부로부터 공급된 픽셀 데이터 또는 제어 정보(CTR)를 합성하여 MUX2(460)로 출력한다. 제2 합성부(440)는 MUX1(430)로부터 공급된 4비트 딜리미터와 LFSR2(450)로부터 랜덤하게 발생된 랜덤 더미 데이터를 합성하여 MUX2(460)로 출력한다.
MUX2(460)는 데이터 인에이블 신호(DE) 신호에 응답하여 액티브 기간에는 제1 합성부(430)로부터 공급된 딜리미터 및 픽셀 데이터를 포함하는 합성 데이터를 선택하여 시리얼라이저(470)로 출력한다. MUX2(460)는 데이터 인에이블 신호(DE) 신호에 응답하여 블랭크 기간에는 제2 합성부(440)로부터 공급되는 딜리미터 및 랜덤 더미 데이터를 포함하는 합성 데이터를 선택하여 시리얼라이저(470)로 출력한다. 또한, MUX2(460)는 블랭크 기간에 제1 합성부(430)로부터 공급된 딜리미터 및 제어 정보(CTR)를 포함하는 합성 데이터를 선택하여 시리얼라이저(470)로 출력할 수 있다.
시리얼라이저(470)는 MUX2로부터 공급받은 합성 데이터를 클럭 생성부인 PLL(Phase Locked Loop)(480)로부터 공급된 클럭을 이용하여 직렬 패킷으로 변환하여 송신 버퍼(490)로 출력한다. 송신 버퍼(490)는 시리얼라이저(470)로부터 공급된 패킷을 차동 신호 형태로 변환하여 전송채널(CH)을 통해 수신부(RX)로 전송한다.
수신부(RX)에서 수신 버퍼(310)는 전송채널(CH)을 통해 송신부(TX)로부터 전송된 차동 신호를 패킷 데이터로 변환하여 클럭/데이터 복원부(Clock/Data Recovery; CDR)(320)로 출력한다. CDR(320)는 패킷 데이터로부터 클럭 및 전송데이터를 추출하여, 클럭 에지를 DLL(Delay Locked Loop)(340)로 출력하고, 전송데이터를 디시리얼라이저(330)로 출력한다. DLL(340)은 CDR(320)로부터 공급된 클럭 에지에 기초하여 DLL 딜레이를 보정하면서 내부 클럭(CLKin)을 생성한다. 디시리얼라이저(330)는 DLL(340)로부터 공급된 내부 클럭(CLKin)을 이용하여 CDR(320)로부터 공급된 전송데이터로부터 픽셀데이터와 제어 정보를 샘플링하여 복원하고, 랜덤 더미 데이터는 무시한다.
일 실시예에 따른 디스플레이 인터페이스 장치 및 그의 데이터 전송 방법은 각 패킷에서 수신부에 클럭 에지를 제공하는 딜리미터의 에지 타이밍을 유지하면서도 클럭 에지의 트랜지션 방향(라이징 또는 폴링)을 랜덤하게 변화시킴으로써 패킷의 전송 주파수를 분산시킬 수 있으므로 EMI 노이즈를 감소시킬 수 있다.
일 실시예에 따른 디스플레이 인터페이스 장치 및 그의 데이터 전송 방법은 블랭크 기간에도 클럭 에지의 트랜지션 방향이 랜덤하게 변화하는 딜리미터와 함께 랜덤 주파수를 갖는 더미 데이터를 포함하는 더미 패킷을 전송함으로써 패킷의 전송 주파수를 더 분산시킬 수 있으므로 EMI 노이즈를 더욱 감소시킬 수 있다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 패널 200: 게이트 구동부
300: 데이터 구동부 400: 타이밍 컨트롤러
500: 전원부 D-IC1~D-ICm: 데이터 IC
TX: 송신부 RX: 수신부
410: MUX1 420: LFSR1
430: 제1 합성부 440: 제2 합성부
450: LFSR2 460: MUX2
470: 시리얼라이저 480: PLL
490: 송신 버퍼 310: 수신버퍼
320: CDR 330: 디시얼라이저
340: DLL

Claims (11)

  1. 클럭 에지를 포함하는 딜리미터와, 전송데이터를 직렬 형태로 포함하는 각 패킷을 송신하는 송신부와,
    상기 송신부로부터 전송된 상기 각 패킷으로부터 상기 클럭 에지를 추출하고, 추출된 클럭 에지를 기초하여 내부 클럭을 생성하며, 상기 내부 클럭을 이용하여 상기 각 패킷의 전송데이터를 샘플링하여 복원하는 수신부를 포함하고,
    상기 송신부에서 상기 수신부로 전송되는 상기 각 패킷은 패킷마다 상기 클럭 에지의 타이밍은 유지하되, 상기 클럭 에지의 트랜지션 방향이 랜덤하게 변화하는 상기 딜리미터를 포함하는 디스플레이 인터페이스 장치.
  2. 청구항 1에 있어서,
    상기 송신부는
    데이터 인에이블 신호가 나타내는 액티브 기간에 상기 딜리미터와, 복수의 픽셀 데이터를 상기 전송 데이터로 포함하는 제1 패킷을 상기 수신부로 전송하고,
    상기 데이터 인에이블 신호가 나타내는 블랭크 기간에 상기 딜리미터와, 제어 정보를 상기 전송 데이터로 포함하는 제2 패킷을 상기 수신부로 전송하며,
    상기 블랭크 기간에 상기 딜리미터와, 트랜지션이 랜덤한 더미 데이터를 상기 전송데이터로 포함하는 제3 패킷을 상기 수신부로 전송하는 디스플레이 인터페이스 장치.
  3. 청구항 2에 있어서,
    상기 각 패킷에 포함되는 딜리미터는 상기 전송데이터의 전단에 삽입되고 비트가 서로 동일한 전단 2비트와, 상기 전송데이터의 후단에 삽입되고 비트가 서로 동일한 후단 2비트를 포함하고,
    상기 각 패킷의 전단 2비트는 이전 패킷의 후단 2비트와 상반되고, 상기 각 패킷의 후단 2비트는 다음 패킷의 전단 2비트와 상반되되,
    상기 각 패킷의 전단 2비트와 후단 2비트는 서로 동일한 값을 갖거나, 서로 다른 값을 갖는 디스플레이 인터페이스 장치.
  4. 청구항 3에 있어서,
    상기 각 패킷마다 상기 딜리미터의 클럭 에지는 라이징 트랜지션 또는 폴링 트랜지션을 랜덤하게 포함하는 디스플레이 인터페이스 장치.
  5. 청구항 3에 있어서,
    인접한 패킷들의 전송데이터 사이에는 "0011"의 제1 딜리미터 또는 "1100"의 제2 딜리미터가 랜덤하게 배치되는 디스플레이 인터페이스 장치.
  6. 청구항 5에 있어서,
    상기 송신부는
    제1 리니어 피드백 쉬프트 레지스터로부터 랜덤하게 발생하는 제어 신호에 응답하여 상기 제1 딜리미터 또는 제2 딜리미터를 선택하고, 선택된 딜리미터를 상기 전송데이터와 함께 합성하여 직렬화하고,
    제2 리니터 피드백 쉬프트 레지스터로부터 랜덤하게 발생하는 상기 더미 데이터를 상기 선택된 딜리미터와 합성하여 직렬화하는 디스플레이 인터페이스 장치.
  7. 청구항 5에 있어서,
    상기 송신부는 제1 및 제2 전송채널을 통해 상기 수신부와 연결되고,
    상기 제1 전송채널을 통해 전송되는 각 패킷의 딜리미터와 상기 제2 전송채널을 통해 전송되는 각 패킷의 딜리미터는 상기 클럭 에지의 타이밍을 서로 동일하게 유지하되, 서로 동일한 값을 갖거나 서로 다른 값을 갖고,
    상기 제1 전송채널을 통해 전송되는 상기 더미 데이터와 상기 제2 전송채널을 통해 전송되는 상기 더미 데이터는 서로 동일한 값을 갖거나 서로 다른 값을 갖는 디스플레이 인터페이스 장치.
  8. 청구항 1 내지 청구항 7 중 어느 한 청구항에 기재된 디스플레이 인터페이스 장치를 이용하는 디스플레이 장치에 있어서,
    상기 송신부를 내장한 타이밍 컨트롤러와,
    상기 타이밍 컨트롤러와 접속된 복수의 데이터 IC를 포함하고,
    상기 복수의 데이터 IC 각각은 상기 수신부를 포함하는 디스플레이 장치.
  9. 각 패킷마다 클럭 에지의 타이밍은 유지하되, 상기 클럭 에지의 트랜지션 방향이 랜덤하게 변화하는 딜리미터와, 전송 데이터를 직렬 형태로 포함하는 각 패킷을 전송하는 송신 단계와,
    전송된 상기 각 패킷으로부터 상기 클럭 에지를 추출하고, 추출된 클럭 에지를 기초하여 내부 클럭을 생성하며, 상기 내부 클럭을 이용하여 상기 각 패킷의 전송데이터를 샘플링하여 복원하는 수신 단계를 포함하는 디스플레이 인터페이스 장치의 데이터 전송 방법.
  10. 청구항 9에 있어서,
    상기 송신 단계는
    데이터 인에이블 신호가 나타내는 액티브 기간에 상기 딜리미터와, 복수의 픽셀 데이터를 상기 전송 데이터로 포함하는 제1 패킷을 수신부로 전송하고,
    상기 데이터 인에이블 신호가 나타내는 블랭크 기간에 상기 딜리미터와, 제어 정보를 상기 전송 데이터로 포함하는 제2 패킷을 상기 수신부로 전송하며,
    상기 블랭크 기간에 상기 딜리미터와, 트랜지션이 랜덤한 더미 데이터를 상기 전송데이터로 포함하는 제3 패킷을 상기 수신부로 더 전송하는 디스플레이 인터페이스 장치의 데이터 전송 방법.
  11. 청구항 10에 있어서,
    상기 각 패킷에 포함되는 딜리미터는 상기 전송데이터의 전단에 삽입되고 비트가 서로 동일한 전단 2비트와, 상기 전송데이터의 후단에 삽입되고 비트가 서로 동일한 후단 2비트를 포함하고,
    상기 각 패킷의 전단 2비트는 이전 패킷의 후단 2비트와 상반되고, 상기 각 패킷의 후단 2비트는 다음 패킷의 전단 2비트와 상반되되,
    상기 각 패킷의 전단 2비트와 후단 2비트는 서로 동일한 값을 갖거나 서로 다른 값을 갖는 디스플레이 인터페이스 장치의 데이터 전송 방법.
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