KR20100076626A - 표시 장치 및 이의 구동 방법 - Google Patents

표시 장치 및 이의 구동 방법 Download PDF

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Abstract

표시 장치 및 이의 구동 방법이 제공된다. 상기 표시 장치는 원시 영상 신호와 입력 제어 신호를 제공하여, 영상 신호를 제공하는 신호 제어부로서, 입력 제어 신호를 제공받아 제어 클럭 신호를 제공하는 수신부와, 원시 영상 신호를 제공받아 데이터 신호를 제공하는 영상 신호 처리부와, 제어 클럭 신호에 동기된 데이터 신호를 제공받아, 데이터 신호를 샘플링하여 생성된 데이터 정보에 데이터 클럭 정보가 임베드된 영상 신호를 제공하는 송신부를 포함하는 신호 제어부 및 영상 신호를 제공받아, 데이터 클럭 정보를 이용하여 영상 신호로부터 데이터 정보를 샘플링하고, 데이터 정보에 대응하는 데이터 전압을 생성하는 데이터 구동부를 포함하되, 송신부는 제어 클럭 신호에 대한 샘플링 클럭 신호의 지연 여부에 따라 데이터 신호를 지연하는 지연버퍼부와, 샘플링 클럭 신호에 응답하여 상기 지연된 데이터 신호를 샘플링하여 데이터 정보를 생성하는 샘플링부를 포함한다.
표시 장치, 신호 제어부

Description

표시 장치 및 이의 구동 방법{DISPLAY APPARATUS AND METHOD FOR DRIVING THE SAME}
본 발명은 표시 장치 및 그 구동 방법에 관한 것이다.
최근, 무겁고 큰 음극선관(cathode ray tube, CRT)을 대신하여 유기 전계 발광 표시 장치(organic light emitting diode display, OLED), 플라스마 표시 장치(plasma display panel, PDP), 액정 표시 장치(liquid crystal display, LCD)와 같은 평판 표시 장치가 활발히 개발 중이다.
PDP는 기체 방전에 의하여 발생하는 플라스마를 이용하여 문자나 영상을 표시하는 장치이며, 유기 발광 표시 장치는 특정 유기물 또는 고분자들의 전계 발광을 이용하여 문자 또는 영상을 표시한다. 액정 표시 장치는 두 표시판의 사이에 들어 있는 액정층에 전기장을 인가하고, 이 전기장의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다. 이러한 평판 표시 장치 중에서 예를 들어 액정 표시 장치와 유기 발광 표시 장치는 스위칭 소자를 포함하는 화소와 표시 신호선이 구비된 표시판, 그리고 표시 신호선 중 게이트 선에 게이트 신호를 내보내어 화소의 스위칭 소자를 턴온/오프시키는 게이트 구동부, 다수의 계조 전압을 생성하는 계조 전압 생성부, 계조 전압 중 영상 데이터에 해당하는 전압을 데이터 전압으로 선택하여 표시 신호선 중 데이터선에 데이터 전압을 인가하는 데이터 구동부, 그리고 이들을 제어하는 신호 제어부를 포함한다.
이러한 각 구동부는 구동에 필요한 일정한 전압을 공급받아서 이를 구동에 필요한 여러 전압으로 변경한다. 예를 들어, 게이트 구동부는 게이트 온 전압과 게이트 오프 전압을 제공받아 게이트 신호로서 번갈아 게이트선에 인가하고, 계조 전압 생성부는 일정한 기준 전압을 제공받아 이를 저항을 통하여 분압한 후 데이터 구동부에 제공한다.
표시 장치의 구동에 있어서 대화면 및 고해상도를 실현하기 위해서는 구동 시에 데이터를 고속으로 전송하는 기술이 필요하다. 특히 신호 제어부와 데이터 구동부 사이의 데이터 신호를 고속으로 전송하기 위해 포인트 투 포인트(point-to-point) 방식의 인트라 패널 인터페이스(intra-panel interface)를 사용하는 경우가 있다. 일반적으로, 데이터 구동부는 다수의 서브 데이터 구동부를 포함하고 있는데, 포인트 투 포인트 방식의 인트라 패널 인터페이스에서는 각각의 서브 데이터 구동부가 신호 제어부와 독립적인 배선으로 연결되어 있다. 따라서 하나의 배선에 다수의 서브 데이터 구동부가 연결되는 기존의 멀티 드롭(multi-drop) 방식에 비해 임피던스의 부정합 등이 작아짐으로써 전자기파(EMI : electromagnetic interference) 간섭을 줄일 수 있다. 또한, 멀티 레벨 시그널링(multi-level signaling) 기법을 응용하여 클록 신호가 데이터 신호에 임베드(embed)된 임베디드 클록(embedded clock) 방식을 사용하면, 클록 신호를 전송하기 위한 별도의 배선이 필요없다. 또한, 데이터 신호와 클록 신호가 별개의 배선으로 전송되는 것에 기인하여 데이터신호와 클록 신호에 의해 발생하던 스큐문제도 방지할 수 있다.
그러나, 임베디드 클록 방식에서는, 인트라 패널 인터페이스 외부의 요인 또는 내부적인 특성으로 인하여 클록 신호를 데이터 신호에 임베드할 때에 지연이 종종 발생하게 된다. 이러한 지연이 발생하는 경우, 일부 데이터 신호, 특히, 데이터 신호 전송 개시 직후의 데이터에 에러가 발생하여 표시되는 영상에 화질 불량이 발생할 수 있다. 따라서, 본 발명이 해결하고자 하는 과제는 상술한 문제점을 해결하여 화질 불량 없이 영상을 제공하는 표시 장치 및 그 구동 방법을 제공하는 것이다.
그러나, 본 발명이 해결하고자 하는 과제들이 이상에서 언급한 과제들로 제한되는 것은 아니며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 태양에 따른 표시 장치는 원시 영상 신호와 입력 제어 신호를 제공하여, 영상 신호를 제공하는 신호 제어부로서, 입력 제어 신호를 제공받아 제어 클럭 신호를 제공하는 수신부와, 원시 영상 신호를 제공받아 데이터 신호를 제공하는 영상 신호 처리부와, 제어 클럭 신호에 동기된 데이터 신호를 제공받아, 데이터 신호를 샘플링하여 생성된 데이터 정보에 데이터 클럭 정보가 임베드된 영상 신호를 제공하는 송신부를 포함하는 신호 제어부 및 영상 신호를 제공받아, 데이터 클럭 정보를 이용하여 영상 신호로부터 데이터 정보를 샘플링하고, 데이터 정보에 대응하는 데이터 전압을 생성하는 데이터 구동부를 포함하되, 송신부는 제어 클럭 신호에 대한 샘플링 클럭 신호의 지연 여부에 따라 데이터 신호를 지연하는 지연버퍼부와, 샘플링 클럭 신호에 응답하여 상기 지연된 데이터 신호를 샘플링하여 데이터 정보를 생성하는 샘플링부를 포함한다
상기 다른 과제를 달성하기 위한 본 발명의 다른 태양에 따른 표시 장치의 구동 방법은 제어 클럭 신호와 샘플링 클럭 신호를 비교하여, 제어 클럭 신호에 대한 샘플링 클럭 신호의 지연 여부에 따라 샘플링부에 제공되는 데이터 신호를 지연하고, 샘플링 클럭 신호에 응답하여, 샘플링부에서 지연된 데이터 신호를 샘플링하여 데이터 정보를 생성하고, 변조 제어 신호를 이용하여, 데이터 정보에 데이터 클럭 정보를 임베드시켜 영상 신호를 제공하고, 영상 신호를 제공받아, 데이터 클럭 정보를 이용하여 영상 신호로부터 데이터 정보를 샘플링하고, 데이터 정보에 대응하는 데이터 전압을 생성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등의 용어가 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 블록도이다. 도 2는 도 1에 개시된 다수의 화소 중, 어느 한 화소에 대한 등가 회로를 나타내고 있다. 도 3은 도 2의 신호 제어부를 설명하는 블록도이다. 도 1에서는 설명의 편의를 위하여, 각 서브(sub) 데이터 구동부에 2개의 데이터 라인이 연결되어 있는 것으로 도시하였으나 이에 한정하는 것은 아니다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 표시 패널(300), 신호 제어부(1000), 게이트 구동부(400) 및 데이터 구동부(500)를 포함한 다.
표시 패널(300)은 다수의 게이트 라인(G1~Gn), 다수의 데이터 라인(D1~Dm) 및 다수의 화소(PX)를 포함하며, 영상이 표시되는 표시부(DA)와 영상이 표시되지 않는 비표시부(PA)로 구분될 수 있다.
표시부(DA)는 다수의 게이트 라인(G1~Gn), 다수의 데이터 라인(D1~Dm), 스위칭 소자(Q) 및 화소 전극(PE)이 형성된 제1 기판(100)과, 컬러 필터(CF)와 공통 전극(CE)이 형성된 제2 기판(200)과, 제1 기판(100)과 제2 기판(200) 사이에 개재된 액정층(150)에 의하여 영상을 표시한다. 게이트 라인(G1~Gn)은 대략 행 방향으로 연장되어 서로가 거의 평행하고, 데이터 라인(D1~Dm)은 대략 열 방향으로 연장되어 서로가 거의 평행할 수 있다. 그리고, 비표시부(PA)는 제1 기판(100)이 제2 기판(200)보다 더 넓게 형성되어 영상이 표시되지 않는 부분일 수 있다.
도 2를 참조하여 도 1에 개시된 다수의 화소 중 어느 한 화소(PX)에 대해 설명하면, 제1 기판(100)의 화소 전극(PE)과 대향하도록 제2 기판(200)의 공통 전극(CE)의 일부 영역에 색필터(CF)가 형성될 수 있다. 또한, 예를 들어, i번째(i=1~n) 게이트 라인(Gi)과 j번째(j=1~m) 데이터 라인(Dj)에 연결된 화소(PX)는 그 게이트 라인(Gi) 및 데이터 라인(Dj)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 커패시터(liquid crystal capacitor, Clc) 및 유지 커패시터(storage capacitor, Cst)를 포함할 수 있다. 여기서, 유지 커패시터(Cst)는 필요에 따라 생략될 수 있다. 스위칭 소자(Q)는 예컨대, a-Si(amorphous - silicon)으로 이루어진 박막 트랜지스터(Thin Film Transistor, 이하 'a-Si TFT'라 함)일 수 있다. 상술한 도 2에서는 색필터(CF)가 공통 전극(CE)을 포함하는 제2 기판(200)에 형성되어 있는 것으로 도시하였지만, 이에 한정되는 것은 아니며 제1 기판(100)에 형성될 수도 있다.
신호 제어부(1000)는 외부의 그래픽 제어기(미도시)로부터 원시 영상 신호(RGB) 및 그 표시를 제어하는 입력 제어 신호를 수신하여, 영상 신호(DAS_1~DAS_k), 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2)를 출력한다. 여기서, 입력 제어 신호는 예컨대, 수직 동기 신호(Vsinc), 수평 동기 신호(Hsync), 메인 클럭 신호(Mclk), 데이터 인에이블 신호(DE) 등을 포함할 수 있다. 이러한 신호 제어부(1000)는 도 3에 도시된 바와 같이 수신부(1100), 제어 신호 처리부(1230), 영상 신호 처리부(1210) 및 송신부(1300)를 포함할 수 있다.
수신부(1100)는 외부의 그래픽 제어기로부터 예컨대, LVDS(Low Voltage Differential Signaling) 방식으로 수신된 원시 영상 신호(RGB) 및 입력 제어 신호를 제어 신호 처리부(1230) 또는 영상 신호 처리부 (1210)에 제공할 뿐만 아니라, 제어 클럭 신호(CLK)와 같이 신호 처리에 있어 필요한 동기(synchronization) 제어 신호를 생성한다. 여기서, 외부의 그래픽 제어기로부터 표시 장치에 수신되는 신호는 LVDS 방식에 한정되는 것은 아니며, 예컨대, TMDS(Transition Minimized Differential Signaling) 등 다양한 방식으로 제공될 수 있다.
제어 신호 처리부(1230)는 수신부(1100)를 통하여 수신된 입력 제어 신호와 제어 클럭 신호(CLK)를 이용하여, 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2)를 생성한다. 게이트 제어 신호(CONT1)는 게이트 구동부(400)에 제공되어 게이트 구동부(400)의 동작을 제어하는 신호로서, 각 프레임에서 게이트 구동부(400)의 동작을 개시하는 스캔 개시 신호, 게이트 온 전압의 출력 주기 등을 제어하는 적어도 하나의 게이트 클럭 신호 등을 포함할 수 있다. 또한, 게이트 제어 신호(CONT1)는 게이트 온 전압의 지속 시간을 조절하는 출력 인에이블 신호를 더 포함할 수도 있다.
데이터 제어 신호(CONT2)는 데이터 구동부(500)에 제공되어 데이터 구동부(500)의 동작을 제어하는 신호로서 예컨대, 데이터 구동부(500)의 동작을 개시하는 수평 개시 신호, 데이터 라인(D1~Dm)에 데이터 전압의 출력을 지시하는 로드 신호 등을 포함할 수 있다. 또한, 데이터 제어 신호(CONT2)는 데이터 공통 전압(Vcom)에 대한 데이터 전압의 극성을 반전시키는 반전 신호를 더 포함할 수도 있다.
영상 신호 처리부(1210)는 수신부(1100)를 통하여 수신된 원시 영상 신호(RGB)를 신호 처리하여 데이터 신호(DAT)를 생성한다. 이러한 영상 신호 처리부(1210)는 예컨대, 수신된 원시 영상 신호(RGB)를 표시 장치에 적합하도록 감마 보정하거나, 프레임간의 계조 변화 정도에 따른 액정의 응답 속도를 보상하기 위해 오버 드라이빙하거나, 각 프레임 사이에 삽입되는 보간 프레임에 대응하는 보간 영상 신호로 처리하는 등과 같은 다양한 영상 신호 처리를 하여 데이터 신호(DAT)를 생성할 수 있다.
송신부(1300)는 제어 클럭 신호(CLK)에 동기된 데이터 신호(DAT)를 제공받아, 데이터 신호(DAT)를 샘플링하여 생성된 데이터 정보에 데이터 클럭 정보가 임 베드된 영상 신호(DAS_1~DAS_k)를 생성하여, 대응하는 서브 데이터 구동부(500_1~500_k)에 제공한다. 여기서, 데이터 클럭 정보는 서브 데이터 구동부(500_1~500_k)가 데이터 정보를 영상 신호(DAS_1~DAS_k)로부터 샘플링하는데 이용될 수 있다. 이러한 송신부(1300)의 구체적인 구성에 대해서는 도 5를 참고하여 구체적으로 후술하기로 하며, 이하에서 우선 도 4를 참고하여 영상 신호(DAS_1~DAS_k)에 대하여 자세히 설명한다.
도 4는 본 발명의 일 실시예에 따른 영상 신호를 설명하는 예시적인 도면이다.
도 4를 참고하면, 본 발명의 일 실시예에 따른 영상 신호(DAS_1~DAS_k)는 제1 신호(31) 및 제2 신호(32)를 포함하는 차동쌍(differential pair) 신호로서, 데이터 정보를 포함하는 제1 구간(Pdata, 이하, 데이터 구간)과 데이터 정보 및 데이터 클럭 정보를 포함하는 제2 구간(Pclk, 이하 데이터 클럭 구간)에서 영상 신호(DAS_1~DAS_k)의 전압 레벨이 다를 수 있다(즉, multi leveling signal).
구체적으로, 데이터 구간(Pdata)에서는 제1 및 제2 신호(31, 32)가 Vref_H1과 Vref_L1 사이에서 스윙(swing)하는 반면, 데이터 클럭 구간(Pclk)에서는 제1 및 제2 신호(31, 32)가 Vref_H2와 Vref_L2 사이에서 스윙할 수 있다. 즉, 영상 신호(DAS_1~DAS_k)는 데이터 구간(Pdata)에서의 제1 및 제2 신호(31, 32)의 레벨차의 절대값(G1)과 데이터 클럭 구간(Pclk)에서의 제1 및 제2 신호(31, 32)의 레벨차의 절대값(G2)이 다를 수 있다. 이에 의해, 서브 데이터 구동부(500_1~500_k)는 하나의 라인을 통해 영상 신호(DAS_1~DAS_k)를 제공받더라도, 제1 및 제2 신호(31, 32) 의 레벨차의 절대값에 따라 데이터 정보와 데이터 클럭정보를 제공받을 수 있다.
여기서, 영상 신호(DAS_1~DAS_k) 중 데이터 구간(Pdata)에 포함된 데이터 정보는 제1 및 제2 신호(31, 32)의 레벨 차이에 의해 표현될 수 있다. 예를 들어, 영상 신호(DAS_1~DAS_k)의 데이터 구간(Pdata)에서 제1 신호(31)의 레벨이 제2 신호(32)의 레벨보다 높은 경우에는 데이터 정보 "1"을 나타내는 반면, 제2 신호(32)의 레벨이 제1 신호(31)의 레벨보다 높은 경우에는 데이터 정보 "0"을 나타낼 수 있다.
또한, 영상 신호(DAS_1~DAS_k)는 데이터 클럭 구간(Pclk)의 전후에 클럭 헤드 구간(Ph) 또는 클럭 테일 구간(Pt)을 개재하여, 데이터 구간(Pdata)으로부터 데이터 클럭 구간(Pclk)로 진입하기 전의 마지막 데이터 정보를 서브 데이터 구동부(500_1~500_k)에 보다 안정적으로 제공하고, EMI(Electro Magnetic Interface) 등으로부터 보다 안전하게 제공될 수 있다.
도 4에서는 영상 신호(DAS_1~DAS_k)가 클럭 헤드 구간(Ph) 및 클럭 테일 구간(Pt)을 포함하는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 본 발명의 다른 실시예에서 영상 신호(DAS_1~DAS_k)는 클럭 헤드 구간(Ph) 또는 클럭 테일 구간(Pt)을 선택적으로 포함할 수 있다.
또한, 도 4에서는 영상 신호(DAS_1~DAS_k)는 데이터 클럭 구간(Pclk)에서 제1 및 제2 신호(31, 32)가 Vref_H2와 Vref_L2 사이를 스윙하는 것으로 도시하였으나, 이에 한정하는 것은 아니다. 예를 들어, 본 발명의 다른 실시예에서 영상 신호(DAS_1~DAS_k)는 데이터 클럭 구간(Pclk)에서 제1 및 제2 신호(31, 32)가 Vref_H2와 Vref_L1 사이 또는 Vref_H1와 Vref_L2 사이에서 스윙할 수도 있다.
게이트 구동부(400)는 게이트 제어 신호(CONT1), 게이트 오프 전압(Voff) 등을 제공받아, 다수의 게이트 라인(G1~Gn)에 게이트 온 전압을 순차적으로 제공한다. 구체적으로, 게이트 구동부(400)는 각 프레임마다 스캔 개시 신호에 응답하여 인에이블되며, 게이트 클럭 신호에 응답하여 다수의 게이트 라인(G1~Gn)에 게이트 온 전압을 순차적으로 제공할 수 있다.
이러한 게이트 구동부(400)는 예컨대, 도 1에 도시된 바와 같이 표시 패널(300)의 비표시부(PA) 상에 형성되어 표시 패널(300)과 연결될 수 있다. 하지만, 이에 한정하는 것은 아니며 IC(Integrated Circuit)로써 가요성 인쇄 회로 필름(flexible printed circuit film) 상에 장착되어 테이프 캐리어 패키지(Tape Carrier Package; TCP)의 형태로 표시 패널(300)에 부착되거나, 별도의 인쇄 회로 기판(printed circuit board) 상에 장착될 수도 있다. 또한, 도면에서는 표시 패널(300)의 일측에만 게이트 구동부(400)가 배치되어 있는 것으로 도시하였으나 이에 한정하는 것은 아니며, 본 발명의 다른 실시예에 따른 표시 장치에서는 게이트 구동부가 제1 게이트 구동부 및 제2 게이트 구동부로 구성되어 표시 패널(300)의 양측에 배치될 수도 있다.
데이터 구동부(500)는 다수의 서브 데이터 구동부(500_1~500_k)를 포함하며, 계조 전압, 영상 신호(DAS_1~DAS_k) 및 데이터 제어 신호(CONT2) 등을 이용하여 데이터 라인(D1~Dm)에 데이터 전압을 제공한다. 구체적으로, 각 서브 데이터 구동부(500_1~500_k)는 영상 신호(DAS_1~DAS_k)의 레벨 차이를 이용하여 영상 신 호(DAS_1~DAS_k)에서 데이터 클럭 정보를 검출하고, 검출된 데이터 클럭 정보를 이용하여 데이터 클럭 신호를 생성할 수 있다. 그리고, 데이터 클럭 신호에 응답하여 영상 신호(DAS_1~DAS_k)로부터 데이터 정보를 샘플링한 이후에, 상기 데이터 정보에 대응하는 데이터 전압을 계조 전압 제공부(미도시)에서 제공된 다수의 계조 전압을 이용하여 형성하고,이를 대응하는 데이터 라인(D1~Dm)에 제공할 수 있다.
여기서, 각 서브 데이터 구동부(500_1~500_k)는 신호 제어부(1000)와 포인트 투 포인트(point to point) 방식으로, 즉, 신호 제어부(1000)와 독립적인 배선으로 연결된다. 이에 의해, 본 발명의 일 실시예에 따른 표시 장치는 하나의 라인에 다수의 서브 데이터 구동부가 연결되는 멀티 드롭(multi-drop) 방식에 비해 임피던스의 부정합 등이 상대적으로 작아지므로, EMI(Electromagnetic Interference)에 의한 노이즈를 줄일 수 있다. 이러한 서브 데이터 구동부(500_1~500_k)는 IC로써 테이프 캐리어 패키지의 형태로 표시 패널(300)과 연결될 수 있다. 하지만, 이에 한정하는 것은 아니며 본 발명의 다른 실시예에서는 표시 패널(300)의 비표시부(PA) 상에 형성될 수도 있다.
도 5는 도 3의 송신부를 설명하는 예시적인 블록도이다. 도 6은 도 5의 지연버퍼부를 설명하는 예시적인 블록도이다. 도 6에서는 설명의 편의상 지연버퍼부가 두 개의 지연부를 포함하는 것으로 도시하였으나 이에 한정되는 것은 아니며, 본 발명의 다른 실시예에서는 두 개 이상의 지연부가 지연버퍼부에 포함될 수도 있다.
도 5를 참고하면, 본 발명의 일 실시예에 따른 송신부(1300)는 샘플링 클럭 생성부(1370), 분배부(1310), 직렬화 회로(1320), 지연 제어부(1360), 지연버퍼 회 로(1330), 샘플링 회로(1340), 영상 신호 생성 회로(1350) 및 제어부(1380)를 포함한다.
샘플링 클럭 생성부(1370)는 제어 클럭 신호(CLK)를 이용하여, 샘플링부(1340_1~1340_k)에서 데이터 신호(DAT)를 샘플링하는데 이용되는 샘플링 클럭 신호(SCLK)를 생성한다. 여기서, 샘플링 클럭 신호(SCLK)는 예컨대, 도 7에 도시된 바와 같이 서로 다른 상(phase)을 가지는 다수의 샘플링 클럭 신호(SCLK1, SCLK2)일 수 있으며, 이러한 샘플링 클럭 신호(SCLK)를 생성하는 샘플링 클럭 생성부(1370)는 PLL(Phase Locked Loop) 또는 DLL(Delay Locked Loop) 회로를 포함할 수 있다.
분배부(1310)는 직렬적으로 수신되는 데이터 신호(DAT)를 소정의 단위로 분배하여, 분배된 데이터 신호(DAT_1~DAT_k)를 직렬화부(1320_1~1320_k)에 각각 제공한다. 여기서, 소정의 단위는 각 서브 데이터 구동부(500_1~500_k)에 연결되어 있는 데이터 라인(D1~Dm)의 개수에 해당하는 한 행의 화소에 전달되는 데이터 신호 단위일 수 있다.
직렬화 회로(1320)는 다수의 직렬화부(1320_1~1320_k)를 포함하며, 각 직렬화부(1320_1~1320_k)는 분배된 데이터 신호(DAT_1~DAT_k)를 직렬화하여 대응하는 지연버퍼부(1330_1~1330_k)에 직렬화된 데이터 신호(DAT_1'~DAT_k')를 제공한다.
지연 제어부(1360)는 제어 클럭 신호(CLK)와 샘플링 클럭 신호(SCLK)를 수신 및 비교하여 지연 제어 신호(Cdelay)를 제공한다. 구체적으로, 지연 제어부(1360)는 제어 클럭 신호(CLK)와 샘플링 클럭 신호(SCLK)를 비교하여 제어 클럭 신 호(CLK)에 대한 샘플링 클럭 신호(SCLK)의 지연 시간(이하, "제어 클럭 신호에 대한 샘플링 클럭 신호의 지연 시간"를 줄여 "샘플링 클럭 신호의 지연 시간"이라 함)을 검출하고, 샘플링 클럭 신호의 지연 시간과 제어 클럭 신호(CLK)의 주기에 따라 지연 제어 신호(Cdelay)를 지연버퍼부(1330_1~1330_k)에 제공할 수 있다. 여기서, 샘플링 클럭 신호의 지연 시간은 예컨대, 도 7에 도시된 바와 같이 데이터 신호(구체적으로, 직렬변환된 데이터 신호(DAT_1"))가 제어 클럭 신호(CLK)에 동기되어 제공되고, 샘플링부(1340_1~1340_k)가 샘플링 클럭 신호(예, SCLK1)에 응답하여 데이터 신호(DAT_1")를 샘플링하여 데이터 정보를 생성하는 경우에, 제어 클럭 신호(CLK)의 첫번째 라이징 엣지와 샘플링 클럭 신호(SCLK1)의 첫번째 라이징 엣지 사이의 시간 간격일 수 있다. 또한, 데이터 신호(DAT_1")에 포함된 데이터 정보가 다수의 비트로 구성되고 제어 클럭 신호(CLK)의 각 라이징 엣지에 응답하여 데이터 정보가 1비트씩 제공되는 경우, 제어 클럭 신호(CLK)의 첫번째 라이징 엣지는 첫번째 비트의 데이터 정보가 제공되는 시점의 라이징 엣지일 수 있다. 이러한 지연 제어부(1360)에 대해서는 도 8 내지 도 11을 참조하여 구체적으로 후술한다.
지연버퍼 회로(1330)는 다수의 지연버퍼부(1330_1~1330_k)를 포함하며, 각 지연버퍼부(1330_1~1330_k)는 제어 클럭 신호(CLK)에 대한 샘플링 클럭 신호(SCLK)의 지연 여부에 따라 샘플링부(1340_1~1340_k)에 제공되는 데이터 신호(DAT_1"~DAT_k")를 지연한다. 구체적으로, 지연버퍼부(1330_1~1330_k)는 지연 제어부(1360)에서 제공되는 지연 제어 신호(Cdelay)에 응답하여, 직렬화부(1320_1~1320_k)에서 제공되는 데이터 신호(DAT_1'~DAT_k')를 소정의 시간만큼 지연시켜 샘플링부(1340_1~1340_k)에 제공할 수 있다. 여기서, 소정의 시간은 예컨대, 샘플링 클럭 생성부(1370)의 에러 등에 의해 샘플링 클럭 신호(SCLK)가 샘플링부(1340_1~1340_k)에 지연되어 제공되더라도, 샘플링부(1340_1~1340_k)에서 안정적으로 데이터 신호(DAT_1"~DAT_k")를 샘플링하여 데이터 정보를 생성하는 것을 보장하는 시간으로서 예컨대, 제어 클럭 신호(CLK)의 주기의 배수일 수 있다. 예를 들어, 지연버퍼부(1330_1~1330_k)는 샘플링 클럭 신호(SCLK)의 지연 시간이 제어 클럭 신호(CLK)의 한 주기보다 길고, 제어 클럭 신호(CLK)의 두 주기보다 짧은 경우, 샘플링부(1340_1~1340_k)에 제공될 데이터 신호(DAT1"~DAT_k")를 적어도 제어 클럭 신호(CLK)의 한 주기만큼 지연할 수 있다. 이러한 지연버퍼부(1330_1~1330_k)는 예컨대, 도 6에 도시된 바와 같이 지연 회로(1331) 및 선택부(1335)를 포함할 수 있다.
지연 회로(1331)는 적어도 하나의 지연부(1331a, 1331b)를 포함하며, 각 지연부(1331a, 1331b)는 직렬화부(예, 1320_1)에서 제공되는 데이터 신호(예, DAT_1')를 소정의 시간만큼 지연한다. 여기서, 지연 회로(1331)가 다수의 지연부(1331a, 1331b)를 포함할 경우, 각 지연부(1331a, 1331b)에서 데이터 신호(DAT_1')를 지연시키는 정도는 서로 다를 수 있다. 예를 들어, 제1 지연부(1331a)는 데이터 신호(DAT_1')를 제어 클럭 신호(CLK)의 한 주기에 대응하는 시간만큼 지연시키는 반면, 제2 지연부(1331b)는 데이터 신호(DAT_1')를 제어 클럭 신호(CLK)의 두 주기에 대응하는 시간만큼 지연시킬 수 있다.
선택부(1335)는 지연 제어 신호(Cdelay)에 응답하여, 직렬화부(1320_1)에서 제공되는 지연되지 않은 데이터 신호(DAT_1')와 지연 회로(1331)에서 제공되는 지연된 데이터 신호(DAT_1'a, DAT_1'b)를 선택적으로 출력한다. 예를 들어, 선택부(1335)는 샘플링 클럭 신호(SCLK)의 지연 시간이 제어 클럭 신호(CLK)의 한 주기보다 작은 경우에는 지연되지 않은 데이터 신호(DAT_1')를 출력하며, 샘플링 클럭 신호(SCLK)의 지연 시간이 제어 클럭 신호(CLK)의 한 주기보다 큰 경우에는 지연된 데이터 신호(DAT_1'a, DAT_1'b)를 출력할 수 있다. 또한, 선택부(1335)는 샘플링 클럭 신호(SCLK)의 지연 시간이 제어 클럭 신호(CLK)의 한 주기보다 큰 경우에도, 샘플링 클럭 신호(SCLK)의 지연 시간에 따라 제1 및 제2 지연부(1331a, 1331b)에서 제공되는 지연된 데이터 신호(DAT_1'a, DAT_1'b)를 선택적으로 출력할 수 있다.
샘플링 회로(1340)는 다수의 샘플링부(1340_1~1340_k)를 포함하며, 각 샘플링부(1340_1~1340_k)는 샘플링 클럭 신호(SCLK)에 응답하여 데이터 신호(DAT_1"~DAT_l")를 샘플링하여 데이터 정보를 생성하고, 변조 제어 신호(CT)에 응답하여 데이터 정보에 데이터 클럭 정보를 임베드시켜 프리(pre) 영상 신호(DAS_1'~DAS_k')를 생성한다. 구체적으로, 샘플링부(1340_1~1340_k)는 제어 클럭 신호(CLK)에 동기된 데이터 신호(DAT_1"~DAT_l")를 샘플링하여 데이터 정보를 생성하고, 제어부(1380)에서 제공되는 변조 제어 신호(CT)에 따라 샘플링된 데이터 정보에 소정의 기간 단위로 데이터 클럭 정보를 임베드하여 프리 영상 신호(DAS_1'~DAS_k')를 생성할 수 있다.
영상 신호 생성 회로(1350)는 다수의 영상 신호 생성부(1350_1~1350_k)를 포함하며, 각 영상 신호 생성부(1350_1~1350_k)는 프리 영상 신호(DAS_1'~DAS_k')를 제공받아 차동쌍 형태의 영상 신호(DAS_1~DAS_k)를 생성한다. 구체적으로, 영상 신호 생성부(1350_1~1350_k)는 제어부(1380)에서 제공된 식별 신호(DIS)를 이용하여, 프리 영상 신호(DAS_1'~DAS_k')에 포함된 데이터 신호(DAT_1"~DAT_l")와 데이터 클럭 신호에 대응하는 구간에서 차동쌍 신호를 각각 다른 레벨로 변환함으로써 예컨대, 도 4에 도시된 바와 같은 영상 신호(DAS_1~DAS_k)를 생성할 수 있다.
제어부(1380)는 데이터 정보에 데이터 클럭 정보가 임베드된 영상 신호(DAS_1~DAS_k)를 생성하도록 송신부(1300)에 포함된 각 구성 요소를 제어한다. 예를 들어, 제어부(1380)는 샘플링부(1340_1~1340_k)에 변조 제어 신호(CT)를 제공하여 샘플링부(1340_1~1340_k)가 샘플링된 데이터 정보에 소정의 기간 단위로 데이터 클럭 정보가 임베드된 프리 영상 신호(DAS_1'~DAS_k')를 출력하도록 하거나, 영상 신호 생성부(1350_1~1350_k)에 식별 신호(DIS)를 제공하여 영상 신호 생성부(1350_1~1350_k)가 데이터 구간 및 데이터 클럭 구간에서 서로 다른 레벨을 가지는 차동쌍 형태의 영상 신호(DAS_1~DAS_k)를 출력하도록 할 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 송신부의 동작을 설명하는 도면이다. 도면에서는 설명의 편의상 서로 다른 상을 가지는 다수의 샘플링 클럭 신호 중 제1 및 제2 샘플링 클럭 신호(SCLK1, SCLK2)만 도시하였으나, 이에 한정하는 것은 아니다. 또한, 도면에서는 설명의 편의상 제1 영상 신호(DAS_1)를 도시하였으나 이에 한정하는 것은 아니며, 다른 영상 신호(DAS_2~DAS_k)들에도 동일한 동작이 적용될 수 있음을 이해할 수 있을 것이다.
도 5 및 도 7을 참고하면, 본 발명의 실시예들에 다른 표시 장치의 샘플링 부(1340_1~1340_k)는 제어 클럭 신호(CLK)의 라이징 엣지에 동기되어 제공되는 데이터 신호(DAT)를 서로 다른 상을 가지는 다수의 샘플링 클럭 신호(SCLK1, SCLK2)의 각 라이징 엣지에 응답하여 샘플링하고, 데이터 정보를 생성한다. 여기서, 서로 다른 상을 가지는 제1 및 제2 샘플링 클럭 신호(SCLK1, SCLK2)는 제어 클럭 신호(CLK)보다 낮은 주파수를 가지는 신호이며, 제2 샘플링 클럭 신호(SCLK2)는 제1 샘플링 클럭 신호(SCLK1)가 소정의 시간만큼 지연된 신호일 수 있다.
구체적으로, 샘플링부(예, 1340_1)는 제1 샘플링 클럭 신호(SCLK1)의 라이징 엣지에 응답하여 데이터 신호(DAT_1")를 샘플링하여, 예컨대, 1 비트의 데이터 정보를 생성하고, 연속되는 제2 샘플링 클럭 신호(SCLK2)의 라이징 엣지에 응답하여 1 비트의 데이터 정보를 생성할 수 있다. 즉, 제1 샘플링 클럭 신호(SCLK1)에 의해 샘플링부(1340_1)의 샘플링 동작이 시작되며, 순차적으로 제공되는 다수의 샘플링 클럭 신호(예, 제2 샘플링 신호(SCLK2))에 의해 샘플링부(1340_1)의 샘플링 동작이 진행될 수 있다.
그런데, 압력, 전압 또는 온도 등 외부 요소가 변화하거나 샘플링 클럭 생성부(1370)의 문제 등으로 인해 제1 샘플링 클럭 신호(SCLK1)가 제어 클럭 신호(CLK)보다 소정의 시간(td)(즉, 샘플링 클럭 신호의 지연 시간)만큼 지연되는 경우, 샘플링부(1340_1)에서 데이터 신호(DAT_1")를 안정적으로 샘플링하지 못하여 데이터 정보에 에러가 발생할 수 있다. 구체적으로, 제조 공정 상의 문제로 인하여 샘플링부(1340_1)에서 에러가 발생하는 경우에 대하여 설명하면, 도 7에 점선으로 도시된 바와 같이 데이터 신호(DAT_1")는 제어 클럭 신호(CLK)에 동기되어 제공되는 반면 제1 샘플링 클럭 신호(SCLK1)가 제어 클럭 신호(CLK)의 한 주기(T)보다 지연되어 제공되는 경우, 샘플링부(1340_1)는 데이터 정보 중 첫번째 비트의 데이터 정보를 생성하지 못할 수 있다. 이에 의해 표시 패널에서 표시되는 영상에 예컨대, 세로 줄무늬가 형성되는 것과 같은 화질 불량이 발생할 수 있다.
하지만, 본 발명의 일 실시예에 따른 표시 장치의 송신부(1300)는 제어 클럭 신호(CLK)의 첫번째 라이징 엣지로부터 제 1 샘플링 클럭 신호(SCLK1)의 라이징 엣지까지의 지연 시간(td)과 제어 클럭 신호(CLK)의 주기(T)에 따라, 샘플링부(1340_1)에 제공되는 데이터 신호(DAT_1")를 지연하므로 상술한 오동작이 발생하지 않을 수 있다. 구체적으로, 제1 샘플링 클럭 신호(SCLK1)의 지연 시간(td)이 제어 클럭 신호(CLK)의 한 주기(T)보다 크고 두 주기(2T)보다 작은 경우에는, 샘플링부(1340_1)에 제공되는 데이터 신호(DAT_1")를 제어 클럭 신호(CLK)의 한 주기(T)만큼 지연시켜 제공할 수 있다. 또한, 샘플링 클럭 신호(SCLK1)의 지연 시간(td)이 제어 클럭 신호(CLK)의 두 주기(2T)보다 크고 세 주기(3T)보다 작은 경우에는, 샘플링부(1340_1)에 제공되는 데이터 신호(DAT_1")를 제어 클럭 신호(CLK)의 두 주기(2T)만큼 지연시켜 제공할 수 있다. 따라서, 본 발명의 실시예들에 따른 표시 장치의 송신부(1300)는 데이터 신호(DAT)를 안정적으로 샘플링하여 데이터 정보를 생성할 수 있으며, 이에 의해 상술한 화질 불량이 방지할 수 있다.
도 8은 본 발명의 일 실시예에 따른 지연 제어부를 설명하는 도면이다. 도 9는 도 8의 지연 제어부의 동작을 설명하는 도면이다.
도 8 및 도 9를 참고하면, 본 발명의 일 실시예에 따른 지연 제어부(1360_1) 는 샘플링 클럭 신호(SCLK1)와 제어 클럭 신호(CLK)을 비교하여 지연 제어 신호(Cdelay)를 제공하며, 지연 검출부(1361) 및 지연 신호 생성부(1363)를 포함한다.
지연 검출부(1361)는 제어 클럭 신호(CLK)의 첫번째 라이징 엣지에 대한 샘플링 클럭 신호, 구체적으로 제1 샘플링 클럭 신호(SCLK1)의 첫번째 라이징 엣지의 지연 시간(td)을 검출하며, 제1 및 제2 플립플랍(1361_a, 1361_b)과 노어 연산자(1361_c)를 포함한다. 구체적으로, 지연 검출부(1361)의 제1 및 제2 플립플랍(1361_a, 1361_b)은 제어 클럭 신호(CLK)와 제1 샘플링 클럭 신호(SCLK1)의 첫번째 클럭(구체적으로, 첫번째 클럭의 라이징 엣지)에 응답하여 하이 레벨의 출력을 제공하고, 노어 연산자(1361_c)는 제1 및 제2 플립플랍(1361_a, 1361_b)의 출력(N1, N2)을 노어 연산하여 샘플링 클럭 신호(SCLK)의 지연 시간(td)을 검출할 수 있다.
지연 신호 생성부(1363)는 지연 검출부(1361)에서 제공되는 샘플링 클럭 신호(SCLK)의 지연 시간(td)과 제어 클럭 신호(CLK)의 한 주기(T)에 따라 지연 제어 신호(Cdelay)를 제공하며, 제3 및 제4 플립플랍(1363_a, 1363_b) 및 앤드 연산자(1363_c)를 포함한다. 구체적으로, 지연 신호 생성부(1363)의 제3 플립플랍(1363_a)은 노어 연산자(1361_c)의 출력(N3)을 제공받아 제어 클럭 신호(CLK)에 응답하여 출력하는 반면, 제4 플립플랍(1363_b)은 노어 연산자(1361_c)의 출력(N3)을 제공받아 반전 연산자(1363_d)를 통해 반전된 제어 클럭 신호(CLK)에 응답하여 출력하고, 앤드 연산자(1363_c)는 제3 및 제4 플립플랍(1363_a, 1363_b)의 출 력(N5, N4)을 앤드 연산하여 지연 제어 신호(Cdelay)를 제공할 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 샘플링 클럭 신호(SCLK)의 지연 시간(td)이 제어 클럭 신호(CLK)의 한 주기(T)보다 큰 경우 하이 레벨의 지연 제어 신호(Cdelay)를 제공할 수 있다.
한편 도 8 및 도 9를 이용하여 샘플링부에 제공되는 데이터 신호를 제어 클럭 신호의 한 주기에 대응하는 시간만큼 지연시키는 것을 설명하였으나, 이에 한정하는 것은 아니다. 예를 들어, 본 발명의 다른 실시예에서는 샘플링 클럭 신호의 지연 정도에 따라, 데이터 신호를 제어 클럭 신호의 주기의 배수만큼 지연시킬 수 있음을 본 발명이 속하는 기술의 당업자에게 자명할 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 한 화소의 등가 회로도이다.
도 3은 도 2의 신호 제어부를 설명하는 블록도이다.
도 4는 본 발명의 실시예들에 따른 영상 신호를 설명하는 예시적인 도면이다.
도 5는 도 3의 송신부를 설명하는 예시적인 블록도이며, 도 6은 도 5의 지연버퍼부를 설명하는 예시적인 블록도이다.
도 7은 본 발명의 실시예들에 따른 표시 장치의 송신부의 동작을 설명하는 도면이다.
도 8은 본 발명의 일 실시예에 따른 지연 제어부를 설명하는 도면이며, 도 9는 도 8의 지연 제어부의 동작을 설명하는 도면이다.
도 10은 본 발명의 다른 실시예에 따른 지연 제어부를 설명하는 도면이며, 도 11은 도 10의 지연 제어부의 동작을 설명하는 도면이다.
(도면의 주요부분에 대한 부호의 설명)
100: 제1 기판 200: 제2 기판
300: 표시 패널 400: 게이트 구동부
500: 데이터 구동부 1000: 신호 제어부
1100: 수신부 1210: 영상 신호 처리부
1230: 제어 신호 처리부 1300: 송신부
1330: 지연버퍼 회로 1360: 지연 제어부

Claims (14)

  1. 원시 영상 신호와 입력 제어 신호를 제공받아, 영상 신호를 제공하는 신호 제어부로서,
    상기 입력 제어 신호를 제공받아 제어 클럭 신호를 제공하는 수신부와,
    상기 원시 영상 신호를 제공받아 상기 제어 클럭 신호에 동기된 데이터 신호를 제공하는 영상 신호 처리부와,
    상기 데이터 신호를 제공받아, 상기 데이터 신호를 샘플링하여 생성된 데이터 정보에 데이터 클럭 정보가 임베드된 상기 영상 신호를 제공하는 송신부를 포함하는 신호 제어부; 및
    상기 영상 신호를 제공받아, 상기 데이터 클럭 정보를 이용하여 상기 영상 신호로부터 상기 데이터 정보를 샘플링하고, 상기 데이터 정보에 대응하는 데이터 전압을 생성하는 데이터 구동부를 포함하되,
    상기 송신부는 상기 제어 클럭 신호에 대한 상기 샘플링 클럭 신호의 지연 여부에 따라 상기 데이터 신호를 지연하는 지연버퍼부와,
    상기 샘플링 클럭 신호에 응답하여 상기 지연된 데이터 신호를 샘플링하여 상기 데이터 정보를 생성하는 샘플링부를 포함하는 표시 장치.
  2. 제 1항에 있어서,
    상기 송신부는
    상기 제어 클럭 신호와 상기 샘플링 클럭 신호를 비교하여, 지연 제어 신호를 제공하는 지연 제어부를 더 포함하며,
    상기 지연버퍼부는 상기 지연 제어 신호에 응답하여 상기 데이터 신호를 지연하는 표시 장치.
  3. 제 2항에 있어서,
    상기 샘플링 클럭 신호는 제1 샘플링 클럭 신호와 상기 제1 샘플링 클럭 신호가 지연된 제2 샘플링 클럭 신호를 포함하고,
    상기 샘플링부의 상기 샘플링 동작은 상기 제1 샘플링 클럭 신호에 의해 시작되며,
    상기 지연 제어부는 상기 제어 클럭 신호와 상기 제1 샘플링 클럭 신호를 비교하여, 상기 지연 제어 신호를 제공하는 표시 장치.
  4. 제 2항에 있어서,
    상기 지연 제어부는
    상기 제어 클럭 신호와 상기 샘플링 클럭 신호를 비교하여 상기 제어 클럭 신호에 대한 상기 샘플링 클럭 신호의 지연 시간을 검출하고,
    상기 지연 시간과 상기 제어 클럭 신호의 주기에 따라 상기 지연 제어 신호를 제공하는 표시 장치.
  5. 제 4항에 있어서,
    상기 지연버퍼부는 상기 지연 시간이 상기 제어 클럭 신호의 주기보다 긴 경우, 상기 데이터 신호를 지연하는 표시 장치.
  6. 제 4항에 있어서,
    상기 지연 제어부는
    상기 제어 클럭 신호 및 상기 샘플링 클럭 신호의 첫번째 클럭에 응답하여 각각 하이 레벨의 신호를 출력하는 제1 및 제2 플립플랍과
    상기 제1 및 제2 플립플랍의 출력을 노어 연산하여 제공하는 노어 연산자와,
    상기 노어 연산자의 출력을 제공받아 상기 제어 클럭 신호에 응답하여 출력하는 제3 플립플랍과,
    상기 노어 연산자의 출력을 제공받아 상기 제어 클럭 신호의 반전된 신호에 응답하여 출력하는 제4 플립플랍과,
    상기 제3 및 제4 플립플랍의 출력을 앤드연산하여 제공하는 앤드 연산자를 포함하는 표시 장치.
  7. 제 1항에 있어서,
    상기 지연버퍼부는
    상기 데이터 신호를 지연하는 적어도 하나의 지연부와
    상기 지연 제어 신호에 응답하여 상기 지연된 데이터 신호를 선택적으로 출 력하는 선택부를 포함하는 표시 장치.
  8. 제 7항에 있어서,
    상기 지연부는 상기 데이터 신호를 상기 제어 클럭 신호 주기의 배수만큼 지연시키는 표시 장치.
  9. 제어 클럭 신호와 샘플링 클럭 신호를 비교하여, 상기 제어 클럭 신호에 대한 상기 샘플링 클럭 신호의 지연 여부에 따라 샘플링부에 제공되는 데이터 신호를 지연하고,
    상기 샘플링 클럭 신호에 응답하여, 상기 샘플링부에서 상기 지연된 데이터 신호를 샘플링하여 데이터 정보를 생성하고,
    변조 제어 신호에 응답하여, 상기 데이터 정보에 데이터 클럭 정보를 임베드시켜 영상 신호를 제공하고,
    상기 영상 신호를 제공받아, 상기 데이터 클럭 정보를 이용하여 상기 영상 신호로부터 상기 데이터 정보를 샘플링하고,
    상기 데이터 정보에 대응하는 데이터 전압을 생성하는 데이터 전압을 생성하는 것을 포함하는 표시 장치의 구동 방법.
  10. 제 9항에 있어서,
    상기 샘플링 클럭 신호는 제1 샘플링 클럭 신호와 상기 제1 샘플링 클럭 신 호가 지연된 제2 샘플링 클럭 신호를 포함하고,
    상기 샘플링은 상기 제1 샘플링 클럭 신호에 의해 시작되며,
    상기 데이터 신호를 지연시키는 것은 상기 제어 클럭 신호와 상기 제1 샘플링 클럭 신호를 비교하는 것을 포함하는 표시 장치의 구동 방법.
  11. 제 9항에 있어서,
    상기 데이터 신호를 지연시키는 것은
    상기 제어 클럭 신호와 상기 샘플링 클럭 신호를 비교하여, 상기 제어 클럭 신호에 대한 상기 샘플링 클럭 신호의 지연 시간을 검출하고,
    상기 지연 시간과 상기 제어 클럭 신호의 주기에 따라 상기 데이터 신호를 지연시키는 것을 포함하는 표시 장치의 구동 방법.
  12. 제 11항에 있어서,
    상기 지연 시간이 상기 제어 클럭 신호의 주기보다 긴 경우, 상기 데이터 신호를 지연하는 표시 장치의 구동 방법.
  13. 제 12항에 있어서,
    상기 지연 시간이 상기 제어 클럭 신호의 주기보다 긴 경우, 상기 데이터 신호를 상기 제어 클럭 신호 주기의 배수에 대응하는 시간만큼 지연하는 표시 장치의 구동 방법
  14. 제 9항에 있어서,
    상기 영상 신호는 제1 신호 및 제2 신호를 포함하는 차동쌍 신호로서, 상기 데이터 정보를 포함하는 제1 구간과 상기 데이터 클럭 정보를 포함하는 제2 구간으로 구분되며,
    상기 제1 구간에서의 상기 제1 신호와 제2 신호의 레벨차의 절대값은 상기 제2 구간에서의 상기 제1 신호와 제2 신호의 레벨차의 절대값과 상이한 표시 장치의 구동 방법.
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