JP2010156959A - 表示装置およびその駆動方法 - Google Patents

Abstract

【課題】表示装置及びその駆動方法を提供する。
【解決手段】原映像信号及び入力制御信号を受信し、入力制御信号に応答して制御クロック信号を提供する受信部１１００と、原映像信号に基づいて制御クロック信号に同期したデータ信号を提供する映像信号処理部１２１０と、データ信号を受信し、データ信号をサンプリングして生成されてデータクロック情報が埋め込まれたデータ情報を含む映像信号を提供する送信部１３００からなる信号制御部１０００を含む表示装置。
【選択図】図３

Description

本発明は、表示装置およびその駆動方法に関するものである。

最近、重くて大きな陰極線管（ｃａｔｈｏｄｅ ｒａｙ ｔｕｂｅ：ＣＲＴ）の代わりに、有機ＥＬ表示装置（ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ ｄｉｓｐｌａｙ：ＯＬＥＤ）、プラズマ表示装置（ｐｌａｓｍａ ｄｉｓｐｌａｙ ｐａｎｅｌ：ＰＤＰ）、液晶表示装置（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ：ＬＣＤ）などのようなフラットパネル表示装置の開発が盛んである。

ＰＤＰは、放電によって発生するプラズマを用いて文字や映像を表示する装置であり、有機ＥＬ表示装置は、特定の有機物または高分子の電界発光を用いて文字または映像を表示する。液晶表示装置は、二つの表示板の間に入っている液晶層に電界を印加し、この電界の強度を調節して液晶層を通過する光の透過率を調節することによって所望の画像を得る。このようなフラットパネル表示装置中で、例えば液晶表示装置及び有機ＥＬ表示装置は、スイッチング素子を含む画素と表示信号線とが具備された表示板、また、表示信号線のうちゲート線にゲート信号を送り、画素のスイッチング素子をオン／オフさせるゲート駆動部、多数の階調電圧を生成する階調電圧生成部、階調電圧のうち映像データに該当する電圧をデータ電圧として選択して表示信号線のうちデータ線にデータ電圧を印加するデータ駆動部、また、これらを制御する信号制御部を含む。

このような各駆動部は、駆動に必要な一定の電圧の供給を受けて、これを駆動に必要な様々な電圧に変える。例えば、ゲート駆動部は、ゲートオン電圧とゲートオフ電圧の提供を受けて、ゲート信号として交互にゲート線に印加する。階調電圧生成部は、一定の基準電圧の提供を受けて、これを抵抗により分割した後、データ駆動部に提供する。

表示装置の駆動において、大画面および高解像度を実現するためには、表示装置の駆動時にデータを高速で伝送する技術が必要である。特に、信号制御部とデータ駆動部との間のデータ信号を高速で伝送するためにポイントツーポイント（ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ）方式のイントラパネルインターフェース（ｉｎｔｒａ−ｐａｎｅｌ ｉｎｔｅｒｆａｃｅ）を用いる場合がある。一般的に、データ駆動部は、多数のサブデータ駆動部を含むが、ポイントツーポイント方式のイントラパネルインターフェースでは、それぞれのサブデータ駆動部が信号制御部と独立的な配線で接続されている。したがって、一つの配線で多数のサブデータ駆動部が信号制御部に接続される既存のマルチドロップ（ｍｕｌｔｉ−ｄｒｏｐ）方式に比べて、インピーダンスの不整合などが小さくなることによって、電磁干渉（ＥＭＩ：ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｉｎｔｅｒｆｅｒｅｎｃｅ）を減らすことができる。また、マルチレベルシグナル（ｍｕｌｔｉ−ｌｅｖｅｌ ｓｉｇｎａｌｉｎｇ）技法を応用し、クロック信号がデータ信号に埋め込まれたエンベデッドクロック（ｅｍｂｅｄｄｅｄ ｃｌｏｃｋ）方式を用いると、クロック信号を伝送するための別途の配線は必要ない。また、データ信号とクロック信号とが別個の配線で伝送されることに起因するスキューも防止することができる。

韓国登録特許１０−０８１８１８１号

しかし、エンベデッドクロック方式では、外部の要因またはイントラパネルインターフェースの内部の特性によってクロック信号をデータ信号に埋め込むときに遅延がしばしば発生する。このような遅延が発生する場合、一部のデータ信号、特に、データ信号の伝送開始の直後に生成されたデータ信号にエラーが発生して表示される映像に画質不良が発生することがある。したがって、本発明が解決しようという課題は、前述した問題点を解決し、画質不良のない映像を提供する表示装置およびその駆動方法を提供するものである。

しかし、本発明が解決しようという課題は、以上で言及した課題に制限されず、言及されていないまた他の課題は、以下の記載から当業者に明確に理解できるであろう。

前記課題を達成するための本発明の一形態による表示装置は、原映像信号及び入力制御信号を受信し、映像信号を提供する信号制御部と、映像信号を受信し、データクロック情報を用いて映像信号からデータ情報をサンプリングし、データ情報に対応するデータ電圧を生成するデータ駆動部と、を具備し、信号制御部は、原映像信号および入力制御信号を受信し、入力制御信号に応答して制御クロック信号を提供する受信部と、原映像信号に基づいて制御クロック信号に同期されたデータ信号を提供する映像信号処理部と、データ信号を受信し、データ信号をサンプリングして生成されて、データクロック情報が埋め込まれたデータ情報を含む映像信号を提供する送信部と、を含み、送信部は、制御クロック信号に対してサンプリングクロック信号が遅延しているかどうかに応じてデータ信号を遅延する遅延バッファ部と、サンプリングクロック信号に応答して遅延されたデータ信号をサンプリングし、データ情報を生成するサンプリング部と、を含む。

前記他の課題を達成するための本発明の他の実施形態による表示装置の駆動方法は、制御クロック信号とサンプリングクロック信号とを比較し、制御クロック信号に対してサンプリングクロック信号が遅延しているかどうかに応じてサンプリング部に提供されるデータ信号を遅延させ、サンプリングクロック信号に応答してサンプリング部で遅延されたデータ信号をサンプリングしてデータ情報を生成し、変調制御信号に応答してデータ情報にデータクロック情報を埋め込んで映像信号を生成し、映像信号を受信してデータクロック情報を用いて映像信号から前記データ情報をサンプリングし、データ情報に対応するデータ電圧を生成すること、を含む。

その他実施形態の具体的な内容は詳細な説明および図に含まれている。

本発明の一実施形態による表示装置を説明するためのブロック図である。 図１に示す一画素の等価回路図である。 図１に示す信号制御部を説明するブロック図である。 本発明の一実施形態による映像信号を説明する図である。 図３に示す送信部を説明するブロック図である。 図５に示す遅延バッファ部を説明するブロック図である。 本発明の一実施形態による表示装置の送信部の動作を説明する図である。 本発明の一実施形態による遅延制御部を説明する図面である。 図８に示す遅延制御部の動作を説明する図である。

本発明の利点、特徴、およびそれらを達成する方法は、図面と共に詳細に後述される実施形態を参照すると明確になるであろう。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、異なる多様な形態で実現されることが可能である。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者に対して発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範疇によってのみ定義される。なお、明細書全体にかけて、同一の参照符号は同一の構成要素を指すものという。

第１、第２等が、多様な素子、構成要素および／またはセクションを説明するために使用される。しかしながら、これら素子、構成要素および／またはセクションは、これらの用語によって制限されない。これらの用語は単に一つの素子、構成要素、またはセクションを他の素子、構成要素、またはセクションと区別するために使用されるものである。したがって、以下で言及される第１素子、第１構成要素、または第１セクションは、本発明の技術的思想内で第２素子、第２構成要素、または第２セクションであり得る。

本明細書で使用された用語は、実施形態を説明するためであり、本発明を制限しようというものではない。本明細書において単数形は、文言で特別に言及しない限り、複数形をも含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、言及した構成要素、段階、動作、および／または素子は、一つ以上の他の構成要素、段階、動作、および／または素子の存在または追加を排除しない。

図１は、本発明の一実施形態による表示装置を説明するためのブロック図である。図２は、図１に示す多数の画素のうち何れか一つの画素に対する等価回路を示している。図３は、図１に示す信号制御部を説明するブロック図である。図１では説明の便宜のため、各サブデータ駆動部に２個のデータラインが接続されているものと図示しているが、本発明はこれに限定されない。

図１および図２を参照すると、本発明の一実施形態による表示装置は、表示パネル３００、信号制御部１０００、ゲート駆動部４００およびデータ駆動部５００を含む。

表示パネル３００は、多数のゲートライン（Ｇ１〜Ｇｎ）、多数のデータライン（Ｄ１〜Ｄｍ）および多数の画素（ＰＸ）を含み、映像が表示される表示部（ＤＡ）と映像が表示されない非表示部（ＰＡ）とに区分することができる。

表示部（ＤＡ）は、多数のゲートライン（Ｇ１〜Ｇｎ）、多数のデータライン（Ｄ１〜Ｄｍ）、スイッチング素子（Ｑ）および画素電極（ＰＥ）が形成された第１基板１００と、カラーフィルター（ＣＦ）および共通電極（ＣＥ）が形成された第２基板２００と、第１基板１００と第２基板２００との間に介在する液晶層１５０とによって映像を表示する。ゲートライン（Ｇ１〜Ｇｎ）は、行方向に延長されて互いに平行であり、データライン（Ｄ１〜Ｄｍ）は、列方向に延長され互いに平行してもよい。また、非表示部（ＰＡ）は、第１基板１００が第２基板２００よりさらに広く形成されて、第２基板２００によってオーバーラップされていない映像が表示されない部分であってもよい。

図２を参照して、図１に示す多数の画素のうち何れか一つの画素（ＰＸ）について説明すると、第１基板１００の画素電極（ＰＥ）と対向するように第２基板２００の共通電極（ＣＥ）の一部領域にカラーフィルタ（ＣＦ）が形成されてもよい。また、例えば、ｉ番目（ｉ＝１〜ｎ）のゲートライン（Ｇｉ）と、ｊ番目（ｊ＝１〜ｍ）のデータライン（Ｄｊ）に接続された画素（ＰＸ）は、そのゲートライン（Ｇｉ）およびデータライン（Ｄｊ）に接続されたスイッチング素子（Ｑ）と、このスイッチング素子（Ｑ）に接続された液晶キャパシタ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｃａｐａｃｉｔｏｒ、Ｃｌｃ）および蓄積キャパシタ（ｓｔｏｒａｇｅ ｃａｐａｃｉｔｏｒ、Ｃｓｔ）と、を含んでもよい。ここで、蓄積キャパシタ（Ｃｓｔ）は、必要に応じて省略しても良い。スイッチング素子（Ｑ）は、例えば、アモルファスシリコン（ａ−Ｓｉ：ａｍｏｒｐｈｏｕｓ−ｓｉｌｉｃｏｎ）から成る薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）（以下「ａ−ＳｉＴＦＴ」という）であってもよい。図２では、カラーフィルタ（ＣＦ）が共通電極（ＣＥ）を含む第２基板２００に形成されているものと図示しているが、これに限定されず、第１基板１００に形成されてもよい。

信号制御部１０００は、外部のグラフィック制御器（図示せず）から原映像信号（ＲＧＢ）およびその表示を制御する入力制御信号を受信し、映像信号（ＤＡＳ＿１〜ＤＡＳ＿ｋ）、ゲート制御信号（ＣＯＮＴ１）およびデータ制御信号（ＣＯＮＴ２）をゲート駆動部４００、データ駆動部５００などに出力する。ここで、入力制御信号は、例えば、垂直同期信号（Ｖｓｉｎｃ）、水平同期信号（Ｈｓｙｎｃ）、メインクロック信号（Ｍｃｌｋ）、データイネーブル信号（ＤＥ）などを含んでもよい。このような信号制御部１０００は、図３に示すように受信部１１００、制御信号処理部１２３０、映像信号処理部１２１０および送信部１３００を含んでもよい。

受信部１１００は、外部のグラフィックコントローラからＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）方式で原映像信号（ＲＧＢ）および入力制御信号を受信し、制御信号処理部１２３０または映像信号処理部１２１０に提供するだけでなく、制御クロック信号（ＣＬＫ）のように信号処理において必要とされる同期制御信号を生成する。ここで、外部のグラフィックコントローラから信号を受信するために表示装置で使用される方式は、ＬＶＤＳ方式に限定されず、例えば、ＴＭＤＳ（Ｔｒａｎｓｉｔｉｏｎ Ｍｉｎｉｍｉｚｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）など多様な方式が使用されてもよい。

制御信号処理部１２３０は、受信部１１００により受信された入力制御信号と制御クロック信号（ＣＬＫ）とを用いて、ゲート制御信号（ＣＯＮＴ１）およびデータ制御信号（ＣＯＮＴ２）を生成する。ゲート制御信号（ＣＯＮＴ１）は、ゲート駆動部４００の動作を制御する信号であって、ゲート駆動部４００に提供され、各フレームでゲート駆動部４００の動作を開始するスキャン開始信号、ゲートオン電圧の出力周期などを制御する少なくとも一つのゲートクロック信号などを含んでもよい。また、ゲート制御信号（ＣＯＮＴ１）は、ゲートオン電圧の持続時間を調節する出力イネーブル信号をさらに含んでもよい。

データ制御信号（ＣＯＮＴ２）は、データ駆動部５００の動作を制御する信号であって、データ駆動部５００に提供され、例えば、データ駆動部５００の動作を開始する水平開始信号、データライン（Ｄ１〜Ｄｍへのデータ電圧の出力を指示するロード信号などを含んでもよい。また、データ制御信号（ＣＯＮＴ２）は、データ共通電圧（Ｖｃｏｍ）に対してデータ電圧の極性を反転させる反転信号をさらに含んでもよい。

映像信号処理部１２１０は、受信部１１００により受信された原映像信号（ＲＧＢ）を信号処理してデータ信号（ＤＡＴ）を生成する。映像信号処理部１２１０は、原映像信号（ＲＧＢ）に様々な方法で処理を行なってデータ信号（ＤＡＴ）を生成する。このような映像信号処理部１２１０は、例えば、受信された原映像信号（ＲＧＢ）を表示装置に適するようにガンマ補正を行なったり、フレーム間の階調変化に基づく液晶の応答速度を補償するために原映像信号（ＲＧＢ）をオーバードライブしたり、各フレームの間に挿入される補間フレームに対応する補間映像信号を生成するために原映像信号（ＲＧＢ）を処理するなど、多様な映像信号処理を行なってもよい。

送信部１３００は、制御クロック信号（ＣＬＫ）に同期されたデータ信号（ＤＡＴ）の提供を受けて、データ信号（ＤＡＴ）をサンプリングして生成され、データクロック情報が埋め込まれたデータ情報を含む映像信号（ＤＡＳ＿１〜ＤＡＳ＿ｋ）を生成し、対応するサブデータ駆動部（５００＿１〜５００＿ｋ）に映像信号（ＤＡＳ＿１〜ＤＡＳ＿ｋ）を提供する。ここで、データクロック情報は、サブデータ駆動部（５００＿１〜５００＿ｋ）がデータ情報を映像信号（ＤＡＳ＿１〜ＤＡＳ＿ｋ）からサンプリングすることに用いられてもよい。このような送信部１３００の具体的な構成については図５を参照して具体的に後述し、以下では図４を参照して映像信号（ＤＡＳ＿１〜ＤＡＳ＿ｋ）について詳しく説明する。

図４は、本発明の一実施形態による映像信号を説明する図である。

図４を参照すると、本発明の一実施形態による映像信号（ＤＡＳ＿１〜ＤＡＳ＿ｋ）は、第１信号３１および第２信号３２を含む差動対信号（ｄｉｆｆｅｒｅｎｔｉａｌ ｐａｉｒ ｓｉｇｎａｌ）であってもよい。映像信号（ＤＡＳ＿１〜ＤＡＳ＿ｋ）は、データ情報を含む第１区間（以下、データ区間Ｐｄａｔａという）とデータ情報およびデータクロック情報を含む第２区間（以下データクロック区間Ｐｃｌｋという）とで異なる電圧レベルを有するマルチレベル信号であってもよい。

具体的に、データ区間（Ｐｄａｔａ）では第１および第２信号３１、３２がＶｒｅｆ＿Ｈ１とＶｒｅｆ＿Ｌ１との間でスイングしてもよく、データクロック区間（Ｐｃｌｋ）では第１および第２信号３１、３２がＶｒｅｆ＿Ｈ２〜Ｖｒｅｆ＿Ｌ２までをスイングしてもよい。すなわち、映像信号（ＤＡＳ＿１〜ＤＡＳ＿ｋ）は、データ区間（Ｐｄａｔａ）での第１および第２信号３１、３２のレベルの差の絶対値（Ｇ１）とデータクロック区間（Ｐｃｌｋ）での第１および第２信号３１、３２のレベルの差の絶対値（Ｇ２）とは異なってもよい。これによって、サブデータ駆動部（５００＿１〜５００＿ｋ）が一つの配線を通じて映像信号（ＤＡＳ＿１〜ＤＡＳ＿ｋ）の提供を受けるとしても、第１および第２信号３１、３２のレベルの差の絶対値に応じてデータ情報及びデータクロック情報の提供を受けることができる。

ここで、映像信号（ＤＡＳ＿１〜ＤＡＳ＿ｋ）のうちデータ区間（Ｐｄａｔａ）に含まれるデータ情報は、第１および第２信号３１、３２のレベルの差に基づいて表されてもよい。例えば、映像信号（ＤＡＳ＿１〜ＤＡＳ＿ｋ）のデータ区間（Ｐｄａｔａ）で第１信号３１のレベルが第２信号３２のレベルより高い場合には、データ情報が「１」で表されることに対し、第２信号３２のレベルが第１信号３１のレベルより高い場合にはデータ情報は「０」で表される。

また、データクロック区間（Ｐｃｌｋ）の前後にクロックヘッド区間（Ｐｈ）またはクロックテール区間（Ｐｔ）を配置することにより、データ区間（Ｐｄａｔａ）からデータクロック区間（Ｐｃｌｋ）に入る前の最後のデータ情報は、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆａｃｅ）などの影響を受けることなしにサブデータ駆動部（５００＿１〜５００＿ｋ）に安定的に提供されることができる。

図４では、映像信号（ＤＡＳ＿１〜ＤＡＳ＿ｋ）がクロックヘッド区間（Ｐｈ）およびクロックテール区間（Ｐｔ）を含むものと図示されているが、これに限定されるものではない。例えば、本発明の他の実施形態において、映像信号（ＤＡＳ＿１〜ＤＡＳ＿ｋ）は、クロックヘッド区間（Ｐｈ）またはクロックテール区間（Ｐｔ）を選択的に含んでもよい。

また、図４では映像信号（ＤＡＳ＿１〜ＤＡＳ＿ｋ）の第１および第２信号３１、３２は、データクロック区間（Ｐｃｌｋ）でＶｒｅｆ＿Ｈ２〜Ｖｒｅｆ＿Ｌ２までをスイングするものと図示されているが、これに限定されるものではない。例えば、本発明の他の実施形態において、映像信号（ＤＡＳ＿１〜ＤＡＳ＿ｋ）の第１および第２信号３１、３２は、データクロック区間（Ｐｃｌｋ）でＶｒｅｆ＿Ｈ２とＶｒｅｆ＿Ｌ１との間またはＶｒｅｆ＿Ｈ１とＶｒｅｆ＿Ｌ２との間をスイングしてもよい。

ゲート駆動部４００は、ゲート制御信号（ＣＯＮＴ１）、ゲートオフ電圧（Ｖｏｆｆ）などの提供を受けて、多数のゲートライン（Ｇ１〜Ｇｎ）にゲートオン電圧を順次に提供する。具体的に、ゲート駆動部４００は、各フレームごとにスキャン開始信号に応答してイネーブルされ、ゲートクロック信号に応答して多数のゲートライン（Ｇ１〜Ｇｎ）にゲートオン電圧を順次に提供する。

このようなゲート駆動部４００は、例えば、図１に図示するような表示パネル３００の非表示部（ＰＡ）上に形成されて、表示パネル３００と接続される。しかし、これに限定されず、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）としてフレキシブル印刷回路フィルム（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｆｉｌｍ）上に装着されて、テープキャリアパッケージ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ：ＴＣＰ）の形態で表示パネル３００に取り付けられるか、別途の印刷回路基板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ：ＰＣＢ）上に実装されてもよい。また、図面では表示パネル３００の一側にのみにゲート駆動部４００が配置されているものと図示しているが、これに限定されず、本発明の他の実施形態による表示装置においては、ゲート駆動部が第１ゲート駆動部および第２ゲート駆動部で構成されて表示パネル３００の両側に配置されてもよい。

データ駆動部５００は、多数のサブデータ駆動部（５００＿１〜５００＿ｋ）を含み、階調電圧、映像信号（ＤＡＳ＿１〜ＤＡＳ＿ｋ）およびデータ制御信号（ＣＯＮＴ２）などを用いてデータライン（Ｄ１〜Ｄｍ）にデータ電圧を提供する。具体的に、各サブデータ駆動部（５００＿１〜５００＿ｋ）は、映像信号（ＤＡＳ＿１〜ＤＡＳ＿ｋ）の第１および第２信号３１、３２のレベルの差異を用いて映像信号（ＤＡＳ＿１〜ＤＡＳ＿ｋ）からデータクロック情報を検出し、検出されたデータクロック情報を用いてデータクロック信号を生成してもよい。そして、データクロック信号に応答して、映像信号（ＤＡＳ＿１〜ＤＡＳ＿ｋ）からデータ情報をサンプリングした後、前記データ情報に対応するデータ電圧を階調電圧提供部（図示せず）から提供された多数の階調電圧を用いて生成し、生成したデータ電圧を対応するデータライン（Ｄ１〜Ｄｍ）に提供することができる。

ここで、各サブデータ駆動部（５００＿１〜５００＿ｋ）は、信号制御部１０００とポイントツーポイント（ｐｏｉｎｔ ｔｏ ｐｏｉｎｔ）方式で、すなわち、それぞれ独立的な配線でと接続される。これによって、本発明の一実施形態による表示装置は、一つのラインに多数のサブデータ駆動部が接続されるマルチドロップ（ｍｕｌｔｉ−ｄｒｏｐ）方式に比べてインピーダンスの不整合などが相対的に小さくなるため、ＥＭＩによるノイズを減らすことができる。このようなサブデータ駆動部（５００＿１〜５００＿ｋ）は、ＩＣとしてテープキャリアパッケージの形態で表示パネル３００と接続されてもよい。しかし、これに限定されるものではなく、本発明の他の実施形態では、表示パネル３００の非表示部（ＰＡ）上に形成されてもよい。

図５は、図３の送信部を説明するブロック図である。図６は、図５の遅延バッファ部を説明するブロック図である。図６では説明の便宜上、遅延バッファ部が二つの遅延部を含むものと図示しているがこれに限定されず、本発明の他の実施形態においては二つ以上の遅延部が遅延バッファ部に含まれてもよい。

図５を参照すると、本発明の一実施形態による送信部１３００は、サンプリングクロック生成部１３７０、分配部１３１０、直列化回路（ｓｅｒｉａｌｉｚａｔｉｏｎ ｃｉｒｃｕｉｔ）１３２０、遅延制御部１３６０、遅延バッファ回路１３３０、サンプリング回路１３４０、映像信号生成回路１３５０および制御部１３８０を含む。

サンプリングクロック生成部１３７０は、サンプリング部（１３４０＿１〜１３４０＿ｋ）でデータ信号（ＤＡＴ）をサンプリングするために利用されるサンプリングクロック信号（ＳＣＬＫ）を制御クロック信号（ＣＬＫ）を用いて生成する。ここで、サンプリングクロック信号（ＳＣＬＫ）は、例えば、図７に図示するように異なる位相（ｐｈａｓｅ）を有する多数のサンプリングクロック信号（ＳＣＬＫ１、ＳＣＬＫ２）であってもよい。サンプリングクロック信号（ＳＣＬＫ）を生成するサンプリングクロック生成部１３７０は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路またはＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を含んでもよい。

分配部１３１０は、データ信号（ＤＡＴ）を順次に受信し、受信したデータ信号（ＤＡＴ）を所定の単位で複数のセグメント（以下、セグメントを分配されたデータ信号ＤＡＴ＿１〜ＤＡＴ＿ｋという）に分配し、分配されたデータ信号（ＤＡＴ＿１〜ＤＡＴ＿ｋ）を直列化部（ｓｅｒｉａｌｉｚｅｒ）（１３２０＿１〜１３２０＿ｋ）にそれぞれ提供する。ここで、所定の単位は、各サブデータ駆動部（５００＿１〜５００＿ｋ）に接続されているデータライン（Ｄ１〜Ｄｍ）の個数に相当する一行の画素に伝達されるデータ信号単位であってもよい。

直列化回路１３２０は、多数の直列化部（１３２０＿１〜１３２０＿ｋ）を含む。各直列化部（１３２０＿１〜１３２０＿ｋ）は、分配されたデータ信号（ＤＡＴ＿１〜ＤＡＴ＿ｋ）を直列化（ｓｅｒｉａｌｉｚｅ）して、対応する遅延バッファ部（１３３０＿１〜１３３０＿ｋ）に直列化されたデータ信号（ＤＡＴ＿１’〜ＤＡＴ＿ｋ’）を提供する。

遅延制御部１３６０は、制御クロック信号（ＣＬＫ）及びサンプリングクロック信号（ＳＣＬＫ）を受信して比較し、遅延制御信号（Ｃｄｅｌａｙ）を遅延バッファ回路１３３０に提供する。具体的に、遅延制御部１３６０は、制御クロック信号（ＣＬＫ）とサンプリングクロック信号（ＳＣＬＫ）とを比較して、制御クロック信号（ＣＬＫ）に対するサンプリングクロック信号（ＳＣＬＫ）の遅延時間（以下、「制御クロック信号に対するサンプリングクロック信号の遅延時間」を縮めて「サンプリングクロック信号の遅延時間」という）を検出し、サンプリングクロック信号の遅延時間及び制御クロック信号（ＣＬＫ）の周期に基づいて遅延制御信号（Ｃｄｅｌａｙ）を遅延バッファ部（１３３０＿１〜１３３０＿ｋ）に提供する。ここで、サンプリングクロック信号の遅延時間は、例えば、図７に図示されるように、データ信号（具体的には、直列化回路１３２０を経て直列変換されたデータ信号（ＤＡＴ＿１’）を遅延バッファ回路１３３０を経由して遅延させることによって得られる遅延されたデータ信号（例えば、ＤＡＴ＿１”））は、制御クロック信号（ＣＬＫ）に同期されて提供され、サンプリング部（１３４０＿１〜１３４０＿ｋ）は、サンプリングクロック信号ＳＣＬＫの一つ（例えば、ＳＣＬＫ１）に応答し、遅延バッファ回路１３３０を経たデータ信号（ＤＡＴ＿１”）をサンプリングしてデータ情報を生成してもよい。この場合、サンプリングクロック信号の遅延時間ｔｄは、制御クロック信号（ＣＬＫ）の最初のライジングエッジとサンプリングクロック信号（ＳＣＬＫ１）の最初のライジングエッジとの間の時間間隔であってもよい。また、データ信号、例えば、遅延バッファ回路１３３０を経たデータ信号（ＤＡＴ＿１”）に含まれたデータ情報が多数のビットで構成されて、制御クロック信号（ＣＬＫ）の各ライジングエッジに応答してデータ情報が１ビットずつ提供される場合、制御クロック信号（ＣＬＫ）の最初のライジングエッジは、最初のビットのデータ情報が提供される時点のライジングエッジであってもよい。このような遅延制御部１３６０については、図８〜図９を参照して具体的に後述する。

遅延バッファ回路１３３０は、多数の遅延バッファ部（１３３０＿１〜１３３０＿ｋ）を含み、各遅延バッファ部（１３３０＿１〜１３３０＿ｋ）は、制御クロック信号（ＣＬＫ）に対してサンプリングクロック信号（ＳＣＬＫ）が遅延しているか否か、又、どれくらい遅延しているかに応じて、サンプリング部（１３４０＿１〜１３４０＿ｋ）に提供される直列化回路１３２０を経たデータ信号（ＤＡＴ＿１’〜ＤＡＴ＿ｋ’）を遅延する。具体的に、遅延バッファ部（１３３０＿１〜１３３０＿ｋ）は、遅延制御部１３６０から提供される遅延制御信号（Ｃｄｅｌａｙ）に応答し、直列化部（１３２０＿１〜１３２０＿ｋ）から提供されたデータ信号（ＤＡＴ＿１’〜ＤＡＴ＿ｋ’）を所定の時間だけ遅延させて、遅延されたデータ信号（ＤＡＴ＿１”〜ＤＡＴ＿ｋ”）をサンプリング部（１３４０＿１〜１３４０＿ｋ）に提供する。ここで、前記所定の時間とは、例えば、サンプリングクロック生成部１３７０のエラーなどによってサンプリングクロック信号（ＳＣＬＫ）がサンプリング部（１３４０＿１〜１３４０＿ｋ）に遅延されて提供されたとしても、サンプリング部（１３４０＿１〜１３４０＿ｋ）で遅延バッファ回路１３３０から提供されたデータ信号（ＤＡＴ＿１”〜ＤＡＴ＿ｋ”）を安定的にサンプリングし、データ情報を生成するのに十分な時間である。例えば、前記所定の時間は、制御クロック信号（ＣＬＫ）の周期の倍数であってもよい。例えば、サンプリングクロック信号（ＳＣＬＫ）の遅延時間が制御クロック信号（ＣＬＫ）の一周期より長く、制御クロック信号（ＣＬＫ）の二周期より短い場合、遅延バッファ部（１３３０＿１〜１３３０＿ｋ）は、直列化回路１３２０から提供されたデータ信号（ＤＡＴ＿１’〜ＤＡＴ＿ｋ’）を少なくとも制御クロック信号（ＣＬＫ）の一周期だけ遅延させて、遅延されたデータ信号（ＤＡＴ１”〜ＤＡＴ＿ｋ”）をサンプリング部（１３４０＿１〜１３４０＿ｋ）に提供することができる。このような遅延バッファ部（１３３０＿１〜１３３０＿ｋ）は、例えば、図６に図示するように遅延回路１３３１および選択部１３３５を含む。

図６を参照すると、遅延回路１３３１は、少なくとも一つの遅延部１３３１ａ、１３３１ｂを含み、各遅延部１３３１ａ、１３３１ｂは直列化部（例、１３２０＿１）から提供されるデータ信号（例、ＤＡＴ＿１’）を所定の時間だけ遅延する。ここで、遅延回路１３３１が多数の遅延部１３３１ａ、１３３１ｂを含む場合、各遅延部１３３１ａ、１３３１ｂにおいて直列化回路１３２０から提供されたデータ信号（ＤＡＴ＿１’）を遅延させる程度が異なることもある。例えば、第１遅延部１３３１ａは、直列化回路１３２０から提供されたデータ信号（ＤＡＴ＿１’）を制御クロック信号（ＣＬＫ）の一周期に対応する時間だけ遅延させることに対し、第２遅延部１３３１ｂは、直列化回路１３２０から提供されたデータ信号（ＤＡＴ＿１’）を制御クロック信号（ＣＬＫ）の二周期に対応する時間だけ遅延させてもよい。

選択部１３３５は、直列化部（１３２０＿１）から提供されて遅延回路１３３１を経由していないデータ信号（ＤＡＴ＿１’）と遅延回路１３３１から提供される遅延されたデータ信号（ＤＡＴ＿１’ａ、ＤＡＴ＿１’ｂ）とを受信して、これらを遅延制御信号（Ｃｄｅｌａｙ）に応答して選択的に出力する。例えば、サンプリングクロック信号（ＳＣＬＫ）の遅延時間が制御クロック信号（ＣＬＫ）の一周期より短い場合には、選択部１３３５は遅延されていないデータ信号、即ち直列化回路１３２０から提供されて遅延回路１３３１を経由していないデータ信号（ＤＡＴ＿１’）を出力してもよく、サンプリングクロック信号（ＳＣＬＫ）の遅延時間が制御クロック信号（ＣＬＫ）の一周期より長い場合には、選択部１３３５は遅延回路１３３１を経て遅延されたデータ信号（ＤＡＴ＿１’ａ、ＤＡＴ＿１’ｂ）を出力してもよい。また、サンプリングクロック信号（ＳＣＬＫ）の遅延時間が制御クロック信号（ＣＬＫ）の一周期より大きい場合でも、選択部１３３５はサンプリングクロック信号（ＳＣＬＫ）の遅延時間に応じて第１および第２遅延部１３３１ａ、１３３１ｂから提供される遅延されたデータ信号（ＤＡＴ＿１’ａ、ＤＡＴ＿１’ｂ）を選択的に出力してもよい。

サンプリング回路１３４０は、多数のサンプリング部（１３４０＿１〜１３４０＿ｋ）を含み、各サンプリング部（１３４０＿１〜１３４０＿ｋ）は、サンプリングクロック信号（ＳＣＬＫ）に応答して遅延バッファ回路１３３０から提供されたデータ信号（ＤＡＴ＿１”〜ＤＡＴ＿ｌ”）をサンプリングしてデータ情報を生成し、変調制御信号（ＣＴ）に応答してデータ情報にデータクロック情報を埋め込み、プレ映像信号（ｐｒｅ−ｉｍａｇｅ ｓｉｇｎａｌ）（ＤＡＳ＿１’〜ＤＡＳ＿ｋ’）を生成する。具体的に、サンプリング部（１３４０＿１〜１３４０＿ｋ）は、制御クロック信号（ＣＬＫ）に同期された遅延バッファ回路１３３０から提供されたデータ信号（ＤＡＴ＿１”〜ＤＡＴ＿ｌ”）をサンプリングして、データ情報を生成し、制御部１３８０から提供される変調制御信号（ＣＴ）に応じてサンプリングされたデータ情報に所定の間隔でデータクロック情報を埋め込み、プレ映像信号（ＤＡＳ＿１’〜ＤＡＳ＿ｋ’）を生成する。

映像信号生成回路１３５０は、多数の映像信号生成部（１３５０＿１〜１３５０＿ｋ）を含み、各映像信号生成部（１３５０＿１〜１３５０＿ｋ）は、プレ映像信号（ＤＡＳ＿１’〜ＤＡＳ＿ｋ’）の提供を受けて、差動対形態の映像信号（ＤＡＳ＿１〜ＤＡＳ＿ｋ）を生成する。具体的に、映像信号生成部（１３５０＿１〜１３５０＿ｋ）は、制御部１３８０から提供される識別信号（ＤＩＳ）を用いて、プレ映像信号（ＤＡＳ＿１’〜ＤＡＳ＿ｋ’）に含まれたデータ信号（ＤＡＴ＿１”〜ＤＡＴ＿ｌ”）とデータクロック信号に対応する区間における差動対信号とをそれぞれ他のレベルに変換する。これにより、図４に図示するような映像信号（ＤＡＳ＿１〜ＤＡＳ＿ｋ）が生成される。

制御部１３８０は、データクロック情報が埋め込まれたデータ情報を含む映像信号（ＤＡＳ＿１〜ＤＡＳ＿ｋ）を生成するように送信部１３００に含まれる各構成要素を制御する。例えば、制御部１３８０は、サンプリング部（１３４０＿１〜１３４０＿ｋ）に変調制御信号（ＣＴ）を提供し、サンプリング部（１３４０＿１〜１３４０＿ｋ）がサンプリングされたデータ情報に所定の間隔でデータクロック情報が埋め込まれたプレ映像信号（ＤＡＳ＿１’〜ＤＡＳ＿ｋ’）を出力する。制御部１３８０は、映像信号生成部（１３５０＿１〜１３５０＿ｋ）に識別信号（ＤＩＳ）を提供し、映像信号生成部（１３５０＿１〜１３５０＿ｋ）がデータ区間Ｐｄａｔａおよびデータクロック区間Ｐｃｌｋにおいて異なるレベルを有する差動対形態の映像信号（ＤＡＳ＿１〜ＤＡＳ＿ｋ）を出力する。

図７は、本発明の一実施形態による表示装置の送信部１３００の動作を説明する図である。図面では説明の便宜上、異なる位相を有する多数のサンプリングクロック信号のうち第１および第２サンプリングクロック信号（ＳＣＬＫ１，ＳＣＬＫ２）のみを図示しているが、これに限定されるものではない。また、図面では説明の便宜上、第１映像信号（ＤＡＳ＿１）を図示するが、これに限定されず、他の映像信号（ＤＡＳ＿２〜ＤＡＳ＿ｋ）にも同一の動作が適用され得ることを理解することができる。

図５および図７を参照すると、本発明の表示装置のサンプリング部（１３４０＿１〜１３４０＿ｋ）は、制御クロック信号（ＣＬＫ）のライジングエッジに同期して提供されるデータ信号（ＤＡＴ）を異なる位相を有する多数のサンプリングクロック信号（ここでは、ＳＣＬＫ１、ＳＣＬＫ２）の各ライジングエッジに応答してサンプリングし、データ情報を生成する。ここで、異なる位相を有する第１および第２サンプリングクロック信号（ＳＣＬＫ１、ＳＣＬＫ２）は、制御クロック信号（ＣＬＫ）より低い周波数を有する信号であり、第２サンプリングクロック信号（ＳＣＬＫ２）は第１サンプリングクロック信号（ＳＣＬＫ１）が所定の時間だけ遅延された信号であってもよい。

具体的に、サンプリング部（例、１３４０＿１）は、第１サンプリングクロック信号（ＳＣＬＫ１）のライジングエッジに応答してデータ信号（ＤＡＴ＿１”）をサンプリングし、例えば、１ビットのデータ情報を生成する。次にサンプリング部（１３４０＿１）は、第１サンプリングクロック信号（ＳＣＬＫ１）に連続する第２サンプリングクロック信号（ＳＣＬＫ２）のライジングエッジに応答して１ビットのデータ情報を生成する。すなわち、第１サンプリングクロック信号（ＳＣＬＫ１）によってサンプリング部１３４０＿１のサンプリング動作が始まり、順次に提供される多数のサンプリングクロック信号（例、第２サンプリング信号（ＳＣＬＫ２））によってサンプリング部１３４０＿１のサンプリング動作が進行される。

一般の表示装置において、圧力、電圧または温度など外部の要素の変化またはサンプリングクロック生成部１３７０の問題などによって第１サンプリングクロック信号（ＳＣＬＫ１）が制御クロック信号（ＣＬＫ）に対して所定の時間（ｔｄ）（すなわち、サンプリングクロック信号ＳＣＬＫ１の遅延時間）だけ遅延される場合、サンプリング部１３４０＿１でデータ信号（ＤＡＴ＿１”）を安定的にサンプリングできないため、データ情報にエラーが発生することがある。具体的に、製造工程上の問題によってサンプリング部１３４０＿１でエラーが発生する場合について説明すると、図７に点線で図示するように、データ信号（ＤＡＴ＿１”）が制御クロック信号（ＣＬＫ）に同期されて提供されるのに対し、第１サンプリングクロック信号（ＳＣＬＫ１）が制御クロック信号（ＣＬＫ）の一周期（Ｔ）よりも遅れて提供される場合、サンプリング部１３４０＿１はデータ情報のうち最初のビットのデータ情報を生成することができないことがある。これによって、表示パネルで表示される映像に、例えば、縦縞が形成されるような画質の不良が発生することがある。

しかし、本発明の一実施形態による表示装置の送信部１３００は、制御クロック信号（ＣＬＫ）の最初のライジングエッジから第１サンプリングクロック信号（ＳＣＬＫ１）のライジングエッジまでの遅延時間（ｔｄ）と制御クロック信号（ＣＬＫ）の周期（Ｔ）とに基づいて、サンプリング部１３４０＿１に提供されるデータ信号（ＤＡＴ＿１”）を遅延するため、前述した画質の不良が発生しない。具体的に、第１サンプリングクロック信号（ＳＣＬＫ１）の遅延時間（ｔｄ）が制御クロック信号（ＣＬＫ）の一周期（Ｔ）より長く、二周期（２Ｔ）より短い場合には、直列化回路１３２０から提供されたデータ信号（ＤＡＴ＿１’）を制御クロック信号（ＣＬＫ）の一周期（Ｔ）だけ遅延させて、サンプリング部１３４０＿１に提供してもよい。また、サンプリングクロック信号（ＳＣＬＫ１）の遅延時間（ｔｄ）が制御クロック信号（ＣＬＫ）の二周期（２Ｔ）より長く、三周期（３Ｔ）より短い場合には、直列化回路１３２０から提供されたデータ信号（ＤＡＴ＿１’）を制御クロック信号（ＣＬＫ）の二周期（２Ｔ）だけ遅延して、サンプリング部１３４０＿１に提供してもよい。したがって、本発明の実施形態による表示装置の送信部１３００は、データ信号（ＤＡＴ）を安定的にサンプリングしてデータ情報を生成することができ、これによって、前述した画質不良を防止することができる。

図８は、本発明の一実施形態による遅延制御部１３６０を説明する図である。図９は、図８に示す遅延制御部１３６０の動作を説明する図である。

図８および図９を参照すると、本発明の一実施形態による遅延制御部１３６０＿１は、サンプリングクロック信号（例えば、ＳＣＬＫ１）と制御クロック信号（ＣＬＫ）とを比較し、遅延制御信号（Ｃｄｅｌａｙ）を遅延バッファ回路１３３０に提供し、遅延検出部１３６１および遅延信号生成部１３６３を含む。

遅延検出部１３６１は、制御クロック信号（ＣＬＫ）の最初のライジングエッジに対するサンプリングクロック信号、例えば、第１サンプリングクロック信号（ＳＣＬＫ１）の最初のライジングエッジの遅延時間（ｔｄ）を検出する。遅延検出部１３６１は、第１フリップフロップおよび第２フリップフロップ１３６１＿ａ、１３６１＿ｂとＮＯＲ演算子１３６１＿ｃとを含む。具体的には、遅延検出部１３６１の第１フリップフロップおよび第２フリップフロップ１３６１＿ａ、１３６１＿ｂは、制御クロック信号（ＣＬＫ）と第１サンプリングクロック信号（ＳＣＬＫ１）の最初のクロック（具体的には、最初のクロックのライジングエッジ）に応答して、ハイレベルの出力（Ｎ１、Ｎ２）を提供し、ＮＯＲ演算子１３６１＿ｃは、第１フリップフロップおよび第２フリップフロップ１３６１＿ａ、１３６１＿ｂの出力（Ｎ１、Ｎ２）をＮＯＲ演算して、サンプリングクロック信号（ＳＣＬＫ）の遅延時間（ｔｄ）を検出する。

遅延信号生成部１３６３は、遅延検出部１３６１から提供されるサンプリングクロック信号（ＳＣＬＫ）の遅延時間（ｔｄ）と制御クロック信号（ＣＬＫ）の一周期（Ｔ）とに基づいて、遅延制御信号（Ｃｄｅｌａｙ）を提供する。遅延信号生成部１３６３は、第３フリップフロップおよび第４フリップフロップ１３６３＿ａ、１３６３＿ｂ、およびＡＮＤ演算子１３６３＿ｃを含む。具体的に、遅延信号生成部１３６３の第３フリップフロップ１３６３＿ａは、ＮＯＲ演算子１３６１＿ｃの出力（Ｎ３）の提供を受けて、制御クロック信号（ＣＬＫ）に応答して出力（Ｎ５）を提供するのに対し、第４フリップフロップ１３６３＿ｂは、ＮＯＲ演算子１３６１＿ｃの出力（Ｎ３）の提供を受けて、反転演算子１３６３＿ｄを通じて反転された制御クロック信号（ＣＬＫ）に応答して出力（Ｎ４）を提供する。ＡＮＤ演算子１３６３＿ｃは、第３フリップフロップおよび第４フリップフロップ１３６３＿ａ、１３６３＿ｂの出力（Ｎ５，Ｎ４）をＡＮＤ演算して、遅延バッファ回路１３３０に遅延制御信号（Ｃｄｅｌａｙ）を提供する。例えば、図９に図示するように、サンプリングクロック信号（ＳＣＬＫ）の遅延時間（ｔｄ）が制御クロック信号（ＣＬＫ）の一周期（Ｔ）より長い場合、ハイレベルの遅延制御信号（Ｃｄｅｌａｙ）が提供される。

なお、ここでは、図８および図９を参照して、サンプリング部に提供されるデータ信号を制御クロック信号の一周期に対応する時間だけ遅延させることを説明したが、これに限定するものではない。例えば、本発明の他の実施形態においては、サンプリングクロック信号の遅延の程度に応じて、データ信号を制御クロック信号の周期の倍数だけ遅延させる可能性があることは、本発明が属する技術の当業者に自明であろう。

以上、図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野における通常の知識を有する者は、本発明が、その技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解することができる。したがって、以上で記述した実施形態は、すべての面で例示的なものであり、限定的でないものと理解しなければならない。

Claims (10)

1. 原映像信号及び入力制御信号を受信し、前記入力制御信号に応答して制御クロック信号を提供する受信部と、前記原映像信号に基づいて前記制御クロック信号に同期されたデータ信号を提供する映像信号処理部と、前記データ信号を受信し、前記データ信号をサンプリングして生成されてデータクロック情報が埋め込まれたデータ情報を含む映像信号を提供する送信部と、を含む信号制御部と、
   前記映像信号を受信し、前記データクロック情報を用いて前記映像信号から前記データ情報をサンプリングし、前記データ情報に対応するデータ電圧を生成するデータ駆動部と、
   を含み、
   前記送信部は、前記制御クロック信号に対してサンプリングクロック信号が遅延しているか否かに応じて前記データ信号を遅延する遅延バッファ部と、
   前記サンプリングクロック信号に応答して前記遅延されたデータ信号をサンプリングし、前記データ情報を生成するサンプリング部と、を含むことを特徴とする表示装置。
2. 前記送信部は、
   前記制御クロック信号と前記サンプリングクロック信号とを比較し、遅延制御信号を提供する遅延制御部をさらに含み、
   前記遅延バッファ部は、前記遅延制御信号に応答して前記データ信号を遅延することを特徴とする請求項１に記載の表示装置。
3. 前記サンプリングクロック信号は、第１サンプリングクロック信号と前記第１サンプリングクロック信号が遅延された第２サンプリングクロック信号とを含み、
   前記サンプリング部の前記サンプリング動作は、前記第１サンプリングクロック信号によって開始され、
   前記遅延制御部は、前記制御クロック信号と前記第１サンプリングクロック信号とを比較して、前記遅延制御信号を提供することを特徴とする請求項２に記載の表示装置。
4. 前記遅延制御部は、
   前記制御クロック信号と前記サンプリングクロック信号とを比較して、前記制御クロック信号に対する前記サンプリングクロック信号の遅延時間を検出し、
   前記遅延時間と前記制御クロック信号の周期とに基づいて前記遅延制御信号を提供することを特徴とする請求項２に記載の表示装置。
5. 前記遅延バッファ部は、前記遅延時間が前記制御クロック信号の周期より長い場合、前記データ信号を遅延することを特徴とする請求項４に記載の表示装置。
6. 前記遅延制御部は、
   前記制御クロック信号および前記サンプリングクロック信号の最初のクロックに応答し、それぞれハイレベルの信号を出力する第１フリップフロップおよび第２フリップフロップと、
   前記第１フリップフロップおよび第２フリップフロップから出力された前記信号をＮＯＲ演算して提供するＮＯＲ演算子と、
   前記ＮＯＲ演算子からの出力の提供を受けて、前記制御クロック信号に応答して信号を出力する第３フリップフロップと、
   前記ＮＯＲ演算子の出力の提供を受けて、前記制御クロック信号の反転された信号に応答して信号を出力する第４フリップフロップと、
   前記第３フリップフロップおよび第４フリップフロップから出力された前記信号をＡＮＤ演算して提供するＡＮＤ演算子と、
   を含むことを特徴とする請求項４に記載の表示装置。
7. 前記遅延バッファ部は、
   前記データ信号を遅延させる少なくとも一つの遅延部と、
   前記遅延制御信号に応答して前記遅延されたデータ信号と遅延されていないデータ信号とを選択的に出力する選択部と、
   を含むことを特徴とする請求項１に記載の表示装置。
8. 前記遅延部は、前記データ信号を前記制御クロック信号の周期の倍数だけ遅延させることを特徴とする請求項７に記載の表示装置。
9. 制御クロック信号とサンプリングクロック信号とを比較し、前記制御クロック信号に対して前記サンプリングクロック信号が遅延しているか否かに応じてデータ信号を遅延し、
   遅延された前記データ信号をサンプリング部に提供し、
   前記サンプリングクロック信号に応答して前記サンプリング部で前記遅延されたデータ信号をサンプリングしてデータ情報を生成し、
   変調制御信号に応答して前記データ情報にデータクロック情報を埋め込んで映像信号を生成し、
   前記映像信号を受信して前記データクロック情報を用いて前記映像信号から前記データ情報をサンプリングし、
   前記データ情報に対応するデータ電圧を生成すること、
   を含む表示装置の駆動方法。
10. 前記サンプリングクロック信号は、第１サンプリングクロック信号と前記第１サンプリングクロック信号が遅延された第２サンプリングクロック信号とを含み、
    前記サンプリングは、前記第１サンプリングクロック信号によって開始され、
    前記データ信号を遅延させることは、前記制御クロック信号と前記第１サンプリングクロック信号とを比較することを含むことを特徴とする請求項９に記載の表示装置の駆動方法。

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