JP2008309896A - 液晶駆動装置および液晶表示装置 - Google Patents
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Abstract
【課題】入力されたデータクロックと階調データとの間の遅延時間の差を自動的に補正することのできる液晶駆動装置および液晶表示装置を提供する。
【解決手段】液晶駆動装置1は遅延時間調節部11を有し、遅延時間調節部11は、データクロック線からデータクロックが入力され、第2レジスタのサンプリング信号であるロード信号の入力中は、階調データ信号線から第1レジスタ13へ入力される階調データとの位相差が所定の値になるように、データクロックの遅延時間の調節を行い、ロード信号の入力終了後は、その調節された遅延時間を保持して、シフトレジスタ12のシフトクロックとして出力する。
【選択図】図1
【解決手段】液晶駆動装置1は遅延時間調節部11を有し、遅延時間調節部11は、データクロック線からデータクロックが入力され、第2レジスタのサンプリング信号であるロード信号の入力中は、階調データ信号線から第1レジスタ13へ入力される階調データとの位相差が所定の値になるように、データクロックの遅延時間の調節を行い、ロード信号の入力終了後は、その調節された遅延時間を保持して、シフトレジスタ12のシフトクロックとして出力する。
【選択図】図1
Description
本発明は、液晶駆動装置および液晶表示装置に関する。
アクティブマトリクス型の液晶表示装置では、液晶駆動装置として、液晶表示パネルのライン選択線を駆動する複数のライン駆動装置と、列選択線を駆動する複数の列駆動装置が設けられる。
このうち、複数の列駆動装置のそれぞれには、液晶表示パネルのコントローラから画像の階調を示す階調データとデータクロックとが送出される。これを受けて、それぞれの列駆動装置は、データクロックのエッジで階調データを内部のレジスタに取り込み、階調電圧に変換して列選択線へ出力する。
このレジスタへの階調データの取り込みが正しく行われるためには、データクロックのエッジと階調データの変化点との間に時間的に十分な余裕が必要である。
そのため、従来、液晶表示パネルのコントローラ内では、データクロックと階調データとの位相の関係を調整することが行われ、ライン駆動装置では、PLLを用いて、受け取ったデータクロックのデューティ比を送出側と同じに保つことが行われていた。(例えば、特許文献1参照。)。
ところで、近年、液晶表示パネルの画面サイズが大きくなり、コントローラから各列駆動装置へのデータクロックや階調データの配線が長くなっている。それに伴って、配線の長さのバラツキも大きくなる傾向があり、配線容量や配線抵抗のバラツキが目立つようになっている。このような配線容量や配線抵抗のバラツキのため、コントローラから各列駆動装置へ出力されるデータクロックの配線遅延時間と、階調データとの配線遅延時間との差が大きくなることがある。
このように、データクロックと階調データとの間に配線遅延時間の差があると、コントローラから位相調整してデータクロックと階調データを送出しても、ライン駆動装置に到着したときには、データクロックと階調データとの間に位相差が生じることになる。このような位相差は、上述のライン駆動装置内のPLLによるデータクロックのデューティ比の調整を行っても解消されず、ライン駆動装置のレジスタへの階調データの取り込みにおけるデータクロックのエッジと階調データの変化点との間の時間的な余裕が不足するという問題を発生させていた。
特開2005−215703号公報 (第6−8ページ、図1、図5)
そこで、本発明の目的は、入力されたデータクロックと階調データとの間の遅延時間の差を自動的に補正することのできる液晶駆動装置および液晶表示装置を提供することにある。
本発明の一態様によれば、液晶表示パネルの列選択線へ階調電圧を出力する液晶駆動装置であって、サンプリング開始信号を順次シフトさせて画素ごとのサンプリング信号を生成するシフトレジスタと、階調データ信号線から入力される階調データを前記サンプリング信号で順次サンプリングして格納する第1のレジスタと、前記第1のレジスタに格納されたデータをロード信号でサンプリングして格納する第2のレジスタと、を備え、データクロック線からデータクロックが入力され、前記ロード信号の入力中は、前記階調データとの位相差が所定の値になるように、前記データクロックの遅延時間の調節を行い、前記ロード信号の入力終了後は、その調節された遅延時間を保持して、前記シフトレジスタのシフトクロックとして出力する遅延時間調節手段を有することを特徴とする液晶駆動装置が提供される。
本発明によれば、入力されたデータクロックと階調データとの間の遅延時間の差を自動的に補正することができる。
以下、本発明の実施例を図面を参照して説明する。
図1は、本発明の実施例1に係る液晶駆動装置の構成の例示すブロック図である。
本実施例の液晶駆動装置1は、入力された階調データとデータクロック(DATACLK)との間に生じた配線遅延時間の差などによる遅延時間の差に応じてDATACLKの遅延時間を調節し、シフトクロックとして出力する遅延時間調節部11と、このシフトクロックによりサンプリング開始信号(STH)を順次シフトさせて画素ごとのサンプリング信号を生成するシフトレジスタ12と、階調データ信号線から入力されるnビットの階調データをシフトレジスタ12から出力されたサンプリング信号で順次サンプリングして格納する第1レジスタ13と、サンプリングが終了して第1レジスタ13に格納されたデータをロード信号(LOAD)でサンプリングして格納する第2レジスタ14と、を備える。第2レジスタ14に格納されたデータは、D/Aコンバータ15により階調電圧に変換され、出力回路16を介して出力される。
遅延時間調節部11は、データクロック信号線から入力されたDATACLKの遅延時間を段階的に変化させる可変遅延回路111と、この可変遅延回路111から出力されたシフトクロックと、n本の階調データ信号線の中の1本から入力された信号との位相差を比較する位相比較器112と、位相比較器112の出力にもとづいて上述の位相差が所定の値になるように可変遅延回路111の遅延時間を制御する遅延時間制御回路113と、を有する。
位相比較器112は、階調データ信号線から入力された信号に対して、シフトクロックの位相が遅れている場合は‘+’信号を出力し、シフトクロックの位相が進んでいる場合は‘−’信号を出力し、シフトクロックの位相が適正な場合は‘0’信号を出力する。
遅延時間制御回路113は、位相比較器112から‘+’信号が出力されたときは、遅延時間を減少させるように可変遅延回路111を制御し、位相比較器112から‘−’信号が出力されたときは、遅延時間を増加させるように可変遅延回路111を制御し、位相比較器112から‘0’信号が出力されたときは、遅延時間を維持するように可変遅延回路111を制御する。
この遅延時間制御回路113による遅延時間の調節は、LOADが入力されたときに行う。これは、LOADが入力される期間は第1レジスタ13のサンプリング休止期間であり、この期間には本来の階調データの入力がないためである。
この本来の階調データの入力がないことを利用して、本実施例では、LOADが入力されている期間、位相比較器112に接続されている階調データ信号線へは位相比較用の信号が入力される。
LOADの入力終了後は、遅延時間制御回路113は、その調節された遅延時間を保持するよう可変遅延回路111を制御する。
図2に、遅延時間調節部11の具体的の構成の1つの例を示す。
可変遅延回路111は、単位遅延τが多段接続され、各段の出力がタップから取り出せるタップ付き多段遅延回路と、そのタップを選択するセレクタ1111と、を有する。セレクタ1111の切り替えにより、シフトクロックの遅延時間の調整を単位遅延τごとの段階的に行うことができる。
遅延時間制御回路113は、位相比較器112の出力に応じてカウント値がアップ/ダウンするカウンタ1131と、カウンタ1131のカウント値をデコードし、可変遅延回路111のタップを選択する信号をセレクタ1111へ出力するデコーダ1132と、を有する。
カウンタ1131は、初期状態では初期値が設定され、LOADが入力されたときにカウントがイネーブルとなる。
カウンタ1131は、このイネーブルのとき、位相比較器112から‘+’信号が出力されたときはカウント値を−1し、位相比較器112から‘−’信号が出力されたときはカウント値を+1し、位相比較器112から‘0’信号が出力されたときはカウント値を保持する。
次に、本実施例の遅延時間調節部11によるDATACLKの遅延時間調整の動作について図3を用いて説明する。
図3に示す例では、LOADが入力されたときに、位相比較器112に接続された階調データ信号線には、DATACLKと同じ信号が入力されるものとする。したがって、配線遅延などによる遅延時間に差がなければ、この階調データ信号線から入力される信号とDATACLKとは設計時に意図された最もタイミングマージンのある位相関係の信号となる。本実施例では、DATACLKが、階調データに対して、設計時に意図された最もタイミングマージンがある位置にシフトクロックが出力されるように可変遅延回路111の初期値を設定し、これに合わせて、カウンタ1131の初期値を設定する。
図3(a)は、位相比較器112に接続された階調データ信号線から入力された信号に対して、DATACLKの遅延が大きい場合の例である。
この場合、位相比較器112は、例えば、階調データ信号線から入力された信号の‘L’レベル期間のシフトクロックの立ち下りより前の時間(a)と、後の時間(b)を比較し、a>bであるので、‘+’信号を出力する。
これを受けて、カウンタ1131のカウント値が−1され、可変遅延回路111のセレクタ1111で選択される遅延時間も1段階減少する。
これにより、階調データに対するシフトクロックのタイミングマージンが改善される。
一方、図3(b)は、位相比較器112に接続された階調データ信号線から入力された信号に対して、DATACLKの遅延が小さい場合の例である。
この場合、階調データ信号線から入力された信号の‘L’レベルの、シフトクロックの立ち下りより前の時間(a)と後の時間(b)は、a<bであるので、位相比較器112は‘−’信号を出力する。
これを受けて、カウンタ1131のカウント値が+1され、可変遅延回路111のセレクタ1111で選択される遅延時間も1段階増加する。
これにより、この場合も、階調データに対するシフトクロックのタイミングマージンが改善される。
これに対して、図3(c)は、位相比較器112に接続された階調データ信号線から入力された信号と、DATACLKとの遅延差がない場合の例である。
この場合、階調データ信号線から入力された信号の‘L’レベルの、シフトクロックの立ち下りより前の時間(a)と後の時間(b)は、a=bであるので、位相比較器112は‘0’信号を出力する。
これを受けて、カウンタ1131のカウント値は保持され、可変遅延回路111のセレクタ1111で選択される遅延時間もそのまま保持される。
このようにして、位相比較器112の出力に応じて、階調データに対するシフトクロックのタイミングマージンが最適になるように可変遅延回路111の遅延時間が自動的に調節される。
階調データに対するシフトクロックのタイミングマージンが最適になると、上述のaとbは、a=bとなる。しかし、階調データとDATACLKの遅延差が大きい場合、遅延時間の調節を行っても、1回のLOADの入力の間には、a=bとならないことがある。このような場合でも、その後のLOADの入力ごとに、遅延時間の調節が引き継がれるので、いずれはa=bとなる。
一般に、液晶表示装置は電源投入時の1〜数フレームの期間は、表示装置の内部処理のためにバックライトを消すなどして表示をオフすることが多く、この期間に遅延時間の調節が完了すれば、画面表示上の不都合は生じない。
なお、カウンタ1131の代わりに、図4に示す累積加算器1131Aを用いても同様の動作を行うことができる。
図4に示す累積加算器1131Aは、LOADが入力されたときに加算がイネーブルとなる加算器11311と、初期状態では初期値が入力され、その後は、加算器1131の出力が格納されるレジスタ11312と、を有する。
加算器1131の一方の入力には、レジスタ11312の出力が入力され、他方の入力との累積加算が行われる。この他方の入力には、位相比較器112の出力に応じて、−1、+1、0のいずれかが入力される。すなわち、位相比較器112から‘+’信号が出力されたときは−1が入力され、位相比較器112から‘−’信号が出力されたときは+1が入力され、位相比較器112から‘0’信号が出力されたときは0が入力される。
この累積加算器1131Aの出力をデコーダ1132へ入力することにより、カウンタ1131を用いたときと同様、可変遅延回路111の遅延時間を制御することができる。
図5は、本実施例の液晶駆動装置1を用いる液晶表示装置1000の構成の例を示すブロック図である。
液晶表示装置1000は、液晶表示パネル4の列選択線を駆動する複数の液晶駆動装置1と、液晶表示パネル4のライン選択線を駆動するライン駆動装置3と、液晶駆動装置1およびライン駆動装置3の動作を制御するコントローラ2と、を備える。
コントローラ2は、液晶駆動装置1に対して、階調データ、DATACLK、LOADおよびSTHを出力する。
このコントローラ2は、nビットの階調データのうちの1ビットを、LOADが出力されているときはDATACLKとし、LOADが出力されていないときは本来の階調データとする、ように切り替えるセレクタ21を有する。
このようにして出力された階調データを用いて、それぞれの液晶駆動装置1は、それぞれの内部で、入力されたDATACLKの遅延時間の調節を行い、階調データのサンプリングに対するシフトクロックのタイミングマージンの最適化を図る。
このような本実施例によれば、階調データ信号線と、データクロック信号線との間で、配線長の違いなどによる伝播遅延時間の差があっても、液晶駆動装置内部でその差を自動的に補正するので、階調データのサンプリングに対するデータクロックのタイミングマージンを最適化することができる。
また、液晶駆動装置におけるデータクロックの遅延時間の調節は、階調データのサンプリング休止期間中に行われるので、液晶駆動装置および液晶表示装置の動作に影響を及ぼすことを防ぐことができる。
また、液晶駆動装置および液晶表示装置の動作中、常にデータクロックの遅延時間の調節が行われているので、動作中に階調データあるいはデータクロックの遅延時間が変動しても、その変動に追随して、データクロックの遅延時間の調節が行われる。これにより、階調データのサンプリングに対するデータクロックのタイミングマージンを常に最適に保つことができる。
実施例1では、例えば図6に示すカウンタ1131のカウント値に1対1に対応して、可変遅延回路111の遅延時間を1段階ずつ変化させるようにしている。
このような場合、階調データあるいはDATACLKに、温度変化や動作ノイズによるジッタが生じた場合、そのジッタの変動に応じて、DATACLKの遅延時間の調節が頻繁に行われることになる。しかし、ジッタの変動幅が微小な場合、遅延時間の調節を行わなくても十分なタイミングマージンを確保することができる。
そこで、本実施例では、カウンタ1131の出力に対する遅延時間の調節に一定幅の不感帯を設け、この不感帯内のカウント値の変動に対しては遅延時間の調節を行わないようにした遅延時間調整部の例を示す。
図6に示す本実施例の遅延時間調整部11Aは、図2に示した遅延時間調整部11にORゲート1133を追加したものである。そこで、図6において、図2に示したブロックと同じ機能を有するブロックには図2と同一の符号を付し、ここではその詳細な説明を省略する。
ORゲート1133は、カウンタ1131の初期設定値を中心とする一定のカウント値範囲(ここでは、−2〜+2を例にとる。ただし、この幅は任意に設定可能である。)に対するデコーダ1132のデコード出力を入力とする。
このORゲート1133の出力に対して、セレクタ1111は、初期設定値の遅延を選択する。すなわち、ORゲート1133に入力された範囲が、可変遅延回路111の不感帯となる。
図7に、本実施例のカウンタ1131による遅延設定値と、可変遅延回路111の遅延時間の不感帯の関係をグラフで示す。
不感帯の範囲は、許容できるジッタ範囲を含むように設定すればよい。これにより、階調データ信号線から入力された信号と、DATACLKとの間の遅延差が殆どなく、初期設定された遅延時間で十分なタイミングマージンが確保できる場合、階調データあるいはDATACLKにジッタがあっても、そのジッタが不感帯の範囲内に収まるときは、初期設定された遅延時間が保持される。
このような本実施例によれば、データクロックにジッタがあっても、そのジッタを吸収することができ、常に一定のタイミングで階調データのサンプリングを行うことができる。これにより、ジッタに影響されない安定した画像表示を行うことができる。
1 液晶駆動装置
2 コントローラ
3 ライン駆動装置
4 液晶表示パネル
11 遅延時間調節部
12 シフトレジスタ
13 第1レジスタ
14 第2レジスタ
15 D/Aコンバータ
16 出力回路
21 セレクタ
111 可変遅延回路
112 位相比較器
113 遅延時間制御回路
1111 セレクタ
1131 カウンタ
1132 デコーダ
1133 ORゲート
1131A 累積加算器
11311 加算器
11312 レジスタ
1000 液晶表示装置
2 コントローラ
3 ライン駆動装置
4 液晶表示パネル
11 遅延時間調節部
12 シフトレジスタ
13 第1レジスタ
14 第2レジスタ
15 D/Aコンバータ
16 出力回路
21 セレクタ
111 可変遅延回路
112 位相比較器
113 遅延時間制御回路
1111 セレクタ
1131 カウンタ
1132 デコーダ
1133 ORゲート
1131A 累積加算器
11311 加算器
11312 レジスタ
1000 液晶表示装置
Claims (5)
- 液晶表示パネルの列選択線へ階調電圧を出力する液晶駆動装置であって、
サンプリング開始信号を順次シフトさせて画素ごとのサンプリング信号を生成するシフトレジスタと、
階調データ信号線から入力される階調データを前記サンプリング信号で順次サンプリングして格納する第1のレジスタと、
前記第1のレジスタに格納されたデータをロード信号でサンプリングして格納する第2のレジスタと、
を備え、
データクロック線からデータクロックが入力され、前記ロード信号の入力中は、前記階調データとの位相差が所定の値になるように、前記データクロックの遅延時間の調節を行い、前記ロード信号の入力終了後は、その調節された遅延時間を保持して、前記シフトレジスタのシフトクロックとして出力する遅延時間調節手段
を有することを特徴とする液晶駆動装置。 - 前記遅延時間調節手段は、
前記データクロック信号線から入力された信号の遅延時間を段階的に変化させる可変遅延回路と、
前記可変遅延回路から出力された第1の信号と前記階調データ信号線から入力された第2の信号との位相差を比較する位相比較器と、
前記位相比較器の出力にもとづいて前記位相差が所定の値になるように前記可変遅延回路の遅延時間を制御する遅延時間制御回路と
を有することを特徴とする請求項1に記載の液晶駆動装置。 - 前記遅延時間制御回路は、
前記位相差が予め定めた範囲内であるときは、前記可変遅延回路の遅延時間を変化させないように制御する
ことを特徴とする請求項2に記載の液晶駆動装置。 - 請求項1乃至3のいずれか1項に記載の液晶駆動装置と、
前記階調データ信号線へ出力する前記階調データ、前記データクロック線へ出力する前記データクロック、前記サンプリング開始信号および前記ロード信号を生成するコントローラと、
を備え、
前記コントローラは、
前記ロード信号を出力する期間に、前記階調データ信号線へ前記データクロックと同じ信号を出力する
ことを特徴とする液晶表示装置。 - 前記液晶駆動装置に含まれる前記遅延時間調節手段が、
前記ロード信号が出力される期間に前記階調データ信号線へ出力された前記データクロックと同じ信号を基準に、前記データクロック線から入力された前記データクロックの遅延時間の調節を行う
ことを特徴とする請求項4に記載の液晶表示装置。
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007155584A JP2008309896A (ja) | 2007-06-12 | 2007-06-12 | 液晶駆動装置および液晶表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008309896A true JP2008309896A (ja) | 2008-12-25 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007155584A Pending JP2008309896A (ja) | 2007-06-12 | 2007-06-12 | 液晶駆動装置および液晶表示装置 |
Country Status (2)
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JP (1) | JP2008309896A (ja) |
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