JP2007279399A - 表示制御装置 - Google Patents

Abstract

【課題】 消費電力とEMIを低減することができる表示制御装置を提供する。
【解決手段】 互いにソースドライバが縦続接続される表示制御装置は、ソースドライバが、データを入力するデータ入力回路９と、クロック信号を入力するクロック入力回路２と、クロック信号に同期させて、データをラッチするラッチ回路５と、データ入力回路９に入力されたデータを出力するデータ出力回路１０と、クロック入力回路２に入力されたクロック信号を出力するクロック出力回路３と、次段にデータ取込信号を出力するデータ取込信号生成回路１３と、スタートパルス信号または前段から出力されたデータ取込信号をクロック信号に同期させてラッチする駆動開始検出回路と、初段がデータのラッチを開始してから前段のソースドライバから出力されたデータ取込指示信号が入力されるまでにクロック入力回路２を起動させ、所定期間だけクロック入力回路２を動作させる制御回路を備える。
【選択図】 図２

Description

本発明は、表示制御装置に関するものである。

液晶表示装置等の平面表示装置は、ソースドライバと呼ばれるICを用いて、信号線を駆動するのが一般的である。一つのソースドライバで駆動可能な信号線の数は限られているため、通常は複数のソースドライバを従属接続して全信号線を駆動する。

従来のソースドライバは、データ配線の交差部分を減らすため、ソースドライバ内にデータ配線をスルーさせ、カスケード式にデータ配線を構成していた（例えば、特許文献1参照。）。また、より大きな画面サイズ、あるいは、より高い解像度を得る場合に液晶パネルの額縁寸法を増大させる必要が生じる。このため、ＣＯＧ（Chip On Glass）実装技術がプリント基板を不要にするため提案されている。

しかしながら、従来のこのソースドライバでは、内部のラッチやシフトレジスタをサンプリング中以外は非動作にしているものの、次のソースドライバにデータを伝達するための、クロック入力回路、クロック出力回路、データ入力回路、データ出力回路等が常に動作していた。そのため、これらクロック入力回路等の動作によるソースドライバの消費電力と不要な電波輻射（EMI：Electromagnetic Interference）が増大するという問題があった。特に、近年の高集積化、高解像度化に伴う信号線の数の増大により、ソースドライバの数が増え、ソースドライバの消費電力がさらに増大し、EMI対策が困難になるおそれがあった。
特開平１０−１５３７６０号公報（第６頁、図３）

本発明は、消費電力とEMIを低減することができる表示制御装置を提供することを目的とする。

本発明の一態様の表示制御装置は、互いに縦続接続され、それぞれが別々の信号線を駆動する複数の信号駆動部で構成される表示制御装置であって、前記信号駆動部は、画素データを入力する画素データ入力回路と、前記画素データ入力回路から出力された画素データをラッチするためのクロック信号を入力するクロック入力回路と、前記クロック信号に同期させて、前記画素データ入力回路から出力された前記画素データをラッチするラッチ回路と、前記画素データ入力回路に入力された前記画素データを次段の前記信号駆動部に出力する画素データ出力回路と、前記クロック入力回路に入力された前記クロック信号を次段の前記信号駆動部に出力するクロック出力回路と、次段の前記信号駆動部の動作開始を指示するデータ取込信号を生成して出力するデータ取込指示信号生成回路と、表示のタイミングを規定するスタートパルス信号または前段の前記信号駆動部の前記データ取込指示信号生成回路から出力された前記データ取込信号を前記クロック信号に同期させてラッチする駆動開始検出回路と、前記スタートパルス信号が入力されるまでに初段の前記信号駆動部の前記クロック入力回路若しくは前記画素データ入力回路を起動させ、初段の前記信号駆動部が前記画素データのラッチを開始してから前段の前記信号駆動部から出力された前記データ取込指示信号が入力されるまでに初段以降の前記信号駆動部の前記クロック入力回路若しくは前記画素データ入力回路を起動させ、所定期間だけ前記クロック入力回路若しくは前記画素データ入力回路を動作させる制御回路と、を備えることを特徴としている。

また、本発明の別態様の表示制御装置は、互いに縦続接続され、それぞれが別々の信号線を駆動する複数の信号駆動部で構成される表示制御装置であって、前記信号駆動部は、画素データを入力する画素データ入力回路と、前記画素データ入力回路から出力された画素データをラッチするためのクロック信号を入力するクロック入力回路と、前記クロック信号に同期させて、前記画素データ入力回路から出力された前記画素データをラッチするラッチ回路と、前記画素データ入力回路に入力された前記画素データを次段の前記信号駆動部に出力する画素データ出力回路と、前記クロック入力回路に入力された前記クロック信号を次段の前記信号駆動部に出力するクロック出力回路と、次段の前記信号駆動部の動作開始を指示するデータ取込信号を生成して出力するデータ取込指示信号生成回路と、表示のタイミングを規定するスタートパルス信号または前段の前記信号駆動部の前記データ取込指示信号生成回路から出力された前記データ取込信号を前記クロック信号に同期させてラッチする駆動開始検出回路と、初段の前記信号駆動部が前記画素データのラッチを開始してから、前記データ取込指示信号生成回路から前記データ取込指示信号が出力されるまでに前記クロック出力回路若しくは前記画素データ出力回路を起動させ、所定期間だけ前記クロック出力回路若しくは前記画素データ出力回路を動作させる制御回路と、を備えることを特徴としている。

本発明によれば、消費電力とＥＭＩを低減することができる。

以下、本発明の実施例について、図面を参照して説明する。以下では、本発明の表示制御装置を、液晶表示装置内の信号線駆動回路に適用した例を説明する。

図1は、本発明の実施例1に係る信号線駆動回路の内部構造の一例を示すブロック図である。

図1に示すように、信号線駆動回路は、縦続接続された複数のソースドライバＩＣ１〜ＩＣｎと、これらソースドライバＩＣ１〜ＩＣｎを制御するコントローラ１とを備えている。以下では、ｎ個のソースドライバＩＣ１〜ＩＣｎが縦続接続され、各ソースドライバがm本の信号線を駆動する例を説明する。

コントローラ１は、初段ソースドライバＩＣ１に対してスタートパルス信号ＳＴＨを供給する。また、コントローラ１は、データバスを介して初段のソースドライバＩＣ１にデジタル画素データを供給し、各ソースドライバＩＣ１〜ＩＣｎを経由して次段のソースドライバＩＣ２〜ＩＣｎにそれぞれのデジタル画素データＤＡＴＡを供給する。この他、コントローラ１は、初段のソースドライバＩＣ１にクロック信号ＣＬＫを供給し、各ソースドライバＩＣ１〜ＩＣｎを経由して次段のソースドライバＩＣ２〜ＩＣｎにクロック信号ＣＬＫを供給する。また、コントローラ１は、各ソースドライバＩＣ１〜ＩＣｎにロード信号ＬＯＡＤを供給する。

各ソースドライバＩＣ１〜ＩＣｎは、同じ回路構成であり、それぞれ複数の信号線を駆動する。縦続接続されたソースドライバＩＣ１〜ＩＣｎの数を調整することにより、種々の表示解像度に対応可能となる。

図2は、ソースドライバＩＣ１〜ＩＣｎの内部構造の一例を示すブロック図である。図2に示すように、ソースドライバＩＣ１〜ＩＣｎは、画素表示のためのクロック信号ＣＬＫをバッファリングするクロック入力回路２と、クロック信号ＣＬＫを次段のソースドライバＩＣ２〜ＩＣｎに出力するためにクロック信号ＣＬＫをバッファリングするクロック出力回路３と、デジタル画素データの取込タイミングに合わせて互いに位相の異なる複数のシフトクロックＳＲ１〜ＳＲｍを生成するシフトレジスタ（Ｓ／Ｒ）４と、これらシフトクロックＳＲ１〜ＳＲｍを用いてデジタル画素データを時間をずらして順次ラッチする第1のラッチ回路（ＲＥＧ１）５と、他のソースドライバＩＣ１〜ＩＣｎを含めて１水平ライン分のデジタル画素データのラッチが終了した時点で全ラッチデータをロード信号ＬＯＡＤのタイミングに合わせて同時にラッチする第2のラッチ回路（ＲＥＧ２）６と、第2のラッチ回路６のラッチデータをアナログ画素電圧に変換するＤ／Ａ変換器（Ｄ／Ａ）７と、各アナログ画素電圧をバッファリングして信号線に供給する出力回路８と、入力されたデジタル画素データをバッファリングして第1のラッチ回路５に供給する画素データ入力回路９と、デジタル画素データを次段のソースドライバＩＣ２〜ＩＣｎに出力するためにデジタル画素データをバッファリングする画素データ出力回路１０と、各部の制御を行う制御回路１１と、制御回路１１で生成されたデータ取込指示信号ＤＯＩを次段のソースドライバに伝達するためバッファリングするＤＯＩ出力回路１２とを備えている。

図1、図2に示すように、各ソースドライバＩＣ１〜ＩＣｎは、デジタル画素データの取込終了を示すデータ取込指示信号ＤＯＩを次段のソースドライバに伝達するためのＤＯＩ端子と、前段のソースドライバが出力したデータ取込指示信号ＤＯＩを入力するためのＤＩＯ端子とを有する。初段のソースドライバＩＣ１のＤＩＯ端子には、スタートパルス信号ＳＴＨが入力される。各ソースドライバＩＣ１〜ＩＣｎは、ＤＩＯ端子にスタートパルス信号ＳＴＨまたはデータ取込指示信号ＤＯＩが入力されたあとに、信号線の駆動を開始する。データ取込指示信号ＤＯＩは、制御信号内部のＤＯＩ生成回路１３により生成され、次段のソースドライバＩＣ２〜ＩＣｎに伝達される。

また、各ソースドライバＩＣ１〜ＩＣｎは、コントローラ１から出力されたデジタル画素データを入力するためのデータ入力端子ＤＡＴＡｉｎと、次段のソースドライバＩＣ２〜ＩＣｎにデジタル画素データを出力するデータ出力端子ＤＡＴＡｏｕｔとを有する。デジタル画素データは、デジタル入力端子ＤＡＴＡｉｎに入力され、制御回路１１内で分岐し、一方はデータ出力端子ＤＡＴＡｏｕｔから画素データ出力回路１０を介して次段のソースドライバＩＣ２〜ＩＣｎに出力され、他方は制御回路１１内のバッファ１４によりバッファリングされ、デジタル画素データＤＡＴＡｉｎｔｏが第1のラッチ回路５に入力される。

さらに、各ソースドライバＩＣ１〜ＩＣｎは、コントローラ１から出力されたクロック信号ＣＬＫを入力するためのクロック入力端子ＣＬＫＩＮと、次段のソースドライバＩＣ２〜ＩＣｎにクロック信号ＣＬＫを出力するクロック出力端子ＣＬＫＯＵＴとを有する。クロック信号ＣＬＫは、クロック入力端子ＣＬＫＩＮに入力され、クロック入力回路２を介して制御回路１１内で分岐し、一方はクロック出力端子ＣＬＫＯＵＴからクロック出力回路３を介して次段のソースドライバＩＣ２〜ＩＣｎに出力され、他方は制御回路１１内のバッファ１５によりバッファリングされ、クロック信号ＣＬＫｉｎｔｏがシフトレジスタ４に入力される。

ここで、バッファ１４、１５には、制御回路１１内のＳＰＬ回路１６から出力される制御信号ＳＰＬに同期して、駆動し、制御信号ＳＰＬがアクティブなときにクロック信号ＣＬＫｉｎｔｏ及びデジタル画素データＤＡＴＡｉｎｔｏを出力する。

制御回路１１は、ソースドライバＩＣ１〜ＩＣｎの消費電力を極力少なくなるように制御を行う。つまり、制御回路１１から出力される種々の制御信号、例えば、クロック入力回路２への制御信号ＣＬＫｉｎ、クロック出力回路３への制御信号ＣＬＫｏｕｔ、画素データ入力回路９への制御信号ＤＡＴＡＢＵＳｉｎ、画素データ出力回路１０への制御信号ＤＡＴＡＢＵＳｏｕｔ、ＤＯＩ出力回路１２への制御信号ＤＯＩＯＵＴ、制御回路１１から出力される制御信号ＥＮＤｏｕｔ（ＥＮＤｉｎ）などによって、クロック入力回路２等の駆動を制御している。

ここで、制御信号ＥＮＤｏｕｔは、図1に示すように、最終段のソースドライバＩＣｎから出力される制御信号であり、前段のソースドライバＩＣ１〜ＩＣｎ−１に制御信号ＥＮＤｉｎとして入力される。また、最終段のソースドライバＩＣｎには、最終段の前段のソースドライバＩＣｎ−１からのデータ取込指示信号ＤＯＩが分岐して、ＬＡＳＴｉｎ信号として入力される。

また、制御回路１１は、内部に複数のフリップフロップＦＦｎ、ＦＦｎｎ、ＬＡＳＴ、ＥＮＤを備えた複数の制御部を有する。

例えば、これら複数のフリップフロップＦＦｎ、ＦＦｎｎ、ＬＡＳＴ、ＥＮＤを含む制御部をそれぞれ、フリップフロップＦＦｎｎを含む制御部を第1の制御部１７、フリップフロップＦＦｎを含む制御部を第２の制御部１８、フリップフロップＬＡＳＴ、ＥＮＤを含む制御部を第３の制御部１９、２０とする。

これら第1の制御部１７、第2の制御部１８、第3の制御部１９、２０は、クロック入力回路２等に制御信号ＣＬＫｉｎを出力し、クロック入力回路等の駆動を制御する。

次に、制御回路１１内のそれぞれの制御部の内部構成の一例を図３及び図４に示す。図３は、制御回路１１内の（ａ）第１の制御部１７、（ｂ）第２の制御部１８及び（ｃ）第３の制御部１９、２０の具体的回路構成の一例を示す回路図である。図４は、制御回路１１内の（ａ）ＳＰＬ回路１６及び（ｂ）ＤＯＩ生成回路１３の具体的回路構成の一例を示す回路図である。図５及び図6は、ソースドライバＩＣ１〜ＩＣｎの制御回路１１の内部信号の真理値表を示す図である。

以下、図５及び図６の真理値表に基づいて、ソースドライバＩＣ１〜ＩＣｎ内の制御回路１１の回路構成及びその動作を説明する。

図３（ａ）に示すように、第１の制御部１７は、ＡＮＤ回路２１、２２、インバータ２３、２４、ＯＲ回路２５、ＤフリップフロップＦＦｎｎとを有する。ＤフリップフロップＦＦｎｎは、ロード信号ＬＯＡＤが入力されたとき（”Ｈ”のとき）、Ｑが”Ｌ”にリセットされる。ＤＩＯ端子にスタートパルス信号ＳＴＨまたは前段のソースドライバからのデータ取込指示信号ＤＯＩが入力されたとき（”Ｈ”のとき）、Ｑが”Ｈ”にセットされる。

つまり、図５(ａ)に示すように、初段のソースドライバＩＣ１の第１の制御部１７の制御信号ＣＬＫｉｎは、ロード信号ＬＯＡＤが入力される、つまり、ＤフリップフロップＦＦ１１が“Ｌ”にセットされ、スタートパルス信号ＳＴＨが“Ｌ”のとき、制御信号ＣＬＫｉｎが”Ｈ”にセットされ、初段のソースドライバＩＣ１のクロック入力回路２の動作を起動させる。初段以降のソースドライバＩＣ２〜ＩＣｎのクロック入力回路２は、例えば、それぞれのＤＩＯ端子にデータ取込指示信号ＤＯＩの立ち下がり信号が入力されたときに（”Ｌ”になったときに）、ＤフリップフロップＦＦｎｎは、“Ｌ”を保持しているので、それぞれのソースドライバＩＣ２〜ＩＣｎのクロック入力回路２の動作が起動する。そして、最終段のソースドライバＩＣｎから制御信号ＥＮＤｉｎが入力されると、すべてのソースドライバＩＣ１〜ＩＣｎのクロック入力回路２の動作が停止する。

また、ソースドライバＩＣ１〜ＩＣｎは、ＤＩＯ端子にスタートパルス信号ＳＴＨまたは前段のソースドライバからのデータ取込指示信号ＤＯＩが入力されたとき（”Ｈ”のとき）、制御信号ＤＡＴＡＢＵＳｉｎを出力し（”Ｈ”を出力し）、画素データ入力回路９の動作を起動させる。そして、最終段のソースドライバＩＣｎから制御信号ＥＮＤｉｎが入力されると、すべてのソースドライバＩＣ１〜ＩＣｎの画素データ入力回路９の動作が停止する。

図３（ｂ）に示すように、第２の制御部１８は、ＡＮＤ回路２６、２７、２８、インバータ２９、ＤフリップフロップＦＦｎとを有する。ＤフリップフロップＦＦｎは、図５（ｂ）に示すように、ロード信号ＬＯＡＤが入力されたとき（”Ｈ”のとき）、Ｑが”Ｈ”にセットされる。そして、制御信号ＬＡＳＴが”Ｌ”で、ｍ−ｋ（ｋ＞２、以下同じ）番目シフトレジスタ４がシフトクロックＳＲｍ−ｋを出力した時点、つまり、ｍ−ｋ番目のクロック信号が入力された時点で、Ｑが”Ｌ”にセットされる。制御信号ＬＡＳＴが”Ｈ”で、ｍ−ｋ番目のクロック信号が入力されたときは、Ｑの値を保持する。

以上より、図５（ｂ）、（ｃ）に示すように、ｍ−ｋ番目のクロック信号が入力され、ＤフリップフロップＦＦｎのＱが”Ｌ”にセットされ、制御信号ＥＮＤｉｎが”Ｌ”のとき、ＣＬＫｏｕｔから”Ｈ”が出力され、クロック出力回路３は動作を開始する。そして、Ｑが”Ｌ”、制御信号ＥＮＤｉｎが”Ｌ”の間、ＣＬＫｏｕｔから”Ｈ”が出力されるので、クロック出力回路３は起動している。そして、最終段のソースドライバＩＣｎから制御信号ＥＮＤｉｎが入力されると、ＣＬＫｏｕｔから”Ｌ”が出力され、すべてのソースドライバＩＣ１〜ＩＣｎのクロック出力回路３の動作が停止する。

また、画素データ出力回路１０は、図５（ｃ）に示すように、ＤフリップフロップＦＦｎのＱが”Ｌ”にセットされ、かつ、ＤＯＩｏｕｔが”Ｈ”のとき、制御信号ＥＮＤｉｎが”Ｌ”であれば、ＤＡＴＡＢＵＳｏｕｔから”Ｈ”が出力され、の動作が起動する。そして、最終段のソースドライバＩＣｎから制御信号ＥＮＤｉｎが入力されると、すべてのソースドライバＩＣ１〜ＩＣｎの画素データ出力回路１０の動作が停止する。

図３（ｃ）に示すように、第３の制御部１９、２０は、ＯＲ回路３０、ＤフリップフロップＬＡＳＴ、ＥＮＤとを有する。ＤフリップフロップＬＡＳＴは、ロード信号ＬＯＡＤまたは制御信号ＥＮＤｏｕｔが入力されると、”Ｌ”にリセットされ、最終段の前段のソースドライバＩＣｎ−１からデータ取込指示信号ＤＯＩ（ＬＡＳＴｉｎ）が入力されると、”Ｈ”にセットされる。ＤフリップフロップＥＮＤは、ロード信号ＬＯＡＤが入力されると、”Ｌ”にリセットされる。また、制御信号ＬＡＳＴとして、”Ｈ”が入力され、かつ、最終段のソースドライバＩＣｎのｍ番目のクロック信号が入力されるとき、ＤフリップフロップＥＮＤは、”Ｈ”にセットされる。つまり、図３（ａ）、図５(ａ)に示したように、最終段のソースドライバＩＣｎから制御信号ＥＮＤｏｕｔ（ＥＮＤｉｎ）が最終段以外のソースドライバＩＣ１〜ＩＣｎ−１に入力されることにより、制御信号ＣＬＫｉｎ、ＢＡＴＡＢＵＳｉｎは”Ｌ”となり、クロック入力回路２及び画素データ入力回路９の動作を停止させることができる。また、図３（ｂ）に示したように、制御信号ＬＡＳＴが生成された最終段のソースドライバＩＣｎの第２の制御部１８は、ロード信号ＬＯＡＤで”Ｈ”にセットされていれば、ｍ−ｋ番目のクロック信号が入力されるタイミングで、制御信号ＣＬＫｏｕｔ、ＢＡＴＡＢＵＳｏｕｔは”Ｌ”となり、最終段のソースドライバＩＣｎのクロック出力回路３及び画素データ出力回路１０は、駆動を停止する。

図4（ａ）に示すように、ＳＰＬ回路１６は、ＯＲ回路３１とＤフリップフロップＳＰＬとを有する。ＤフリップフロップＳＰＬは、ロード信号ＬＯＡＤまたはｍ番目のクロック信号が入力されると、Ｑが”Ｌ”にリセットされ、スタートパルス信号ＳＴＨまたは前段のソースドライバからのデータ取込指示信号ＤＯＩが入力されたとき（”Ｈ”のとき）、Ｑが”Ｈ”にセットされる。つまり、図６(ａ)に示すように、ＳＰＬ回路１６は、スタートパルス信号ＳＴＨまたは前段のソースドライバからのデータ取込指示信号ＤＯＩが入力されると、制御信号ＳＰＬは、”Ｈ”を出力し、シフトレジスタ４及びバッファ１４、１５をアクティブにする。つまり、対応するソースドライバのデジタル画素データのラッチ動作を開始する。ロード信号ＬＯＡＤまたはｍ番目のクロック信号が入力されると、”Ｌ”を出力し、その間はデジタル画素データのラッチ動作を行わない。

図4（ｂ）に示すように、ＤＯＩ生成回路１３は、ＯＲ回路３２と、ＯＲ回路からなるＤＯＩ出力回路１２と、Ｄフリップフロップ回路ＤＯＩｏｕｔとを有する。Ｄフリップフロップ回路ＤＯＩｏｕｔは、ｍ−ｋ番目のクロック信号が入力されると、つまり、ｍ−ｋ番目シフトレジスタ４がシフトクロックＳＲｍ−ｋを出力した時、Ｑが”Ｌ”にセットされる。そして、ロード信号ＬＯＡＤ、ｍ−２番目のクロック信号、制御信号ＬＡＳＴまたは最終段のソースドライバＩＣｎからの制御信号ＥＮＤｉｎが入力されると、Ｑが”Ｈ”にセットされる。つまり、ＤＯＩ生成回路１３が出力するデータ取込指示信号ＤＯＩは、ロード信号が入力されると、”Ｈ”にセットされ、ｍ−ｋ番目のクロック信号が入力されると、”Ｌ”にセットされ、ｍ−２番目のクロック信号、制御信号ＬＡＳＴ、ＥＮＤが入力されると、再度、”Ｈ”にセットされる。

図６（ｂ）に示すように、ロード信号ＬＯＡＤ、ｍ−２番目のクロック信号、制御信号ＬＡＳＴまたは最終段のソースドライバＩＣｎからの制御信号ＥＮＤｉｎが入力されると、制御信号ＤＯＩＯＵＴ、ＤＯＩｏｕｔは、”Ｈ”にセットされる。このとき、ＤＯＩ出力回路１２は駆動を停止する。また、ロード信号ＬＯＡＤ、ｍ−２番目のクロック信号、制御信号ＬＡＳＴまたは最終段のソースドライバＩＣｎからの制御信号ＥＮＤｉｎが”Ｌ”でｍ−ｋ番目のクロック信号が入力されると、ＤＯＩ出力回路１２は駆動を開始する。

以上より、制御回路１１は、各入出力回路の制御を行うことができる。

ここで、図３、図４のそれぞれの制御部１７−２０、ＳＰＬ回路１６及びＤＯＩ生成回路１３の回路構成は、図５、図６の真理値表を実現するためのものであり、その回路構成は特に問わない。また、第1の制御部１７は、制御信号ＣＬＫｉｎ及び制御信号ＢＡＴＡＢＵＳｉｎの制御を、第2の制御部１８は、制御信号ＣＬＫｏｕｔ及び制御信号ＢＡＴＡＢＵＳｏｕｔの制御を、第3の制御部１９、２０は、制御信号ＬＡＳＴ及び制御信号ＥＮＤｉｎの制御を行っていたが、必ずしもこれに限定されるわけではない。例えば、それぞれの入出力回路の制御に、それぞれ入出力回路を制御する制御部を設けてもかまわない。さらに、複数の入出力回路をまとめて制御を行う制御部を少なくとも一つ設けてもかまわない。

図７は、上記した図３、図４のそれぞれの構成を一つにまとめた制御回路１１の具体的回路構成の一例を示す回路図である。

図７に示すように、制御回路１１は、第１の制御部１７と、第２の制御部１８と、第３の制御部１９、２０と、ＳＰＬ回路１６と、ＤＯＩ生成回路１３と、さらに、ＤＩＯ検出回路とを有している。

第１の制御部１７、第２の制御部１８及び第３の制御部１９、２０は、それぞれ図３、図４と同様の回路構成をしているので、説明は省略する。

ＤＩＯ検出回路は、縦続接続された２段のＤフリップフロップ３３、３４から構成される。Ｄフリップフロップ３３、３４は、クロック入力回路２を通過したクロック信号に同期して動作する。ＤＩＯ検出回路の出力信号ＳＰＬＳＴＡＲＴは、シフトレジスタ４に入力される。シフトレジスタ４は、クロック入力回路２を通過したクロック信号と信号ＳＰＬとの論理積を演算するバッファ１５（ＡＮＤ回路）の出力信号（ＣＬＫｉｎｔｏ）に同期して動作する。

図８は、図１の信号線駆動回路の動作タイミング図である。以下、図８を参照にしながら、図１の信号線駆動回路の動作を説明する。

図８に示すように、信号線の駆動は、初段のソースドライバＩＣ１のＤＩＯ端子にスタートパルス信号ＳＴＨが入力されることにより開始される（時刻ｔ１）。スタートパルス信号ＳＴＨが入力される前にロード信号ＬＯＡＤが入力される（時刻ｔ０）が、これにより、初段のソースドライバＩＣ１のクロック入力回路２には、ＣＬＫｉｎが入力され、クロック入力回路２が動作を開始する。このとき、２段目以降のソースドライバＩＣ２〜ＩＣｎのＤＩＯ端子は”Ｈ”であるため、２段目以降のソースドライバＩＣ２〜ＩＣｎのクロック入力回路２は非動作となり、無駄な消費電力を消費しない。

ここで、初段のソースドライバＩＣ１のクロック入力回路２の起動を開始するタイミングとして、ロード信号ＬＯＡＤが入力されたときとしたが、必ずしもこれに限定されるわけではない。例えば、時刻ｔ１のスタートパルス信号ＳＴＨが入力されるまでにクロック入力回路２を起動させればよい。

時刻ｔ１で初段のソースドライバＩＣ１のＤＩＯ端子にスタートパルス信号ＳＴＨが入力されると、初段のソースドライバＩＣ１のＤフリップフロップＦＦ１１は”Ｈ”となり、ＤＡＴＡＢＵＳｉｎは”Ｈ”を出力し、画素データ入力回路９は起動を開始する。このとき、２段目以降のソースドライバＩＣ２〜ＩＣｎのＤＩＯ端子は”Ｈ”であるため、２段目以降のソースドライバＩＣ２〜ＩＣｎのＤフリップフロップＦＦ１１は、”Ｌ”のままであり、画素データ入力回路９は非動作のまま、無駄な消費電力を消費しない。

また、時刻ｔ１で初段のソースドライバＩＣ１のＤＩＯ端子にスタートパルス信号ＳＴＨが入力されることにより、ＳＰＬ回路１６は、制御信号ＳＰＬを出力し（”Ｈ”となり）、初段のソースドライバＩＣ１はデジタル画素データのラッチ動作を開始する。

ここで、初段のソースドライバＩＣ１の画素データ入力回路３の起動を開始するタイミングとして、スタートパルス信号ＳＴＨが入力されたときとしたが、必ずしもこれに限定されるわけではない。例えば、時刻ｔ１のスタートパルス信号ＳＴＨが入力されるまでに画素データ入力回路３が起動されればよい。

時刻ｔ２で初段のソースドライバＩＣ１が最後からｋ番目のシフトクロックＳＲｍ−ｋを出力した時点、つまり、ｍ−ｋ番目のクロック信号を入力した時点で、初段のソースドライバＩＣ１のＤフリップフロップＦＦ１は”Ｌ”となり、ＣＬＫｏｕｔは”Ｈ”を出力し、クロック出力回路３は起動を開始する。このとき、２段目以降のソースドライバＩＣ２〜ＩＣｎのクロック出力回路３は起動しないので、無駄な消費電力を消費しない。

また、時刻ｔ2で初段のソースドライバＩＣ１のＤＯＩ端子、つまり、２段目のソースドライバＩＣ２のＤＩＯ端子は、時刻ｔ２で”Ｌ”となる。このとき、２段目のソースドライバＩＣ２のＤＩＯ端子が”Ｌ”になることにより、２段目のソースドライバＩＣ２のクロック入力回路２には、ＣＬＫｉｎが入力され、２段目のソースドライバＩＣ２のクロック入力回路２が動作を開始する。このとき、３段目以降のソースドライバＩＣ３〜ＩＣｎのクロック入力回路３は起動しないので、無駄な消費電力を消費しない。

ここで、初段のソースドライバＩＣ１のクロック出力回路３及び２段目のソースドライバＩＣ２のクロック入力回路２の動作開始タイミングは、必ずしもｍ−ｋ番目のクロック信号が入力された時点に限られない。例えば、初段のソースドライバＩＣ１のクロック出力回路３及び２段目のソースドライバＩＣ２のクロック入力回路２は、時刻ｔ３の２段目のソースドライバＩＣ２のラッチ動作が開始するまでに起動されればよい。さらに、両者同じタイミングで起動を開始する必要もない。

時刻ｔ３で初段のソースドライバＩＣ１が最後から２番目のシフトクロックＳＲｍ−２を出力した時点、つまり、ｍ−２番目のクロック信号を入力した時点で、初段のソースドライバＩＣ１のＤＯＩ端子、つまり、２段目のソースドライバＩＣ２のＤＩＯ端子は、”Ｈ”となる。このとき、初段のソースドライバＩＣ１の制御回路１１からＤＡＴＡＢＵＳｏｕｔが出力され、初段のソースドライバＩＣ１の画素データ出力回路１０は起動を開始する。このとき、２段目以降のソースドライバＩＣ２〜ＩＣｎの画素データ出力回路１０は起動しないので、無駄な消費電力を消費しない。

また、時刻ｔ３で２段目のソースドライバＩＣ２のＤＩＯ端子は、”Ｈ”となることにより、２段のソースドライバＩＣ１のＤフリップフロップＦＦ２２は”Ｈ”となり、ＤＡＴＡＢＵＳｉｎは”Ｈ”を出力し、２段目のソースドライバＩＣ２の画素データ入力回路９は起動を開始する。このとき、３段目以降のソースドライバＩＣ３〜ＩＣｎのＤＩＯ端子は”Ｈ”であるため、３段目以降のソースドライバＩＣ３〜ＩＣｎのＤフリップフロップＦＦｎｎは、”Ｌ”のままであり、画素データ入力回路９は非動作のまま、無駄な消費電力を消費しない。

また、時刻ｔ３で２段目のソースドライバＩＣ２のＤＩＯ端子は、”Ｈ”となることにより、２段目のソースドライバＩＣ２のＳＰＬ回路１６は、制御信号ＳＰＬを出力し（”Ｈ”となり）、２段目のソースドライバＩＣ２はデジタル画素データのラッチ動作を開始する。

ここで、初段のソースドライバＩＣ１の画素データ出力回路１０及び２段目のソースドライバＩＣ２の画素データ入力回路９の動作開始タイミングは、必ずしもｍ−２番目のクロック信号が入力された時点に限られない。例えば、初段のソースドライバＩＣ１の画素データ出力回路１０及び２段目のソースドライバＩＣ２の画素データ入力回路９は、時刻ｔ３の２段目のソースドライバＩＣ２のラッチ動作が開始する以前に起動されればよい。さらに、両者同じタイミングで起動を開始する必要もない。

時刻ｔ４では、時刻ｔ２と同様、２段目のソースドライバＩＣ２が最後からｋ番目のシフトクロックＳＲｍ−ｋを出力した時点、つまり、ｍ−ｋ番目のクロック信号を入力した時点で、２段目のソースドライバＩＣ２のクロック出力回路３及び３段目のソースドライバＩＣ３のクロック入力回路２が動作を開始する。

時刻ｔ5では、時刻ｔ３と同様、２段目のソースドライバＩＣ２が最後から２番目のシフトクロックＳＲｍ−２を出力した時点、つまり、クロック信号がｍ−２番目のクロック信号を入力した時点で、2段目のソースドライバＩＣ２の画素データ出力回路１０、３段目のソースドライバＩＣ３の画素データ入力回路９が動作を開始する。そして、３段目のソースドライバＩＣ３はデジタル画素データのラッチ動作を開始する。

以上、同様の動作がｎ−１段目のソースドライバＩＣｎ−１まで繰り返し行われ、ソースドライバＩＣ１〜ＩＣｎ−１のクロック入出力回路２、３、画素データ入出力回路９、１０が順次起動していく。つまり、ソースドライバ自身がラッチ動作を開始する直前に起動を開始するため、無駄な消費電力を消費しない。

次に、時刻ｔ６でｎ−１段目のソースドライバＩＣｎ−１が最後から２番目のシフトクロックＳＲｍ−２を出力した時点、つまり、クロック信号がｍ−２番目のクロック信号を入力した時点で、上記した時刻ｔ２と同様、ｎ−１段目のソースドライバＩＣｎ−１の画素データ出力回路１０及びｎ段目のソースドライバＩＣｎの画素データ入力回路９が動作を開始する。そして、ｎ段目のソースドライバＩＣｎがデジタル画素データのラッチ動作を開始する。

そのとき、図１に示すように、ｎ−１段目のソースドライバＩＣｎ−１のＤＯＩ端子の信号は、制御信号ＬＡＳＴｉｎとして、別経路からｎ段目のソースドライバに入力される。このとき、ｎ−１段目のソースドライバＩＣｎ−１のＤＯＩ端子は、時刻ｔ６で”Ｌ”から”Ｈ”になるので、ＤフリップフロップＬＡＳＴは、”Ｈ”となる。

時刻ｔ７でｎ段目のソースドライバＩＣｎが最後からｋ番目のシフトクロックＳＲｍ−ｋを出力、つまり、クロック信号がｍ−ｋ番目のクロック信号が入力されても、ＤフリップフロップＬＡＳＴが”Ｈ”のため、ｎ段目のソースドライバＩＣｎのＤフリップフロップＦＦｎは、”Ｈ”を保持する。これにより、ＣＬＫｏｕｔは”Ｌ”のままとなり、ｎ段目のソースドライバＩＣｎのクロック出力回路３は起動しない。

また、時刻ｔ７とｔ８の間でｎ段目のソースドライバＩＣｎが最後から２番目のシフトクロックＳＲｍ−２を出力、つまり、クロック信号がｍ−２番目のクロック信号が入力されても、ＤフリップフロップＬＡＳＴが”Ｈ”のため、ｎ段目のソースドライバＩＣｎのＤフリップフロップＦＦｎは、”Ｈ”を保持する。これにより、ＢＡＴＡＢＵＳｏｕｔは”Ｌ”のままとなり、ｎ段目のソースドライバＩＣｎの画素データ出力回路１０は起動しない。

また、ｎ段目のソースドライバＩＣｎのＤＯＩ出力回路１２も制御信号ＬＡＳＴが“Ｈ”であるため、起動することはない。

以上より、ｎ段目のソースドライバＩＣｎの起動させる必要のないクロック出力回路３、画素データ出力回路１０及びＤＯＩ出力回路を起動させずに済み、無駄な消費電力を消費しない。

その後、時刻ｔ８でｎ段目のソースドライバＩＣｎが最後のシフトクロックＳＲｍを出力、つまり、ｍ番目のクロック信号が入力されると、全てのソースドライバＩＣ１〜ＩＣｎのデジタル画素データのラッチ動作は終了する。このとき、ｍ番目のクロック信号が入力されると、ｎ段目のソースドライバＩＣｎのＤフリップフロップＥＮＤは、”Ｈ”を出力し、各ソースドライバＩＣ１〜ＩＣｎ−１に制御信号ＥＮＤｉｎを出力する。そして、各ソースドライバＩＣ１〜ＩＣｎ−１の制御信号ＣＬＫｉｎ、ＣＬＫｏｕｔ、ＢＡＴＡＢＵＳｉｎ、ＤＡＴＡＢＵＳｏｕｔ、ＤＯＩＯＵＴは、”Ｌ”を出力し、クロック入出力回路、画素データ入出力回路及びＤＯＩ生成回路１３は動作を停止する。この停止する期間は、次の時刻ｔ０の動作であるロード信号ＬＯＡＤが入力されるまでであり、この期間、無駄な消費電力を消費しない。その後、時刻ｔ０以降の動作が繰り返される。

このすべてのデジタル画素データのラッチ動作が終了したあとの、時刻ｔ０でのロード信号ＬＯＡＤにより、デジタル画素データは、Ｄ／Ａ変換器（Ｄ／Ａ）７でアナログデータに変換され、出力回路から信号線に出力される。

ここで、実施例１では、図２に示すクロック入出力回路２、３、画素データ入出力回路９、１０、ＤＯＩ出力回路１２すべての駆動時間を制御することにより、ソースドライバＩＣ１〜ＩＣｎの消費電力を削減していたが、必ずしもすべての入出力回路等を駆動制御する必要はない。例えば、クロック入出力回路２、３だけ実施例１に示したような駆動時間の制御を行ってもかまわないし、画素データ出力回路１０だけ駆動時間の制御を行ってもかまわない。それぞれの消費電力に応じて、駆動時間の制御を行う入出力回路等を自由に選択し、種々に制御部の回路構成を変形することができる。

以上より、本発明の実施例１に係る信号線駆動回路は、縦続接続されたソースドライバＩＣ１〜ＩＣｎのそれぞれを必要最小限の時間だけ駆動させ、それ以外の時間は、駆動を停止状態にさせることにより、ソースドライバＩＣ１〜ＩＣｎの消費電力を大幅に削減できる。また、ソースドライバＩＣ１〜ＩＣｎの消費電力を大幅に削減できるので、不要な電波輻射（ＥＭＩ）を低減することができる。

なお、本発明は、上述したような各実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。例えば、本発明に係る実施例１では、液晶表示装置に適応した例を説明したが、ＥＬ（Electroluminescense）表示装置等の他の平面表示装置にも適用可能である。

本発明の実施例1に係る信号線駆動回路の内部構造の一例を示すブロック図。 本発明の実施例１に係るソースドライバＩＣ１〜ＩＣｎの内部構造の一例を示すブロック図。 本発明の実施例１に係るソースドライバＩＣ１〜ＩＣｎの制御回路１１内の（ａ）第１制御部１７、（ｂ）第2の制御部１８及び（ｃ）第３の制御部１９、２０の具体的回路構成の一例を示す回路図。 本発明の実施例１に係る制御回路１１内の（ａ）ＳＰＬ回路１６及び（ｂ）ＤＯＩ生成回路１３の具体的回路構成の一例を示す回路図。 本発明の実施例１に係るソースドライバＩＣ１〜ＩＣｎの制御回路１１の内部信号の真理値表を示す図。 本発明の実施例１に係るソースドライバＩＣ１〜ＩＣｎの制御回路１１の内部信号の真理値表を示す図。 図３、図４のそれぞれの構成を一つにまとめた制御回路１１の具体的回路構成の一例を示す回路図。 図１の信号線駆動回路の動作タイミング図。

符号の説明

１ コントローラ
２ クロック入力回路
３ クロック出力回路
４ シフトレジスタ（Ｓ／Ｒ）
５ 第１のラッチ回路（ＲＥＧ１）
６ 第２のラッチ回路（ＲＥＧ２）
７ Ｄ／Ａ変換器（Ｄ／Ａ）
８ 出力回路
９ 画素データ入力回路
１０ 画素データ出力回路
１１ 制御回路
１２ ＤＯＩ出力回路
１３ ＤＯＩ生成回路
１４、１５ バッファ
１６ ＳＰＬ回路
１７ 第１の制御部
１８ 第２の制御部
１９、２０ 第３の制御部
２１、２２、２６、２７、２８ ＡＮＤ回路
２３、２４、２９ インバータ
２５、３０、３１、３２ ＯＲ回路
４０ ＤＩＯ検出回路
ＩＣ１〜ＩＣｎ ソースドライバ
ＦＦｎ、ＦＦｎｎ、ＬＡＳＴ、ＥＮＤ Ｄフリップフロップ

Claims (6)

1. 互いに縦続接続され、それぞれが別々の信号線を駆動する複数の信号駆動部で構成される表示制御装置であって、
   前記信号駆動部は、
   画素データを入力する画素データ入力回路と、
   前記画素データ入力回路から出力された画素データをラッチするためのクロック信号を入力するクロック入力回路と、
   前記クロック信号に同期させて、前記画素データ入力回路から出力された前記画素データをラッチするラッチ回路と、
   前記画素データ入力回路に入力された前記画素データを次段の前記信号駆動部に出力する画素データ出力回路と、
   前記クロック入力回路に入力された前記クロック信号を次段の前記信号駆動部に出力するクロック出力回路と、
   次段の前記信号駆動部の動作開始を指示するデータ取込信号を生成して出力するデータ取込指示信号生成回路と、
   表示のタイミングを規定するスタートパルス信号または前段の前記信号駆動部の前記データ取込指示信号生成回路から出力された前記データ取込信号を前記クロック信号に同期させてラッチする駆動開始検出回路と、
   前記スタートパルス信号が入力されるまでに初段の前記信号駆動部の前記クロック入力回路若しくは前記画素データ入力回路を起動させ、初段の前記信号駆動部が前記画素データのラッチを開始してから前段の前記信号駆動部から出力された前記データ取込指示信号が入力されるまでに初段以降の前記信号駆動部の前記クロック入力回路若しくは前記画素データ入力回路を起動させ、所定期間だけ前記クロック入力回路若しくは前記画素データ入力回路を動作させる制御回路と、
   を備えることを特徴とする表示制御装置。
2. 前記制御回路は、初段の前記信号駆動部が前記画素データのラッチを開始してから、前記データ取込指示信号生成回路から前記データ取込指示信号が出力されるまでに前記クロック出力回路若しくは前記画素データ出力回路を起動させ、所定期間だけ前記クロック出力回路若しくは前記画素データ出力回路を動作させることを特徴とする請求項１記載の表示制御装置。
3. 互いに縦続接続され、それぞれが別々の信号線を駆動する複数の信号駆動部で構成される表示制御装置であって、
   前記信号駆動部は、
   画素データを入力する画素データ入力回路と、
   前記画素データ入力回路から出力された画素データをラッチするためのクロック信号を入力するクロック入力回路と、
   前記クロック信号に同期させて、前記画素データ入力回路から出力された前記画素データをラッチするラッチ回路と、
   前記画素データ入力回路に入力された前記画素データを次段の前記信号駆動部に出力する画素データ出力回路と、
   前記クロック入力回路に入力された前記クロック信号を次段の前記信号駆動部に出力するクロック出力回路と、
   次段の前記信号駆動部の動作開始を指示するデータ取込信号を生成して出力するデータ取込指示信号生成回路と、
   表示のタイミングを規定するスタートパルス信号または前段の前記信号駆動部の前記データ取込指示信号生成回路から出力された前記データ取込信号を前記クロック信号に同期させてラッチする駆動開始検出回路と、
   初段の前記信号駆動部が前記画素データのラッチを開始してから、前記データ取込指示信号生成回路から前記データ取込指示信号が出力されるまでに前記クロック出力回路若しくは前記画素データ出力回路を起動させ、所定期間だけ前記クロック出力回路若しくは前記画素データ出力回路を動作させる制御回路と、
   を備えることを特徴とする表示制御装置。
4. 前記制御回路は、前記スタートパルス信号が入力されるまでに初段の前記信号駆動部の前記クロック入力回路若しくは前記画素データ入力回路を起動させ、初段の前記信号駆動部が前記画素データのラッチを開始してから前段の前記信号駆動部から出力された前記データ取込指示信号が入力されるまでに初段以降の前記信号駆動部の前記クロック入力回路若しくは前記画素データ入力回路を起動させ、所定期間だけ前記クロック入力回路若しくは前記画素データ入力回路を動作させることを特徴とする請求項３記載の表示制御装置。
5. 前記制御回路は、最終段の前記信号駆動部の前記クロック出力回路または前記画素データ出力回路を起動させないように制御する制御信号を、最終段の前記信号駆動部の前記クロック出力回路または前記画素データ出力回路に出力することを特徴とする請求項１乃至請求項４のいずれか1項に記載の表示制御装置。
6. 前記制御回路は、最終段の前記信号駆動部が前記画素データのラッチを終了すると、前記信号駆動部のクロック入力回路、クロック出力回路、画素データ入力回路、画素データ出力回路の内、少なくとも一つの駆動を停止させることを特徴とする請求項1乃至請求項５のいずれか1項に記載の表示制御装置。

Images