KR100873110B1

KR100873110B1 - 반도체 장치 및 액정 표시 패널 드라이버 장치

Info

Publication number: KR100873110B1
Application number: KR1020020051699A
Authority: KR
Inventors: 구마가이마사오; 우도신야
Original assignee: 후지쯔 마이크로일렉트로닉스 가부시키가이샤
Priority date: 2001-11-30
Filing date: 2002-08-30
Publication date: 2008-12-09
Also published as: CN1423248A; JP2003167557A; KR20030044773A; US20030103028A1; CN1287345C; US7079104B2; TW571155B

Abstract

본 발명은, 반도체 장치에 있어서, 항시 회로 동작이 필요한 데이터 캐스케이드 방식에서 소비 전력을 저감시키는 것을 목적으로 한다. 데이터 수신 회로(1)가 수신한 데이터 신호가 래치 회로(3)에 의해 래치되어야 할 경우에, 클록 전송 저지 회로(4) 및 외부 데이터 전송 저지 회로(5)는 클록 신호 및 데이터 신호를 데이터 출력 회로(2)에 출력하는 것을 정지한다. 이렇게 하여, 다음 단 이후의 반도체 장치의 소비 전력이 저감될 수 있다. 또한, 수신된 데이터 신호가 다음 단 이후의 반도체 장치가 필요로 하는 신호인 경우, 내부 데이터 전송 저지 회로(6)가 래치 회로(3)에 대한 데이터 신호의 수신을 중지하여, 클록 전송 저지 회로(4) 및 외부 데이터 전송 저지 회로(5)는 수신되는 클록 신호 및 데이터 신호를 데이터 출력 회로(2)에 출력한다. 그러므로, 반도체 장치 자신이 데이터 신호의 수신을 정지하여 소비 전력을 저감하는 것이 가능해진다.

Description

반도체 장치 및 액정 표시 패널 드라이버 장치{SEMICONDUCTOR DEVICE AND LIQUID CRYSTAL PANEL DISPLAY DRIVER}

도 1은 본 발명에 따른 반도체 장치의 원리적인 구성을 도시한 도면.

도 2는 드라이버 집적 회로의 데이터 입력측에 있어서의 개략 구성을 도시한 블록도.

도 3은 데이터 제어 회로의 구체예를 도시한 회로도.

도 4는 데이터 제어 회로의 주요부에 있어서의 동작 파형도.

도 5는 종래의 데이터 드라이버 구성예의 하나를 도시한 도면.

도 6은 종래의 데이터 드라이버의 다른 구성예를 도시한 도면.

〈도면의 주요부분에 대한 부호의 설명〉

1 : 데이터 수신 회로

2 : 데이터 출력 회로

3 : 래치 회로

4 : 클록 전송 저지 회로

5 : 외부 데이터 전송 저지 회로

6 : 내부 데이터 전송 저지 회로

11 : 드라이버 집적 회로

12 : 데이터 수신 회로

13 : 데이터 제어 회로

14 : 데이터 출력 회로

15 : 래치 회로

16 : 시프트 레지스터 회로

본 발명은 반도체 장치에 관한 것으로, 특히 액정 표시 패널이나 플라즈마 표시 패널 등의 박형의 표시 장치를 구동하는 드라이버 집적 회로에 적용하기 적합한 반도체 장치에 관한 것이다.

예를 들면, 액정과 TFT(Thin Film Transistor)를 조합한 액정 표시 패널을 구동하는 집적 회로로서, 게이트 드라이버와 소스 또는 데이터 드라이버가 알려져 있다. 게이트 드라이버는 표시 화면의 수평 방향으로 연장되는 게이트선을 위에서부터 순차적으로 선택하여 구동한다. 한편, 데이터 드라이버는 화상 데이터 신호를 액정에 가해야 할 전압으로 변환하고, 그 전압을 선택된 게이트선에 접속되어 있는 화소 전극에 가한다.

데이터 드라이버는 하나의 집적 회로에 실장할 수 있는 출력 수에 제한이 있기 때문에, 액정 표시 패널의 해상도에 따라 복수개의 드라이버 집적 회로가 사용된다. 예를 들면, 384의 출력(RGB로 128 ×3의 출력)을 갖는 드라이버 집적 회로를 사용하는 경우, 이러한 드라이버 집적 회로가 1024 ×768 도트를 갖는 XGA(eXtended Graphics Array) 규격의 액정 표시 패널로서는 8개, 1280 ×1024 도트를 갖는 SXGA(Super eXtended Graphics Array) 규격의 액정 표시 패널로는 10개가 필요하게 된다.

도 5는 종래의 데이터 드라이버의 구성예의 하나를 도시한 도면이다.

도시된 예에서, 데이터 드라이버는 1개의 액정 표시 패널(101)에 대하여 4개의 드라이버 집적 회로(102)를 사용하고 있다. 각 드라이버 집적 회로(102)의 입력측에는 복수의 공통 데이터 배선(DATA) 및 공통 클록 배선(CLK)이 설치되어 있고, 각 드라이버 집적 회로(102)에는 데이터 배선(DATA) 및 클록 배선(CLK)으로부터 데이터 신호 및 클록 신호가 병렬로 입력되도록 되어 있다. 각 드라이버 집적 회로(102)의 출력은 액정 표시 패널(101)의 소스선에 접속되어 있다.

각 드라이버 집적 회로(102)는 그 데이터 신호가 수신되는 입구에 게이트 회로를 구비하고, 모든 드라이버 집적 회로(102)에 대하여 보내져 온 데이터 신호를 해석하여 자기가 수취해야 할 데이터 신호의 경우는, 게이트 회로를 열어 그 데이터 신호를 래치하며, 그 데이터 신호의 래치가 종료되면 게이트 회로를 폐쇄하도록 하고 있다. 이것에 의해, 각 드라이버 집적 회로(102)는 다른 드라이버 집적 회로(102)가 데이터 신호를 수취하고 있는 동안은 그 동작을 멈출 수 있기 때문에, 데이터 드라이버의 소비 전력을 억제할 수 있다.

이와 같이 데이터 신호를 병렬로 보내는 병렬 방식에서는, 공통의 데이터 배선(DATA)으로부터 각 드라이버 집적 회로(102)에 대한 배선에는 반드시 교차 부분 이 존재한다. 드라이버 집적 회로(102)를 실장하는 인쇄 기판은 이 교차 부분을 일반적으로 다른 층에 직교 배선한 데이터 배선(DATA) 및 드라이버 집적 회로(102)에 대한 입력 배선을 쓰루홀로 접속함으로써 실현하고 있다. 이를 위해, 인쇄 기판은 예를 들면 4∼6층의 다층 기판을 사용하고 있다.

또한, 데이터 배선(DATA) 및 클록 배선(CLK)은 모든 드라이버 집적 회로(102)를 구동하기 때문에, 데이터 배선(DATA) 및 클록 배선(CLK)에 데이터 신호 및 클록 신호를 송출하는 회로는 그 드라이브 능력이 높아야 한다. 이 때문에, 데이터 배선(DATA) 및 클록 배선(CLK)로부터의 EMI(Electro Magnetic Interference) 방사가 많아진다.

도 6은 종래의 데이터 드라이버의 다른 구성예를 도시하는 도면이다.

이 데이터 드라이버의 구성예에서는, 각 드라이버 집적 회로(103)의 출력이 액정 표시 패널(101)의 소스선에 접속되어 있는 점에서, 도 5의 구성과 동일하지만, 그 입력측에 대해서 데이터 배선(DATA) 및 클록 배선(CLK)은 각 드라이버 집적 회로(103)를 캐스케이드 접속하도록 배선되어 있다.

데이터 배선(DATA) 및 클록 배선(CLK)을 통해 보내진 데이터 신호 및 클록 신호는 각 드라이버 집적 회로(103)에 차례로 전송된다. 이 데이터 캐스케이드 방식의 구성은 병렬 방식에 비하여 데이터 배선(DATA)의 교차 부분이 없다. 이 때문에, 드라이버 집적 회로(103)를 실장하는 인쇄 기판은 배선의 교차 부분이 대폭 감소하는 만큼, 층수를 예를 들면 2층 정도까지 줄일 수 있기 때문에, 인쇄 기판의 비용을 저가에 할 수 있다고 하는 이점이 있다. 또한, 데이터 배선(DATA) 및 클록 배선(CLK)에 데이터 신호 및 클록 신호를 송출하는 회로는 최초의 드라이버 집적 회로(103)만을 구동하면 되기 때문에, 그 드라이브 능력을 저감할 수 있으며, 이것에 의해, 데이터 배선(DATA) 및 클록 배선(CLK)로부터의 EMI 방사를 낮게 억제할 수 있다.

그러나, 이 데이터 캐스케이드 방식에서는, 병렬 방식과는 달리 데이터 신호가 드라이버 집적 회로의 내부를 지나 다음 단으로 전송되는 구성이기 때문에, 드라이버 집적 회로는 자기가 수취해야 할 데이터 신호의 래치가 끝나더라도 다음 단 이후의 드라이버 집적 회로를 위한 데이터 신호 입력을 멈출 수 없어 소비 전력이 커진다고 하는 문제점이 있었다.

본 발명은 이러한 점을 감안하여 이루어진 것으로, 데이터 캐스케이드 방식으로 하면서도, 소비 전력을 저감할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.

도 1은 상기 목적을 달성하는 본 발명의 원리도이다.

본 발명에 따른 반도체 장치는 외부로부터 클록 신호와 데이터 신호를 받는 데이터 수신 회로(1)와, 수신한 클록 신호 및 데이터 신호를 다음 단으로 송출하는 데이터 출력 회로(2)와, 수신한 데이터 신호를 래치하는 래치 회로(3)를 구비하고, 또한, 수신한 데이터 신호를 래치 회로(3)가 래치하고 있는 동안 데이터 출력 회로(2)에 대한 클록 신호의 출력을 저지하는 클록 전송 저지 회로(4)와, 수신한 데이터 신호를 래치 회로(3)가 래치하고 있는 동안 데이터 출력 회로(2)에 대한 데이터 신호의 출력을 저지하는 외부 데이터 전송 저지 회로(5)와, 데이터 출력 회로(2)에 데이터 신호를 출력하고 있는 동안 래치 회로(3)에 대한 데이터 신호의 전송을 저지하는 내부 데이터 전송 저지 회로(6)를 구비하고 있다.

이상의 구성의 반도체 장치에 있어서, 데이터 수신 회로(1)가 클록 신호 및 데이터 신호를 외부로부터 수신하고, 그 데이터 신호가 래치 회로(3)로 래치해야 할 신호의 경우, 클록 전송 저지 회로(4) 및 외부 데이터 전송 저지 회로(5)는 클록 신호 및 데이터 신호가 데이터 출력 회로(2)에 출력되는 것을 저지한다. 한편, 내부 데이터 전송 저지 회로(6)는 클록 신호로부터 내부 클록 신호를 생성하여 래치 회로(3)를 동작시키고, 데이터 수신 회로(1)가 수신한 데이터 신호를 래치한다.

래치 회로(3)에 의한 데이터 신호의 래치가 종료되면, 클록 전송 저지 회로(4) 및 외부 데이터 전송 저지 회로(5)가 클록 신호 및 데이터 신호를 데이터 출력 회로(2)로 출력하는 것을 허가하여 다음 단으로 송출하는 동시에, 내부 데이터 전송 저지 회로(6)가 내부 클록 신호의 생성을 정지시킨다. 이것에 의해, 래치 회로(3)는 내부 클록 신호가 공급되지 않음으로써 그 동작이 정지된다.

이와 같이, 자기가 수취해야 할 데이터 신호가 전송되어 오고 있을 때에는 래치 회로(3)가 그 데이터 신호를 래치하고, 그 동안, 클록 전송 저지 회로(4) 및 외부 데이터 전송 저지 회로(5)가 클록 신호 및 데이터 신호를 데이터 출력 회로(2)에 출력하는 것을 금지한다. 이것에 의해, 다음 단의 반도체 장치는 클록 신호가 입력되지 않음으로써 그 동작이 정지되기 때문에, 소비 전력을 저감할 수 있다. 또한, 다음 단 이후의 반도체 장치가 래치해야 할 데이터 신호가 전송되어 오고 있을 때에는, 클록 전송 저지 회로(4) 및 외부 데이터 전송 저지 회로(5)가 클록 신호 및 데이터 신호를 데이터 출력 회로(2)에 출력하여 다음 단으로 송출하는 동시에, 자신은 내부 데이터 전송 저지 회로(6)가 내부 클록을 정지시킴으로써 래치 회로(3)의 동작이 정지되기 때문에, 자신의 소비 전력을 저감하는 것이 가능하게 된다.

우선, 본 발명의 개략에 대해서 도면을 참조하여 설명한다.

도 1은 본 발명에 따른 반도체 장치의 원리적인 구성을 도시한 도면이다.

본 발명에 따른 반도체 장치는 이것을 복수개 이용하여 입력측의 데이터 신호를 캐스케이드 방식으로 전송하는 다단 구성의 회로에 적용되는 것이다. 이 데이터 캐스케이드 방식에 의한 복수개의 반도체 장치의 접속은 처음 단의 반도체 장치에만 데이터 신호 및 클록 신호를 보내주면 되고, 드라이브 능력은 낮아도 되기 때문에, EMI 방사면에서도 유리하다.

이 반도체 장치는 외부로부터 클록 신호와 데이터 신호를 받는 데이터 수신 회로(1)와, 수신한 클록 신호 및 데이터 신호를 다음 단으로 송출하는 데이터 출력 회로(2)와, 수신한 데이터 신호를 래치하는 래치 회로(3)를 구비하고, 수신한 데이터 신호를 래치 회로(3)가 래치하고 있는 동안 데이터 출력 회로(2)에 대한 클록 신호의 출력을 저지하는 클록 전송 저지 회로(4)와, 수신한 데이터 신호를 래치 회로(3)가 래치하고 있는 동안 데이터 출력 회로(2)에 대한 데이터 신호의 출력을 저지하는 외부 데이터 전송 저지 회로(5)와, 데이터 출력 회로(2)로 데이터 신호를 출력하고 있는 동안 래치 회로(3)에 대한 데이터 신호의 전송을 저지하는 내부 데이터 전송 저지 회로(6)를 더 구비하고 있다.

이상의 구성의 반도체 장치에 있어서, 데이터 수신 회로(1)가 직렬로 전송되어 오는 클록 신호 및 데이터 신호를 외부로부터 수신하고, 그 데이터 신호가 래치 회로(3)로 래치해야 할 신호의 경우, 클록 전송 저지 회로(4) 및 외부 데이터 전송 저지 회로(5)는 클록 신호 및 데이터 신호를 데이터 출력 회로(2)로 출력하는 것을 저지한다. 한편, 내부 데이터 전송 저지 회로(6)는 클록 신호로부터 내부 클록 신호를 생성하여 래치 회로(3)를 동작시키고, 데이터 수신 회로(1)가 수신한 데이터 신호를 래치한다. 래치된 데이터 신호는 내부의 회로로 보내져 거기서 처리되어 출력측으로부터 출력된다.

래치 회로(3)에 의한 데이터 신호의 래치가 종료되면, 클록 전송 저지 회로(4) 및 외부 데이터 전송 저지 회로(5)는 클록 신호 및 데이터 신호를 데이터 출력 회로(2)로 출력하는 것을 허가하여 다음 단으로 송출하는 동시에, 내부 데이터 전송 저지 회로(6)가 내부 클록 신호의 생성을 정지한다. 이것에 의해, 래치 회로(3)는 내부 클록 신호가 공급되지 않음으로써 그 동작이 정지된다.

이와 같이, 자기가 수취해야 할 데이터 신호가 보내져 오고 있을 때에는 래치 회로(3)가 그 데이터 신호를 래치하고, 그 동안, 클록 전송 저지 회로(4) 및 외부 데이터 전송 저지 회로(5)가 클록 신호 및 데이터 신호를 데이터 출력 회로(2)로 출력하는 것을 금지한다. 이것에 의해, 다음 단의 반도체 장치는 클록 신호가 입력되지 않음으로써 그 동작이 정지되기 때문에, 소비 전력을 저감할 수 있다. 또 한, 다음 단 이후의 반도체 장치가 래치해야 할 데이터 신호가 전송되어 오고 있을 때에는 클록 전송 저지 회로(4) 및 외부 데이터 전송 저지 회로(5)가 클록 신호 및 데이터 신호를 데이터 출력 회로(2)에 출력하여 다음 단으로 송출하는 동시에, 자신은 내부 데이터 전송 저지 회로(6)가 내부 클록을 정지시킴으로써 래치 회로(3)의 동작이 정지되기 때문에, 자신의 소비 전력을 저감하는 것이 가능하게 된다.

다음에, 본 발명의 실시 형태를, 액정 표시 패널의 소스선을 구동하는 드라이버 집적 회로에 적용한 경우를 예로 하여 설명한다.

도 2는 드라이버 집적 회로의 데이터 입력측에 있어서의 개략 구성을 도시하는 블록도이다.

드라이버 집적 회로(11)는 외부로부터 클록 신호(CLK) 및 데이터 신호(DATA)를 받는 데이터 수신 회로(12)와, 이 데이터 수신 회로(12)가 수신한 클록 신호 및 데이터 신호를 처리하는 데이터 제어 회로(13)와, 이 데이터 제어 회로(13)가 처리한 클록 신호 및 데이터 신호를 다음 단의 드라이버 집적 회로로 송출하는 데이터 출력 회로(14)를 구비하고 있다. 드라이버 집적 회로(11)는, 또한, 데이터 제어 회로(13)로부터 데이터 신호를 받아 래치하는 래치 회로(15)와, 그 래치 회로(15)에 대하여 직렬로 보내져 온 데이터 신호를 순차 래치시키도록 제어하는 시프트 레지스터 회로(16)를 구비하고 있다.

이 드라이버 집적 회로(11)에 입력된 클록 신호(CLK) 및 데이터 신호(DATA)는 데이터 수신 회로(12)로부터 데이터 제어 회로(13)로 보내진다. 데이터 제어 회로(13)는 보내져 온 데이터 신호가 래치 회로(15)에 의해 래치되어야 할 데이터인 경우, 그 데이터 신호를 버퍼링하여 래치 회로(15)로 전송한다. 이 때, 데이터 제어 회로(13)는 데이터 출력 회로(14)에 대한 데이터 전송은 행하지 않는다. 래치 회로(15)가 데이터 신호를 래치하는 것을 마치면, 데이터 제어 회로(13)는 래치 회로(15)에 대한 데이터 전송을 정지하고, 입력된 클록 신호 및 데이터 신호를 데이터 출력 회로(14)에 전송하도록 제어한다.

래치 회로(15)에 의해 수신된 데이터 신호는 액정 표시 패널을 구동하는 내부 회로로 보내진다. 내부 회로는 입력된 데이터 신호를 디지털-아날로그 변환하고, 변환된 아날로그 출력 전압을 출력 버퍼를 통해 액정 표시 패널의 소스선에 출력하는 기능을 갖고 있다.

이와 같이, 데이터 제어 회로(13)는 래치 회로(15)측으로 가는 데이터 신호와 다음 단의 드라이버 집적 회로로 전송되는 데이터 신호를 나누어 필요 없는 회로에 대한 데이터 전송을 정지하도록 제어한다. 이것에 의해, 드라이버 집적 회로(11)는 자신에게 할당된 데이터 신호를 수신하고 있을 때에는 다음 단 이후의 드라이버 집적 회로는 동작을 정지하고, 다음 단 이후의 드라이버 집적 회로에 할당된 데이터 신호를 수신하고 있을 때에는 래치 회로(15)에 대한 데이터 수신 동작은 정지되기 때문에, 필요 없는 회로로 항상 클록 신호 및 데이터 신호가 입력되는 일이 없게 되어 소비 전력의 저감이 가능해진다.

도 3은 데이터 제어 회로의 구체예를 도시하는 회로도이고, 도 4는 데이터 제어 회로의 주요부에 있어서의 동작 파형도이다.

데이터 제어 회로(13)는 데이터 수신 회로(12)로부터 데이터 신호(DATA1) 및 클록 신호(CLK1)를 받는 입력 단자와, 도시하지 않은 컨트롤러로부터 스타트 신호(START) 및 리셋 신호(RESET)를 받는 입력 단자를 갖고 있다. 또한, 데이터 제어 회로(13)는 데이터 출력 회로(14)에 데이터 신호(DATA2) 및 클록 신호(CLK2)를 전송하는 출력 단자와, 다음 단의 드라이버 집적 회로에 스타트 신호를 전송하는 출력 단자와, 시프트 레지스터 회로(16), 래치 회로(15) 및 내부 회로에 내부 클록 신호를 공급하는 출력 단자를 갖고 있다.

데이터 신호(DATA1)를 받는 입력 단자는 AND 게이트(21)의 제1 입력에 접속되고, 그 출력은 데이터 출력 회로(14)에 데이터 신호(DATA2)를 전송하는 출력 단자에 접속되어 있다. 클록 신호(CLK1)를 받는 입력 단자는 AND 게이트(22)의 제1 입력에 접속되고, 그 출력은 데이터 출력 회로(14)에 클록 신호(CLK2)를 전송하는 출력 단자에 접속되어 있다. 스타트 신호(START) 및 리셋 신호(RESET)를 받는 입력 단자는 D형 플립플롭(23)의 대응 입력에 접속되고, 그 플립플롭(23)의 데이터 입력은 전원 라인에, 비반전 출력은 배타적 OR 게이트(24) 및 NAND 게이트(25)의 제1 입력에 접속되어 있다. 배타적 OR 게이트(24)의 출력은 AND 게이트(21, 22)의 각각의 제2 입력에 접속되어 있다. NAND 게이트(25)의 출력은 OR 게이트(26)의 제1 입력에 접속되어 있다. 이 OR 게이트(26)의 제2 입력은 클록 신호(CLK1)를 받는 입력 단자에 접속되고, 출력은 내부 클록 신호를 공급하는 출력 단자와 카운터(27)의 클록 입력에 접속되어 있다. 이 카운터(27)는 리셋 입력이 리셋 신호(RESET)를 받는 입력 단자에 접속되고, 출력은 인버터(28)의 입력 및 다음 단의 드라이버 집적 회로에 스타트 신호를 전송하는 출력 단자에 접속되어 있다. 그리고, 인버터(28)의 출력은 배타적 OR 게이트(24) 및 NAND 게이트(25)의 각각의 제2 입력에 접속되어 있다.

다음에, 이상의 구성의 데이터 제어 회로(13)의 동작을 도 4를 참조하여 설명한다. 또한, 도 4에 있어서, 신호 A는 플립플롭(23)의 출력에 나타나는 파형을, 신호 B는 인버터(28)의 출력에 나타나는 파형을, 신호 C는 배타적 OR 게이트(24)의 출력에 나타나는 파형을, 신호 D는 NAND 게이트(25)의 출력에 나타나는 파형을 도시하고 있다. 또한, 데이터 신호(DATA1, DATA2)는 클록 신호(CLK1, CLK2)가 동작하고 있을 때에 수신되고, 동작하지 않을 때에는 수신되지 않는다고 하는 시간적으로 동일한 동작을 하기 때문에, 여기서는, 클록 신호(CLK1, CLK2)의 동작으로 대표하여 나타내고 있다.

이 데이터 제어 회로(13)는 최초로 클록 신호(CLK1)를 받고 있어, 어떤 시각 t0에 리셋 신호(RESET)를 받으면, 플립플롭(23) 및 카운터(27)가 클리어된다. 이것에 의해, 플립플롭(23)의 출력인 신호 A는 로우 레벨, 카운터(27)의 출력을 반전한 신호 B는 하이 레벨이 되기 때문에, 배타적 OR 게이트(24)의 출력인 신호 C는 하이 레벨이 되어 AND 게이트(21, 22)가 개방되고, NAND 게이트(25)의 출력인 신호 D는 하이 레벨이 되어 OR 게이트(26)의 출력, 즉 내부 클록 신호가 하이 레벨로 고정된다.

그 후, 임의의 시각 t1에서 스타트 신호(START)가 입력되면, 플립플롭(23)이 전원의 하이 레벨을 래치하여 그 출력에 하이 레벨을 출력한다. 이 상태는 다음에 리셋 신호(RESET)가 입력될 때까지 유지된다. 플립플롭(23)의 출력이 하이 레벨이 됨으로써, 배타적 OR 게이트(24)의 출력 신호 C는 제2 입력 신호 B가 하이 레벨이기 때문에, 로우 레벨로 되어 2개의 AND 게이트(21, 22)를 폐쇄한다. 이것에 의해, 데이터 신호(DATA1) 및 클록 신호(CLK1)는 데이터 출력 회로(14)로의 전송이 저지된다. 한편, NAND 게이트(25)는, 그 제1 입력에 신호 A의 하이 레벨이, 제2 입력에 신호 B의 하이 레벨이 입력되기 때문에, 그 출력 신호 D는 로우 레벨이 된다. 이것에 의해, OR 게이트(26)는 개방되고, 클록 신호(CLK1)를 내부 클록 신호로서 출력한다. 이 내부 클록 신호는 카운터(27)에 공급되는 동시에 시프트 레지스터 회로(16), 래치 회로(15) 및 내부 회로의 기준 클록으로서 출력된다.

내부 클록 신호가 공급됨으로써, 직렬로 전송되어 오는 데이터 신호(DATA1)가 래치 회로(15)에 의해 순차 수신되어 병렬 데이터로 변환되어 간다. 카운터(27)는 내부 클록 신호의 사이클 수를 카운트하여 래치 회로(15)가 수신하는 데이터 신호(DATA1)의 수를 카운트한다. 이 카운터(27)는 래치 회로(15)가 수신해야 할 데이터 수의 단수에 대응하여 설정되어 있기 때문에, 그 데이터 수만큼에 대응하는 카운트가 시각 t2에서 종료되면, 그 출력은 하이 레벨로 천이한다. 이 출력 신호는 인버터(28)에 의해 상태가 반전되고, 로우 레벨의 신호 B를 출력한다. 이것에 의해, 배타적 OR 게이트(24)의 출력 신호 C는 하이 레벨이 되고, 2개의 AND 게이트(21, 22)를 열어 데이터 신호(DATA1) 및 클록 신호(CLK1)를 데이터 출력 회로(14)로 전송 가능하게 한다. 또한, NAND 게이트(25)는 그 제2 입력에 부여되는 신호 B가 로우 레벨이 되기 때문에, 그 출력 신호 D는 하이 레벨이 되고, OR 게이트(26)는 폐쇄되어 그 출력이 하이 레벨로 고정된다. 이것에 의해, 클록 신호(CLK1)로 내부 클록 신호를 만들 수 없게 되기 때문에, 카운터(27), 시프트 레지스터 회로(16), 래치 회로(15) 및 내부 회로의 동작이 정지되고, 래치 회로(15)로의 데이터 전송이 행해지지 않게 되어 그 만큼 소비 전력이 저감된다. 또, 카운터(27)가 카운트 업했을 때의 하이 레벨의 신호는 다음 단의 드라이버 집적 회로의 스타트 신호의 펄스 생성을 위해 사용된다.

그 후, 캐스케이드 접속된 후단의 모든 드라이버 집적 회로는 동일하게 동작하여 자신이 데이터 신호를 수신하고 있을 때에는 다음 단 이후의 드라이버 집적 회로로는 데이터 신호 및 클록 신호의 전송을 정지하고, 데이터 신호의 수신이 종료되면 자신의 회로는 동작을 정지하여 데이터 신호 및 클록 신호를 다음 단의 드라이버 집적 회로로 건네 주도록 하고 있다. 그리고, 1 주사분의 동작이 종료되면, 그 드라이버 집적 회로(11)는 재차 리셋 신호(RESET)의 입력에서부터 시작되게 된다.

또, 상기 적합한 실시 형태의 데이터 제어 회로(13)에서는, 데이터 신호 및 클록 신호를 위한 게이트 제어에 배타적 OR 게이트(24) 및 NAND 게이트(25)를 사용하였지만, 이들을 각각 NAND 게이트 및 배타적 OR 게이트, 또는 다른 논리 게이트의 조합으로 구성하여도 된다.

또한, 카운터(27)는 데이터 신호나 클록 신호의 통과 또는 저지 타이밍을 설정하기 위한 것이기 때문에, 카운터 대신에 시프트 레지스터를 사용하여도 동일한 효과를 얻을 수 있다.

또한, 상기 실시 형태에서는, 액정 표시 패널을 구동하는 드라이버 집적 회 로에 적용한 경우를 예로 하여 나타내었지만, 본 발명은 이것에 한정되지 않는다. 예를 들면 플라즈마 표시 패널, 유기 EL(Electro Luminescence) 표시 패널 등의 박형 표시 장치의 표시 패널을 구동하는 드라이버 집적 회로에도 마찬가지로 적용할 수 있다.

이상 설명한 바와 같이 본 발명에서는, 데이터 수신 회로가 래치 회로에 의해 래치되지 않는 데이터 신호를 받고 있는 동안, 래치 회로에 대한 데이터 신호의 전송을 멈추는 내부 데이터 전송 저지 회로를 구비하도록 구성하였다. 이 때문에, 래치 회로로 가는 데이터 신호와 다음 단으로 송출하는 데이터 출력 회로에 대한 데이터 신호를 구별하여 래치 회로가 자기에게 필요한 데이터 신호의 수신을 마치면, 내부 데이터 전송 저지 회로가 이후의 데이터 신호를 래치 회로를 포함한 내부 회로로 전송되는 것을 멈추기 때문에, 여분의 회로 동작이 억제되며, 이것에 의해 소비 전력을 저감할 수 있다.

Claims

데이터 신호가 입력되어 다음 단으로 캐스케이드되는 데이터 캐스케이드 방식의 액정 표시 패널 드라이버 장치로서,

상기 액정 표시 패널 드라이버 장치의 외부로부터 클록 신호 및 데이터 신호를 수신하는 데이터 수신 회로와,

상기 데이터 수신 회로에 의해 수신된 상기 클록 신호 및 데이터 신호를 외부로 송출하는 데이터 출력 회로와,

상기 데이터 수신 회로에 의해 수신된 데이터 신호를 래치하는 래치 회로와,

상기 데이터 수신 회로가 상기 래치 회로를 위한 상기 데이터 신호의 일부를 수신하고 있는 기간 동안, 상기 데이터 수신 회로에 의해 수신된 클록 신호에 응답하여 내부 클록 신호를 상기 래치 회로에 출력하고, 상기 데이터 수신 회로가 상기 래치 회로를 위한 것이 아닌 상기 데이터 신호의 다른 부분을 수신하고 있는 기간 동안, 상기 내부 클록 신호를 정지하는 논리 게이트 회로

를 포함하는 액정 표시 패널 드라이버 장치.
제1항에 있어서, 상기 데이터 수신 회로에 의해 수신된 데이터 신호가 상기 래치 회로에 의해 래치되고 있는 동안, 상기 데이터 수신 회로에 의해 수신된 클록 신호가 상기 데이터 출력 회로에 전송되는 것을 저지하는 클록 전송 저지 회로를 더 포함하는 액정 표시 패널 드라이버 장치.
제1항에 있어서, 상기 데이터 수신 회로에 의해 수신된 데이터 신호가 상기 래치 회로에 의해 래치되고 있는 동안, 상기 데이터 수신 회로에 의해 수신된 데이터 신호가 상기 데이터 출력 회로에 전송되는 것을 저지하는 외부 데이터 전송 저지 회로를 더 포함하는 액정 표시 패널 드라이버 장치.
내부를 통과해 나가는 데이터 신호로부터 필요한 데이터 신호를 수신하는 반도체 장치로서,

상기 반도체 장치의 외부로부터 클록 신호 및 데이터 신호를 수신하는 데이터 수신 회로와,

상기 데이터 수신 회로에 의해 수신된 상기 클록 신호 및 데이터 신호를 외부로 송출하는 데이터 출력 회로와,

상기 데이터 수신 회로에 의해 수신된 데이터 신호를 래치하는 래치 회로와,

상기 데이터 수신 회로가 상기 래치 회로를 위한 상기 데이터 신호의 일부를 수신하고 있는 기간 동안, 상기 데이터 수신 회로에 의해 수신된 클록 신호에 응답하여 내부 클록 신호를 상기 래치 회로에 출력하고, 상기 데이터 수신 회로가 상기 래치 회로를 위한 것이 아닌 상기 데이터 신호의 다른 부분을 수신하고 있는 기간 동안, 상기 내부 클록 신호를 정지하는 제1 논리 게이트 회로

를 포함하는 반도체 장치.
제4항에 있어서, 상기 내부 클록 신호의 사이클 수를 카운트하여 래치될 데이터 신호의 수를 카운트하는 카운터를 더 포함하고, 상기 제1 논리 게이트 회로는 상기 카운터가 카운트 업하는 경우에 폐쇄되는 것인, 반도체 장치.
제5항에 있어서, 상기 카운터가 미리 정해진 카운트 값에 도달할 때까지, 상기 데이터 수신 회로에 의해 수신된 데이터 신호가 상기 데이터 출력 회로에 전송되는 것을 저지하는 외부 데이터 전송 저지 회로를 더 포함하는 반도체 장치.
제6항에 있어서, 상기 외부 데이터 전송 저지 회로는, 상기 데이터 수신 회로에 의해 수신된 데이터 신호를 수신하여 그 데이터 신호를 상기 데이터 출력 회로에 출력하는 제3 논리 게이트 회로를 포함하고, 상기 제3 논리 게이트 회로는 상기 카운터가 카운트하고 있는 동안에 상기 카운터에 의해 폐쇄되는 것인, 반도체 장치.
제5항에 있어서, 상기 카운터가 미리 정해진 카운트 값에 도달할 때까지, 상기 데이터 수신 회로에 의해 수신된 클록 신호가 상기 데이터 출력 회로에 전송되는 것을 저지하는 클록 전송 저지 회로를 더 포함하는 반도체 장치.
제8항에 있어서, 상기 클록 전송 저지 회로는, 상기 데이터 수신 회로에 의해 수신된 클록 신호를 수신하여 그 클록 신호를 상기 데이터 출력 회로에 출력하는 제2 논리 게이트 회로를 포함하고, 상기 제2 논리 게이트 회로는 상기 카운터가 카운트하고 있는 동안에 상기 카운터에 의해 폐쇄되는 것인, 반도체 장치.
제1항에 있어서, 상기 논리 게이트 회로는,

외부로부터 입력된 스타트 신호에 의해 셋트되며, 외부로부터 입력된 리셋 신호에 의해 리셋되는 플립플롭과,

내부 클록 신호를 카운트하여, 카운트 값이 미리 정해진 값에 도달하면 출력 신호를 셋트하는 카운터와,

상기 플립플롭이 셋트되고, 또한 상기 카운터의 출력 신호가 셋트되어 있지 않은 경우에만, 외부로부터 입력되는 클록 신호를 통과시킴으로써, 상기 내부 클록 신호를 생성하는 논리 회로를 구비하는 것을 특징으로 하는 액정 표시 패널 드라이버 장치.
제4항에 있어서, 상기 제1 논리 게이트 회로는,

외부로부터 입력된 스타트 신호에 의해 셋트되며, 외부로부터 입력된 리셋 신호에 의해 리셋되는 플립플롭과,

상기 내부 클록 신호를 카운트하여, 카운트 값이 미리 정해진 값에 도달하면 출력 신호를 셋트하는 카운터와,

상기 플립플롭이 셋트되고, 또한 상기 카운터의 출력 신호가 셋트되어 있지 않은 경우에만, 외부로부터 입력되는 클록 신호를 통과시킴으로써, 상기 내부 클록 신호를 생성하는 논리 회로를 구비하는 것을 특징으로 하는 반도체 장치.