JPH0572992A

JPH0572992A - 制御回路

Info

Publication number: JPH0572992A
Application number: JP3233170A
Authority: JP
Inventors: Koichi Hara; 耕一原; Yukinori Uezono; 幸典上薗
Original assignee: Kyushu Fujitsu Electronics Ltd; Fujitsu Ltd
Current assignee: Kyushu Fujitsu Electronics Ltd; Fujitsu Ltd
Priority date: 1991-09-12
Filing date: 1991-09-12
Publication date: 1993-03-26
Anticipated expiration: 2016-03-07
Also published as: JP3142319B2

Abstract

(57)【要約】【目的】低消費電力性と入力インバータの小型化を実
現しうる駆動装置の制御回路を提供するも。【構成】複数個の単位駆動素子を有する駆動部１、該
駆動部１に於ける所定数の単位駆動素子群を含む複数に
分割された所定の領域Ａ１〜Ａｎをそれぞれ独立に制御
するシフトレジスタ手段３０１を含む複数個のドライバ
手段３１から３ｎで有って、該シフトレジスタ手段３０
１を介して互いにカスケード接続されているドライバ手
段３１から３ｎ、該各ドライバ手段に所定の信号を供給
するデコーダ手段６及び該シフトレジスタ手段３０１に
所定のタイミング信号を供給するタイミング発生手段５
とから構成された制御回路に於いて、該ドライバ手段３
１から３ｎのそれぞれは該タイミング発生手段５と接続
された制御手段３０６を含んでおり、該制御手段３０６
は、該複数個のドライバ手段３１から３ｎ内の特定のド
ライバ手段が作動している間は他のドライバ手段はその
作動を中断する様に構成されている制御手段３０６を有
する制御回路である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、表示装置を含む所定の
信号に応答して駆動される駆動部の制御回路に関するも
のであり、更に詳しくは、該駆動部を駆動するドライバ
手段の消費電力を低減させ、且つ出力インバータを小型
化しえる制御回路に関するものである。

【０００２】

【従来の技術】従来から、所定の信号に応答して駆動さ
れる駆動部の一例として一般的に使用されている液晶デ
ィスプレー、ＬＥＤディスプレー、プラズマディスプレ
ー、蛍光管ディスプレー等の表示手段には、それぞれの
画素体を所定のタイミングでＯＮ／ＯＦＦさせる必要が
ありその為、ＩＣで構成されたドライバ回路を多数使用
している。

【０００３】そして、係るディスプレー用のドライバ
は、主にＣ−ＭＯＳトランジスタで構成されているの
で、一般的には消費電力が大きく、又該ディスプレー装
置では、当該ドライバの数が多い為、必然的に該消費電
力が増大しているので、係る消費電力を如何に低減させ
るかが重要な問題となって来ている。

【０００４】一方、所定の信号に応答して駆動される駆
動部としては、上記の情報表示装置の他に多種多様の駆
動手段が存在しているが、本発明では、説明の都合上、
上記の様な表示手段に用いられるドライバ回路に付い
て、液晶ディスプレーを例に採って説明するが、本発明
が係る例にのみに限定されるものではない事は言うまで
もない。

【０００５】即ち、図１０は、従来に於けるカラー液晶
ディスプレーの駆動回路構成の例を示すものであり、カ
ラー液晶ディスプレー用パネル１は、例えば６４０×Ｒ
ＧＢ×４８０画素がマトリックス状に配列されている。
該パネル１に於いては、該Ｒ，Ｇ，Ｂの３個の画素から
なる一つのカラー画素の一つ一つが、ゲートドライバ回
路２１〜２ｍとソースドライバ回路３１〜３ｎのそれぞ
れを選択する事により選択され表示が行われる。

【０００６】又、該ゲートドライバ回路２１〜２ｍとソ
ースドライバ回路３１〜３ｎは何れもタイミング発生回
路５に接続され、又、該ソースドライバ回路３１〜３ｎ
はＲＧＢアナログアンプ４と接続され、更に、該タイミ
ング発生回路５と該ＲＧＢアナログアンプ４とはＲＧＢ
デコーダ回路６と接続されている。該カラー液晶ディス
プレーのゲートドライバ回路２１〜２ｍは、該ディスプ
レーに設けられた４８０本の行数に対して所定の行数を
それぞれ受け持って、該タイミング発生回路のクロック
パルスに従って当該行を一本づつ走査選択して行く。

【０００７】一方、該ソースドライバ回路３１〜３ｎの
それぞれは、６４０×ＲＧＢ個の列数から所定の数の列
数を受け持って、該タイミング発生回路のクロックパル
スに従って当該列を一本づつ走査選択して行く。従っ
て、係るディスプレーに於いては、該ゲートドライバ回
路２１〜２ｍの走査速度は比較的遅くて良いが、該ソー
スドライバ回路３１〜３ｎの走査速度は、該ゲートドラ
イバ回路２の走査速度より大幅に速くする必要がある。
該従来に於ける該ディスプレーの該ソースドライバ回路
３の構成例を図１１に示す。

【０００８】即ち、上記ソースドライバ回路３１〜３ｎ
は、双方向シフトレジスタ等から構成されるＸビットシ
フトレジスタ３０１、Ｘビットコントロールゲート３０
２、Ｘビットサンプルホールド回路３０３、Ｘビットラ
ッチ回路３０４及びＸビットバッファ３０５とから構成
されているもので有って、該Ｘビットシフトレジスタ３
０１は、スタートパルス入力信号ＳＴＩ、クロックパル
スＣＬＫ、シフト方向指示信号Ｌ／Ｒ及びスタートパル
ス送出判定制御信号ＤＳ等が入力され、スタートパルス
出力信号ＳＴＯが出力される様に構成されている。

【０００９】又該Ｘビットシフトレジスタ３０１と該Ｘ
ビットコントロールゲート３０２との間、及び該Ｘビッ
トコントロールゲート３０２と該Ｘビットサンプルホー
ルド回路３０３との間にそれぞれイネーブル信号ＥＮ
１，ＥＮ２，ＥＮ３とＲＧＢ信号を入力する。係る回路
のより具体的な動作に付いて判りやすく説明するなら
ば、図１２に示す様に、当該各ソースドライバ回路３１
〜３ｎのそれぞれにＸビットシフトレジスタ３０１と該
Ｘビットサンプルホールド回路３０３とが設けられてお
り、クロックＣＬＫは該Ｘビットシフトレジスタ３０１
に入力され、ＲＧＢ信号は該Ｘビットサンプルホールド
回路３０３にそれぞれ入力されている。

【００１０】そして、該Ｘビットシフトレジスタ３０１
は、隣接する複数個の該ソースドライバ回路３１〜３ｎ
にそれぞれ設けられた当該Ｘビットシフトレジスタ３０
１と直列に接続されており、従って該ソースドライバ回
路３１〜３ｎは互いにカスケード接続されている。又該
サンプルホールド回路３０３は、該Ｘビットシフトレジ
スタ３０１がクロックパルスＣＬＫに応答してシフトす
るに対応してシフトして、その時のデータをラッチする
ものである。

【００１１】係る構成からなるディスプレーに於いて
は、上記データのシフトは各ソースドライバ回路が持っ
ているＸビットシフトレジスタ３０１が一杯になると隣
接する次のＸビットシフトレジスタ３０１に駆動指令を
出し当該シフトレジスタを作動させるものである。従っ
て、該ディスプレーの行、即ち１ライン分つまり６４０
×ＲＧＢ＝１９２０個のパルスが出力される迄、全部の
該ソースドライバ回路３１〜３ｎのＸビットシフトレジ
スタ３０１が作動し続ける事になり、又その間該サンプ
ルホールド回路３０３もデータを蓄え続ける。

【００１２】処で、前記で説明した通り、該シフトレジ
スタ回路は、通常Ｃ−ＭＯＳで構成されているので、該
クロック信号ＣＬＫが入力される毎に該レジスタ一つ一
つに貫通電流が流れる恐れがあり、又該レジスタの数が
膨大であるが故に、トータルな貫通電流の量も大きくな
り、消費電力が増大すると言う問題が有った。

【００１３】

【発明が解決しようとする課題】即ち、上記従来の表示
デスプレー装置に於いては、複数のソースドライバ３１
〜３ｎがカスケード接続され、従ってクロック信号とＲ
ＧＢ信号は各ソースドライバ全てに共通となっているの
で、一つのソースドライバに書込みをしようとしても他
のソースドライバも同時に作動してしまうので不必要な
電源電流が流れてしまうと言う問題と、該表示デスプレ
ー装置が更に大型するとソースドライバの数も必要に応
じて増えてくるので上記の消費電流も多くなり、特に携
帯用の表示デスプレー装置に於いては、電池の消耗が激
しくなるので実用に耐えられないと言う問題も起こって
くる。

【００１４】更には、表示デスプレー装置が大型化する
に従ってメインクロックやＲＧＢの駆動能力も下がるの
で入力バッファのサイズも大きくしなければならなくな
り、チップサイズの大型化を図る必要に迫られコストア
ップの要因となる他、表示デスプレー装置自体の小型化
軽量化が困難となると言う問題も発生している。本発明
の目的は、係る従来技術に於ける問題を解決し、消費電
力を低減すると共に表示デスプレー装置を含む駆動部か
らなる駆動装置が大型化されても、低消費電力性と小型
化軽量化を実現しうる駆動装置の制御回路を提供するも
のである。

【００１５】

【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、複数個の単位駆動素子を有する
駆動部、該駆動部に於ける所定数の単位駆動素子群を含
む複数に分割された所定の領域をそれぞれ独立に制御す
るシフトレジスタ手段を含む複数個のドライバ手段で有
って、該シフトレジスタ手段を介して互いにカスケード
接続されているドライバ手段、該各ドライバ手段に所定
の信号を供給するデコーダ手段及び該シフトレジスタ手
段に所定のタイミング信号を供給するタイミング発生手
段とから構成された制御回路に於いて、該ドライバ手段
のそれぞれは該タイミング発生手段と接続された制御手
段を含んでおり、該制御手段は、該複数個のドライバ手
段内の特定のドライバ手段が作動している間は他のドラ
イバ手段はその作動を中断する様に構成されている制御
回路である。

【００１６】

【作用】本発明に係る駆動部を含む駆動装置の制御回路
は、上記の様な構成を採用しているので、該制御回路に
設けられた複数個のドライバ手段は、所定のドライバ手
段が、所定の信号の入力を受けて作動している間は、他
のドライバ手段はその作動を中断する事が出来るので、
該駆動部を駆動する為に該制御回路で消費される電流の
量が大幅に低減される他、一時的に駆動されるドライバ
手段の数が極端に少なくなるので該制御回路に係る負荷
の量が少なくなるので入力インバータのサイズも小さく
出来るので、低消費電力型の小型軽量化可能な駆動装置
を製造する事が出来る。

【００１７】

【実施例】以下に、本発明に係る制御回路の具体例を図
面を参照しながら詳細に説明する。図１は、本発明に係
る制御回路の一具体例を示す図であると同時に、本発明
に係る制御回路の原理を説明する図でもある。即ち、図
１は、図１０に示す表示手段を例とした駆動装置のドラ
イバ手段（ソースドライバ）の要部を本発明に係る構成
に従って拡大して示したものである。

【００１８】つまり、図１は、複数個の単位駆動素子を
有する駆動部１、該駆動部１に於ける所定数の単位駆動
素子群を含む複数に分割された所定の領域Ａ１〜Ａｎを
それぞれ独立に制御するシフトレジスタ手段３０１を含
む複数個のドライバ手段３１から３ｎで有って、該シフ
トレジスタ手段３０１を介して互いにカスケード接続さ
れているドライバ手段３１から３ｎ、該各ドライバ手段
に所定の信号を供給するデコーダ手段６及び該シフトレ
ジスタ手段３０１に所定のタイミング信号を供給するタ
イミング発生手段５とから構成された制御回路に於い
て、該ドライバ手段３１から３ｎのそれぞれは該タイミ
ング発生手段５と接続された制御手段３０６を含んでお
り、該制御手段３０６は、該複数個のドライバ手段３１
から３ｎ内の特定のドライバ手段が作動している間は他
のドライバ手段はその作動を中断する様に構成されてい
る制御手段３０６を有する制御回路である。

【００１９】本発明に於いては、それぞれのドライバ手
段に当該ドライバ手段が駆動分担している駆動部に於け
る所定の領域Ａの被駆動素子を駆動する為図１１に示さ
れる様な従来公知の回路群の少なくとも一つを含んでい
ても良い。本発明に係る該制御手段３０６の作用を説明
すると、該制御手段の基本的作用は、上記した様に該制
御手段３０６は、該複数個のドライバ手段３１から３ｎ
内の特定のドライバ手段が作動している間は他のドライ
バ手段はその作動を中断する様に作動するものであっ
て、具体的には、今、一つのドライバ手段３１を作動さ
せる為に所定のクロック信号ＣＬＫが該制御手段３０６
を介してシフトレジスタ３０１に入力されると該シフト
レジスタ３０１は作動を開始して所定のパルス数が入力
される間、当該駆動部の駆動領域Ａ１に於ける被駆動素
子を駆動する。

【００２０】そして、所定のパルス数のクロック信号が
入力されると該シフトレジスタはカウントアップ信号を
出力し、その出力を隣接する他のドライバ手段３２に伝
達すると共に該出力信号を該制御手段３０６に戻す。該
制御手段３０６に於いては、該シフトレジスタ３１から
当該カウントアップ信号が入力されるとその信号をトリ
ガーとして、当該クロック信号ＣＬＫが該シフトレジス
タ３０１に供給さるのを禁止する。

【００２１】従って、その時点で、該シフトレジスタ３
０１の作動は中止されるが、それに代わって隣接してい
る他のドライバ手段３２のシフトレジスタが作動を継続
し、同様の操作を経て、次のドライバ手段３３のシフト
レジスタが作動を開始すると言う様に、次々に各ドライ
バ手段のシフトレジスタを停止しながら隣接するドライ
バ手段を順次作動させながら最終段のドライバ手段３ｎ
迄作動させる。そして又初めのドライバ手段３１に戻り
同一の操作が繰返される。

【００２２】本発明に於ける該制御手段３０６に於いて
は、係る上記の機能を実現する為に所定の制御信号ＰＤ
Ｉを使用し、該制御信号ＰＤＩが入力された後に上記の
操作が行われる様に構成する事が好ましい。該制御信号
ＰＤＩは、上記シフトレジスタからのカウントアップ信
号と適宜の論理を取る事により、上記したクロック信号
ＣＬＫの該シフトレジスタ３０１への供給及び該ＲＧＢ
信号の供給が禁止されるものであり、具体的には、第１
番目のドライバ手段３１の制御手段３０６に供給するも
のであり、次段以下のドライバ手段３２〜３ｎの該制御
手段には、前段のドライバ手段の該シフトレジスタから
のカウントアップ信号が該制御信号ＰＤＩの機能を兼ね
る事になる。

【００２３】本発明に於いては、係る構成により、各ド
ライバ手段のシフトレジスタが一旦停止され、次に上記
の制御信号ＰＤＩが入力されて該シフトレジスタが作動
を開始する迄停止されるものであるから、例えば、液晶
デスプレー装置等においてはその間所定の信号により、
所定の被駆動素子を光らせておかなければならないの
で、かかる場合には、上記したサンプルホールド回路を
併用する事が好ましい。

【００２４】本発明に係る制御回路を用いたカラー液晶
パネルの構成例を図２及び図３に示す。図中、図１０及
び図１１と同一回路には同一の参照符号を付してある。
図２及び図３から判る様に、該ドライバ手段のシフトレ
ジスタ３０１は隣接するドライバ手段のシフトレジスタ
とカスケード接続され、又該各ドライバ手段の制御手段
３０６も互いに接続されていると共に、各ドライバ手段
の該制御手段には、第１番目のドライバ手段の制御手段
を除き、その前段のドライバ手段のシフトレジスタのカ
ウントアップ出力ＰＤＯが入力さえている。一方、該第
１番目のドライバ手段３１の制御手段３０６には、該タ
イミング発生回路５から発生される制御信号ＰＤＩが入
力される様になっている。

【００２５】尚、図２及び図３中、該各シフトレジスタ
３０１に入力されている各信号ＤＳ、Ｌ／Ｒ、ＳＴＩ及
びＳＴＯは図１１に示されたものと同一のものである。
又、従来に於ける該ドライバ手段に於いては、クロック
信号ＣＬＫは、直接該シフトレジスタに入力されている
が、本発明に於いては、該制御手段３０６に入力させて
いる。

【００２６】同様に、従来に於ける該ドライバ手段に於
いては、ＲＧＢ信号は、コントロールゲートからの信号
と共に該サンプルホールド回路に入力されているが、本
発明に於いては該制御手段に入力される様に構成されて
いる。係る構成の駆動装置に於いては、先ず該カラー液
晶パネルの第１のラインを駆動するためゲートドライバ
２１をＯＮとするともに、制御信号ＰＤＩを一発該タイ
ミング発生回路５から出力させ、該ドライバ手段３１の
制御手段３０６に入力する。

【００２７】それによって該ドライバ手段３１のシフト
レジスタ３０１が作動を開始し、以下上記した手順に沿
って作動が継続され、各ドライバ手段３１〜３ｎ迄の該
シフトレジスタが順次に作動の起動、停止を繰り返しな
がら当該ラインの最終段のドライバ手段３ｎ迄到達す
る。該最終段のドライバ手段のシフトレジスタがカウン
トアップ信号ＳＴＯを出力すると該信号に応答して該タ
イミング発生回路５からゲートドライバ回路２２を駆動
させる信号と新たな制御信号ＰＤＩを発生させ、上記の
操作が繰返される。

【００２８】次に本発明に於いて使用される制御手段の
具体的な構成例を以下に図４〜図９に沿って説明する。
図４は、本発明に係る該制御手段の第１の具体例を示す
ものであり、２つのＮＡＮＤゲート回路４１、４２と２
つのインバータ４３、４４と４つのトランスファーゲー
トＴＧ１〜ＴＧ４及びカウンタ４５とから構成されてい
る。

【００２９】該２入力ＮＡＮＤゲート回路４１、４２
は、ラッチ回路を構成しており、該２入力ＮＡＮＤゲー
ト４１の一方の入力には、該制御信号ＰＤＩが入力さ
れ、又相カウンタ４５からのカウントアップ信号ＰＤＯ
がインバータ４３を介して該２入力ＮＡＮＤゲート回路
４２の一方の入力に入力されている。該カウントアップ
信号ＰＤＯは、次段のドライバ手段の制御手段３０６に
於ける２入力ＮＡＮＤゲート回路４１の該制御信号ＰＤ
Ｉ入力に対応する入力に入力されるものである。

【００３０】一方、該２入力ＮＡＮＤゲート回路４１の
出力は、該２入力ＮＡＮＤゲート回路４２の他方の入力
と接続され又該２入力ＮＡＮＤゲート回路４２の出力は
該２入力ＮＡＮＤゲート回路４１の他方の入力と接続さ
れている。又該ＮＡＮＤゲート回路４１の出力は該トラ
ンスファーゲートＴＧ１〜ＴＧ４の一方のゲートと接続
され又該ＮＡＮＤゲート回路４１の出力はインバータ４
４を介して該トランスファーゲートＴＧ１〜ＴＧ４の他
のゲートと接続されている。

【００３１】更に、該トランスファーゲートＴＧ１〜Ｒ
Ｇ３のそれぞれの入力には該ＲＧＢ信号の一つが入力さ
れ、又該トランスファーゲートＴＧ４の入力には、該ク
ロック信号ＣＬＫが入力されている。従って、今該制御
信号ＰＤＩは入力されると、該ＮＡＮＤゲート回路４１
の出力から“Ｈ”レベルの信号が出力され又該インバー
タ４４から“Ｌ”レベルの信号が出力されるので、該各
トランスファーゲートＴＧ１〜４は何れもＯＮとなり、
従って信号ＲＧＢはそれぞれトランスファーゲートＴＧ
１〜３のそれぞれを通過して出力され（ＯＲ，ＯＧ，Ｏ
Ｂ）コントロールゲートに入力されると共に、クロック
信号ＣＬＫは該トランスファーゲートＴＧ４を通過して
該シフトレジスタに出力信号ＯＣＬＫとして入力され該
シフトレジスタを作動させる。

【００３２】次に、該シフトレジスタが所定のクロック
パルスをカウントすると該カウンタ４５からカウントア
ップ信号ＰＤＯが出力され、それが該インバータ４３を
介して該ＮＡＮＤゲート回路４２に入力されると該ＮＡ
ＮＤゲート回路４１の出力が“Ｌ”レベルに変化し、従
って該インバータ４４の出力が“Ｈ”レベルに変化する
ので該トランスファーゲートＴＧ１〜４は何れもＯＦＦ
となるので、該クロック信号ＣＬＫと該信号ＲＧＢは何
れも該トランスファーゲートＴＧ１〜４で遮断されコン
トロールゲート及びシフトレジスタに供給されなくな
る。

【００３３】その為、該ドライバ手段のシフトレジスタ
はその時点で作動と中断し、次の制御信号ＰＤＩが入力
される迄待機する。一方、該カウンタ４５から出力され
たカウントアップ信号ＰＤＯは、次段のドライバ手段の
制御手段に供給され、該制御信号ＰＤＩと同じ作用を該
制御手段で実行するので、当該ドライバ手段においても
同じ操作が実行される事になる。係る操作のタイミング
は図５の波形で示されている。

【００３４】次に、本発明に係る該制御手段の他の具体
例を図６に示す。図４の具体例では、該クロック信号Ｃ
ＬＫの制御にアナログ対応のトランスファーゲートＴＧ
４を使用しているのに対し図６の制御手段では、２入力
ＮＡＮＤゲート回路４６とインバータ４７のデジタル回
路と置き換えた構成を採用しているものである。

【００３５】該回路の動作は、図４の回路と略同一であ
りその操作タイミングも図７に示してあるが図５のもの
と同一である。但し、本具体例では、カウントアップ信
号ＰＤＯの極性が逆になっている点が異なっている。又
図８には、本発明に係る制御手段の他の具体例が示され
ている。本具体例では、該クロック信号ＣＬＫの制御に
２入力ＮＯＲゲート回路５０と２個のインバータ４８、
４９からなるデジタル回路を採用しているものである。

【００３６】該制御手段の動作に係る波形図は図９に示
されているが、図６のものと略同一である。本発明に係
る該制御回路は、図２のゲートドライバ回路にも適用し
えるものである事は言うまでもない。

【００３７】

【発明の効果】本発明は上記の様な構成を採用している
ので、制御回路全体の消費電力を低減させる事が出来る
と共に、クロック信号のドライブ能力を向上しえるの
で、入力バッファのサイズを小さくする事も可能とな
る。

【図面の簡単な説明】

【図１】図１は、本発明に係る制御回路に使用される制
御手段の１具体例の構成を示す図であり又本発明に係る
制御手段の原理を示す図である。

【図２】図２は、本発明に係る制御回路を用いた駆動装
置の一具体例の一部を示すブロックダイアグラムであ
る。

【図３】図３は、本発明に係る制御回路を用いた駆動装
置の一具体例の一部を示すブロックダイアグラムであ
る。

【図４】図４は、本発明に係る制御手段の一具体例の構
成を示すブロックダイアグラムである。

【図５】図５は、図４に示される制御手段のタイミング
チャートである。

【図６】図６は、本発明に係る制御手段の他の具体例の
構成を示すブロックダイアグラムである。

【図７】図７は、図６に示される制御手段のタイミング
チャートである。

【図８】図８は、本発明に係る制御手段の別の具体例の
構成を示すブロックダイアグラムである。

【図９】図９は、図８に示される制御手段のタイミング
チャートである。

【図１０】図１０は、従来に於ける駆動装置の例を示す
図である。

【図１１】図１１は、従来の駆動装置で用いられるドラ
イバ手段の構成例を示す図である。

【図１２】図１２は、従来に於けるドライバ手段の動作
を説明する図である。

【符号の説明】

１…駆動部、液晶パネル部２…ゲートドライバー回路３…ソースドライバー回路４…ＲＧＢアナログアンプ５…タイミング発生回路６…ＲＧＢデコーダ回路４１、４２、４６…２入力ＮＡＮＤゲート回路４５…カウンタ４３、４４、４７、４８、４９…インバータ５０…２入力ＮＯＲゲートＴＧ…トランスファーゲート３０１…シフトレジスタ３０２…コントロールゲート３０３…サンプルホールド回路３０４…ラッチ回路３０５…バッファ回路３０６…制御手段

Claims

【特許請求の範囲】

【請求項１】複数個の単位駆動素子を有する駆動部、
該駆動部に於ける所定数の単位駆動素子群を含む複数に
分割された所定の領域をそれぞれ独立に制御するシフト
レジスタ手段を含む複数個のドライバ手段で有って、該
シフトレジスタ手段を介して互いにカスケード接続され
ているドライバ手段、該各ドライバ手段に所定の信号を
供給するデコーダ手段及び該シフトレジスタ手段に所定
のタイミング信号を供給するタイミング発生手段とから
構成された制御回路に於いて、該ドライバ手段のそれぞ
れは該タイミング発生手段と接続された制御手段を含ん
でおり、該制御手段は、該複数個のドライバ手段内の特
定のドライバ手段が作動している間は他のドライバ手段
はその作動を中断する様に構成されている事を特徴とす
る制御回路。
【請求項２】該ドライバ手段は、所定の該ドライバ手
段が所定の演算開始制御信号に応答して該シフトレジス
タ手段を作動させ、該デコーダから供給される信号を演
算処理して表示操作を実行した後、演算終了信号を発生
し該演算終了信号を当該ドライバ手段に隣接する次段の
ドライバ手段に伝達すると共に該演算終了信号に応答し
て自己の演算処理機能を次の演算開始制御信号が入力さ
れる迄不作動の状態にする様に構成されている事を特徴
とする請求項１記載の制御回路。
【請求項３】該制御手段には、サンプルホールド回路
とラッチ回路が含まれている事を特徴とする請求項１乃
至２記載の制御回路。
【請求項４】該駆動部は情報の表示を行う装置を含ん
でいる事を特徴とする請求項１記載の制御回路。
【請求項５】該情報表示手段は、液晶パネル、ＬＥＤ
パネル、プラズマディスプレー、蛍光表示パネル等から
選択された一つから構成されているものである事を特徴
とする請求項４記載の制御回路。
【請求項６】該制御手段は、該複数個のドライバ手段
内の特定のドライバ手段が作動している間は他のドライ
バ手段のシフトレジスタ手段に所定のクロック信号が供
給されない様に構成して当該ドライバ手段の作動を中断
する様に構成されている事を特徴とする請求項１乃至２
記載の制御回路。