JPH06245172A

JPH06245172A - 制御回路

Info

Publication number: JPH06245172A
Application number: JP2443593A
Authority: JP
Inventors: Koichi Hara; 耕一原; Hiroshi Baba; 浩志馬場; Kimihiko Nagata; 公彦永田
Original assignee: Kyushu Fujitsu Electronics Ltd; Fujitsu Ltd
Current assignee: Kyushu Fujitsu Electronics Ltd; Fujitsu Ltd
Priority date: 1993-02-12
Filing date: 1993-02-12
Publication date: 1994-09-02

Abstract

(57)【要約】【目的】低消費電力性を有し、信頼性が高く、且つ
小型化軽量化を実現しうる駆動装置の制御回路を提供す
る。【構成】複数個の単位駆動素子を有する駆動部１、駆
動部１の所定の領域Ａ１〜Ａｎを独立に制御するシフト
レジスタ手段１０２を含み、シフトレジスタ手段１０２
を介してカスケード接続されているドライバ手段、各ド
ライバ手段に信号を供給するデコーダ手段６及びシフト
レジスタ手段１０２にタイミング信号を供給するタイミ
ング発生手段５とから構成された制御回路に於いて、ド
ライバ手段３１から３ｎのそれぞれは、タイミング発生
手段５と接続された制御手段１０１を含んでおり、制御
手段１０１は、ドライバ手段３１から３ｎ内の特定のド
ライバ手段が作動している間は他のドライバ手段はその
作動を中断する様に構成されている制御手段１０１を有
する制御回路。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、表示装置を含む所定の
信号に応答して駆動される駆動部の制御回路に関するも
のであり、更に詳しくは、該駆動部を駆動するドライバ
手段の消費電力を低減させ、クロストーク等のデメリッ
トを削減すると共に、出力インバータを小型化しえる制
御回路に関するものである。

【０００２】

【従来の技術】従来から、所定の信号に応答して駆動さ
れる駆動部の一例として一般的に使用されている液晶デ
ィスプレー、ＬＥＤディスプレー、プラズマディスプレ
ー、蛍光管ディスプレー等の表示手段には、それぞれの
画素体を所定のタイミングでＯＮ／ＯＦＦさせる必要が
ありその為、ＩＣで構成されたドライバ回路が多数使用
されて来ている。

【０００３】そして、係るディスプレー用のドライバ
は、主にＣ−ＭＯＳトランジスタで構成されているの
で、一般的には消費電力が大きく、又該ディスプレー装
置では、当該ドライバの数が多い為、必然的に該消費電
力が増大しているので、係る消費電力を如何に低減させ
るかが重要な問題となって来ている。一方、所定の信号
に応答して駆動される駆動部としては、上記の情報表示
装置の他に多種多様の駆動手段が存在しているが、本発
明では、説明の都合上、上記の様な表示手段に用いられ
るドライバ回路に付いて、液晶ディスプレーを例に採っ
て説明するが、本発明が係る例にのみに限定されるもの
ではない事は言うまでもない。

【０００４】即ち、図１１は、従来に於けるカラー液晶
ディスプレーの駆動回路構成の例を示すものであり、カ
ラー液晶ディスプレー用パネル１は、例えば６４０×Ｒ
ＧＢ×４８０画素がマトリックス状に配列されている。
該パネル１に於いては、該Ｒ，Ｇ，Ｂの３個の画素から
なる一つのカラー画素の一つ一つが、ゲートドライバ回
路２１〜２ｍとソースドライバ回路３１〜３ｎのそれぞ
れを選択する事により選択され表示が行われる。

【０００５】又、該ゲートドライバ回路２１〜２ｍとソ
ースドライバ回路３１〜３ｎは何れもタイミング発生回
路５に接続され、又、該ソースドライバ回路３１〜３ｎ
はＲＧＢアナログアンプ４と接続され、更に、該タイミ
ング発生回路５と該ＲＧＢアナログアンプ４とはＲＧＢ
デコーダ回路６と接続されている。該カラー液晶ディス
プレーのゲートドライバ回路２１〜２ｍは、該ディスプ
レーに設けられた４８０本の行数に対して所定の行数を
それぞれ受け持って、該タイミング発生回路のクロック
パルスに従って当該行を一本づつ走査選択して行く。

【０００６】一方、該ソースドライバ回路３１〜３ｎの
それぞれは、６４０×ＲＧＢ個の列数から所定の数の列
数を受け持って、該タイミング発生回路のクロックパル
スに従って当該列を一本づつ走査選択して行く。従っ
て、係るディスプレーに於いては、該ゲートドライバ回
路２１〜２ｍの走査速度は比較的遅くて良いが、該ソー
スドライバ回路３１〜３ｎの走査速度は、該ゲートドラ
イバ回路２の走査速度より大幅に速くする必要がある。

【０００７】該従来に於ける該ディスプレーの該ソース
ドライバ回路３の構成例を図１２に示す。即ち、上記ソ
ースドライバ回路３１〜３ｎは、双方向シフトレジスタ
等から構成されるＸビットシフトレジスタ３０１、Ｘビ
ットコントロールゲート３０２、Ｘビットサンプルホー
ルド回路３０３、Ｘビットラッチ回路３０４及びＸビッ
トバッファ３０５とから構成されているもので有って、
該Ｘビットシフトレジスタ３０１は、スタートパルス入
力信号ＳＴＩ、クロックパルスＣＬＫ、シフト方向指示
信号Ｌ／Ｒ及びスタートパルス送出判定制御信号ＤＳ等
が入力され、スタートパルス出力信号ＳＴＯが出力され
る様に構成されている。

【０００８】又該Ｘビットシフトレジスタ３０１と該Ｘ
ビットコントロールゲート３０２との間、及び該Ｘビッ
トコントロールゲート３０２と該Ｘビットサンプルホー
ルド回路３０３との間にそれぞれイネーブル信号ＥＮ
１，ＥＮ２，ＥＮ３とＲＧＢ信号を入力する。係る回路
のより具体的な動作に付いて判りやすく説明するなら
ば、図１３に示す様に、当該各ソースドライバ回路３１
〜３ｎのそれぞれにＸビットシフトレジスタ３０１と該
Ｘビットサンプルホールド回路３０３とが設けられてお
り、クロックＣＬＫは該Ｘビットシフトレジスタ３０１
に入力され、ＲＧＢ信号は該Ｘビットサンプルホールド
回路３０３にそれぞれ入力されている。

【０００９】そして、該Ｘビットシフトレジスタ３０１
は、隣接する複数個の該ソースドライバ回路３１〜３ｎ
にそれぞれ設けられた当該Ｘビットシフトレジスタ３０
１と直列に接続されており、従って該ソースドライバ回
路３１〜３ｎは互いにカスケード接続されている。又該
サンプルホールド回路３０３は、該Ｘビットシフトレジ
スタ３０１がクロックパルスＣＬＫに応答してシフトす
るに対応してシフトして、その時のデータをラッチする
ものである。

【００１０】係る構成からなるディスプレーに於いて
は、上記データのシフトは各ソースドライバ回路が持っ
ているＸビットシフトレジスタ３０１が一杯になると隣
接する次のＸビットシフトレジスタ３０１に駆動指令を
出し当該シフトレジスタを作動させるものである。従っ
て、該ディスプレーの行、即ち１ライン分つまり６４０
×ＲＧＢ＝１９２０個のパルスが出力される迄、全部の
該ソースドライバ回路３１〜３ｎのＸビットシフトレジ
スタ３０１が作動し続ける事になり、又その間該サンプ
ルホールド回路３０３もデータを蓄え続ける。

【００１１】処で、前記で説明した通り、該シフトレジ
スタ回路は、通常Ｃ−ＭＯＳで構成されているので、該
クロック信号ＣＬＫが入力される毎に該レジスタ一つ一
つに貫通電流が流れる恐れがあり、又該レジスタの数が
膨大であるが故に、トータルな貫通電流の量も大きくな
り、消費電力が増大すると言う問題が有った。即ち、上
記従来の表示ディスプレー装置に於いては、複数のソー
スドライバ３１〜３ｎがカスケード接続され、従ってク
ロック信号とＲＧＢ信号は各ソースドライバ全てに共通
となっているので、一つのソースドライバに書込みをし
ようとしても他のソースドライバも同時に作動してしま
うので不必要な電源電流が流れてしまうと言う問題と、
該表示ディスプレー装置が更に大型化するとソースドラ
イバの数も必要に応じて増えてくるので上記の消費電流
も多くなり、特に携帯用の表示ディスプレー装置に於い
ては、電池の消耗が激しくなるので実用に耐えられない
と言う問題も起こってくる。

【００１２】更には、表示ディスプレー装置が大型化す
るに従ってメインクロックやＲＧＢの駆動能力も下がる
ので入力バッファのサイズも大きくしなければならなく
なり、チップサイズの大型化を図る必要に迫られコスト
アップの要因となる他、表示ディスプレー装置自体の小
型化軽量化が困難となると言う問題も発生している。係
る問題を解決する方法の一つとして、本願発明者等は、
先に、複数段にカスケード接続されたドライバ手段を有
する液晶表示手段等の制御回路に於いて、適宜の制御手
段を使用して、該複数個のドライバ手段内の特定のドラ
イバ手段が作動している間は他のドライバ手段はその作
動を中断する様に構成されている制御回路を提案した。

【００１３】即ち、図１４及び図１５に示す様に、制御
手段に加えて、ｎビットシフトレジスタ、サンプル・ホ
ールド回路、ラッチ回路、出力バッファ回路等から構成
されたソースドライバが複数個カスケード接続され、該
各ソースドライバーが駆動部を構成している液晶パネル
の各画素群のそれぞれを駆動する様に構成されている制
御回路に於いて、ビデオ信号（ＲＧＢ）とクロック信号
ＣＬＫとを一つのシフトレジスタに対応して設けられ
た、同一制御系で処理すると共に、クロックパワーダウ
ン入力信号ＰＤＩ＊も同一の制御系に入力させ、又当該
シフトレジスタから次段のシフトレジスタに対してクロ
ックパワーダウン出力信号ＰＤＯ＊とスタートパルス出
力信号ＳＯ＊が出力される様に構成されており、係る構
成により、カスケード接続されたシフトレジスタは順次
に駆動され且つ駆動されるシフトレジスタ以外のシフト
レジスタはその作動が中断される様に構成されているも
のである。

【００１４】上記の構成を更に詳しく図１６の制御手段
とシフトレジスタ、サンプルホールド回路等を示すブロ
ックダイアグラムと、図１７、図１８のタイミングチャ
ートを参照しながら説明すると、上記の構成に於いては
該制御手段に対してクロック信号ＣＬＫとクロックパワ
ーダウン入力信号ＰＤＩ＊とを該制御手段３０６に入力
しかつビデオ信号（ＲＧＢ）をサンプリング開始させる
スタートパルス入力信号ＳＩ＊を該シフトレジスタ３０
１に入力させるものであり、その結果、図１７に示す様
に、カスケード接続されたシフトレジスタに於ける次段
のシフトレジスタに対するパワーダウン出力信号ＰＤＯ
＊は、該クロック信号ＣＬＫのｎ回とｎ＋１回でネガテ
ィブパルスを発生し、一方、スタートパルス出力信号Ｓ
Ｏ＊は該クロック信号ＣＬＫのｎ＋１回とｎ＋２回でポ
ジティブパルスを発生する。

【００１５】ここでｎは、該シフトレジスタに於けるカ
ウンタに予め設定されているカウントアップ値である。
又、次段のドライバ手段に於いては、データサンプリン
グ、即ちビデオ信号（ＲＧＢ）の検出は、該パワーダウ
ン出力信号ＰＤＯ＊と該スタートパルス出力信号ＳＯ＊
とで実行されるが、該パワーダウン出力信号ＰＤＯ＊が
該クロック信号ＣＬＫに対して幾分ディレイを持って動
作する事になる。

【００１６】即ち、上記した具体例に於いては、図１７
に示されているタイミングチャートから明らかな様に、
クロック信号ＣＬＫのｎ＋１回目の立ち上がりで該クロ
ックパワーダウン信号ＰＤＯ＊と該スタートパルス出力
信号ＳＯ＊が“Ｈ”レベルにアクションする。この時、
該クロックパワーダウン入力信号ＰＤＯ＊が該スタート
パルス出力信号ＳＯ＊よりも少し遅れてアクションする
事が該パワーダウン回路を機能する為に必要な条件とな
っており、従って、上記の具体例では、その為の回路構
成を採用しているものである。

【００１７】係る該クロックパワーダウン入力信号ＰＤ
Ｏ＊が該スタートパルス出力信号ＳＯ＊とのアクション
時間差は当該クロック信号ＣＬＫのパルス幅ｔｗ内でな
ければならず、又該クロック信号ＣＬＫのパルス幅ｔｗ
内で該アクション時間差を十分にとれて動作が出来るか
否かが高速動作のポイントとなる。その為、動作周波数
が高くなると該パルス幅ｔｗは非常に狭くなり、該アク
ション時間差を十分に採れなくなって当該パワーダウン
機能が作動しなくなる恐れが有った。

【００１８】更に、係るアクション時間差は、内部素子
のディレーやディレー回路及びプロセス条件等でもコン
トロールしたりするが、プロセスのバラツキや使用環境
（温度差が激しい場所等）によっては、当該回路が作動
したりしなかったりするので、動作の信頼性が低下する
と言う問題も含んでいた。一方、該クロック信号ＣＬＫ
と該ビデオ信号（ＲＧＢ）の流れを図１８に示すが、各
段のドライバ回路に於ける該クロック信号ＣＬＫに対す
る該ビデオ信号（ＲＧＢ）のサンプリング動作は、初段
のシフトレジスタが駆動される場合には、各段に於ける
該クロック信号ＣＬＫと該ビデオ信号（ＲＧＢ）が同時
にアクティブ状態となり、以後当該シフトレジスタが順
次駆動されるに従って、該ビデオ信号（ＲＧＢ）のサン
プリング動作がパワーダウンする事になっている。

【００１９】かかる構成に於いては、該パワーダウン出
力信号に所定のディレイを持たせている為、高速動作が
困難であり、又、該パワーダウン出力信号と該スタート
パルス信号とのタイミングが狂ってしまうと次段に対し
て所定の制御信号が遅れなくなるので正常な動作が出来
なくなる事から、信頼性が低下すると言う問題が有っ
た。

【００２０】更に、係る構成に於いては、電源ＯＮ時に
於いて、クロック信号ＣＬＫとビデオ信号（ＲＧＢ）と
が共にアクティブな状態となるので、消費電力は、更に
大きくなると言う問題も有った。

【００２１】

【発明が解決しようとする課題】本発明の目的は、係る
従来技術に於ける問題を解決し、消費電力を一層低減す
ると共に表示ディスプレー装置を含む駆動部からなる駆
動装置が大型化されても、低消費電力性を有し、更に
は、信頼性が高く、且つ小型化軽量化を実現しうる駆動
装置の制御回路を提供するものである。

【００２２】

【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、複数個の単位駆動素子を有する
駆動部、該駆動部に於ける所定数の単位駆動素子群を含
む複数に分割された所定の領域をそれぞれ独立に制御す
るシフトレジスタ手段を含む複数個のドライバ手段で有
って、該ドライバ手段は、互いにカスケード接続されて
おり、又、該各ドライバ手段に所定の信号を供給するデ
コーダ手段及び該シフトレジスタ手段に所定のタイミン
グ信号を供給するタイミング発生手段とから構成された
制御回路に於いて、該タイミング発生手段は、少なくと
もクロック信号、該クロック信号制御信号及びビデオ信
号制御信号を発生する様に構成され、且つ該ドライバ手
段のそれぞれは該タイミング発生手段と接続された制御
手段を含んでおり、該制御手段は、該クロック信号処理
回路と該ビデオ信号処理回路とを含んでおり、然かも、
該制御手段は、該複数個のドライバ手段内の特定のドラ
イバ手段が作動している間は他のドライバ手段はその作
動を中断する様に構成されている制御回路である。

【００２３】

【作用】本発明に係る駆動部を含む駆動装置の制御回路
は、上記の様な構成を採用しているので、該制御回路に
設けられた複数個のドライバ手段は、所定のドライバ手
段が、所定の信号の入力を受けて作動している間は、他
のドライバ手段はその作動を中断する事が出来るので、
該駆動部を駆動する為に該制御回路で消費される電流の
量が大幅に低減される他、一時的に駆動されるドライバ
手段の数が極端に少なくなるので該制御回路に係る負荷
の量が少なくなるので入力インバータのサイズも小さく
出来るので、低消費電力型の小型軽量化可能な駆動装置
を製造する事が出来ると同時に、該制御手段に、クロッ
ク信号処理回路と該ビデオ信号処理回路とを独立して配
置構成させ、又入力処理信号としてクロックパワーダウ
ン入力信号ＰＤＩ＊の他にビデオパワーダウン入力信号
ＰＤＩ＊Ａを使用して、該クロック信号処理回路に設け
た該クロック信号専用内部制御処理回路には、クロック
信号ＣＬＫ及びクロックパワーダウン入力信号ＰＤＩ＊
とが入力され、又該ビデオ信号処理回路に設けられた該
ビデオ信号専用内部制御処理回路には、該ビデオ信号
（ＲＧＢ）とビデオパワーダウン入力信号信号ＰＤＩ＊
Ａ及びクロックパワーダウン信号ＰＤＩ＊とを入力する
事により、各段のシフトレジスタは、該シフトレジスタ
が属するドライバ回路がアクティブ状態にある期間にの
みビデオ信号（ＲＧＢ）をサンプリングする様にし、そ
れ以外の期間においては、該ビデオ信号（ＲＧＢ）をサ
ンプリングしない様に構成されているので、消費電力は
極端に低減される他、該パワーダウン出力信号にディレ
イ値を持たせなくて済むので、高速処理が可能となる。

【００２４】

【実施例】以下に、本発明に係る制御回路の具体例を図
面を参照しながら詳細に説明する。図１は、本発明に係
る制御回路の一具体例を示す図であると同時に、本発明
に係る制御回路の原理を説明する図でもある。

【００２５】即ち、図１は、図１０に示す表示手段を例
とした駆動装置のドライバ手段（ソースドライバ）の要
部を本発明に係る構成に従って拡大して示したものであ
る。つまり、図１は、複数個の単位駆動素子を有する駆
動部１、該駆動部１に於ける所定数の単位駆動素子群を
含む複数に分割された所定の領域Ａ１〜Ａｎをそれぞれ
独立に制御するシフトレジスタ手段１０２を含む複数個
のドライバ手段３１から３ｎで有って、該シフトレジス
タ手段１０２を介して互いにカスケード接続されている
ドライバ手段３１から３ｎ、該各ドライバ手段に所定の
信号を供給するデコーダ手段６及び該シフトレジスタ手
段１０２に所定のタイミング信号を供給するタイミング
発生手段５とから構成された制御回路に於いて、該ドラ
イバ手段３１から３ｎのそれぞれは該タイミング発生手
段５と接続された制御手段１０１を含んでおり、該制御
手段１０１は、該複数個のドライバ手段３１から３ｎ内
の特定のドライバ手段が作動している間は他のドライバ
手段はその作動を中断する様に構成されている制御手段
１０１を有する制御回路である。

【００２６】尚、本発明に係る具体例に於ける該ドライ
バ手段３１から３ｎのそれぞれに設けられている例えば
コントロールゲート、サンプルホールド回路、ラッチ回
路、出力バッファ回路等は、図１４、図１５に示されて
いる先行例に於けるドライバの構成と同一のものであ
り、その説明は省略する。即ち、本発明に係る制御回路
は、上記の構成からなる制御回路に於いて、該タイミン
グ発生手段５は、少なくともクロック信号ＣＬＫ、該ク
ロック信号制御信号ＰＤＩ＊及びビデオ信号制御信号Ｐ
ＤＩ＊Ａを発生する様に構成され、且つ該ドライバ手段
３１から３ｎのそれぞれは該タイミング発生手段５と接
続された制御手段１０１を含んでおり、該制御手段１０
１は、該クロック信号処理回路１１０と該ビデオ信号処
理回路１２０とを含んでおり、然かも、該制御手段１０
１は、該複数個のドライバ手段３１から３ｎ内の特定の
ドライバ手段が作動している間は他のドライバ手段はそ
の作動を中断する様に構成されている構成を有するもの
である。

【００２７】更に、本発明に係る当該制御手段１０１に
於ける、該クロック信号処理回路１１０は、クロック信
号専用内部制御処理回路１１１及びクロック信号専用外
部制御処理回路１１２を含むものであり、又該ビデオ信
号処理回路１２０は、ビデオ信号専用内部制御処理回路
１２１及びビデオ信号専用外部制御処理回路１２２を含
むものである事を特徴とする請求項１記載の制御回路。

【００２８】そして、本発明に係る該制御回路に於いて
は、該クロック信号専用内部制御処理回路１１には、ク
ロック信号ＣＬＫ及びクロックパワーダウン入力信号Ｐ
ＤＩ＊とが入力されるものであり、又該ビデオ信号専用
内部制御処理回路１２１には、該ビデオ信号（ＲＧ
Ｂ）、ビデオパワーダウン入力信号ＰＤＩ＊Ａ及びクロ
ックパワーダウン信号ＰＤＩ＊とが入力される様に構成
されているものである。

【００２９】尚、本発明に於いてはビデオ入力信号（Ｒ
ＧＢ）をサンプリングするタイミング発生用のスタート
パルス入力信号ＳＩ＊は、直接該シフトレジスタ１０２
に入力されるものである。一方、本発明に於ける該クロ
ック信号処理回路１１０の該クロック信号専用外部制御
処理回路１１２からは、該シフトレジスタの演算処理結
果に応答してクロックパワーダウン出力信号ＰＤＯ＊が
出力されるものであり、更には、本発明に於けるビデオ
信号処理回路１２０を構成する該ビデオ信号専用外部制
御処理回路１２２からは、ビデオパワーダウン出力信号
ＰＤＯ＊Ａ及びスタートパルス出力信号ＳＯ＊が出力さ
れる様に構成されているものである。

【００３０】つまり、本発明に係る制御回路に於いて
は、該ドライバ手段３１〜３ｎのそれぞれには、上記し
たクロック信号ＣＬＫが、外部クロック信号として入力
されると共に、所定の該ドライバ手段が該制御手段１０
１に対する所定の演算開始制御信号に応答して、該シフ
トレジスタ手段１０２を作動させ、該シフトレジスタ手
段１０２内に設けられている適宜のカウンタを作動させ
て内部クロック信号ＯＣＬＫを発生させると共に、該デ
コーダ６から供給される信号を演算処理して表示操作を
実行した後、演算終了信号例えば予め定められた所定の
数のパルスを計数した後に、カウントアップ信号を発生
し該演算終了信号を当該ドライバ手段３ｎに隣接する次
段のドライバ手段３ｎ＋１に伝達すると共に該演算終了
信号に応答して自己の演算処理機能を次の演算開始制御
信号が入力される迄不作動の状態にする様に構成されて
いるものである。

【００３１】該カウントアップ信号は、例えば、各ドラ
イバ手段３１〜３ｎのそれぞれに設けられたシフトレジ
スタ手段に於ける最終段のフリップフロップＦ／ＦのＱ
出力若しくはＱバー出力を使用する事が可能である。
尚、本発明に於ける該駆動部１は情報の表示を行う情報
表示手段Ａ１〜Ａｎを含んでおり、該情報表示手段は、
液晶パネル、ＬＥＤパネル、プラズマディスプレー、蛍
光表示パネル等から選択された一つから構成されている
もので有っても良い。

【００３２】又、本発明に於いては、該制御手段１０１
は、該複数個のドライバ手段内の特定のドライバ手段が
作動している間は他のドライバ手段のシフトレジスタ手
段に所定のクロック信号が供給されない様に構成して当
該ドライバ手段の作動を中断する様に構成されている事
が望ましく、更に本発明に於ける該制御手段１０１の該
クロック信号処理回路１１０と該ビデオ信号処理回路１
２０の少なくとも一方に、信号選択回路を設ける事によ
って、該シフトレジスタに於ける手段の流れを双方向性
型に構成する事も望ましい。

【００３３】上記各制御信号に於いて＊マークが付与さ
れているものは、その信号が時計回りにシフトするもの
で有っても良く又反時計回りにシフトするもので有って
も良い事を意味するものである。図２Ａ及び図２Ｂは本
発明に係る制御回路を用いて該ドライバ手段３を駆動す
る場合のタイミングチャートを示すものであり、図２Ａ
に示す様に、該クロックパワーダウン出力信号ＰＤＯ＊
はｎ−１回のクロック信号の立ち下がりｎ＋１回のクロ
ック信号の立ち上がりでネガティブパルスを発生する様
に構成されており、又ＳＯ＊は、ｎ−１回のクロック信
号の立下りとｎ回のクロック信号の立下りでポジティブ
パルスを発生する様に構成されている。

【００３４】その為、当該クロックパワーダウン出力信
号ＰＤＯ＊は、クロック信号ＣＬＫのｎ＋１段の立ち上
がりで“Ｈ”レベルにアクションするが、サンプリング
タイミング発生用スタートパルス出力信号ＳＯ＊はクロ
ック信号ＣＬＫのｎ＋１段の一つ手前のｎ段目のパルス
の立ち下がりでアクションし、該クロックパワーダウン
出力信号ＰＤＯ＊が“Ｌ”レベルで、且つ該スタートパ
ルス出力信号ＳＯ＊が“Ｈ”レベルの場合にｎ段目のパ
ルスの立ち上がりで、パワーダウン機能が作動する様に
構成されているので、前記した先行例の様なアクション
時間差を設ける必要がなく、従って高速動作が可能とな
る。

【００３５】更に、本発明に於いては、上記したアクシ
ョン時間差を考慮しなくても良いので、回路動作の信頼
性の向上にも貢献することになる。即ち、本発明に於い
ては、カスケード接続された各ドライバ手段３に於いて
は、その次段のシフトレジスタに於けるビデオ信号（Ｒ
ＧＢ）のサンプリングは、当該クロック信号のｎ回目で
行われるので、従来技術及び上記先行技術に於ける様な
パワーダウン出力信号ＰＤＯ＊にディレイ値を持たせな
くて済む様になったのである。

【００３６】更に、図２Ｂから理解される様に、各ドラ
イバ手段３のそれぞれに於ける次段以降の各シフトレジ
スタに於けるクロック信号ＣＬＫの入力とビデオ信号
（ＲＧＢ）のサンプリング動作は、前段のシフトレジス
タの制御手段から動作開始信号が入力される迄停止され
た状態に保持されるので、消費電力を極端に低減させる
事が可能となる。

【００３７】つまり、初段のドライバ手段３１に於いて
は、該ドライバ手段３１に於けるクロック信号ＣＬＫと
ビデオ信号（ＲＧＢ）のサンプリング操作が実行されて
いるが、次段以降のドライバ手段３２〜３ｎでは、当該
クロック信号ＣＬＫと該ビデオ信号（ＲＧＢ）のサンプ
リング動作は中断されており、２段目のドライバ手段３
２が駆動される場合には、第１段目のドライバ手段３１
と第３段以降のドライバ手段３３〜３ｎに於いては、そ
れらの動作は何れも中断されており、その分消費電力が
確実に節約される事になる。

【００３８】次に、本発明に係る該制御手段１０１の作
用を説明すると、該制御手段の基本的作用は、上記した
様に該制御手段１０１は、該複数個のドライバ手段３１
から３ｎ内の特定のドライバ手段が作動している間は他
のドライバ手段はその作動を中断する様に作動するもの
であって、具体的には、今、一つのドライバ手段３１を
作動させる為に所定のクロック信号ＣＬＫとクロックパ
ワーダウン信号ＰＤＩ＊のネガティブパルスが該クロッ
ク信号処理回路１１０の該クロック信号専用内部制御処
理回路１１１に入力され、一方該クロックパワーダウン
信号ＰＤＩ＊のネガティブパルス、ビデオパワーダウン
入力信号ＰＤＩ＊Ａのネガティブパルス及びビデオ信号
（ＲＧＢ）が該ビデオ信号処理回路１２０のビデオ信号
専用内部制御処理回路１２１に入力され、更に、ビデオ
信号（ＲＧＢ）サンプリングタイミング発生用スタート
パルス入力信号ＳＩ＊のポジティブパルスが、該シフト
レジスタ１０２に入力されると、該シフトレジスタ１０
２は、当該クロック信号ＣＬＫをカウントすると共に、
当該ビデオ信号（ＲＧＢ）のサンプリングが開始され
る。

【００３９】その結果、該シフトレジスタ１０２に該ク
ロック信号ＣＬＫが入力されると該シフトレジスタ１０
２は作動を開始して所定のパルス数ｎが入力される間、
内部のシフトレジスタ手段１０２が内部クロック信号Ｏ
ＣＬＫを発生させ、必要なサンプリングを行って当該駆
動部の駆動領域Ａ１に於ける被駆動素子を駆動する。そ
して、所定のパルス数ｎのクロック信号が入力されると
該シフトレジスタはカウントアップ信号を出力し、当該
シフトレジスタ手段１０２を構成するｎ段目のフリップ
フロップからの出力が、該制御手段１０１に於ける該ビ
デオ信号処理回路１２０のビデオ信号専用外部制御処理
回路１２２及び該クロック信号処理回路１１０に於ける
クロック信号専用外部制御処理回路１１２に入力され、
その結果該クロック信号専用外部制御処理回路１１２か
ら出力されるクロックパワーダウン出力信号ＰＤＯ＊が
次段の制御手段１０１に於けるクロックパワーダウン入
力信号入力端子に供給されると同時に、該ビデオ信号専
用外部制御処理回路１２２から出力されるビデオパワー
ダウン出力信号ＰＤＯ＊Ａとサンプリングスタートタイ
ミング発生信号ＳＯ＊が同様に次段の制御手段１０１に
於けるビデオパワーダウン入力信号ＰＤＩ＊Ａ入力端子
と次段のシフトレジスタ１０２に於けるサンプリングス
タートパルス入力信号入力端子に入力される事になる。

【００４０】即ち、本発明に於ける該制御手段１０１に
於いては、該シフトレジスタ１０２から当該カウントア
ップ信号が出力されるとその信号をトリガーとして、当
該外部クロック信号ＣＬＫにより、該シフトレジスタ１
０２が再度継続して動作するのを禁止する。従って、そ
の時点で、該シフトレジスタ１０２の作動は中止される
が、それに代わって隣接している次段のドライバ手段３
２のシフトレジスタ１０２が作動を開始し、同様の操作
を経て、次のドライバ手段３３のシフトレジスタ１０２
が作動を開始すると言う様に、次々に各ドライバ手段の
シフトレジスタ１０２を停止しながら隣接するドライバ
手段を順次作動させながら最終段のドライバ手段３ｎ迄
作動させる。

【００４１】そして又初めのドライバ手段３１に戻り同
一の操作が繰返される。本発明に於ける該制御手段１０
１に於いては、係る上記の機能を実現する為に所定の制
御信号クロックパワーダウン入力信号ＰＤＩ＊、クロッ
クパワーダウン出力信号ＰＤＯ＊、ビデオパワーダウン
入力信号ＰＤＩ＊Ａ、ビデオパワーダウン出力信号ＰＤ
Ｏ＊Ａ及びスタートパルス入力信号ＳＩ＊とスタートパ
ルス出力信号ＳＯ＊とを使用し、該スタートパルス出力
信号ＳＩ＊が入力された後に上記の操作が行われる様に
構成する事が好ましい。

【００４２】上記の各該制御信号は、上記シフトレジス
タ手段１０２からのカウントアップ信号と適宜の論理を
取る事により、上記したクロック信号ＣＬＫの該シフト
レジスタ１０２への供給及び該ＲＧＢ信号のサンプリン
グ操作禁止されるものであり、具体的には、第１番目の
ドライバ手段３１の制御手段１０１に供給するものであ
り、次段以下のドライバ手段３２〜３ｎの該制御手段に
は、前段のドライバ手段の該シフトレジスタ１０２から
のカウントアップ信号により出力されるクロックパワー
ダウン出力信号ＰＤＯ＊が該クロックパワーダウン入力
信号ＰＤＩ＊の機能を兼ねる事になる。

【００４３】同様に、該第１段目のドライバ手段３１か
ら出力されるビデオパワーダウン出力信号ＰＤＯ＊Ａ及
びスタートパルス入力信号ＳＩ＊は、次段以降の各ドラ
イバ手段３２〜３ｎに於けるビデオパワーダウン出力信
号ＰＤＩ＊Ａ及びスタートパルス出力信号ＳＯ＊それぞ
れ兼ねるものである。即ち、本発明に於いては、各ドラ
イバ手段３１〜３ｎに於ける該制御手段１０１を該クロ
ック信号処理回路と該ビデオ信号処理回路とに分割し、
当該各ドライバ手段３１〜３ｎに於ける各カウンタの動
作を、クロック信号処理回路に設けたクロック信号専用
内部制御処理回路１１１及びクロック信号専用外部制御
処理回路１１２を外部クロック信号ＣＬＫとクロックパ
ワーダウン入力信号ＰＤＩ＊とにより制御して、各ドラ
イバ手段３１〜３ｎ毎に独立して駆動される様に構成し
ているので、該複数個のドライバ手段内の特定のドライ
バ手段が作動している間は他のドライバ手段はその作動
を中断する様に構成されているものである。

【００４４】又、本発明に於いては、各ドライバ手段の
シフトレジスタが一旦停止され、次に上記の制御信号Ｐ
ＤＩが入力されて該シフトレジスタが作動を開始する迄
停止されるものであるから、例えば、液晶ディスプレー
装置等においてはその間、所定の信号により、所定の被
駆動素子を光らせておかなければならないので、かかる
場合には、上記したサンプルホールド回路を併用する事
が好ましい。本発明に係る制御回路を用いたカラー液晶
パネルの構成例を図９及び図１０に示す。

【００４５】図中、図１４及び図１５と同一回路には同
一の参照符号を付してある。図９及び図１０から判る様
に、該ドライバ手段３１のシフトレジスタ１０２は隣接
するドライバ手段３２のシフトレジスタ１０２とカスケ
ード接続され、又該各ドライバ手段３１〜３ｎの制御手
段１０１も互いにカスケード接続されていると共に、各
ドライバ手段３１〜３ｎの該制御手段１０１には、第１
番目のドライバ手段３１の制御手段１０１を除き、その
前段のドライバ手段のシフトレジスタ１０２のカウント
アップ出力に応答して当該前段の制御手段１０１から出
力されるクロックパワーダウン出力信号ＰＤＯ＊が入力
されると同時に、ビデオパワーダウン出力信号ＰＤＯ＊
Ａが入力されている又、各ドライバ手段３１〜３ｎの該
シフトレジスタ１０２には、第１番目のドライバ手段３
１に於ける該シフトレジスタ１０２を除き、その前段の
ドライバ手段のシフトレジスタ１０２のカウントアップ
出力に応答して出力されるスタートパルス出力信号ＳＯ
＊が入力されるものである。

【００４６】更に各ドライバ手段３１〜３ｎには、該制
御手段１０１を介して入力され、当該ドライバ手段に於
ける該シフトレジスタ１０２にビデオ信号（ＲＧＢ）は
入力され、当該入力された該ビデオ信号（ＲＧＢ）は、
前段のドライバ手段に於ける該シフトレジスタ１０２か
ら出力される該ビデオ信号（ＲＧＢ）サンプリングスタ
ートパルス信号ＳＯ＊に応答して、所定のビデオ信号
（ＲＧＢ）のサンプリングを開始するものである。

【００４７】尚、各ドライバ手段３１〜３ｎには、該タ
イミング発生回路５から発生される外部クロック信号Ｃ
ＬＫが共通に入力されるものである。一方、該第１番目
のドライバ手段３１の制御手段１０１には、該タイミン
グ発生回路５から発生される制御信号としてクロックパ
ワーダウン入力信号ＰＤＩ＊とビデオパワーダウン入力
信号ＰＤＩ＊Ａが入力される様になっており、又該第１
番目のドライバ手段３１の該シフトレジスタ１０２に
は、該タイミング発生回路５から発生される制御信号と
してのサンプリングスタートパルス信号ＳＩ＊が入力さ
れるものである。

【００４８】そして、各ドライバ手段３１〜３ｎに於け
る当該各制御手段１０１内に於ける回路構成並びに配線
は、前記した様に、図１に示される様な構成を採るもの
である。尚、図９及び図１０中、該各シフトレジスタ１
０２に入力されている各信号ＤＳ、Ｌ／Ｒ、後述する様
に、当該シフトレジスタ手段１０２に於けるデータのシ
フト方向を時計廻り或いは反時計廻りの何れかに切り換
えて双方向性を実現する場合に使用される制御信号群で
あり図１４、図１５に示されたものと同一のものであ
る。

【００４９】尚、本発明に係る上記の具体例に於いて
は、当該制御手段１０１に入力される制御信号をクロッ
ク信号ＣＬＫ専用制御信号即ち、クロックパワーダウン
入力信号ＰＤＩ＊とビデオ信号専用制御信号即ち、ビデ
オパワーダウン入力信号ＰＤＩ＊Ａとに分離するもので
あるので、その結果制御信号用配線としては、クロック
パワーダウン入力信号ＰＤＩ＊、クロックパワーダウン
出力信号ＰＤＯ＊、ビデオパワーダウン出力信号ＰＤＩ
＊Ａ及びビデオパワーダウン出力信号ＰＤＯ＊Ａのそれ
ぞれに対応して設ける必要が生じるが、初段のドライバ
手段３１に於いては該クロックパワーダウン入力信号Ｐ
ＤＩ＊とビデオパワーダウン出力信号ＰＤＩ＊Ａとは共
通に出来るので、外部からの信号配線数はそれほど増加
しないで済む事が可能である。

【００５０】係る構成の駆動装置に於いては、先ず該カ
ラー液晶パネルの第１のラインを駆動するためゲートド
ライバ２１をＯＮとするともに、制御信号であるクロッ
クパワーダウン入力信号ＰＤＩ＊（“Ｌ”レベル）を一
発該タイミング発生回路５から出力させ、該第１番目の
ドライバ手段３１の制御手段１０１のクロック信号処理
回路１１０のクロック信号専用内部制御処理回路１１１
に入力すると共にビデオ信号処理回路１２０のビデオ信
号専用内部制御処理回路１２１にも入力する。

【００５１】一方、該クロック信号ＣＬＫは、該クロッ
ク信号処理回路１１０のクロック信号専用内部制御処理
回路１１１に入力され、一方該ビデオ信号（ＲＧＢ）と
該ビデオパワーダウン入力信号ＰＤＩ＊Ａ（“Ｌ”レベ
ル）が、該ビデオ信号処理回路１２０のビデオ信号専用
内部制御処理回路１２１に入力される。尚、該ビデオパ
ワーダウン入力信号ＰＤＩ＊Ａ（“Ｌ”レベル）は、該
クロックパワーダウン入力信号ＰＤＩ＊（“Ｌ”レベ
ル）と同期したタイミングで該制御手段１０１に入力さ
れる事が望ましい。

【００５２】それによって該ドライバ手段３１のシフト
レジスタ１０２が作動を開始し、クロック信号ＣＬＫの
パルスのカウントを行い、予め定められたパルス数ｎを
カウントアップする間、該第１番目のドライバ手段３１
は、アクティブ状態になり、その間に該シフトレジスタ
１０２に、該タイミング発生回路５から発生される該ス
タートパルス入力信号ＳＩ＊（“Ｈ”レベル）を入力さ
せる事によって、当該ドライバ手段３１は、該ビデオ信
号（ＲＧＢ）のサンプリングを行い所定の表示動作を実
行する。

【００５３】該第１番目のドライバ手段３１が上記の動
作を実行している間、他のドライバ手段３２〜３ｎは駆
動が停止され、又ビデオ信号（ＲＧＢ）のサンプリング
動作の停止されている。その後、該第１番目のドライバ
手段３１に於けるシフトレジスタ１０２に於いて所定の
数ｎのパルスをカウントしたら、該シフトレジスタ１０
２のカウントアップ信号に応答して、本発明に係る該制
御手段１０１におけるクロック信号処理回路１１０に於
ける該クロック信号専用外部制御処理回路１１２からク
ロックパワーダウン出力信号ＰＤＯ＊が出力され、次段
のドライバ手段３２の制御手段１０１に於けるクロック
信号専用内部制御処理回路１１１に入力されると共に、
該ビデオ信号処理回路１２０に於ける該ビデオ信号専用
外部制御処理回路１２２からサンプリングスタートパル
ス出力信号ＳＯ＊及びビデオパワーダウン出力信号ＰＤ
Ｏ＊Ａが出力され、次段のドライバ手段３２の制御手段
１０１に於けるビデオ信号専用内部制御処理回路１２１
と該シフトレジスタ１０２にそれぞれ入力される事にな
る。

【００５４】以下上記した手順に沿って作動が継続さ
れ、各ドライバ手段３１〜３ｎ迄の該シフトレジスタが
順次に作動の起動、停止を繰り返しながら当該ラインの
最終段のドライバ手段３ｎ迄到達する。該最終段のドラ
イバ手段のシフトレジスタがカウントアップ信号を出力
し、それに応答してスタートパルス入力信号ＳＯ＊を出
力すると、該信号に応答して該タイミング発生回路５か
らゲートドライバ回路２２を駆動させる信号と新たな制
御信号として、該クロックパワーダウン入力信号ＰＤＩ
＊、ビデオパワーダウン入力信号ＰＤＩ＊Ａ及びスター
トパルス入力信号ＳＩ＊を発生させ、上記の操作が繰返
される。

【００５５】次に本発明に於いて使用される制御手段１
０１の具体的な構成例を以下に図３〜図８に沿って説明
する。図３は、本発明に係る該制御手段に於いて使用さ
れる該クロック信号処理回路１１０に於ける該クロック
信号専用内部制御処理回路１１１の第１の具体例を示す
ものであり、２つのＮＡＮＤゲート回路３１１と３１
２、とＭＯＳインバータ回路３１３とトランスミッショ
ンゲート３１４とで構成されている。

【００５６】該ＮＡＮＤゲート回路３１１の出力は、該
トランスミッションゲート３１４の一方のゲートに接続
され、又該ＮＡＮＤゲート回路３１１の出力は、該ＭＯ
Ｓインバータ回路３１３を介して該トランスミッション
ゲート３１４の他方のゲートに接続されている。尚、該
トランスミッションゲート３１４の出力は、当該制御手
段に於ける該シフトレジスタ１０２の適宜のカウンタ３
１５に接続されている。

【００５７】該２入力ＮＡＮＤゲート回路３１１、３１
２は、それぞれの出力が他方の２入力ＮＡＮＤゲート回
路の一方の入力に接続されたラッチ回路を構成してお
り、該２入力ＮＡＮＤゲート３１１の一方の入力端に
は、該制御信号であるクロックパワーダウン入力信号Ｐ
ＤＩ＊が入力され、又該カウンタ３１５からのカウント
アップ信号例えば、該カウンタ３１５を構成しているｎ
段のフリップフロップＦ／Ｆから構成されたシフトレジ
スタ手段における最終段ｎ段目に於けるＱバー出力が、
該２入力ＮＡＮＤゲート回路３１２の一方の入力に入力
されている。

【００５８】更に、本具体例に於いては、該クロック信
号ＣＬＫは、該トランスミッションゲート３１４に入力
されている。つまり、本具体例に於いては、該クロック
パワーダウン入力信号ＰＤＩ＊に“Ｌ”レベルの信号が
入力される事によって、該トランスミッションゲート３
１４が導通して該クロック信号ＣＬＫが該カウンタ３１
５に入力され、該クロック信号ＣＬＫがサンプリングさ
れ、該カウンタ３１５から出力されるカウントアップ信
号の反転信号（Ｑバー出力）によって、該サンプリング
操作が中断される。

【００５９】次に、図４Ａは、本発明に係る該制御手段
１０１に於いて使用される該ビデオ信号処理回路１２０
の該ビデオ信号専用内部制御処理回路１２１の一具体例
の構成を説明するブロックダイアグラムであり、２入力
ＮＡＮＤゲート回路４１、４２、４３、フリップフロッ
プ（Ｆ／Ｆ）回路４４、ＭＯＳインバータ回路４５及び
３個のトランスミッションゲート４６、４７、４８とで
構成されている。

【００６０】該２入力ＮＡＮＤゲート回路４１と４２
は、それぞれの出力が他方の２入力ＮＡＮＤゲート回路
の一方の入力に接続されたラッチ回路を構成しており、
該２入力ＮＡＮＤゲート４１の一方の入力端には、該制
御信号であるビデオパワーダウン入力信号ＰＤＩ＊Ａが
入力され、又該フリップフロップ回路４４のＱバー出力
が該２入力ＮＡＮＤゲート回路４２の一方の入力に入力
されている。

【００６１】又該２入力ＮＡＮＤゲート回路４３の一方
の入力には、該クロックパワーダウン入力信号ＰＤＩ＊
が入力され又他方の入力には、前記した該カウンタ３１
５から出力されるカウントアップ信号の反転信号が入力
されている。一方、該２入力ＮＡＮＤゲート回路４１の
出力は、該ＭＯＳインバータ回路４５を介して該トラン
スミッションゲート４６、４７、４８のそれぞれに於け
る一方のゲートに接続され、又該２入力ＮＡＮＤゲート
回路４１の出力は、直接該トランスミッションゲート４
６、４７、４８のそれぞれに於ける他方のゲートに接続
されている。

【００６２】又、本具体例に於いては、該２入力ＮＡＮ
Ｄゲート回路４３の出力が該フリップフロップ４４に接
続されており、更に該フリップフロップ（Ｆ／Ｆ）４４
のクリヤ端子には、該ビデオパワーダウン入力信号ＰＤ
Ｉ＊Ａが入力されている。つまり、本具体例に於いて
は、該ビデオパワーダウン入力信号ＰＤＩ＊Ａに“Ｌ”
レベルの信号が入力される事によって、該トランスミッ
ションゲート４６、４７、４８が導通して該ビデオ信号
（ＲＧＢ）がサンプリングされ、該駆動部１に供給さ
れ、該クロック信号ＣＬＫのカウントによって、該カウ
ンタ３１５から出力されるカウントアップ信号の反転信
号（例えば上記の様なＱバー出力）が該インバータ４３
に入力されると該ＮＡＮＤゲート回路４３の出力が
“Ｌ”レベルに変化し、従って該インバータ４１の出力
が“Ｌ”レベルに変化するので該トランスミッションゲ
ート４６、４７、４８は何れもＯＦＦとなるので、該ビ
デオ信号（ＲＧＢ）は何れも該トランスミッションゲー
ト４６、４７、４８で遮断されコントロールゲート及び
シフトレジスタに供給されなくなる。

【００６３】その為、該ドライバ手段のシフトレジスタ
はその時点で作動を中断し、次の制御信号ＰＤＩ＊、Ｐ
ＤＩ＊Ａが入力される迄待機する。何れの場合でも、当
該各ドライバ手段が作動を中断している間には、サンプ
リングしたデータを保持するホールド回路を作動させて
おく事が望ましい。係る本具体例に於ける各制御信号で
あるクロック信号ＣＬＫ、クロックパワーダウン入力信
号ＰＤＩ＊、ビデオパワーダウン入力信号ＰＤＩ＊Ａ及
びスタートパルス入力信号ＳＩ＊のタイミング状況は、
図２Ａのタイミングチャートに示されている通りであ
る。

【００６４】上記した図４Ａに示されるビデオ信号専用
内部制御処理回路の動作の一例を図４Ｂを参照しながら
説明する。該２入力ＮＡＮＤゲート回路４３の一方の入
力端子に入力されるカウンタのカウントアップ信号であ
るＱバー信号と該２入力ＮＡＮＤゲート回路４３の他方
の入力端子に入力されるクロックパワーダウン入力信号
ＰＤＩ＊、及び該２入力ＮＡＮＤゲート回路４１の一方
の入力端子と該フリップフロップ４４のクリヤ端子に入
力されるビデオパワーダウン出力信号ＰＤＩ＊Ａの波形
の例が図４Ｂに示されており、又、供給されるビデオ信
号（ＲＧＢ）の波形例と、サンプリングされて該各ドラ
イバ手段３内で発生されるビデオ信号（ＯＲＧＢ）との
関係が、同様に図４Ｂに示されている。

【００６５】尚、本具体例では、ビデオ入出力信号は、
Ｒ、Ｇ、Ｂともに全く同じであるとして同一波形で表示
されている。該図４Ｂから明らかな様に、ビデオパワー
ダウン入力信号ＰＤＩ＊Ａが“Ｌ”レベルの場合に、ビ
デオ信号（ＲＧＢ）の出力ＯＲＧＢは入力ビデオ信号
（ＲＧＢ）がそのままスルーされて出力され、該ビデオ
パワーダウン入力信号ＰＤＩ＊Ａが“Ｈ”レベルの場合
には、該Ｑバー信号とクロックパワーダウン入力信号Ｐ
ＤＩ＊との論理によって、ビデオ信号出力ＯＲＧＢが出
力されるか、ハイインピーダンスとなって、ビデオ信号
（ＲＧＢ）の出力が中断するかが決定される。

【００６６】又、該Ｑバー信号とクロックパワーダウン
入力信号ＰＤＩ＊とが何れも“Ｈ”レベルである場合に
は、ビデオ信号出力ＯＲＧＢはそれ以前の状態をホール
ドする様に作動する。次に、本発明に於ける該制御手段
１０１の該クロック信号処理回路１１０に於いて使用さ
れる該クロック信号専用外部制御処理回路１１２の一具
体例を説明する。

【００６７】図５Ａは、該クロック信号専用外部制御処
理回路１１２の一具体例の構成を説明するブロックダイ
アグラムであり、２個のフリップフロップ回路５１、５
２、２入力ＮＡＮＤゲート回路５３及びＭＯＳインバー
タ回路５４とから構成されているものであり、該両フリ
ップフロップ回路５１、５２のＤ入力端子には、前記カ
ウンタ３１５から出力されるカウントアップ信号の反転
信号（Ｑバー）が入力されると共に、一方の該フリップ
フロップ回路５１のクロックＣＬＫ端子には、該クロッ
ク信号ＣＬＫが、又該フリップフロップ回路５２のクロ
ックＣＬＫ端子には、該クロック信号ＣＬＫの反転信号
ＣＬＫバーがそれぞれ入力されている。

【００６８】更に、該両フリップフロップ回路５１、５
２のＱ出力は、該２入力ＮＡＮＤゲート回路５３の入力
にそれぞれ入力され、その出力が該ＭＯＳインバータ回
路５４を介してカスケード接続された次段の制御手段に
於けるクロック専用パワーダウン入力信号端子に、ＰＤ
Ｏ＊信号として供給される。尚、該両フリップフロップ
回路５１、５２のクリヤー端子には、適宜のＦ／Ｆクリ
ア信号が入力される。

【００６９】該クロック信号専用外部制御処理回路１１
２の作動の一例を図５Ｂに示す。即ち、図５Ｂには、該
両フリップフロップ回路５１、５２のＤ入力端子に入力
される該シフトレジスタ手段１０２から出力されるカウ
ントアップ信号の反転信号（Ｑバー）と、それぞれのフ
リップフロップ回路５１、５２のクロックＣＬＫ端子に
入力されるクロック信号ＣＬＫとしてＣＫ信号とＣＫバ
ー信号、更には、該両フリップフロップ回路５１、５２
のクリヤー端子入力されるＦ／Ｆクリア信号との例を示
す波形図が示されており、又、該クロック信号専用外部
制御処理回路１１２の出力であるクロックパワーダウン
出力信号ＰＤＯ＊の出力信号波形の例が示されている。

【００７０】図５Ｂから判る様に、本発明に係る該クロ
ック信号専用外部制御処理回路１１２においては、Ｆ／
Ｆクリア信号が“Ｌ”レベルとなると、該クロックパワ
ーダウン出力信号ＰＤＯ＊の出力が強制的に“Ｌ”レベ
ルとなり、又該Ｆ／Ｆクリア信号が“Ｈ”レベルとなる
と、クロックＣＬＫと該シフトレジスタ手段のカウント
アップ信号の反転信号（Ｑバー）とによって該クロック
パワーダウン出力信号ＰＤＯ＊の出力が決定される様に
構成されている。

【００７１】つまり、係る具体例に於いては、初期の状
態に於いて該フリップフロップ回路５１、５２が、クリ
アされた時にカスケード接続された次段の制御手段１０
１或いは該シフトレジスタ１０２に当該クロック信号Ｃ
ＬＫを正確に伝達させる事が可能となる。図６Ａは、本
発明に於ける該ビデオ信号処理回路１２０に使用される
該ビデオ信号専用外部制御処理回路１２２の一具体例に
於ける構成を説明するブロックダイアグラムである。

【００７２】係る具体例に於ける回路構成は、ほぼ図５
Ａの構成と同じであり、２個のフリップフロップ回路６
１、６２、２入力ＮＡＮＤゲート回路６３及びＭＯＳイ
ンバータ回路６４とから構成されているものであるが、
該両フリップフロップ回路６１、６２のＤ入力端子に
は、前記カウンタ３１５から出力されるカウントアップ
信号（Ｑ）が入力されると共に、一方の該フリップフロ
ップ回路６１のクロックＣＬＫ端子には、該クロック信
号ＣＫが、又該フリップフロップ回路６２のクロックＣ
ＬＫ端子には、該クロック信号ＣＬＫの反転信号ＣＫバ
ーがそれぞれ入力されている。

【００７３】更に、該両フリップフロップ回路６１、６
２のＱバー出力が、該２入力ＮＡＮＤゲート回路６３の
入力にそれぞれ入力され、その出力が該ＭＯＳインバー
タ回路６４を介してカスケード接続された次段の制御手
段に於けるビデオパワーダウン入力信号端子に、ＰＤＯ
＊Ａ信号として供給される。又、本具体例に於いては、
該フリップフロップ回路６２のＱ出力をカスケード接続
された次段の制御手段１０１に対するスタートパルス入
力信号ＳＯ＊として使用するものである。

【００７４】尚、該フリップフロップ回路６１、６２の
クリヤー端子入力には、前記と同様にＦ／Ｆクリア信号
が入力される。該ビデオ信号専用内部制御処理回路１２
２の作動の一例を図６Ｂに示す。即ち、図６Ｂには、図
５Ｂと同様に該両フリップフロップ回路６１、６２のＤ
入力端子に入力される該シフトレジスタ手段１０２から
出力されるカウントアップ信号（Ｑ）と、それぞれのフ
リップフロップ回路６１、６２のクロックＣＬＫ端子に
入力されるクロック信号ＣＬＫとしてＣＫ信号とＣＫバ
ー信号、更には、該両フリップフロップ回路６１、６２
のクリヤー端子入力されるＦ／Ｆクリア信号との例を示
す波形図が示されており、又、該クロック信号専用外部
制御処理回路１２２の出力であるビデオパワーダウン出
力信号ＰＤＯ＊Ａ及びスタートパルス出力信号ＳＯ＊の
出力信号波形の例が示されている。

【００７５】図６Ｂから判る様に、本発明に係る該ビデ
オ信号専用内部制御処理回路１２２においては、Ｆ／Ｆ
クリア信号が“Ｌ”レベルとなると、スタートパルス出
力信号ＳＯ＊は強制的に“Ｌ”レベルとなり、又ビデオ
パワーダウン出力信号ＰＤＯ＊Ａは強制的に“Ｈ”レベ
ルとなる。又該Ｆ／Ｆクリア信号が“Ｈ”レベルとなる
と、スタートパルス出力信号ＳＯ＊は、カウントアップ
信号（Ｑ）が“Ｈ”レベルとなっている場合で該ＣＫバ
ー信号の立ち上がりに応答してポジティブパルスを形成
し、データ入力がセレクトされる。

【００７６】又、ビデオパワーダウン出力信号ＰＤＯ＊
Ａの出力は、カウントアップ信号（Ｑ）が“Ｈ”レベル
の場合には、当該クロック信号ＣＬＫとしてＣＫ信号と
ＣＫバー信号のタイミングによって決定される様に構成
されている。つまり、係る具体例に於いては、カスケー
ド接続された次段の制御手段１０１に対するスタートパ
ルス入力信号ＳＯ＊をポジティブパルスとして伝達出来
る様にしたものであり、又初期の状態に於いて該フリッ
プフロップ回路６１、６２が、クリアされた時にカスケ
ード接続された次段の制御手段１０１に該ビデオ信号
（ＲＧＢ）が送られない様にしかつ必要な時にのみ当該
ビデオ信号（ＲＧＢ）を伝達出来る様に構成されている
ものである。

【００７７】図７Ａは、本発明に於ける該クロック信号
専用内部制御処理回路１１１を、データのシフト方向を
時計廻りと反時計廻りの双方向にシフトしえる様双方向
性を持たせた回路の構成例を示すものである。従って、
該クロック信号専用内部制御処理回路１１１の構成は、
図３と基本的には同一であるが、ラッチ回路を構成する
２入力ＮＡＮＤゲート回路３１１と３１２の一方の入力
端にトランスミッションゲート７１、７２及び７３、７
４をそれぞれ付加した構成を有するものである。

【００７８】更に、該２入力ＮＡＮＤゲート回路３１１
の入力に付加される該トランスミッションゲート７１、
７２の各ゲートを制御する制御信号として新たに出力パ
ルス切り換え入力信号ＤＳ、ＤＳバーを使用し、且つ該
トランスミッションゲート７１には、データを時計廻り
にシフトさせる為の、前段のドライバ手段に於けるクロ
ックパワーダウン出力信号ＰＤＩＬを入力させると共
に、該トランスミッションゲート７２には、データを反
時計廻りにシフトさせる為の、前段のドライバ手段に於
けるクロックパワーダウン出力信号ＰＤＩＲを入力させ
るものである。

【００７９】一方、該トランスミッションゲート７３、
７４の各ゲートを制御する制御信号として新たにシフト
方向制御信号Ｌ／Ｒ、Ｌ／Ｒバーを使用し、且つ該トラ
ンスミッションゲート７３には、内部シフトレジスタｎ
ｆ段の出力信号を入力すると同時に、該トランスミッシ
ョンゲート７４には、内部シフトレジスタｎｅ段の出力
信号を入力するものである。

【００８０】図６Ｂは、上記した双方向性を持つクロッ
ク信号専用内部制御処理回路１１１を作動させる為の各
制御信号波形の例と内部クロック信号ＯＣＬＫの出力波
形の例を示すものである。即ち、本具体例に於いては、
出力パルス切り換え入力信号ＤＳ、ＤＳバーで、クロッ
クパワーダウン出力信号ＰＤＩＬかクロックパワーダウ
ン出力信号ＰＤＩＲかを選択し、又シフト方向制御信号
Ｌ／Ｒ、Ｌ／Ｒバーで、内部シフトレジスタｎｆ段かｎ
ｅ段かを選択するものである。

【００８１】本具体例に於いて、上記により選択された
信号は、２入力ＮＡＮＤゲート回路からなるラッチを経
て当該トランスミッションゲートからなるスイッチ手段
３１４のＯＮ／ＯＦＦを決定して内部クロック信号ＯＣ
ＬＫが得られるものである。又、図８Ａは、本発明に係
る図４Ａに示される該ビデオ信号専用内部制御処理回路
１２１を、データのシフト方向を時計廻りと反時計廻り
の双方向にシフトしえる様双方向性を持たせた回路の構
成例を示すものである。

【００８２】従って、該ビデオ信号専用内部制御処理回
路１２１の構成の一部が当然ながら図８Ａの回路構成に
も使用されており、当該回路部分に関しては、図４Ａと
同一の参照符号を付してある。図８Ａに於いて、ラッチ
回路を構成する２入力ＮＡＮＤゲート回路４１と４２の
一方の２入力ＮＡＮＤゲート回路４１の一方の入力端に
ビデオパワーダウン入力信号ＰＤＩ＊Ａが入力されると
共に、他方の２入力ＮＡＮＤゲート回路４２の一方の入
力端には、新たに設けられたトランスミッションゲート
９３、９４の共通の出力ゲートと接続されている。

【００８３】尚、該トランスミッションゲート９３、９
４のそれぞれ対応する制御ゲートには、前記したシフト
方向制御信号Ｌ／ＲとＬ／Ｒバーが個別に入力され、又
その入力端には、新たに設けられているフリップフロッ
プ回路９１、９２の反転出力端子からのＱバー出力信号
をそれぞれ受ける様に構成されている。更に、該フリッ
プフロップ回路９１、９２のクロック端子ＣＫには、新
たに設けられている一対のトランスミッションゲート８
５、８６及び一対のトランスミッションゲート８７、８
８のそれぞれの共通の出力ゲートと接続されているＭＯ
Ｓインバータ８９及び９０の出力と接続されている。

【００８４】該トランスミッションゲート８５、８６及
び８７、８８のそれぞれの制御ゲートには、前記したと
同様の出力パルス切り換え入力信号ＤＳ、ＤＳバーが、
それぞれ相対応して入力されている。又、該トランスミ
ッションゲート８５の入力端は、クロックパワーダウン
入力信号ＰＤＩ＊を一方の入力端に受け、該シフトレジ
スタに於けるｎｆ段目のフリップフロップ回路の反転出
力であるＱバー出力信号を他方の入力端に受ける様に構
成された２入力ＮＡＮＤゲート回路８２の出力と接続す
るＭＯＳインバータ８３の出力と接続されており、又該
トランスミッションゲート８６の入力端は、該シフトレ
ジスタに於けるｎｆ段目のフリップフロップ回路の反転
出力であるＱバー出力信号を入力する様に構成されてい
る。

【００８５】一方、該トランスミッションゲート８７の
入力端は、該シフトレジスタに於けるｎｅ段目のフリッ
プフロップ回路の反転出力であるＱバー出力信号を入力
する様に構成されていると共に、該トランスミッション
ゲート８８の入力端は、クロックパワーダウン入力信号
ＰＤＩ＊を一方の入力端に受け、該シフトレジスタに於
けるｎｅ段目のフリップフロップ回路の反転出力である
Ｑバー出力信号を他方の入力端に受ける様に構成された
２入力ＮＡＮＤゲート回路８１の出力と接続するＭＯＳ
インバータ８４の出力と接続される様に構成されてい
る。

【００８６】つまり、本具体例に於いては、ビデオパワ
ーダウン入力信号ＰＤＩ＊Ａに“Ｌ”レベルの信号が入
る事によってビデオ信号（ＲＧＢ）がサンプリングさ
れ、且つこの時にラッチ回路を構成する２入力ＮＡＮＤ
ゲート回路４１と４２を安定させる為に該フリップフロ
ップ回路９１と９２のクリヤ端子に、該ビデオパワーダ
ウン入力信号ＰＤＩ＊Ａが入力されているのである。

【００８７】従って、上記具体例に於ける回路に於いて
は、該フリップフロップ回路９１と９２の出力は、クロ
ックパワーダウン入力信号ＰＤＩ＊とシフトレジスタの
ｎ＊段目のフリップフロップのＱバー出力信号によって
変化する事になる。図８Ｂは、図８Ａに示す双方向性を
有するビデオ信号専用内部制御処理回路１２１の動作例
を説明する波形図であり、各制御端子に入力される制御
信号の波形例とドライバ手段内でサンプリングされたビ
デオ信号ＯＲＧＢの出力信号波形例を示したものであ
り、図８Ｂから理解される様に、例えば、該ビデオパワ
ーダウン入力信号ＰＤＩ＊Ａの信号レベルが“Ｌ”レベ
ルとなる事によって、該フリップフロップ回路９１、９
２がクリヤされ、２入力ＮＡＮＤゲート回路４１と４２
の出力が決定され、該トランスミッションゲート４６〜
４８で構成されたアナログスイッチがＯＮとなりアナロ
グ信号入力であるビデオ信号（ＲＧＢ）がそれぞれ出力
されＯＲ，ＯＧ，ＯＢがサンプリングされる。

【００８８】一方、該ビデオパワーダウン入力信号ＰＤ
Ｉ＊Ａの信号レベルが“Ｈ”レベルとなると、出力パル
ス切り換え入力信号ＤＳ、ＤＳバー及びシフト方向制御
信号Ｌ／ＲとＬ／Ｒバーのセレクト信号によって、クロ
ックパワーダウン入力信号ＰＤＩ＊とシフトレジスタの
ｎｆ段目のフリップフロップのＱバー出力信号、及びク
ロックパワーダウン入力信号ＰＤＩ＊とシフトレジスタ
のｎｅ段目のフリップフロップのＱバー出力信号との論
理出力の結果を当該フリップフロップ９１、９２のクロ
ック信号ＣＫとしている。

【００８９】尚、上記のタイミングチャートにおいては
ビデオパワーダウン入力信号ＰＤＩ＊Ａが“Ｌ”レベル
となった以降に当該アナログ信号であるビデオ信号（Ｒ
ＧＢ）が出力される様に構成されている。

【００９０】

【発明の効果】本発明は上記の様な構成を採用している
ので、制御回路の高速動作が可能となり、又該駆動手段
の大画面化が可能になった。又、本発明に於いては、全
体の消費電力を低減させる事が出来ると共に、クロック
信号のドライブ能力を向上しえるので、入力バッファの
サイズを小さくする事も可能となり、携帯用のディスプ
レイを実現する事が可能となった。

【００９１】更に、本発明に係る制御回路により、デー
タの伝達が正確となり、回路全体の信頼性を大幅に向上
させる事が出来た。

【図面の簡単な説明】

【図１】図１は、本発明に係る制御回路の基本的構成例
を示すブロックダイアグラムである。

【図２】図２Ａは、図１に示す本発明に係る制御回路の
動作を説明するタイミングチャートであり、図２Ｂは、
本発明に係る制御回路の効果の一例を説明するタイミン
グチャートである。

【図３】図３は、本発明に係る制御回路に於ける制御手
段に使用されるクロック信号専用内部制御処理回路の構
成の一例を示すブロックダイアグラムである。

【図４】図４Ａは、本発明に係る制御回路の制御手段に
使用されるビデオ信号専用内部制御処理回路の構成の一
例を示すブロックダイアグラムであり、図４Ｂは、図４
Ａに示されるクロック信号専用内部制御処理回路の動作
を説明する為の波形図である。

【図５】図５Ａは、本発明に係る制御回路の制御手段に
使用されるクロック信号専用外部制御処理回路の構成の
一例を示すブロックダイアグラムであり、図５Ｂは、図
５Ａに示されるクロック信号専用外部制御処理回路の動
作を説明する為の波形図である。

【図６】図６Ａは、本発明に係る制御回路の制御手段に
使用されるビデオ信号専用外部制御処理回路の構成の一
例を示すブロックダイアグラムであり、図６Ｂは、図５
Ａに示されるビデオ信号専用外部制御処理回路の動作を
説明する為の波形図である。

【図７】図７Ａは、本発明に係る制御回路の制御手段に
使用される双方向性を有するクロック信号専用内部制御
処理回路の構成の一例を示すブロックダイアグラムであ
り、図７Ｂは、図７Ａに示されるクロック信号専用内部
制御処理回路の動作を説明する為の波形図である。

【図８】図８Ａは、本発明に係る制御回路の制御手段に
使用されるビデオ信号専用内部制御処理回路の構成の一
例を示すブロックダイアグラムであり、図８Ｂは、図８
Ａに示されるビデオ信号専用内部制御処理回路の動作を
説明する為の波形図である。

【図９】図９は、本発明に係る制御回路を用いた駆動装
置の一具体例の一部を示すブロックダイアグラムであ
る。

【図１０】図１０は、本発明に係る制御回路を用いた駆
動装置の一具体例の一部を示すブロックダイアグラムで
ある。

【図１１】図１１は、先行例に於ける駆動装置の例を示
すブロックダイアグラムである。

【図１２】図１２は、先行例の駆動装置で用いられるド
ライバ手段の構成例を示す図である。

【図１３】図１３は、先行例に於けるドライバ手段の動
作を説明する図である。

【図１４】図１４は、先行例に於ける制御回路を用いた
駆動装置の一具体例の一部を示すブロックダイアグラム
である。

【図１５】図１５は、先行例に於ける制御回路を用いた
駆動装置の一具体例の一部を示すブロックダイアグラム
である。

【図１６】図１６は、先行例に於ける制御回路に使用さ
れる制御手段の１例の構成を示す図である。

【図１７】図１７は、図１６に示されている先行例の制
御手段の動作を説明するタイミングチャートである。

【図１８】図１８は、図１６に示されている先行例の制
御手段を用いた場合における問題点を説明するタイミン
グチャートである。

【符号の説明】

１…駆動部、液晶パネル部２…ゲートドライバー回路３、３１〜３ｎ…ドライバー手段、ソースドライバー手
段４…ＲＧＢアナログアンプ５…タイミング発生回路６…ＲＧＢデコーダ回路４１、４２、４３、５３、６３、８１、８２、３１１、
３１２…２入力ＮＡＮＤゲート回路４５、５４、６４、８３、８４、８９、９０、３１３…
ＭＯＳインバータ４６、４７、４８、７１、７２、７３、７４、８５、８
６、８７、８８、９３、９４、３１４…トランスファゲ
ート４４、５１、５２、６１、６２、９１、９２…フリップ
フロップ回路１００…制御回路１０１…制御手段１０２…シフトレジスタ手段１０３…演算処理手段１１０…クロック信号処理回路１１１…クロック信号専用内部制御処理回路１１２…クロック信号専用外部制御処理回路１２０…ビデオ信号処理回路１２１…ビデオ信号専用内部制御処理回路１２２…ビデオ信号専用外部制御処理回路３１５…カウンタ３０２…コントロールゲート３０３…サンプルホールド回路３０４…ラッチ回路３０５…バッファ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者永田公彦鹿児島県薩摩郡入来町副田5950番地株式会社九州富士通エレクトロニクス内

Claims

【特許請求の範囲】

【請求項１】複数個の単位駆動素子を有する駆動部、
該駆動部に於ける所定数の単位駆動素子群を含む複数に
分割された所定の領域をそれぞれ独立に制御するシフト
レジスタ手段を含む複数個のドライバ手段で有って、該
ドライバ手段は、互いにカスケード接続されており、
又、該各ドライバ手段に所定の信号を供給するデコーダ
手段及び該シフトレジスタ手段に所定のタイミング信号
を供給するタイミング発生手段とから構成された制御回
路に於いて、該タイミング発生手段は、少なくともクロ
ック信号、該クロック信号制御信号及びビデオ信号制御
信号を発生する様に構成され、且つ該ドライバ手段のそ
れぞれは該タイミング発生手段と接続された制御手段を
含んでおり、該制御手段は、該クロック信号処理回路と
該ビデオ信号処理回路とを含んでおり、然かも、該制御
手段は、該複数個のドライバ手段内の特定のドライバ手
段が作動している間は他のドライバ手段はその作動を中
断する様に構成されている事を特徴とする制御回路。
【請求項２】当該制御手段に於ける、該クロック信号
処理回路は、クロック信号専用内部制御処理回路及びク
ロック信号専用外部制御処理回路を含むものである事を
特徴とする請求項１記載の制御回路。
【請求項３】当該制御手段に於ける、該ビデオ信号処
理回路は、ビデオ信号専用内部制御処理回路及びビデオ
信号専用外部制御処理回路を含むものである事を特徴と
する請求項１記載の制御回路。
【請求項４】該クロック信号専用内部制御処理回路に
は、クロック信号及びクロックパワーダウン入力信号と
が入力されるものである事を特徴とする請求項２記載の
制御回路。
【請求項５】ビデオ信号専用内部制御処理回路には、
該ビデオ信号、ビデオパワーダウン入力信号信号及びク
ロックパワーダウン信号とが入力されるものである事を
特徴とする請求項３記載の制御回路。
【請求項６】該クロック信号専用外部制御処理回路か
らは、クロックパワーダウン出力信号が出力されるもの
である事を特徴とする請求項２記載の制御回路。
【請求項７】該ビデオ信号専用外部制御処理回路から
は、ビデオパワーダウン出力信号及びスタートパルス出
力信号が出力されるものである事を特徴とする請求項３
記載の制御回路。
【請求項８】該シフトレジスタには、スタートパルス
入力信号が入力されるものである事を特徴とする請求項
１記載の制御回路。
【請求項９】該ドライバ手段は、所定の該ドライバ手
段が該制御手段に対する所定の演算開始制御信号に応答
して、該シフトレジスタ手段を作動させ、該デコーダか
ら供給される信号を演算処理して表示操作を実行した
後、演算終了信号を発生し該演算終了信号を当該ドライ
バ手段に隣接する次段のドライバ手段に伝達すると共に
該演算終了信号に応答して自己の演算処理機能を次の演
算開始制御信号が入力される迄不作動の状態にする様に
構成されている事を特徴とする請求項１記載の制御回
路。
【請求項１０】該制御手段が含まれる該ドライバ手段
には、サンプルホールド回路とラッチ回路が含まれてい
る事を特徴とする請求項１乃至９の何れかに記載の制御
回路。
【請求項１１】該駆動部は情報の表示を行う情報表示
手段を含んでいる事を特徴とする請求項１乃至１０の何
れかに記載の制御回路。
【請求項１２】該情報表示手段は、液晶パネル、ＬＥ
Ｄパネル、プラズマディスプレー、蛍光表示パネル等か
ら選択された一つから構成されているものである事を特
徴とする請求項４記載の制御回路。
【請求項１３】該制御手段は、該複数個のドライバ手
段内の特定のドライバ手段が作動している間は他のドラ
イバ手段のシフトレジスタ手段に所定のクロック信号が
供給されない様に構成して当該ドライバ手段の作動を中
断する様に構成されている事を特徴とする請求項１乃至
９の何れかに記載の制御回路。
【請求項１４】該各ドライバ手段に於ける該制御手段
は、互いにカスケード接続されている事を特徴とする請
求項１記載の制御回路。
【請求項１５】該各ドライバ手段に於ける該シフトレ
ジスタは、互いにカスケード接続されている事を特徴と
する請求項１記載の制御回路。
【請求項１６】該制御手段に於ける、該クロック信号
処理回路と該ビデオ信号処理回路の少なくとも一方に、
信号選択回路を設ける事によって、該シフトレジスタに
於ける手段の流れを双方向性型に構成した事を特徴とす
る請求項１記載の制御回路。