JPH08110766A - 駆動装置 - Google Patents
駆動装置Info
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- JPH08110766A JPH08110766A JP22689295A JP22689295A JPH08110766A JP H08110766 A JPH08110766 A JP H08110766A JP 22689295 A JP22689295 A JP 22689295A JP 22689295 A JP22689295 A JP 22689295A JP H08110766 A JPH08110766 A JP H08110766A
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Abstract
(57)【要約】
【課題】イネーブルチェーン方式の液晶駆動回路におい
て、該液晶駆動回路からのイネーブル信号の遅延を抑制
し、高速動作可能な駆動回路を提供する。また、該駆動
回路を用いて大容量表示可能な液晶表示装置を実現す
る。 【解決手段】前記液晶駆動回路は、表示データを転送す
るシフトクロックを計数するカウンタと、所定カウント
計数後に出力される前記カウンタのパルス出力と前記シ
フトクロックとの論理積を取る論理回路と、前記論理回
路の出力を入力とし、後段の前記液晶駆動回路にイネー
ブル信号を出力する保持回路とを具備し、前記イネーブ
ル信号は前記論理回路の出力タイミングに応じて出力さ
れる。また、該液晶駆動回路からの出力に基づいて液晶
パネルを駆動することで液晶表示装置を実現できる。
て、該液晶駆動回路からのイネーブル信号の遅延を抑制
し、高速動作可能な駆動回路を提供する。また、該駆動
回路を用いて大容量表示可能な液晶表示装置を実現す
る。 【解決手段】前記液晶駆動回路は、表示データを転送す
るシフトクロックを計数するカウンタと、所定カウント
計数後に出力される前記カウンタのパルス出力と前記シ
フトクロックとの論理積を取る論理回路と、前記論理回
路の出力を入力とし、後段の前記液晶駆動回路にイネー
ブル信号を出力する保持回路とを具備し、前記イネーブ
ル信号は前記論理回路の出力タイミングに応じて出力さ
れる。また、該液晶駆動回路からの出力に基づいて液晶
パネルを駆動することで液晶表示装置を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶駆動回路の特
にイネーブル制御に関する。
にイネーブル制御に関する。
【０００２】
【従来の技術】近年２００×６４０画素などの、表示容
量の大型化が進むドットマトリックス液晶パネルを駆動
するには、複数の液晶騨動回路をカスケード接続して使
用するのが一般的である。前記カスケード接続された複
数の液晶駆動回路は、低消費電力化を計る為、イネーブ
ル状態にある液晶駆動回路だけ動作する。つまりｎ個の
液晶駆動回路をカスケード接続する場合は、イネーブル
状態にある第一番目の液晶駆動回路が所定の動作を完了
すると、イネーブル状態が第二番目の液晶駆動回路に伝
播される。同様にしてｎ番目の液晶駆動回路まで、イネ
ーブル状態が伝播される。この方式はイネーブル・チェ
ーン方式と呼ばれている。前記イネーブル・チェーン方
式について、カラム側液晶駆動回路を例にとって示した
ものが図３である。７，８，９はカラム側液晶駆動回路
てある。信号ＸＳＣＬは表示データのシフト・クロック
てある。信号ＤＡＴＡは表示データの入力信号である。
信号ＬＰはラッチ・パルス信号で、液晶駆動回路を初期
状態にリセットする。ＢＩはイネーブル入力であり、
“Ｈ”が入力すると当該液晶駆動回路はイネーブル状態
になる。Ｅ０はイネーブル出力で、イネーブル状態を伝
播する。第一番目の液晶駆動回路７のイネーブル入力Ｅ
Ｉは、“Ｈ”に固定されている。イネーブル出力ＥＯは
第２番目の液晶駆動回路８のイネーブル入力ＥＩに接続
されている。同様にして最終番目の液晶駆動回路９ま
で、イネーブル出力ＥＯとイネーブル入力ＥＩは接続さ
れている。信号ＬＰに“Ｈ”のパルスが印加されると、
第１番目の液晶駆動回路はイネーブル状態となり、表示
データＤＡＴＡの取り込みを開始する。その後、所定ビ
ットの表示データＤＡＴＡの取り込みを完了すると、非
イネーブル状態（以下、デゼーブル状態）に切り換り、
同時にイネーブル出力ＥＯに“Ｈ”を出力する。第２番
目の液晶駆動回路８は、第１番目の液晶駆動回路７のイ
ネーブル出力ＥＯの“Ｈ”を、イネーブル入力ＥＩに入
力するのてイネーブル状態になり、表示データＤＡＴＡ
の取り込みを開始する。その後所定ビットの表示データ
ＤＡＴＡの取り込みを完了すると、デゼーブル状態に切
り換り、同時にイネーブル出力ＥＯに“Ｈ”を出力す
る。同様にして、イネーブル状態が最終番目の液晶駆動
回路９まで順次伝播されていく。イネーブル状態は外部
より制御されず、液晶駆動回路自身がイネーブル状態を
伝播していく。
量の大型化が進むドットマトリックス液晶パネルを駆動
するには、複数の液晶騨動回路をカスケード接続して使
用するのが一般的である。前記カスケード接続された複
数の液晶駆動回路は、低消費電力化を計る為、イネーブ
ル状態にある液晶駆動回路だけ動作する。つまりｎ個の
液晶駆動回路をカスケード接続する場合は、イネーブル
状態にある第一番目の液晶駆動回路が所定の動作を完了
すると、イネーブル状態が第二番目の液晶駆動回路に伝
播される。同様にしてｎ番目の液晶駆動回路まで、イネ
ーブル状態が伝播される。この方式はイネーブル・チェ
ーン方式と呼ばれている。前記イネーブル・チェーン方
式について、カラム側液晶駆動回路を例にとって示した
ものが図３である。７，８，９はカラム側液晶駆動回路
てある。信号ＸＳＣＬは表示データのシフト・クロック
てある。信号ＤＡＴＡは表示データの入力信号である。
信号ＬＰはラッチ・パルス信号で、液晶駆動回路を初期
状態にリセットする。ＢＩはイネーブル入力であり、
“Ｈ”が入力すると当該液晶駆動回路はイネーブル状態
になる。Ｅ０はイネーブル出力で、イネーブル状態を伝
播する。第一番目の液晶駆動回路７のイネーブル入力Ｅ
Ｉは、“Ｈ”に固定されている。イネーブル出力ＥＯは
第２番目の液晶駆動回路８のイネーブル入力ＥＩに接続
されている。同様にして最終番目の液晶駆動回路９ま
で、イネーブル出力ＥＯとイネーブル入力ＥＩは接続さ
れている。信号ＬＰに“Ｈ”のパルスが印加されると、
第１番目の液晶駆動回路はイネーブル状態となり、表示
データＤＡＴＡの取り込みを開始する。その後、所定ビ
ットの表示データＤＡＴＡの取り込みを完了すると、非
イネーブル状態（以下、デゼーブル状態）に切り換り、
同時にイネーブル出力ＥＯに“Ｈ”を出力する。第２番
目の液晶駆動回路８は、第１番目の液晶駆動回路７のイ
ネーブル出力ＥＯの“Ｈ”を、イネーブル入力ＥＩに入
力するのてイネーブル状態になり、表示データＤＡＴＡ
の取り込みを開始する。その後所定ビットの表示データ
ＤＡＴＡの取り込みを完了すると、デゼーブル状態に切
り換り、同時にイネーブル出力ＥＯに“Ｈ”を出力す
る。同様にして、イネーブル状態が最終番目の液晶駆動
回路９まで順次伝播されていく。イネーブル状態は外部
より制御されず、液晶駆動回路自身がイネーブル状態を
伝播していく。
【０００３】上述したイネーブル・チェーン方式のタイ
ミング関係を、図４のタイミング・チャート図で説明す
る。ｎ番目の液晶駆動回路が、シフト・クロックＸＳＣ
ＬのＰ1 のパルスの立ち下がりによって所定の表示デー
タの取り込みを完了すると、イネーブル状態からデゼー
ブル状態に切り換る。同時にイネーブル出力ＥＯに
“Ｈ”を出力する。
ミング関係を、図４のタイミング・チャート図で説明す
る。ｎ番目の液晶駆動回路が、シフト・クロックＸＳＣ
ＬのＰ1 のパルスの立ち下がりによって所定の表示デー
タの取り込みを完了すると、イネーブル状態からデゼー
ブル状態に切り換る。同時にイネーブル出力ＥＯに
“Ｈ”を出力する。
【０００４】ｎ＋１番目の液晶駆動回路は、ｎ番目の液
晶駆動回路のイネーブル出力ＥＯの“Ｈ”をイネーブル
入力ＥＩに入力して、イネーブル状態になる。これによ
り、シフト・クロックＸＳＣＬのＰ2 のバルスから表示
データの取り込みを開始する。
晶駆動回路のイネーブル出力ＥＯの“Ｈ”をイネーブル
入力ＥＩに入力して、イネーブル状態になる。これによ
り、シフト・クロックＸＳＣＬのＰ2 のバルスから表示
データの取り込みを開始する。
【０００５】以上のように、ｎ番目の液晶駆動回路はシ
フト・クロックＸＳＣＬのＰ1 のパルスまで動作し、ｎ
＋１番目の液晶駆動回路はシフト・クロックＸＳＣＬの
Ｐ2のパルスより動作の開始するので、イネーブルの伝
播はシフト・クロックＸＳＣＬのＰ1 のパルスの立ち下
がりから、シフト・クロックＸＳＣＬのＰ2 のパルスの
立ち上がりの間に行なう必要がある。もし、イネーブル
の伝播がＰ2 のパルスの立ち上がりより更に遅れた場合
には、以下に述べる不具合が発生する。図５を用いて説
明する。ｎ番目の液晶駆動回路から、ｎ＋１段目の液晶
駆動回路へのイネーブルの伝播の遅延が大きく、ｎ＋１
段目の液晶駆動回路がイネーブル状態になるのがシフト
・クロックＸＳＣＬのＰ2 のバルスまで遅れると、ｎ＋
１番目の液晶駆動回路が最初に表示データを取りこむ内
部シフト・クロックＴ１のパルス巾が、削れてしまう。
また、イネーブルの伝播がＰ2 のパルスの立ち下がりよ
り遅れた場合は、内部シフト・クロックＴ１のパルスは
消滅してしまう。このようになると、内部シフト・クロ
ックＴ１のタイミングで表示データを取り込むことがで
きなくなる為、液晶表示部の表示が１列ずれてしまう。
上述した不具合を防止するには、シフト・クロックＸＳ
ＣＬのＰ1 のパルスの立ち下がりから、Ｐ2のパルスの
立ち上がりまでの時間を、イネーブル伝播時間よりも長
くとれば良いが、その事は、シフト・クロックＸＳＣＬ
の周期の低速化を意昧する。しかしながら、近年ＣＲＴ
デイスプレイに迫る勢いで大容量化している、ドット・
スプレイに迫一る勢いで大容量化しているドット・マト
リックス液晶パネルを駆動するには、シフト・クロッタ
ＸＳＣＬを高速化し、一定の時間内に、大量の表示デー
タを処理する事が最も必要である。
フト・クロックＸＳＣＬのＰ1 のパルスまで動作し、ｎ
＋１番目の液晶駆動回路はシフト・クロックＸＳＣＬの
Ｐ2のパルスより動作の開始するので、イネーブルの伝
播はシフト・クロックＸＳＣＬのＰ1 のパルスの立ち下
がりから、シフト・クロックＸＳＣＬのＰ2 のパルスの
立ち上がりの間に行なう必要がある。もし、イネーブル
の伝播がＰ2 のパルスの立ち上がりより更に遅れた場合
には、以下に述べる不具合が発生する。図５を用いて説
明する。ｎ番目の液晶駆動回路から、ｎ＋１段目の液晶
駆動回路へのイネーブルの伝播の遅延が大きく、ｎ＋１
段目の液晶駆動回路がイネーブル状態になるのがシフト
・クロックＸＳＣＬのＰ2 のバルスまで遅れると、ｎ＋
１番目の液晶駆動回路が最初に表示データを取りこむ内
部シフト・クロックＴ１のパルス巾が、削れてしまう。
また、イネーブルの伝播がＰ2 のパルスの立ち下がりよ
り遅れた場合は、内部シフト・クロックＴ１のパルスは
消滅してしまう。このようになると、内部シフト・クロ
ックＴ１のタイミングで表示データを取り込むことがで
きなくなる為、液晶表示部の表示が１列ずれてしまう。
上述した不具合を防止するには、シフト・クロックＸＳ
ＣＬのＰ1 のパルスの立ち下がりから、Ｐ2のパルスの
立ち上がりまでの時間を、イネーブル伝播時間よりも長
くとれば良いが、その事は、シフト・クロックＸＳＣＬ
の周期の低速化を意昧する。しかしながら、近年ＣＲＴ
デイスプレイに迫る勢いで大容量化している、ドット・
スプレイに迫一る勢いで大容量化しているドット・マト
リックス液晶パネルを駆動するには、シフト・クロッタ
ＸＳＣＬを高速化し、一定の時間内に、大量の表示デー
タを処理する事が最も必要である。
【０００６】従って、大容量液晶パネルを駆動するに
は、イネーブル状態の伝播遅延を極力少なくし、シフト
・クロックＸＳＣＬの高速化を可能にすることが必須の
条件である。
は、イネーブル状態の伝播遅延を極力少なくし、シフト
・クロックＸＳＣＬの高速化を可能にすることが必須の
条件である。
【０００７】従来より、前述したイネーブル．チエーン
方式を制御するイネーブル回路としては、図６に示す方
式が多く用いられている。図６の動作を以下に説明す
る。信号ＸＳＣＬは、表示データ取り込み用のシフト・
クロック、信号ＥＩはイネーブル入力、信号ＥＯはイネ
ーブル出力である。フリップ・フロップ１１はイネーブ
ル・コントロール用のフリップ・フロップで、Ｑ出力が
“Ｌ”の時イネーブル状態となり、Ｑ出力が“Ｈ”の時
デゼーブル状態となる。カウンタ１０は、シフト・クロ
ックＸＳＣＬを計数して、液晶駆動回路内部へタイミン
グ信号を出力すると共に、フリップ・フロップ１１のセ
ット信号を制御する。この回路に於いて、イネーブル入
力ＥＩに“Ｈ”が入力されている状態で、信号ＬＰに
“Ｈ”のパルスが印加されると、カウンタ１０とフリッ
プ・フロップ１１がリセットされる。これによりフリッ
プ・フロップ１１のＱ出力は“Ｌ”となり、信号１２を
“Ｈ”にし、ゲート１３を能動させるから、カウンタ１
０にシフト・クロックＸＳＣＬが入力する。カウンタ１
０は、シフト・クロックが所定の表示データを取り込ん
だ事を計数すると、信号１４に“Ｈ”を出力し、フリッ
プ・フロップ１１をセットする。これにより、フリップ
・フロップのＱ出力は“Ｈ”となり、信号１２が“Ｌ”
になってゲート１３を非能動とし、当該液晶駆動回路は
デゼーブル状態に切換る。同時に、イネーブル出力ＥＯ
に“Ｈ”を出力して、次段の液晶駆動回路にイネーブル
状態を伝播する。
方式を制御するイネーブル回路としては、図６に示す方
式が多く用いられている。図６の動作を以下に説明す
る。信号ＸＳＣＬは、表示データ取り込み用のシフト・
クロック、信号ＥＩはイネーブル入力、信号ＥＯはイネ
ーブル出力である。フリップ・フロップ１１はイネーブ
ル・コントロール用のフリップ・フロップで、Ｑ出力が
“Ｌ”の時イネーブル状態となり、Ｑ出力が“Ｈ”の時
デゼーブル状態となる。カウンタ１０は、シフト・クロ
ックＸＳＣＬを計数して、液晶駆動回路内部へタイミン
グ信号を出力すると共に、フリップ・フロップ１１のセ
ット信号を制御する。この回路に於いて、イネーブル入
力ＥＩに“Ｈ”が入力されている状態で、信号ＬＰに
“Ｈ”のパルスが印加されると、カウンタ１０とフリッ
プ・フロップ１１がリセットされる。これによりフリッ
プ・フロップ１１のＱ出力は“Ｌ”となり、信号１２を
“Ｈ”にし、ゲート１３を能動させるから、カウンタ１
０にシフト・クロックＸＳＣＬが入力する。カウンタ１
０は、シフト・クロックが所定の表示データを取り込ん
だ事を計数すると、信号１４に“Ｈ”を出力し、フリッ
プ・フロップ１１をセットする。これにより、フリップ
・フロップのＱ出力は“Ｈ”となり、信号１２が“Ｌ”
になってゲート１３を非能動とし、当該液晶駆動回路は
デゼーブル状態に切換る。同時に、イネーブル出力ＥＯ
に“Ｈ”を出力して、次段の液晶駆動回路にイネーブル
状態を伝播する。
【０００８】
【発明が解決しようとする課題】前述の場合、液晶駆動
回路が、所定の表示データを取り込み終り、動作を完了
するシフト・クロックＸＳＣＬのタイミングが、フリッ
プ・フロップ１１をセットするまでに、ゲート１３とカ
ウンタ１０を経由してくる為の遅延時間を生じてしまう
という欠点があった。この事により、次段の液晶駆動回
路にイネーブル状態を伝播するイネーブル出力ＥＯが
“Ｈ”に切り換るまでに遅延時間を生じてしまい、高速
化が困難であった。本発明は、このような問題点を解決
するもので、シフト・クロックＸＳＣＬがフリップ・フ
ロップ１１のセットを制御するまでの遅廷時間を最小限
にするものである。この事により、シフト・クロックＸ
ＳＣＬの高速化を可能にして、大表示容量のドヅト・マ
トリックス液晶パネルを駆動する回路を提供する事を目
的とする。
回路が、所定の表示データを取り込み終り、動作を完了
するシフト・クロックＸＳＣＬのタイミングが、フリッ
プ・フロップ１１をセットするまでに、ゲート１３とカ
ウンタ１０を経由してくる為の遅延時間を生じてしまう
という欠点があった。この事により、次段の液晶駆動回
路にイネーブル状態を伝播するイネーブル出力ＥＯが
“Ｈ”に切り換るまでに遅延時間を生じてしまい、高速
化が困難であった。本発明は、このような問題点を解決
するもので、シフト・クロックＸＳＣＬがフリップ・フ
ロップ１１のセットを制御するまでの遅廷時間を最小限
にするものである。この事により、シフト・クロックＸ
ＳＣＬの高速化を可能にして、大表示容量のドヅト・マ
トリックス液晶パネルを駆動する回路を提供する事を目
的とする。
【０００９】
【課題を解決するための手段】本発明の液晶駆動回路
は、イネーブル状態とデゼーブル状態を切換える為のフ
リップ・フロップを動作させるクロック信号に、表示デ
ータのシフト・クロックとの同期信号を入力する事に特
徴がある。
は、イネーブル状態とデゼーブル状態を切換える為のフ
リップ・フロップを動作させるクロック信号に、表示デ
ータのシフト・クロックとの同期信号を入力する事に特
徴がある。
【００１０】
【作用】本発明の上記構成によれば、イネーブル状態と
デゼーブル状態を切り換えるフリップ・フロップを動作
させるクロック信号に、表示データのシフト・クロック
との同期信号を入力する為、前記シフト・クロックが、
前記フリップ・フロップを動作させるまでの遅延時間が
極めて少なくなる。
デゼーブル状態を切り換えるフリップ・フロップを動作
させるクロック信号に、表示データのシフト・クロック
との同期信号を入力する為、前記シフト・クロックが、
前記フリップ・フロップを動作させるまでの遅延時間が
極めて少なくなる。
【００１１】
【発明の実施の形態】図１に、本発明による液晶駆動回
路の一実施例をカラム側液晶ドライバを用いて説明す
る。カウンタ１は、ゲート４が能動の時、シフト・クロ
ックＸＳＣＬを入力し、表示データＤＡＴＡを取り込む
タイミング信号を第１ラッチ回路に出力する。第１ラッ
チ回路に取り込まれた表示データＤＡＴＡは、ラッチ・
パルスＬＰにより第２ラッチ回路に取り込まれ、ドライ
バにより、液晶駆動電庄にレべルをシフトしてＸ0 〜Ｘ
n として液晶表示パネルに出力される。カウンタ１は、
同時にゲート６を信号５により制御する。フリップ・フ
ロップ２は、イネーブル・コントロール用のフリップ・
フロップであり、ラッチ・パルスＬＰが“Ｈ”の時リセ
ットされ、Ｑ出カに“Ｌ”を出力する。
路の一実施例をカラム側液晶ドライバを用いて説明す
る。カウンタ１は、ゲート４が能動の時、シフト・クロ
ックＸＳＣＬを入力し、表示データＤＡＴＡを取り込む
タイミング信号を第１ラッチ回路に出力する。第１ラッ
チ回路に取り込まれた表示データＤＡＴＡは、ラッチ・
パルスＬＰにより第２ラッチ回路に取り込まれ、ドライ
バにより、液晶駆動電庄にレべルをシフトしてＸ0 〜Ｘ
n として液晶表示パネルに出力される。カウンタ１は、
同時にゲート６を信号５により制御する。フリップ・フ
ロップ２は、イネーブル・コントロール用のフリップ・
フロップであり、ラッチ・パルスＬＰが“Ｈ”の時リセ
ットされ、Ｑ出カに“Ｌ”を出力する。
【００１２】この状態から、フリップ・フログプ２のク
ロック信号であるゲート６の出力が“Ｈ”から“Ｌ”に
立ち下がると、Ｑ出力は“Ｌ”から“Ｈ”に切り換わ
る。
ロック信号であるゲート６の出力が“Ｈ”から“Ｌ”に
立ち下がると、Ｑ出力は“Ｌ”から“Ｈ”に切り換わ
る。
【００１３】ここで、イネーブル入力ＥＩが“Ｈ”の
時、ラッチ・パルスＬＰに“Ｈ”のパルスが印加される
と、カウンタ１とフリップ・フロップ２がリセットされ
る。これにより、フリップ・フロップ２のＱ出力は
“Ｌ”を出力し、信号３を“Ｈ”にしてゲート４を能動
させイネーブル状態となる。カウンタ１はシフト・クロ
ックＸＳＣＬを入力し始め、その後表示データを所定数
取り込んだ事を計数すると、信号５を“Ｈ”から“Ｌ”
に切り換える。
時、ラッチ・パルスＬＰに“Ｈ”のパルスが印加される
と、カウンタ１とフリップ・フロップ２がリセットされ
る。これにより、フリップ・フロップ２のＱ出力は
“Ｌ”を出力し、信号３を“Ｈ”にしてゲート４を能動
させイネーブル状態となる。カウンタ１はシフト・クロ
ックＸＳＣＬを入力し始め、その後表示データを所定数
取り込んだ事を計数すると、信号５を“Ｈ”から“Ｌ”
に切り換える。
【００１４】信号ライン５が“Ｈ”から”Ｌ”に切り換
わるタイミングは、シフト・クロックＸＳＣＬのタイミ
ングより、ゲート４とカウンタ１を通過してくる分だけ
遅延しているが、アンド・ゲート６によりシフト・クロ
ックＸＳＣＬと同期をとった信号となって、フリップ・
フロップ２にクロック信号として入力される。この事を
図２で説明する。
わるタイミングは、シフト・クロックＸＳＣＬのタイミ
ングより、ゲート４とカウンタ１を通過してくる分だけ
遅延しているが、アンド・ゲート６によりシフト・クロ
ックＸＳＣＬと同期をとった信号となって、フリップ・
フロップ２にクロック信号として入力される。この事を
図２で説明する。
【００１５】シフト・クロックＸＳＣＬの立ち下がりに
よって信号５は立ち下がるが、ゲート４とカウンタ１を
経由して来た分だけ遅延している。ここでゲート６によ
りシフト・クロックＸＳＣＬと信号５とのアンドをとる
ことにより、フリップ・フロップ２のクロック入力は、
シフト・クロックＸＳＣＬに対して遅廼時間が極めて少
なくなる。
よって信号５は立ち下がるが、ゲート４とカウンタ１を
経由して来た分だけ遅延している。ここでゲート６によ
りシフト・クロックＸＳＣＬと信号５とのアンドをとる
ことにより、フリップ・フロップ２のクロック入力は、
シフト・クロックＸＳＣＬに対して遅廼時間が極めて少
なくなる。
【００１６】フリップ・フロップ２は、クロック入力が
“Ｈ”から“Ｌ”に切り換わる事により、Ｑ出力を
“Ｌ”から“Ｈ”にし、これにより信号３を“Ｌ”にし
てゲート４を非能動にする事によりデゼーブル状態に切
り換わる。同時に、イネーブル出力ＥＯに“Ｈ”を出力
して、次段の液晶駆動回路へイネーブル状態を伝播す
る。イネーブル状態は外部より制御されず、液晶駆動回
路自身がイネーブル状態を伝播していく。
“Ｈ”から“Ｌ”に切り換わる事により、Ｑ出力を
“Ｌ”から“Ｈ”にし、これにより信号３を“Ｌ”にし
てゲート４を非能動にする事によりデゼーブル状態に切
り換わる。同時に、イネーブル出力ＥＯに“Ｈ”を出力
して、次段の液晶駆動回路へイネーブル状態を伝播す
る。イネーブル状態は外部より制御されず、液晶駆動回
路自身がイネーブル状態を伝播していく。
【００１７】本発明は、カウンタ１の出力信号（信号
５）に入力信号（シフト・クロックＸＳＣＬ）との同期
をとる事であり、同様に、カウンタ１から第１ラッチ回
路に出力する信号に、シフト・クロックＸＳＣＬと同期
をとる事によって高速化を図るなどの応用ができる。
５）に入力信号（シフト・クロックＸＳＣＬ）との同期
をとる事であり、同様に、カウンタ１から第１ラッチ回
路に出力する信号に、シフト・クロックＸＳＣＬと同期
をとる事によって高速化を図るなどの応用ができる。
【００１８】
【発明の効果】本発明によれば、イネーブル・コントロ
ール用のフリップ・フロップ２は、ゲート６によりシフ
ト・クロックＸＳＣＬとの同期信号で動作するので、シ
フト・クロックＸＳＣＬが、ゲート４並びにカウンタ１
により遅延する時間を無視できる。従って、シフト・ク
ロックＸＳＣＬのタイミングに対して次段の液晶駆動回
路にイネーブル状態を伝播するイネーブル出力ＥＯの遅
延時間を極めて少なく押える事ができる。この事によ
り、シフト・クロックＸＳＣＬの高速化が可能となり、
大表示容量のドット・マトリックス液晶パネルを駆動で
きる。
ール用のフリップ・フロップ２は、ゲート６によりシフ
ト・クロックＸＳＣＬとの同期信号で動作するので、シ
フト・クロックＸＳＣＬが、ゲート４並びにカウンタ１
により遅延する時間を無視できる。従って、シフト・ク
ロックＸＳＣＬのタイミングに対して次段の液晶駆動回
路にイネーブル状態を伝播するイネーブル出力ＥＯの遅
延時間を極めて少なく押える事ができる。この事によ
り、シフト・クロックＸＳＣＬの高速化が可能となり、
大表示容量のドット・マトリックス液晶パネルを駆動で
きる。
【００１９】また、本発明はゲート６を付加する事によ
りシフト・クロックＸＳＣＬの高速化が可能となるか
ら、従来の液晶駆動回路の回路構成を変更する必要がな
い。従って、低コストで大表示容量のドット・マトリッ
クス液晶パネルのドライバが実現できる。
りシフト・クロックＸＳＣＬの高速化が可能となるか
ら、従来の液晶駆動回路の回路構成を変更する必要がな
い。従って、低コストで大表示容量のドット・マトリッ
クス液晶パネルのドライバが実現できる。
【００２０】従来の方式であるとシフト・クロックＸＳ
ＣＬの転送速度は４ＭＨZ 程度が限界であったが、本発
明によれば、６ＭＨZ 程度まで動作でき、転送速度は約
５割ほど向上する。
ＣＬの転送速度は４ＭＨZ 程度が限界であったが、本発
明によれば、６ＭＨZ 程度まで動作でき、転送速度は約
５割ほど向上する。
【図１】本発明の液晶駆動回路の一実施例を示す図。
【図２】本発明のタイミング・チャート。
【図３】イネーブル・チエーン方式を示す構成例を示す
図。
図。
【図４】イネーブル・チエーン方式のタイミング・チャ
ート。
ート。
【図５】従来技術のイネーブル伝播の一例を示すタイミ
ング・チャート。
ング・チャート。
【図６】従来技術の液晶駆動回路の一例を示す図。
１・・・・・カウンタ ２・・・・・フリップ・フロップ ４，６・・・アンド・ゲート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年１０月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 駆動装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 駆動装置
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、駆動装置、特に、
イネーブル制御及びこれに係る駆動装置に関する。
イネーブル制御及びこれに係る駆動装置に関する。
【０００２】
【従来の技術】近年２００×６４０画素などの、表示容
量の大型化が進むドットマトリックス液晶パネルを駆動
するには、複数の液晶駆動回路をカスケード接続して使
用するのが一般的である。前記カスケード接続された複
数の液晶駆動回路は、低消費電力化を計る為、イネーブ
ル状態にある液晶駆動回路だけ動作する。つまりｎ個の
液晶駆動回路をカスケード接続する場合は、イネーブル
状態にある第一番目の液晶駆動回路が所定の動作を完了
すると、イネーブル状態が第二番目の液晶駆動回路に伝
播される。同様にしてｎ番目の液晶駆動回路まで、イネ
ーブル状態が伝播される。この方式はイネーブル・チェ
ーン方式と呼ばれている。前記イネーブル・チェーン方
式について、カラム側液晶駆動回路を例にとって示した
ものが図３である。７，８，９はカラム側液晶駆動回路
である。信号ＸＳＣＬは表示データのシフト・クロック
である。信号ＤＡＴＡは表示データの入力信号である。
信号ＬＰはラッチ・パルス信号で、液晶駆動回路を初期
状態にリセットする。ＥＩはイネーブル入力であり、
“Ｈ”が入力すると当該液晶駆動回路はイネーブル状態
になる。ＥＯはイネーブル出力で、イネーブル状態を伝
播する。第一番目の液晶駆動回路７のイネーブル入力Ｅ
Ｉは、“Ｈ”に固定されている。イネーブル出力ＥＯは
第２番目の液晶駆動回路８のイネーブル入力ＥＩに接続
されている。同様にして最終番目の液晶駆動回路９ま
で、イネーブル出力ＥＯとイネーブル入力ＥＩは接続さ
れている。信号ＬＰに“Ｈ”のパルスが印加されると、
第１番目の液晶駆動回路はイネーブル状態となり、表示
データＤＡＴＡの取り込みを開始する。その後、所定ビ
ットの表示データＤＡＴＡの取り込みを完了すると、非
イネーブル状態（以下、デゼーブル状態）に切り換り、
同時にイネーブル出力ＥＯに“Ｈ”を出力する。第２番
目の液晶駆動回路８は、第１番目の液晶駆動回路７のイ
ネーブル出力ＥＯの“Ｈ”を、イネーブル入力ＥＩに入
力するのでイネーブル状態になり、表示データＤＡＴＡ
の取り込みを開始する。その後所定ビットの表示データ
ＤＡＴＡの取り込みを完了すると、デゼーブル状態に切
り換り、同時にイネーブル出力ＥＯに“Ｈ”を出力す
る。同様にして、イネーブル状態が最終番目の液晶駆動
回路９まで順次伝播されていく。イネーブル状態は外部
より制御されず、液晶駆動回路自身がイネーブル状態を
伝播していく。
量の大型化が進むドットマトリックス液晶パネルを駆動
するには、複数の液晶駆動回路をカスケード接続して使
用するのが一般的である。前記カスケード接続された複
数の液晶駆動回路は、低消費電力化を計る為、イネーブ
ル状態にある液晶駆動回路だけ動作する。つまりｎ個の
液晶駆動回路をカスケード接続する場合は、イネーブル
状態にある第一番目の液晶駆動回路が所定の動作を完了
すると、イネーブル状態が第二番目の液晶駆動回路に伝
播される。同様にしてｎ番目の液晶駆動回路まで、イネ
ーブル状態が伝播される。この方式はイネーブル・チェ
ーン方式と呼ばれている。前記イネーブル・チェーン方
式について、カラム側液晶駆動回路を例にとって示した
ものが図３である。７，８，９はカラム側液晶駆動回路
である。信号ＸＳＣＬは表示データのシフト・クロック
である。信号ＤＡＴＡは表示データの入力信号である。
信号ＬＰはラッチ・パルス信号で、液晶駆動回路を初期
状態にリセットする。ＥＩはイネーブル入力であり、
“Ｈ”が入力すると当該液晶駆動回路はイネーブル状態
になる。ＥＯはイネーブル出力で、イネーブル状態を伝
播する。第一番目の液晶駆動回路７のイネーブル入力Ｅ
Ｉは、“Ｈ”に固定されている。イネーブル出力ＥＯは
第２番目の液晶駆動回路８のイネーブル入力ＥＩに接続
されている。同様にして最終番目の液晶駆動回路９ま
で、イネーブル出力ＥＯとイネーブル入力ＥＩは接続さ
れている。信号ＬＰに“Ｈ”のパルスが印加されると、
第１番目の液晶駆動回路はイネーブル状態となり、表示
データＤＡＴＡの取り込みを開始する。その後、所定ビ
ットの表示データＤＡＴＡの取り込みを完了すると、非
イネーブル状態（以下、デゼーブル状態）に切り換り、
同時にイネーブル出力ＥＯに“Ｈ”を出力する。第２番
目の液晶駆動回路８は、第１番目の液晶駆動回路７のイ
ネーブル出力ＥＯの“Ｈ”を、イネーブル入力ＥＩに入
力するのでイネーブル状態になり、表示データＤＡＴＡ
の取り込みを開始する。その後所定ビットの表示データ
ＤＡＴＡの取り込みを完了すると、デゼーブル状態に切
り換り、同時にイネーブル出力ＥＯに“Ｈ”を出力す
る。同様にして、イネーブル状態が最終番目の液晶駆動
回路９まで順次伝播されていく。イネーブル状態は外部
より制御されず、液晶駆動回路自身がイネーブル状態を
伝播していく。
【０００３】上述したイネーブル・チェーン方式のタイ
ミング関係を、図４のタイミング・チャート図で説明す
る。ｎ番目の液晶駆動回路が、シフト・クロックＸＳＣ
ＬのＰ1 のパルスの立ち下がりによって所定の表示デー
タの取り込みを完了すると、カウンタから取り込み終了
のパルス信号１４が出力され、この信号１４の立ち上が
りでイネーブルコントロール用フリップフロップ出力が
反転し、イネーブル状態からデゼーブル状態に切り換
る。同時にイネーブル出力ＥＯに“Ｈ”を出力する。
ミング関係を、図４のタイミング・チャート図で説明す
る。ｎ番目の液晶駆動回路が、シフト・クロックＸＳＣ
ＬのＰ1 のパルスの立ち下がりによって所定の表示デー
タの取り込みを完了すると、カウンタから取り込み終了
のパルス信号１４が出力され、この信号１４の立ち上が
りでイネーブルコントロール用フリップフロップ出力が
反転し、イネーブル状態からデゼーブル状態に切り換
る。同時にイネーブル出力ＥＯに“Ｈ”を出力する。
【０００４】ｎ＋１番目の液晶駆動回路は、ｎ番目の液
晶駆動回路のイネーブル出力ＥＯの“Ｈ”をイネーブル
入力ＥＩに入力して、イネーブル状態になる。これによ
り、シフト・クロックＸＳＣＬのＰ2 のバルスから表示
データの取り込みを開始する。
晶駆動回路のイネーブル出力ＥＯの“Ｈ”をイネーブル
入力ＥＩに入力して、イネーブル状態になる。これによ
り、シフト・クロックＸＳＣＬのＰ2 のバルスから表示
データの取り込みを開始する。
【０００５】以上のように、ｎ番目の液晶駆動回路はシ
フト・クロックＸＳＣＬのＰ1 のパルスまで動作し、ｎ
＋１番目の液晶駆動回路はシフト・クロックＸＳＣＬの
Ｐ2のパルスより動作の開始するので、イネーブルの伝
播はシフト・クロックＸＳＣＬのＰ1 のパルスの立ち下
がりから、シフト・クロックＸＳＣＬのＰ2 のパルスの
立ち上がりの間に行なう必要がある。もし、イネーブル
の伝播がＰ2 のパルスの立ち上がりより更に遅れた場合
には、以下に述べる不具合が発生する。図５を用いて説
明する。ｎ番目の液晶駆動回路から、ｎ＋１段目の液晶
駆動回路へのイネーブルの伝播の遅延が大きく、ｎ＋１
段目の液晶駆動回路がイネーブル状態になるのがシフト
・クロックＸＳＣＬのＰ2 のパルスまで遅れると、ｎ＋
１番目の液晶駆動回路が最初に表示データを取りこむ内
部シフト・クロックＴ１のパルス巾が、削れてしまう。
また、イネーブルの伝播がＰ2 のパルスの立ち下がりよ
り遅れた場合は、内部シフト・クロックＴ１のパルスは
消滅してしまう。このようになると、内部シフト・クロ
ックＴ１のタイミングで表示データを取り込むことがで
きなくなる為、液晶表示部の表示が１列ずれてしまう。
上述した不具合を防止するには、シフト・クロックＸＳ
ＣＬのＰ1 のパルスの立ち下がりから、Ｐ2のパルスの
立ち上がりまでの時間を、イネーブル伝播時間よりも長
くとれば良いが、その事は、シフト・クロックＸＳＣＬ
の周期の低速化を意昧する。しかしながら、近年ＣＲＴ
デイスプレイに迫る勢いで大容量化しているドット・マ
トリックス液晶パネルを駆動するには、シフト・クロッ
クＸＳＣＬを高速化し、一定の時間内に、大量の表示デ
ータを処理する事が最も必要である。
フト・クロックＸＳＣＬのＰ1 のパルスまで動作し、ｎ
＋１番目の液晶駆動回路はシフト・クロックＸＳＣＬの
Ｐ2のパルスより動作の開始するので、イネーブルの伝
播はシフト・クロックＸＳＣＬのＰ1 のパルスの立ち下
がりから、シフト・クロックＸＳＣＬのＰ2 のパルスの
立ち上がりの間に行なう必要がある。もし、イネーブル
の伝播がＰ2 のパルスの立ち上がりより更に遅れた場合
には、以下に述べる不具合が発生する。図５を用いて説
明する。ｎ番目の液晶駆動回路から、ｎ＋１段目の液晶
駆動回路へのイネーブルの伝播の遅延が大きく、ｎ＋１
段目の液晶駆動回路がイネーブル状態になるのがシフト
・クロックＸＳＣＬのＰ2 のパルスまで遅れると、ｎ＋
１番目の液晶駆動回路が最初に表示データを取りこむ内
部シフト・クロックＴ１のパルス巾が、削れてしまう。
また、イネーブルの伝播がＰ2 のパルスの立ち下がりよ
り遅れた場合は、内部シフト・クロックＴ１のパルスは
消滅してしまう。このようになると、内部シフト・クロ
ックＴ１のタイミングで表示データを取り込むことがで
きなくなる為、液晶表示部の表示が１列ずれてしまう。
上述した不具合を防止するには、シフト・クロックＸＳ
ＣＬのＰ1 のパルスの立ち下がりから、Ｐ2のパルスの
立ち上がりまでの時間を、イネーブル伝播時間よりも長
くとれば良いが、その事は、シフト・クロックＸＳＣＬ
の周期の低速化を意昧する。しかしながら、近年ＣＲＴ
デイスプレイに迫る勢いで大容量化しているドット・マ
トリックス液晶パネルを駆動するには、シフト・クロッ
クＸＳＣＬを高速化し、一定の時間内に、大量の表示デ
ータを処理する事が最も必要である。
【０００６】従って、大容量液晶パネルを駆動するに
は、イネーブル状態の伝播遅延を極力少なくし、シフト
・クロックＸＳＣＬの高速化を可能にすることが必須の
条件である。
は、イネーブル状態の伝播遅延を極力少なくし、シフト
・クロックＸＳＣＬの高速化を可能にすることが必須の
条件である。
【０００７】従来より、前述したイネーブル・チエーン
方式を制御するイネーブル回路としては、図６に示す方
式が多く用いられている。図６の動作を以下に説明す
る。信号ＸＳＣＬは、表示データ取り込み用のシフト・
クロック、信号ＥＩはイネーブル入力、信号ＥＯはイネ
ーブル信号である。１１は保持装置となるフリップフロ
ップを示す。フリップ・フロップ１１はイネーブル・コ
ントロール用のフリップ・フロップで、Ｑ出力が“Ｌ”
の時イネーブル状態となり、Ｑ出力が“Ｈ”の時デゼー
ブル状態となる。カウンタ１０は、シフト・クロックＸ
ＳＣＬを計数して、液晶駆動回路内部へタイミング信号
を出力すると共に、フリップ・フロップ１１のセット信
号を制御する。この回路に於いて、イネーブル入力ＥＩ
に“Ｈ”が入力されている状態で、信号ＬＰに“Ｈ”の
パルスが印加されると、カウンタ１０とフリップ・フロ
ップ１１がリセットされる。これによりフリップ・フロ
ップ１１のＱ出力は“Ｌ”となり、信号１２を“Ｈ”に
し、ゲート１３を能動させるから、カウンタ１０にシフ
ト・クロックＸＳＣＬが入力する。カウンタ１０は、シ
フト・クロックが所定の表示データを取り込んだ事を計
数すると、信号１４に“Ｈ”を出力し、この信号１４の
立ち上がりでフリップ・フロップ１１をセットする。こ
れにより、フリップ・フロップのＱ出力は“Ｈ”とな
り、信号１２が“Ｌ”になってゲート１３を非能動と
し、当該液晶駆動回路はデゼーブル状態に切換る。同時
に、イネーブル出力ＥＯに“Ｈ”を出力して、次段の液
晶駆動回路にイネーブル状態を伝播する。
方式を制御するイネーブル回路としては、図６に示す方
式が多く用いられている。図６の動作を以下に説明す
る。信号ＸＳＣＬは、表示データ取り込み用のシフト・
クロック、信号ＥＩはイネーブル入力、信号ＥＯはイネ
ーブル信号である。１１は保持装置となるフリップフロ
ップを示す。フリップ・フロップ１１はイネーブル・コ
ントロール用のフリップ・フロップで、Ｑ出力が“Ｌ”
の時イネーブル状態となり、Ｑ出力が“Ｈ”の時デゼー
ブル状態となる。カウンタ１０は、シフト・クロックＸ
ＳＣＬを計数して、液晶駆動回路内部へタイミング信号
を出力すると共に、フリップ・フロップ１１のセット信
号を制御する。この回路に於いて、イネーブル入力ＥＩ
に“Ｈ”が入力されている状態で、信号ＬＰに“Ｈ”の
パルスが印加されると、カウンタ１０とフリップ・フロ
ップ１１がリセットされる。これによりフリップ・フロ
ップ１１のＱ出力は“Ｌ”となり、信号１２を“Ｈ”に
し、ゲート１３を能動させるから、カウンタ１０にシフ
ト・クロックＸＳＣＬが入力する。カウンタ１０は、シ
フト・クロックが所定の表示データを取り込んだ事を計
数すると、信号１４に“Ｈ”を出力し、この信号１４の
立ち上がりでフリップ・フロップ１１をセットする。こ
れにより、フリップ・フロップのＱ出力は“Ｈ”とな
り、信号１２が“Ｌ”になってゲート１３を非能動と
し、当該液晶駆動回路はデゼーブル状態に切換る。同時
に、イネーブル出力ＥＯに“Ｈ”を出力して、次段の液
晶駆動回路にイネーブル状態を伝播する。
【０００８】
【発明が解決しようとする課題】前述の場合、液晶駆動
回路が、所定の表示データを取り込み終り、動作を完了
するシフト・クロックＸＳＣＬのタイミングが、フリッ
プ・フロップ１１をセットするまでに、ゲート１３とカ
ウンタ１０を経由してくる為の遅延時間を生じてしまう
という欠点があった。この事により、次段の液晶駆動回
路にイネーブル状態を伝播するイネーブル出力ＥＯが
“Ｈ”に切り換るまでに遅延時間を生じてしまい、高速
化が困難であった。本発明は、このような問題点を解決
するもので、シフト・クロックＸＳＣＬがフリップ・フ
ロップ１１のセットを制御するまでの遅廷時間を最小限
にするものである。この事により、シフト・クロックＸ
ＳＣＬの高速化を可能にして、大表示容量のドット・マ
トリックス液晶パネルを駆動する装置を提供する事を目
的とする。
回路が、所定の表示データを取り込み終り、動作を完了
するシフト・クロックＸＳＣＬのタイミングが、フリッ
プ・フロップ１１をセットするまでに、ゲート１３とカ
ウンタ１０を経由してくる為の遅延時間を生じてしまう
という欠点があった。この事により、次段の液晶駆動回
路にイネーブル状態を伝播するイネーブル出力ＥＯが
“Ｈ”に切り換るまでに遅延時間を生じてしまい、高速
化が困難であった。本発明は、このような問題点を解決
するもので、シフト・クロックＸＳＣＬがフリップ・フ
ロップ１１のセットを制御するまでの遅廷時間を最小限
にするものである。この事により、シフト・クロックＸ
ＳＣＬの高速化を可能にして、大表示容量のドット・マ
トリックス液晶パネルを駆動する装置を提供する事を目
的とする。
【０００９】
【課題を解決するための手段】本発明の液晶駆動回路
は、表示装置を複数の領域に分割し、前記複数の領域の
表示データが伝送されるデータ線から前記各領域に対応
した表示データをシフトクロックに応じて順次格納する
データ保持手段を有し、前記各領域を駆動するイネーブ
ルチェーン方式の駆動回路を複数個備える駆動装置にお
いて、前記駆動回路は、前記シフトクロックを計数する
カウンタと、所定カウント計数後に出力される前記カウ
ンタのパルス出力と前記シフトクロックとの論理積を取
る論理回路と、前記論理回路の出力を入力とし、該論理
回路の出力タイミングに応じて後段の前記駆動回路へ出
力されるイネーブル信号を保持する保持回路とを具備す
ることを特徴とする。
は、表示装置を複数の領域に分割し、前記複数の領域の
表示データが伝送されるデータ線から前記各領域に対応
した表示データをシフトクロックに応じて順次格納する
データ保持手段を有し、前記各領域を駆動するイネーブ
ルチェーン方式の駆動回路を複数個備える駆動装置にお
いて、前記駆動回路は、前記シフトクロックを計数する
カウンタと、所定カウント計数後に出力される前記カウ
ンタのパルス出力と前記シフトクロックとの論理積を取
る論理回路と、前記論理回路の出力を入力とし、該論理
回路の出力タイミングに応じて後段の前記駆動回路へ出
力されるイネーブル信号を保持する保持回路とを具備す
ることを特徴とする。
【００１０】
【作用】本発明の上記構成によれば、イネーブル状態と
デゼーブル状態を切り換えるフリップ・フロップを動作
させるクロック信号に、表示データのシフト・クロック
との論理積を取った同期信号を入力する為、前記シフト
・クロックが、前記フリップ・フロップを動作させるま
での遅延時間が極めて少なくなる。
デゼーブル状態を切り換えるフリップ・フロップを動作
させるクロック信号に、表示データのシフト・クロック
との論理積を取った同期信号を入力する為、前記シフト
・クロックが、前記フリップ・フロップを動作させるま
での遅延時間が極めて少なくなる。
【００１１】
【発明の実施の形態】図１に、本発明による駆動装置の
一実施例をカラム側液晶ドライバを用いて説明する。カ
ウンタ１は、ゲート４が能動の時、シフト・クロックＸ
ＳＣＬを入力し、表示データＤＡＴＡを取り込むタイミ
ング信号を第１ラッチ回路に出力する。第１ラッチ回路
に取り込まれた表示データＤＡＴＡは、ラッチ・パルス
ＬＰにより第２ラッチ回路に取り込まれ、ドライバによ
り、液晶駆動電庄にレべルをシフトしてＸ0 〜Ｘn とし
て液晶表示パネルに出力される。カウンタ１は、同時に
ゲート６を信号５により制御する。フリップ・フロップ
２は、イネーブル・コントロール用のフリップ・フロッ
プであり、ラッチ・パルスＬＰが“Ｈ”の時リセットさ
れ、Ｑ出力に“Ｌ”を出力する。
一実施例をカラム側液晶ドライバを用いて説明する。カ
ウンタ１は、ゲート４が能動の時、シフト・クロックＸ
ＳＣＬを入力し、表示データＤＡＴＡを取り込むタイミ
ング信号を第１ラッチ回路に出力する。第１ラッチ回路
に取り込まれた表示データＤＡＴＡは、ラッチ・パルス
ＬＰにより第２ラッチ回路に取り込まれ、ドライバによ
り、液晶駆動電庄にレべルをシフトしてＸ0 〜Ｘn とし
て液晶表示パネルに出力される。カウンタ１は、同時に
ゲート６を信号５により制御する。フリップ・フロップ
２は、イネーブル・コントロール用のフリップ・フロッ
プであり、ラッチ・パルスＬＰが“Ｈ”の時リセットさ
れ、Ｑ出力に“Ｌ”を出力する。
【００１２】この状態から、フリップ・フロップ２のク
ロック信号であるゲート６の出力が“Ｈ”から“Ｌ”に
立ち下がると、Ｑ出力は“Ｌ”から“Ｈ”に切り換わ
る。
ロック信号であるゲート６の出力が“Ｈ”から“Ｌ”に
立ち下がると、Ｑ出力は“Ｌ”から“Ｈ”に切り換わ
る。
【００１３】ここで、イネーブル入力ＥＩが“Ｈ”の
時、ラッチ・パルスＬＰに“Ｈ”のパルスが印加される
と、カウンタ１とフリップ・フロップ２がリセットされ
る。これにより、フリップ・フロップ２のＱ出力は
“Ｌ”を出力し、信号３を“Ｈ”にしてゲート４を能動
させイネーブル状態となる。カウンタ１はシフト・クロ
ックＸＳＣＬを入力し始め、その後表示データを所定数
取り込んだ事を計数すると、信号５を“Ｈ”から“Ｌ”
に切り換える。
時、ラッチ・パルスＬＰに“Ｈ”のパルスが印加される
と、カウンタ１とフリップ・フロップ２がリセットされ
る。これにより、フリップ・フロップ２のＱ出力は
“Ｌ”を出力し、信号３を“Ｈ”にしてゲート４を能動
させイネーブル状態となる。カウンタ１はシフト・クロ
ックＸＳＣＬを入力し始め、その後表示データを所定数
取り込んだ事を計数すると、信号５を“Ｈ”から“Ｌ”
に切り換える。
【００１４】信号ライン５が“Ｈ”から”Ｌ”に切り換
わるタイミングは、シフト・クロックＸＳＣＬのタイミ
ングより、ゲート４とカウンタ１を通過してくる分だけ
遅延しているが、アンド・ゲート６によりシフト・クロ
ックＸＳＣＬと同期をとった信号となって、フリップ・
フロップ２にクロック信号として入力される。この事を
図２で説明する。
わるタイミングは、シフト・クロックＸＳＣＬのタイミ
ングより、ゲート４とカウンタ１を通過してくる分だけ
遅延しているが、アンド・ゲート６によりシフト・クロ
ックＸＳＣＬと同期をとった信号となって、フリップ・
フロップ２にクロック信号として入力される。この事を
図２で説明する。
【００１５】ＸＳＣＬは図４と同様のシフト・クロック
を、信号５は図４の信号１４と同様にカウント終了時に
カウンタより出力されるパルス信号を示す。そして、図
２はこれらの信号の立ち下がり部のみを、時間軸を拡大
して示したものである。カウンタでシフト・クロックを
計数している間は、信号５（カウンタ出力）は図６から
もわかるとおり“Ｌ”に保持されているため、ゲート６
の出力も“Ｌ”に保たれたままとなる。そして、カウン
トが終了すると信号５は立ち上がり、次にシフト・クロ
ックＸＳＣＬの立ち下がりによって信号５は立ち下がる
が、ゲート４とカウンタ１を経由して来た分だけ遅延し
ている。ここでゲート６によりシフト・クロックＸＳＣ
Ｌと信号５とのアンドをとることにより、フリップ・フ
ロップ２のクロック入力は、シフト・クロックＸＳＣＬ
に対して遅延時間が極めて少なくなる。
を、信号５は図４の信号１４と同様にカウント終了時に
カウンタより出力されるパルス信号を示す。そして、図
２はこれらの信号の立ち下がり部のみを、時間軸を拡大
して示したものである。カウンタでシフト・クロックを
計数している間は、信号５（カウンタ出力）は図６から
もわかるとおり“Ｌ”に保持されているため、ゲート６
の出力も“Ｌ”に保たれたままとなる。そして、カウン
トが終了すると信号５は立ち上がり、次にシフト・クロ
ックＸＳＣＬの立ち下がりによって信号５は立ち下がる
が、ゲート４とカウンタ１を経由して来た分だけ遅延し
ている。ここでゲート６によりシフト・クロックＸＳＣ
Ｌと信号５とのアンドをとることにより、フリップ・フ
ロップ２のクロック入力は、シフト・クロックＸＳＣＬ
に対して遅延時間が極めて少なくなる。
【００１６】フリップ・フロップ２は、クロック入力が
“Ｈ”から“Ｌ”に切り換わる事により、Ｑ出力を
“Ｌ”から“Ｈ”にし、これにより信号３を“Ｌ”にし
てゲート４を非能動にする事によりデゼーブル状態に切
り換わる。同時に、イネーブル出力ＥＯに“Ｈ”を出力
して、次段の液晶駆動回路へイネーブル状態を伝播す
る。イネーブル状態は外部より制御されず、液晶駆動回
路自身がイネーブル状態を伝播していく。
“Ｈ”から“Ｌ”に切り換わる事により、Ｑ出力を
“Ｌ”から“Ｈ”にし、これにより信号３を“Ｌ”にし
てゲート４を非能動にする事によりデゼーブル状態に切
り換わる。同時に、イネーブル出力ＥＯに“Ｈ”を出力
して、次段の液晶駆動回路へイネーブル状態を伝播す
る。イネーブル状態は外部より制御されず、液晶駆動回
路自身がイネーブル状態を伝播していく。
【００１７】本発明は、カウンタ１の出力信号（信号
５）に入力信号（シフト・クロックＸＳＣＬ）との同期
をとる事であり、同様に、カウンタ１から第１ラッチ回
路に出力する信号に、シフト・クロックＸＳＣＬと同期
をとる事によって高速化を図るなどの応用ができる。
５）に入力信号（シフト・クロックＸＳＣＬ）との同期
をとる事であり、同様に、カウンタ１から第１ラッチ回
路に出力する信号に、シフト・クロックＸＳＣＬと同期
をとる事によって高速化を図るなどの応用ができる。
【００１８】
【発明の効果】本発明によれば、イネーブル・コントロ
ール用のフリップ・フロップ２は、ゲート６によりシフ
ト・クロックＸＳＣＬとの同期信号で動作するので、シ
フト・クロックＸＳＣＬが、ゲート４並びにカウンタ１
により遅延する時間を無視できる。従って、シフト・ク
ロックＸＳＣＬのタイミングに対して次段の液晶駆動回
路にイネーブル状態を伝播するイネーブル出力ＥＯの遅
延時間を極めて少なく押える事ができる。この事によ
り、シフト・クロックＸＳＣＬの高速化が可能となり、
大表示容量のドット・マトリックス液晶パネルを駆動で
きる。
ール用のフリップ・フロップ２は、ゲート６によりシフ
ト・クロックＸＳＣＬとの同期信号で動作するので、シ
フト・クロックＸＳＣＬが、ゲート４並びにカウンタ１
により遅延する時間を無視できる。従って、シフト・ク
ロックＸＳＣＬのタイミングに対して次段の液晶駆動回
路にイネーブル状態を伝播するイネーブル出力ＥＯの遅
延時間を極めて少なく押える事ができる。この事によ
り、シフト・クロックＸＳＣＬの高速化が可能となり、
大表示容量のドット・マトリックス液晶パネルを駆動で
きる。
【００１９】また、本発明はゲート６を付加する事によ
りシフト・クロックＸＳＣＬの高速化が可能となるか
ら、従来の液晶駆動回路の回路構成を変更する必要がな
い。従って、低コストで大表示容量のドット・マトリッ
クス液晶パネルの駆動装置が実現できる。
りシフト・クロックＸＳＣＬの高速化が可能となるか
ら、従来の液晶駆動回路の回路構成を変更する必要がな
い。従って、低コストで大表示容量のドット・マトリッ
クス液晶パネルの駆動装置が実現できる。
【００２０】従来の方式であるとシフト・クロックＸＳ
ＣＬの転送速度は４ＭＨZ 程度が限界であったが、本発
明によれば、６ＭＨZ 程度まで動作でき、転送速度は約
５割ほど向上する。
ＣＬの転送速度は４ＭＨZ 程度が限界であったが、本発
明によれば、６ＭＨZ 程度まで動作でき、転送速度は約
５割ほど向上する。
【図面の簡単な説明】
【図１】本発明の駆動装置の一実施例を示す図。
【図２】本発明のタイミング・チャート。
【図３】イネーブル・チエーン方式を示す構成例を示す
図。
図。
【図４】イネーブル・チエーン方式のタイミング・チャ
ート。
ート。
【図５】従来技術のイネーブル伝播の一例を示すタイミ
ング・チャート。
ング・チャート。
【図６】従来技術の液晶駆動回路の一例を示す図。
【符号の説明】 １・・・・・カウンタ ２・・・・・フリップ・フロップ ４，６・・・アンド・ゲート
Claims (1)
- 【請求項１】 表示データを転送するシフト・クロック
を計数するカウンタ、および前配カウンタが所定の計数
を行ったタイミングて動作するフリップ・フロップを有
する液晶駆動回路に於いて、前記フリップ・フロップを
動作させるクロック信号に、前記表示データを転送する
シフト・クロックとの同期信号を入力する事を特徴とす
る液晶駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7226892A JP2708026B2 (ja) | 1995-09-04 | 1995-09-04 | 駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7226892A JP2708026B2 (ja) | 1995-09-04 | 1995-09-04 | 駆動装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60013850A Division JP2741194B2 (ja) | 1985-01-28 | 1985-01-28 | 液晶駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08110766A true JPH08110766A (ja) | 1996-04-30 |
| JP2708026B2 JP2708026B2 (ja) | 1998-02-04 |
Family
ID=16852226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7226892A Expired - Lifetime JP2708026B2 (ja) | 1995-09-04 | 1995-09-04 | 駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2708026B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990009169A (ko) * | 1997-07-08 | 1999-02-05 | 윤종용 | 액정 표시 장치용 표시신호의 타이밍 제어방법 |
| KR100467520B1 (ko) * | 1997-06-30 | 2005-05-17 | 삼성전자주식회사 | 회로보호기능을갖는액정표시장치용구동회로 |
| JP2005331709A (ja) * | 2004-05-20 | 2005-12-02 | Renesas Technology Corp | 液晶表示駆動装置および液晶表示システム |
| KR100537886B1 (ko) * | 1998-06-26 | 2006-03-14 | 삼성전자주식회사 | 게이트 온 전압 파형 조절이 가능한 박막 트랜지스터 액정표시장치 |
| JP2011170376A (ja) * | 2011-04-15 | 2011-09-01 | Renesas Electronics Corp | 液晶表示駆動装置、液晶表示システムおよび液晶駆動用半導体集積回路装置 |
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| JPS61173295A (ja) * | 1985-01-28 | 1986-08-04 | セイコーエプソン株式会社 | 液晶駆動回路 |
-
1995
- 1995-09-04 JP JP7226892A patent/JP2708026B2/ja not_active Expired - Lifetime
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| JP2011170376A (ja) * | 2011-04-15 | 2011-09-01 | Renesas Electronics Corp | 液晶表示駆動装置、液晶表示システムおよび液晶駆動用半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2708026B2 (ja) | 1998-02-04 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |