JPH07134562A - 表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 直列に接続する表示ユニットの台数が多くて
も１系統の表示で、かつ表示データを高速で送ることが
可能なシステムの表示装置を提供する。 【構成】 表示ユニット群Ｕ1 ・・ＵN の所定位置のユニ
ットＵn と、その次段の表示ユニットＵn+1 との間に補
正回路３を接続している。そして、その補正回路３を、
前段の表示ユニットＵn からのクロック信号を波形整形
し、そのパルス持続時間を長くして次段の表示ユニット
Ｕn+1 へと出力するするように構成している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばＬＥＤ道路情報
板などの表示装置に関する。

【０００２】

【従来の技術】道路情報板等の表示装置としては、現
在、ＬＥＤなどの表示素子をドットマトリクス状に配置
した表示素子アレイと、その各素子の駆動制御を行う駆
動回路等によって構成される表示ユニットを、更にマト
リクス状に配列して大画面の表示部を構築し、その表示
部に制御部から表示データを送出して、表示部の多数個
の表示素子群の所定位置の素子を点灯あるいは点滅する
ことによって、所望の文字や図形などを表示する構造の
ものが利用されている。

【０００３】そして、この種の表示装置の信号転送方式
としては、従来、表示部の各表示ユニットを制御部に対
して互いに直列に接続して、表示データをシリアル信号
で各表示ユニットに順を追って転送してゆくシステムが
一般的である。また、各表示ユニットにおいて、制御部
からの表示データの採り込みと、データの次のユニット
への送り出しには、通常、シフトレジスタが用いられて
いる。

【０００４】

【発明が解決しようとする課題】ところで、上述したシ
ステムの表示装置によれば、表示の１系統に接続できる
表示ユニットの台数が制限されるという問題がある。

【０００５】すなわち、制御部から表示データとともに
送り出されるクロック信号は、各表示ユニットを何段も
経由してゆくにつれパルス持続時間（パルス幅）が短く
なり（図６参照）、最終的にはＨ側が極端に短くなって
表示データの送信が不可能となる。例えば実験による
と、表示ユニットを１台経由するごとにクロック信号の
パルス持続時間が約３nsづつ短くなることが判明してお
り、従ってクロック信号（デューティ比：50％）の周波
数を例えば１MHz とすると、500ns/3ns ≒167 の計算か
ら、１系統に１６７台以上の表示ユニットを接続すると
クロック信号のＨ側は消滅してしまうことになる。

【０００６】そこで、以上の対策として、従来では、例
えば図７に示すように、表示ユニット群Ｕ1,Ｕ2,・・ＵN
を複数の系統（４系統）に分けて、その各系統ごとに表
示データとクロック信号をそれぞれ個別に転送する方
法、あるいは、表示の系統は１系統としたままで、クロ
ック信号の周波数を充分に低くして送信するといった方
法が採用されている。

【０００７】ところが、その前者の方法によれば、分割
した各系統に対しそれぞれ制御部（１１・・１４）が必要
となり、しかも系統の分割数に応じて信号ケーブルの本
数が多くなることから、装置全体のコストが高くつくと
いう問題がある。

【０００８】一方、後者の方法によると、表示データを
送り終えるのに多くの時間が必要となり、このため、あ
る表示内容から別の表示内容へと移行する際の変化が遅
くなって交互表示やアニメーション等の表示が適切でな
くなるといった欠点がある。

【０００９】なお、表示ユニットを経由するごとにクロ
ック信号のパルス持続時間が短くなる原因としては、各
表示ユニットに組み込まれているインバータ（シュミッ
ト回路）のＴphl(出力Ｈ→Ｌ伝播時間) とＴplh(出力Ｌ
→Ｈ伝播時間）との相違、Ｔthl(出力Ｈ→Ｌ遷移時間)
とＴtlh(出力Ｌ→Ｈ遷移時間) との相違ならびにＶt+
（正方向スレッショルド電圧）とＶt-（負方向スレッシ
ョルド電圧）との相違、さらには静電容量負荷が表示ユ
ニット内部とその外部の信号転送ラインとでは相違する
等が考えられる。

【００１０】本発明は上記した事情に鑑みてなされたも
ので、表示ユニットの接続台数が多くても１系統の表示
で、かつ、表示データを高速で送ることが可能なシステ
ムの表示装置を提供することを所期の目的とする。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
めの構成を、実施例に対応する図１〜図３を参照しつつ
説明すると、本発明の表示装置は、表示ユニット群Ｕ1
・・ＵN の所定位置のユニットＵn と、その次段の表示ユ
ニットＵn+1 との間に補正回路３が接続されており、そ
の補正回路３は、この回路の前段の表示ユニットＵn か
らのクロック信号を波形整形し、そのパルス持続時間を
長くして次段の表示ユニットＵn+1 へと出力するよう構
成されていることによって特徴づけられる。

【００１２】

【作用】複数段の表示ユニットＵ1,Ｕ2,・・Ｕn を経由し
たクロック信号を、補正回路３により波形整形してその
パルス持続時間を長くすることにより、例えば図４に示
すように、このクロック信号のパルスデューティ比を、
制御部１が出力した時点Ｐ1 の状態（デューティ比：５
０％）と同程度にまで戻すことが可能となる。

【００１３】

【実施例】本発明の実施例を、以下、図面に基づいて説
明する。まず、表示装置全体は、図１に示すように、制
御部１と、多数の表示ユニットＵ1,Ｕ2,・・ＵN がマトリ
クス状に配列された表示部２によって構成されている。

【００１４】制御部１はＣＰＵ１ａによって制御され、
表示データ（シリアルデータ）ならびに、後述するイネ
ーブル信号（ＥＮ信号），ラッチ信号，クロック信号(C
LK信号）を出力する。なお、ＥＮ信号は、後述するドラ
イバ２D をON/OFFさせて調光等を行うための信号であ
る。

【００１５】一方、各表示ユニットＵ1(Ｕ2,・・ＵN)は、
図２に示すように、ＬＥＤなどの表示素子を例えば16×
16ドット（＝256 ドット）のマトリクス状に配置した表
示素子アレイ２A と、その各素子の点灯制御を行う駆動
回路Ｃを備えている。

【００１６】駆動回路Ｃは、制御部１から送り出された
表示データ（シリアルデータ）を、CLK信号に同期して
採り込むシフトレジスタ２S と、そのレジスタに採り込
まれたデータをラッチ信号に従って記憶するラッチ回路
２L と、その記憶データに基づいて表示素子アレイ２A
の各素子を駆動するドライバ２D が組み込まれた回路で
ある。また、この駆動回路Ｃには、各信号の入力段と出
力段にそれぞれインバータが設けられている。

【００１７】さて、本発明実施例において注目すべきと
ころは、表示ユニット群Ｕ1,Ｕ2,・・ＵN の所定位置のユ
ニットＵn とこの次段の表示ユニットＵn+1 との間に補
正回路３を接続した点にある。

【００１８】この補正回路３は、前段の表示ユニットＵ
n からのクロック信号を後述する動作で波形整形し、そ
の整形後の信号を次段の表示ユニットＵn+1 へと出力す
る回路であって、図３に示すように、表示データやクロ
ック信号(CLK) などの各信号の入力段と出力段に、それ
ぞれインバータＩni・・Ｉni，Ｉno・・Ｉnoが設けられてお
り、その表示データラインと CLKラインに、それぞれＡ
ＮＤゲート３ｅ，３ｄが接続されている。

【００１９】CLKラインのＡＮＤゲート３ｄには、入力
側インバータＩniの出力信号と、このインバータＩniか
ら出力され、シフトレジスタ３ａを通過した後の信号が
導かれる。また、シフトレジスタ３ａとＡＮＤゲート３
ｄとの間にはインバータ３ｃが接続されており、さら
に、このシフトレジスタ３ａには、クロックパルスを発
生する発振回路３ｂが接続されている。

【００２０】なお、発振回路３ｂで発生するクロックパ
ルスの周波数は、制御部１が出力するクロック信号の持
続時間（パルス幅）よりも小さくしておく（図４参
照）。また、表示データラインのＡＮＤゲート３ｅは、
CLKラインにＡＮＤゲート３ｄを接続したことにより発
生する時間遅れを補償して、この表示データとクロック
信号との位相ずれによるデータ抜けを防止することを目
的として接続する。

【００２１】次に、補正回路３の動作を、図４に示すタ
イミング波形図ならびに先の図１，図３を参照しつつ説
明する。まず、図１に示すように、制御部１が出力した
クロック信号が、第１番目の表示ユニットＵ1 に入る前
の位置をＰ1 ，第ｎ番目の表示ユニットＵn から出た位
置つまり補正回路３に入る前の位置をＰ2 ，この補正回
路３を通過した位置をＰ3 とする。また、図３に示すよ
うに、補正回路３のシフトレジスタ３ａの入出力をそれ
ぞれＱ1,Ｑ3 ，発振回路３ｂの出力をＱ2 およびＡＮＤ
ゲート３ｄの出力をＱ4 とする。

【００２２】さて、ｎ段の表示ユニットＵ1,・・Ｕn を経
由した後のクロック信号が、図４のＰ2 に示す波形であ
るとすると、シフトレジスタ３ａの出力Ｑ3 は、クロッ
ク信号Ｐ2 が“Ｌ”である状態の期間が一定の時間だけ
経過した時点で立ち上がって“Ｈ”となる。このときの
経過（遅延）時間は、発振回路３ｂの出力Ｑ2 であるク
ロックパルスによって与えられ、そのクロックパルス数
が、初期のクロック信号Ｐ1 の周期の半分（パルス持続
時間）に相当する数になった時点で信号Ｑ3 が立ち上が
り、この時点でＡＮＤゲート３ｄの出力Ｑ4 がＨ→Ｌへ
と切り換わり出力側インバータＩnoの出力Ｐ3 が“Ｈ”
の状態となる。

【００２３】次いで、クロック信号Ｐ2 が立ち上がりそ
の反転信号Ｑ1 がＨ→Ｌとなると、これと同時にシフト
レジスタ３ａの出力Ｑ3 がＨ→Ｌとなるが、この時点で
はＡＮＤゲート３ｄの出力Ｑ4 は変化せず、従って出力
側インバータＩnoの出力Ｐ3は“Ｈ”のままの状態が維
持され、この後に、クロック信号Ｐ2 がＨ→Ｌとなった
時点で出力信号Ｐ3 が切り換わって“Ｌ”となり、以
後、同等な動作が順次に繰り返されてゆく。そして、こ
のような動作により、補正回路３に到達したクロック信
号Ｐ2 は、初期のクロック信号Ｐ1 とほぼ同形状の波形
の信号に波形整形され、その整形後の信号Ｐ3 が次段の
表示ユニットＵn+1 へと送り出される。

【００２４】ここで、補正回路は、図３に示した回路構
成に限定されるものではなく、例えば、単安定マルチバ
イブレータ等を用いて、図５の波形図に示すように、波
形歪が生じたクロック信号Ｐ2 の立ち下がり（あるいは
立ち上がり）を検出して、所望のパルス幅を作り出すと
いったアナログ的な補正動作を行う構成の回路を採用し
てもよい。

【００２５】なお、以上の実施例では、補正回路３を表
示系統の１箇所に設けているが、その配置位置は複数箇
所であってもよい。また、本発明は、以上説明した例の
表示装置のほか、表示素子アレイの駆動制御用のシフト
レジスタを複数個直列に接続して１台の表示ユニットを
構成し、この表示ユニット複数台を更に直列に接続した
表示装置にも適用可能であることは言うまでもない。

【００２６】

【発明の効果】以上説明したように、本発明の表示装置
によれば、複数台の表示ユニットが直列に接続された表
示系統の途中に補正回路を接続しているので、複数段の
表示ユニットの経由によりクロック信号のパルス幅が極
端に短くなっても、その波形歪は補正回路で整形され、
これ以降の表示ユニットに初期のクロック信号と同程度
の波形信号を送信できる。これにより、表示ユニットの
接続台数が多くても１系統のシステムで表示データ等の
信号を送ることが可能となり、しかもクロック信号の周
波数を低くする必要もなくなる。その結果、コストを抑
えつつ交互表示やアニメーション表示の品位を高めるこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明実施例の全体構成を示すブロック図

【図２】その実施例の表示ユニットＵ1(Ｕ2,・・ＵN)の構
成を示すブロック図

【図３】本発明実施例の補正回路３の構成を示すブロッ
ク図

【図４】その補正回路３の動作を示すタイミング波形図

【図５】補正回路の変形例を説明するための波形図

【図６】複数段の表示ユニットを経由したクロック信号
の変化を示す波形図

【図７】そのクロック信号の変化による影響を回避する
方法の従来例を説明する図

【符号の説明】

１ 制御部 １ａ ＣＰＵ ２ 表示部 Ｕ1,Ｕ2,・・Ｕn,Ｕn+1,・・ＵN 表示ユニット ２A 表示素子アレイ ２D ドライバ ２L ラッチ回路 ２S シフトレジスタ ３ 補正回路 ３ａ シフトレジスタ ３ｂ 発振回路（クロックパルス発生源） ３ｃ インバータ ３ｄ，３ｅ ＡＮＤゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 栄 愛知県海部郡美和町大字篠田字面徳29−１ 名古屋電機工業株式会社内 (72)発明者 後藤 俊昭 京都府城陽市寺田新池36番地 星和電機株 式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数個の表示ユニットが配列された表示
   部と、それらユニット群に信号を出力する制御部によっ
   て構成されているとともに、上記の各表示ユニットは、
   それぞれ、複数個の表示素子がマトリクス状に配置され
   た表示素子アレイと、それら表示素子の駆動制御用のシ
   フトレジスタを備え、かつ、これらの表示ユニットが上
   記制御部に対してそれぞれ互いに直列に接続され、その
   各表示ユニットのシフトレジスタに表示データおよびク
   ロック信号が順を追って送られてゆくように構成された
   表示装置において、上記表示ユニット群の所定位置のユ
   ニットと、その次段の表示ユニットとの間に補正回路が
   接続され、その補正回路は、この回路の前段の表示ユニ
   ットからのクロック信号を波形整形し、そのパルス持続
   時間を長くして次段の表示ユニットへと出力するよう構
   成されていることを特徴とする表示装置。