WO2016084544A1 - 画素ユニット、表示パネル、および信号伝送方法 - Google Patents

画素ユニット、表示パネル、および信号伝送方法 Download PDF

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清浩 齋藤
鈴木　秀幸
英一 中本
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ソニー株式会社
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Definitions

  • the present disclosure relates to a pixel unit that performs display for one pixel, a display panel configured using such a pixel unit, and a signal transmission method.
  • organic EL displays that use current-driven optical elements whose emission luminance changes according to the value of a flowing current, such as organic EL (Electro-Luminescence) elements, as light-emitting elements.
  • Panel has been developed and commercialized.
  • the organic EL element is a self-luminous element and does not require a light source (backlight). Therefore, the organic EL display panel has features such as higher image visibility, lower power consumption, and faster element response speed than a liquid crystal display panel that requires a light source.
  • Patent Document 1 discloses a so-called active matrix display panel in which a thin film transistor (TFT) is provided in each pixel and the light emission of an organic EL element is controlled for each pixel.
  • TFT thin film transistor
  • This display panel has a plurality of gate lines extending in the horizontal direction and a plurality of data lines extending in the vertical direction, and each pixel is provided near the intersection of the gate line and the data line. A pixel is selected for each line based on the signal of the gate line, and an analog pixel voltage is written to the selected pixel.
  • a display device is generally desired to have high image quality. Specifically, for example, a high-definition display device or a large-screen display device is often desired. In addition, a display device with a high frame rate may be expected.
  • the pixel unit includes a first input terminal, a first output terminal, a signal generation unit, and a display element.
  • the signal generation unit is provided on a signal path from the first input terminal to the first output terminal, and generates and outputs a second signal based on the first signal.
  • the signal generator generates a rising edge and a falling edge of the second signal based on one of the rising edge and the falling edge of the first signal.
  • the display panel includes a plurality of pixel units.
  • the plurality of pixel units are sequentially connected, and each of the pixel units is provided on a signal path from the first input terminal, the first output terminal, and the first input terminal to the first output terminal.
  • a signal generation unit that generates and outputs a second signal based on the signal and a display element are included.
  • the signal generator generates a rising edge and a falling edge of the second signal based on one of the rising edge and the falling edge of the first signal.
  • a signal transmission method is provided on a signal path from a first input terminal to a first output terminal of each of a plurality of sequentially connected signal processing units, Based on the second signal, the signal generator generates the second signal based on the timing corresponding to the timing of one of the rising edge and the falling edge of the first signal.
  • the second signal is transitioned again at a timing at which a predetermined time corresponding to the pulse width of the pulse starting from one edge has elapsed from the timing at which the first signal transitions.
  • the signal generation unit provided on the signal path from the first input terminal to the first output terminal outputs the first signal. Based on this, a second signal is generated. The rising edge and falling edge of the second signal are generated based on one of the rising edge and falling edge of the first signal.
  • the rising edge of the second signal and the rising edge of the second signal are based on one of the rising edge and the falling edge of the first signal. Since the falling edge is generated, the image quality can be improved.
  • the effect described here is not necessarily limited, and there may be any effect described in the present disclosure.
  • FIG. 3 is a block diagram illustrating a configuration example of a display panel according to the first embodiment of the present disclosure.
  • FIG. FIG. 2 is an explanatory diagram illustrating a configuration example of a data signal illustrated in FIG. 1. It is explanatory drawing showing the example of 1 structure of the pixel packet shown in FIG.
  • FIG. 3 is an explanatory diagram illustrating a configuration example of a pilot packet illustrated in FIG. 2.
  • FIG. 2 is a block diagram illustrating a configuration example of a pixel illustrated in FIG. 1.
  • FIG. 6 is a block diagram illustrating a configuration example of a clock generation unit illustrated in FIG. 5.
  • FIG. 7 is a timing waveform diagram illustrating an operation example of the clock generation unit illustrated in FIG. 6.
  • FIG. 6 is an explanatory diagram illustrating an operation example of the pixel illustrated in FIG. 5.
  • FIG. 8 is an explanatory diagram illustrating an operation example of the display panel illustrated in FIG. 1. It is a block diagram showing the example of 1 structure of the clock generation part which concerns on a modification.
  • FIG. 11 is a timing waveform diagram illustrating an operation example of the clock generation unit illustrated in FIG. 10. It is a block diagram showing the example of 1 structure of the pixel which concerns on another modification. It is a block diagram showing the example of 1 structure of the pixel which concerns on another modification.
  • FIG. 10 is a block diagram illustrating a configuration example of a display panel according to another modification.
  • FIG. 10 is a block diagram illustrating a configuration example of a display panel according to another modification.
  • FIG. 17 is a block diagram illustrating a configuration example of a pixel illustrated in FIG. 16.
  • FIG. 21 is a block diagram illustrating a configuration example of a signal generation unit illustrated in FIG. 20.
  • FIG. 22 is a timing waveform diagram illustrating an operation example of the signal generation unit illustrated in FIG. 21.
  • FIG. 22 is an explanatory diagram illustrating a state of the signal generation unit illustrated in FIG. 21. It is explanatory drawing showing the other state of the signal generation part shown in FIG.
  • FIG. 21 is an explanatory diagram illustrating an operation example of the pixel illustrated in FIG. 20.
  • FIG. 1 illustrates a configuration example of a display panel (display panel 1) according to the first embodiment.
  • the display panel 1 is a display panel using an LED (Light Emitting Diode) as a display element.
  • the signal transmission method according to the embodiment of the present disclosure is embodied by the present embodiment, and will be described together.
  • the display panel 1 includes a display drive unit 10 and a display unit 20.
  • the display driving unit 10 controls light emission in each pixel P (described later) of the display unit 20 based on the image signal Spic. Specifically, as described later, the display driving unit 10 controls the light emission of each pixel P by supplying the data signal PD and the clock signal CK to each pixel column of the pixel P of the display unit 20. It is supposed to be.
  • the display unit 20 has a plurality of pixels P arranged in a matrix. Specifically, in this example, M pixels P are arranged in the horizontal direction (lateral direction) and N pixels in the vertical direction (vertical direction). N pixels P (P (0) to P (N ⁇ 1)) arranged in parallel in the vertical direction are daisy chain connected.
  • the display driver 10 supplies the data signal PD (PD (0)) and the clock signal CK (CK (0)) to the first stage pixel P (0) of the N pixels P connected in a daisy chain. .
  • the pixel P (0) generates the data signal PD (PD (1)) and the clock signal CK (CK (1)) based on the data signal PD (0) and the clock signal CK (0). To the pixel P (1).
  • the next-stage pixel P (1) generates the data signal PD (PD (2)) and the clock signal CK (CK (2)) based on the data signal PD (1) and the clock signal CK (1).
  • To the next pixel P (2) The same applies to the subsequent pixels P (2) to P (N-2).
  • the final pixel P (N ⁇ 1) receives the data signal PD (PD (N ⁇ 1)) and the clock signal CK (CK (N ⁇ 1)) generated by the previous pixel P (N ⁇ 2). It is like that. In this way, the pixels P are daisy chain connected with respect to the data signal PD and the clock signal CK.
  • FIG. 2 shows an example of the data signal PD (0) generated by the display driving unit 10.
  • the data signal PD (0) includes N pixel packets PCT2 and one pilot packet PCT1.
  • Each of the pixel packets PCT2 (PCT2 (0), PCT2 (1), PCT2 (2),...) Indicates the emission luminance of the pixels P (0), P (1), P (2),. is there.
  • the pixel packet PCT2 (0) is a pixel packet that indicates the light emission luminance of the 0th pixel P (0)
  • the pixel packet PCT2 (1) is the 1st pixel P (1).
  • the pixel packet PCT2 (2) is a pixel packet that indicates the light emission luminance of the second pixel P (2).
  • the pilot packet PCT1 is arranged in front of the series of pixel packets PCT2, and has a predetermined data pattern as will be described later.
  • FIG. 3 shows a configuration example of the pixel packet PCT2.
  • a portion of the data signal PD corresponding to the pixel packet PCT2 is shown together with the clock signal CK.
  • the pixel packet PCT2 has luminance data IR, IG, and IB.
  • the luminance data IR indicates the emission luminance of red (R)
  • the luminance data IG indicates the emission luminance of green (G)
  • the luminance data IB indicates the emission luminance of blue (B).
  • each of the luminance data IR, IG, and IB is 12-bit data. That is, the pixel packet PCT2 has 36-bit data.
  • each of the luminance data IR, IG, and IB may be data of 13 bits or more or data of 11 bits or less.
  • Each of the luminance data IR, IG, and IB is set so that all the bits do not become “0” and all the bits do not become “1”.
  • the luminance data IR, IG, and IB are arranged in this order in the pixel packet PCT2.
  • FIG. 4 shows a configuration example of the pilot packet PCT1.
  • the pilot packet PCT1 has 36-bit data, like the pixel packet PCT2.
  • the pilot packet PCT1 has a predetermined data pattern. Specifically, in this example, the first 12 bits of the pilot packet PCT1 are all “0”, the next 12 bits are all “1”, and the last 12 bits are all “0”. . That is, in the pilot packet PCT1, the portions corresponding to the luminance data IR and IB of the pixel packet PCT2 are all “0”, and the portions corresponding to the luminance data IG are all “1”.
  • Each pixel P receives the data signal PD and the clock signal CK from the previous pixel P, generates a new data signal PD and a clock signal CK based on the data signal PD and the clock signal CK, and supplies them to the next pixel P.
  • each pixel P determines whether the received packet is the pilot packet PCT1 or the pixel packet PCT2 based on the data pattern of the data signal PD. That is, for each pixel P, if the first 12 bits of the data pattern are all “0”, the next 12 bits are all “1”, and the last 12 bits are all “0”, It is determined that the packet is a pilot packet PCT1.
  • Each pixel P determines that the packet is the pixel packet PCT2 when the data pattern of the packet is other than that.
  • Each pixel P reads the luminance data IR, IG, and IB included in the pixel packet PCT2 next to the pilot packet PCT1, and the portion of the data signal PDA related to the read pixel packet PCT2 to the pilot packet PCT1.
  • a new data signal PD is generated by the replacement.
  • Each pixel P emits light based on the read luminance data IR, IG, IB.
  • FIG. 5 shows a configuration example of the pixel P.
  • the pixel P includes a clock generation unit 30, flip-flops 22 and 27, a control unit 23, a memory unit 24, a drive unit 40, a light emitting unit 25, a selector unit 26, and a buffer 28. .
  • description will be made using the first stage pixel P (0) of the N pixels P connected in a daisy chain, but the other pixels P (1) to P (N ⁇ 1) are described. The same applies to.
  • the pixel P (0) receives the data signal PD (1) and the clock signal CK (() based on the data signal PD (0) input to the input terminal PDIN and the clock signal CK (0) input to the input terminal CKIN. 1) is generated.
  • the pixel P (0) outputs the data signal PD (1) from the output terminal PDOUT, and outputs the clock signal CK (1) from the output terminal CKOUT.
  • the clock generation unit 30 generates the clock signal CKA based on the clock signal CK (0).
  • FIG. 6 shows a configuration example of the clock generation unit 30.
  • the clock generation unit 30 includes a flip-flop 31 and a delay circuit 32.
  • the flip-flop 31 is configured using a D-type flip-flop circuit, and samples a high-level (power supply voltage VDD in this example) signal based on the rising edge of the clock signal CK (0), The result is output as a clock signal CKA.
  • the delay circuit 32 delays the clock signal CKA by a time td that is about half the time corresponding to one cycle TCK of the clock signal CK (0), and outputs the delayed signal as the reset signal SR.
  • FIG. 7 illustrates an operation example of the clock generation unit 30.
  • A illustrates the waveform of the clock signal CK (0)
  • B illustrates the waveform of the reset signal SR
  • C illustrates the clock.
  • the waveform of the signal CKA is shown.
  • the clock signal CK (0) changes from a low level to a high level (FIG. 7A).
  • the flip-flop 31 samples the signal (high level) input to the data terminal D at the rising timing of the clock signal CK (0).
  • the clock signal CKA changes from a low level to a high level (FIG. 7C).
  • the delay circuit 32 delays the clock signal CKA by time td.
  • the reset signal SR changes from the low level to the high level at the timing t2 delayed by the time td from the timing t1 (FIG. 7B).
  • the flip-flop 31 performs a reset operation based on the reset signal SR.
  • the clock signal CKA changes from a high level to a low level (FIG. 7C).
  • the clock generation unit 30 changes the clock signal CKA from a low level to a high level in response to the rising of the clock signal CK (CK (0)), and the rising of the clock signal CK (CK (0)).
  • the clock signal CKA is changed from the high level to the low level at the timing when the time td has elapsed from the timing. That is, the clock generation unit 30 generates the clock signal CKA having a duty ratio corresponding to the time td based only on the rising edge of the clock signal CK (CK (0)).
  • the flip-flop 22 (FIG. 5) is configured using, for example, a D-type flip-flop circuit, samples the data signal PD (0) based on the clock signal CKA, and uses the result as the data signal PDA. Output.
  • the control unit 23 is a state machine that sets the state of the pixel P (0) based on the data signal PDA and the clock signal CKA and generates signals LD, PLT, and CKEN.
  • Signals LD and PLT are signals for replacing pixel packet PCT2 included in data signal PDA with pilot packet PCT1.
  • the signal LD is a signal corresponding to the data pattern of the pilot packet PCT1
  • the signal PLT is a control signal for instructing the replacement timing.
  • the signal CKEN is a control signal for instructing the timing for storing the luminance data IR, IG, IB in the memory unit 24.
  • the control unit 23 also has a function of supplying a control signal to the drive unit 40.
  • the memory unit 24 stores luminance data IR, IG, and IB.
  • the memory unit 24 includes an AND circuit 24A and a shift register 24B.
  • the AND circuit 24A calculates a logical product of the signal CKEN and the clock signal CKA.
  • the shift register 24B is a 36-bit shift register in this example.
  • the data signal PDA is input to the data input terminal of the shift register 24B, and the output signal of the AND circuit 24A is input to the clock input terminal.
  • the memory unit 24 stores data included in the data signal PDA in a period in which the signal CKEN is “1”.
  • This signal CKEN is a signal in which the data signal PDA becomes “1” in the period indicating the pixel packet PCT2 next to the pilot packet PCT1 and becomes “0” in other periods.
  • the AND circuit 24A supplies the clock signal to the shift register 24B in a period in which the data signal PDA indicates the pixel packet PCT2 next to the pilot packet PCT1.
  • the shift register 24B stores 36-bit luminance data IR, IG, and IB related to the pixel packet PCT2.
  • the 12-bit portion from the last stage of the shift register 24B stores the luminance data IR
  • the 12-bit portion near the center stores the luminance data IG
  • the 12-bit portion from the first stage stores the luminance data IB. Is to be remembered.
  • the driving unit 40 drives the light emitting unit 25 based on the luminance data IR, IG, IB stored in the memory unit 24.
  • the drive unit 40 includes a counter 41, current sources 42R, 42G, and 42B, and switches 43R, 43G, and 43B.
  • the counter 41 counts the clock pulses with reference to the control signal (counter clock signal) supplied from the control unit 23, and thereby pulses corresponding to the luminance data IR, IG, and IB stored in the memory unit 24. Each pulse signal having a width is generated.
  • the counter 41 can be configured using, for example, count comparison circuits 41R, 41G, and 41B (not shown).
  • the count comparison circuit 41R generates a pulse signal having a pulse width corresponding to the luminance data IR by comparing the count value of the clock pulse with the count value corresponding to the luminance data IR. The same applies to the count comparison circuits 41G and 41B.
  • the current sources 42R, 42G, and 42B generate constant drive currents, respectively.
  • the switches 43R, 43G, and 43B are turned on and off based on the pulse signal supplied from the counter 41.
  • the light emitting unit 25 emits light based on the drive current supplied from the drive unit 40.
  • the light emitting unit 25 includes light emitting elements 25R, 25G, and 25B.
  • the light emitting elements 25R, 25G, and 25B are light emitting elements configured using LEDs, and emit red (R), green (G), and blue (B) light, respectively.
  • the counter 41 generates pulse signals having pulse widths corresponding to the luminance data IR, IG, and IB stored in the memory unit 24, respectively.
  • the switch 43R is turned on / off based on a pulse signal having a pulse width corresponding to the luminance data IR, and supplies the drive current generated by the current source 42R to the light emitting element 25R.
  • the light emitting element 25R emits red (R) light based on the driving current.
  • the switch 43G is turned on / off based on a pulse signal having a pulse width corresponding to the luminance data IG, and supplies the drive current generated by the current source 42G to the light emitting element 25G.
  • the light emitting element 25G Based on this, green (G) light is emitted.
  • the switch 43B is turned on / off based on a pulse signal having a pulse width corresponding to the luminance data IB, and supplies the driving current generated by the current source 42B to the light emitting element 25B.
  • the light emitting element 25B is based on the driving current. Then, blue (B) light is emitted. In this manner, the light emitting elements 25R, 25G, and 25B emit light with light emission luminance (luminance ⁇ time) corresponding to the time width of light emission.
  • the selector unit 26 generates a data signal PDB based on the data signal PDA and the signals LD and PLT.
  • the selector unit 26 includes selectors 26A and 26B. “0” is input to the first input terminal of the selector 26A, “1” is input to the second input terminal, and the signal LD is input to the control input terminal.
  • the selector 26A outputs “0” input to the first input terminal when the signal LD is “0”, and “1” input to the second input terminal when the signal LD is “1”. "Is output.
  • the data signal PDA is input to the first input terminal of the selector 26B, the output signal of the selector 26A is input to the second input terminal, and the signal PLT is input to the control input terminal.
  • the selector 26B outputs the data signal PDA input to the first input terminal when the signal PLT is “0”, and the selector input to the second input terminal when the signal PLT is “1”. 26A output signal is output.
  • the selector unit 26 supplies the output signal of the selector 26B to the flip-flop 27 as the data signal PDB.
  • the selector unit 26 outputs the data signal PDA as it is as the data signal PDB during the period when the signal PLT is “0”, and the signal (selector) based on the signal LD during the period when the signal PLT is “1”. 26A) as a data signal PDB.
  • the signal PLT is a signal in which the data signal PDA becomes “1” in the period indicating the pixel packet PCT2 next to the pilot packet PCT1 and becomes “0” in other periods. That is, the selector unit 26 generates the data signal PDB by replacing the portion related to the pixel packet PCT2 read by the memory unit 24 in the data signal PDA with the pilot packet PCT1.
  • the flip-flop 27 is configured using, for example, a D-type flip-flop circuit, samples the data signal PDB based on the clock signal CKA, and outputs the result as the data signal PD (1). is there.
  • the buffer 28 performs waveform shaping on the clock signal CKA and outputs it as the clock signal CK (1).
  • the input terminal CKIN corresponds to a specific example of “first input terminal” in the present disclosure.
  • the output terminal CKOUT corresponds to a specific example of “first output terminal” in the present disclosure.
  • the input terminal PDIN corresponds to a specific example of “second input terminal” in the present disclosure.
  • the output terminal PDOUT corresponds to a specific example of “second output terminal” in the present disclosure.
  • the clock generation unit 30 corresponds to a specific example of “signal generation unit” in the present disclosure.
  • the control unit 23 and the selector unit 26 correspond to a specific example of “control unit” in the present disclosure.
  • the display driving unit 10 controls light emission in each pixel P of the display unit 20 based on the image signal Spic. Specifically, the display driving unit 10 supplies the data signal PD and the clock signal CK to each pixel column of the pixels P in the display unit 20. Each pixel P receives the data signal PD and the clock signal CK from the previous stage, generates a new data signal PD and a clock signal CK based on the data signal PD and the clock signal CK, and supplies them to the pixel P at the next stage.
  • each pixel P determines whether the received packet is the pilot packet PCT1 or the pixel packet PCT2 based on the data pattern of the data signal PD.
  • Each pixel P reads luminance data IR, IG, and IB included in the pixel packet PCT2 next to the pilot packet PCT1, and replaces the portion related to the read pixel packet PCT2 with the pilot packet PCT1.
  • a signal PD is generated.
  • Each pixel P emits light based on the read luminance data IR, IG, IB.
  • FIG. 8 shows the reading operation of the luminance data IR, IG, IB in the nth pixel P (n).
  • A), (B) are the clock signals CK () input to the pixel P (n). n) and a data signal PD (n), respectively, and (C) and (D) respectively indicate a clock signal CK (n + 1) and a data signal PD (n + 1) output from the pixel P (n).
  • the pixel P (n ⁇ 1) preceding the pixel P (n) receives the data signal PD (n) including the pilot packet PCT1 and the subsequent pixel packet PCT2 (n) together with the clock signal CK (n). (FIGS. 8A and 8B).
  • the clock generation unit 30 In the pixel P (n), the clock generation unit 30 generates the clock signal CKA based on the clock signal CK (n) as shown in FIG. Then, the flip-flop 22 samples the data signal PD (n) based on the clock signal CKA to generate the data signal PDA. Based on the data pattern of the data signal PDA, the control unit 23 determines that the pixel packet PCT2 (n) is supplied after the pilot packet PCT1.
  • the control unit 23 supplies the signals LD and PLT to the selector unit 26 during the period in which the data signal PDA indicates the pilot packet PCT1, and the selector unit 26 selects the data signal PDA and outputs it as the data signal PDB. Then, the flip-flop 27 samples the data signal PDB based on the clock signal CKA to generate the data signal PD (n + 1) (FIG. 8D).
  • control unit 23 supplies the signal CKEN to the memory unit 24 in a period in which the data signal PDA indicates the next pixel packet PCT2 (n) of the pilot packet PCT1, and the memory unit 24 selects the pixel packet PCT2 (n).
  • the luminance data IR, IG, IB included in is read.
  • control unit 23 supplies the signals LD and PLT to the selector unit 26, and the selector unit 26 replaces the pixel packet PCT2 (n) included in the data signal PDA with the pilot packet PCT1 to generate the data signal PDB.
  • the flip-flop 27 samples the data signal PDB based on the clock signal CKA to generate the data signal PD (n + 1) (FIG. 8D).
  • the pixel P (n) thus generates the data signal PD (n + 1) and outputs it together with the clock signal CK (n + 1) (FIGS. 8C and 8D).
  • the data signal PD (n + 1) is equivalent to two clocks than the data signal PD (n). It will be delayed. Since this delay amount is based on the configuration of the pixel P (n), when the pixel P (n) is configured differently from the configuration of FIG. 5, the delay amount is one clock or three clocks or more. Sometimes it becomes.
  • the driving unit 40 of the pixel P (n) drives the light emitting unit 25 based on the luminance data IR, IG, and IB stored in the memory unit 24. Thereby, the light emitting elements 25R, 25G, and 25B of the light emitting unit 25 emit light over a period of time according to the luminance data IR, IG, and IB, respectively.
  • FIG. 9 shows the operation of the display panel 1.
  • the display driving unit 10 has a data signal PD (0) in which pilot packets PCT1, pixel packets PCT2 (0), PCT2 (1), PCT2 (2), PCT2 (3), PCT2 (4),. ) Is generated.
  • the 0th pixel P (0) receives the pilot packet PCT1 and the next pixel packet PCT2 (0) using the data signal PD (0). Then, the pixel P (0) reads the luminance data IR, IG, IB included in the pixel packet PCT2 (0), and the portion of the data signal PD (0) related to the pixel packet PCT2 (0) is a pilot packet. By replacing with PCT1, a data signal PD (1) is generated.
  • the first pixel P (1) receives two pilot packets PCT1 and the next pixel packet PCT2 (1) using the data signal PD (1). Then, the pixel P (1) reads the luminance data IR, IG, IB included in the pixel packet PCT2 (1), and pilots a portion related to the pixel packet PCT2 (1) in the data signal PD (1). Data signal PD (2) is generated by replacing with packet PCT1.
  • the second pixel P (2) receives three pilot packets PCT1 and the next pixel packet PCT2 (2) using the data signal PD (2). Then, the pixel P (2) reads the luminance data IR, IG, IB included in the pixel packet PCT2 (2), and pilots a portion related to the pixel packet PCT2 (2) in the data signal PD (2). Data signal PD (3) is generated by replacing with packet PCT1.
  • each pixel P receives the data signal PD and the clock signal CK from the preceding pixel P, generates a new data signal PD and a clock signal CK based on them, and supplies them to the next pixel P. . Then, each pixel P reads luminance data IR, IG, IB related to the pixel P from the data signal PD, and emits light with light emission luminance corresponding to the luminance data IR, IG, IB.
  • the pixels P are daisy chain connected, the image quality can be improved.
  • the drive unit drives each pixel via a gate line or a data line.
  • These gate lines and data lines are global wirings connected to a plurality of pixels for one pixel column or a plurality of pixels for one pixel row.
  • these wirings become long, so that the resistance and parasitic capacitance of the wirings increase, and each pixel may not be driven sufficiently.
  • it is necessary to drive more lines in each frame period so that the time allocated to one horizontal period (1H) is shortened, and each pixel May not be able to be driven sufficiently.
  • the time allocated to one horizontal period (1H) is shortened, and there is a possibility that each pixel cannot be driven sufficiently.
  • the pixels P are daisy chain connected. That is, each pixel P drives the pixel P in the next stage not through the global wiring as described above but through a local wiring between the pixels P. Therefore, each pixel P can drive the next pixel P relatively easily through such a short wiring, and a large-screen display panel can be realized.
  • each pixel P since each pixel P has a short wiring, the transfer rate of the data signal PD can be increased relatively easily, and a high-definition display panel or a display panel with a high frame rate can be realized.
  • the configuration of the display panel 1 can be simplified. That is, for example, in the display panel described in Patent Document 1, a plurality of gate lines extending in the horizontal direction (lateral direction), a plurality of data lines extending in the vertical direction (longitudinal direction), and so-called connected to the gate lines. Since a gate driver and a so-called data driver connected to the data line are provided, the configuration may be complicated. On the other hand, in the display panel 1 according to the present embodiment, since the pixels P are daisy chain connected, as shown in FIG. 1, the wiring between the pixels P extending in the vertical direction (longitudinal direction) and the display are displayed. Since only the driving unit 10 needs to be provided, it is not necessary to provide a wiring extending in the horizontal direction (lateral direction) or a driving unit for driving the wiring, and the configuration of the display panel 1 can be simplified. .
  • the display panel 1 since the display panel 1 generates the clock signal CKA having a duty ratio corresponding to the time td based only on the rising edge of the clock signal CK, the possibility that the waveform of the clock signal CK deteriorates due to transmission is reduced. can do. That is, for example, when the clock generator 30 is not provided in each pixel P but only the buffer 28 is provided, for example, the duty ratio of the clock signal CK may change after passing through a plurality of buffers. There is. Such a phenomenon may occur, for example, when the transistors constituting the buffer 28 have characteristic variations.
  • the duty ratio changes in this way, for example, clock transmission cannot be performed normally, or the sampling timing in the flip-flops 22 and 27 of the pixel P may be shifted, and normal operation may not be performed.
  • the clock signal CKA having the duty ratio corresponding to the time td is generated based only on the rising edge of the clock signal CK. The possibility that the ratio will change can be reduced.
  • the display panel 1 since the duty ratio of the clock signal CK can be maintained almost constant in this way, the number of pixels P to be daisy chain connected can be increased, and for example, a high-definition display panel is realized. be able to.
  • the influence of noise on image quality can be reduced.
  • the display panel described in Patent Document 1 uses analog signals, the image quality may be degraded by noise.
  • the influence of noise on the image quality may be further increased.
  • the display panel 1 according to the present embodiment uses digital signals, the influence of noise on the image quality can be reduced.
  • the signal amplitude may increase from the viewpoints of gradation expression and noise resistance, and in this case, radiation increases.
  • the signal amplitude can be reduced, so that radiation can be reduced.
  • each pixel P has the flip-flops 22, 27, 31 and the buffer 28, the signal amplitude of the data signal PD and the clock signal CK can be reduced. That is, for example, when the flip-flops 22, 27, and 31 and the buffer 28 are not provided, the signal amplitude may be attenuated as the distance from the display driving unit increases. In this case, the display driver needs to generate a data signal PD having a large signal amplitude.
  • the signal amplitude is maintained by shaping the waveform of the data signal PD and the clock signal CK every time it passes through the pixel P.
  • the signal amplitude of the data signal PD and the clock signal CK can be reduced.
  • the above-described radiation can be reduced, the power supply voltage can be lowered, and the power consumption can be reduced.
  • the memory unit 24 is provided for each pixel P, for example, when displaying a still image, it is not necessary to perform data transfer, so that power consumption can be reduced.
  • the flip-flops 22 and 27 that sample the data signal PD based on the clock signal CK are provided in each pixel P, the relative relationship between the data signal PD and the clock signal CK is provided. The phase relationship can be maintained.
  • each pixel P replaces the portion related to the read pixel packet PCT2 in the data signal PD with the pilot packet PCT1, so that a simple configuration can be realized. That is, for example, when an address is given to each pixel P and the address of the pixel P from which the luminance data IR, IG, IB is read is included in the pixel packet, a memory for storing the address in each pixel P
  • each pixel P is a pixel read from the data signal PD, which may require a control operation to assign an address to each pixel P.
  • each pixel P can easily determine the pixel packet PCT2 from which the luminance data IR, IG, IB is to be read. That is, since each pixel P does not need to store an address, for example, a simple configuration can be realized.
  • each pixel replaces the portion related to the read pixel packet in the data signal with the pilot packet, a simple configuration can be realized.
  • the clock signal CKA is generated based only on the rising edge of the clock signal CK.
  • the present invention is not limited to this.
  • the clock generation unit 30A according to this modification will be described in detail below.
  • FIG. 10 shows a configuration example of the clock generation unit 30A.
  • the clock generation unit 30A has a flip-flop 31A.
  • the flip-flop 31A is configured by using a D-type flip-flop circuit, and samples a high-level (in this example, power supply voltage VDD) signal based on the falling edge of the clock signal CK. Is output as a clock signal CKB, and an inverted signal of the clock signal CKB is output as a clock signal CKA.
  • the delay circuit 32A delays the clock signal CKB by a time td that is about half of the time corresponding to one cycle TCK of the clock signal CK, and outputs the delayed signal as the reset signal SR.
  • FIG. 11 illustrates an operation example of the clock generation unit 30A.
  • A illustrates the waveform of the clock signal CK
  • B illustrates the waveform of the reset signal SR
  • C illustrates the clock signal CKB.
  • D shows the waveform of the clock signal CKA.
  • the clock signal CK changes from a high level to a low level (FIG. 11A).
  • the flip-flop 31A samples the signal (high level) input to the data terminal D at the falling timing of the clock signal CK.
  • the clock signal CKB changes from a low level to a high level (FIG. 11C)
  • the clock signal CKA changes from a high level to a low level (FIG. 11D).
  • the delay circuit 32A delays the clock signal CKB by time td.
  • the reset signal SR changes from the low level to the high level at the timing t12 delayed by the time td from the timing t11 (FIG. 11B).
  • the flip-flop 31A performs a reset operation based on the reset signal SR.
  • the clock signal CKB changes from a high level to a low level (FIG. 11C)
  • the clock signal CKA changes from a low level to a high level (FIG. 11D).
  • the clock generation unit 30A changes the clock signal CKA from a high level to a low level in response to the fall of the clock signal CK, and the clock is generated at the timing when the time td has elapsed from the fall timing of the clock signal CK.
  • the signal CKA is changed from a low level to a high level. That is, the clock generation unit 30A generates the clock signal CKA having a duty ratio corresponding to the time td based only on the falling edge of the clock signal CK.
  • the clock generation unit is not limited to the configuration shown in FIGS. 6 and 10, and various circuit configurations can be used. Specifically, for example, the clock generation unit is configured using a D-type flip-flop circuit, but is not limited thereto, and may be configured using, for example, an SR latch circuit.
  • the flip-flops 22 and 27, the control unit 23, and the memory unit 24 are configured to operate based on the clock signal CKA generated by the clock generation unit 30, but the present invention is not limited to this. Absent.
  • the flip-flops 22 and 27, the control unit 23, and the memory unit 24 may be configured to operate based on the clock signal CK (CK (0)).
  • the drive unit 40 is configured using the counter 41.
  • the present invention is not limited to this, and instead, for example, the drive unit is configured using a DAC (Digital Analog Converter). Also good.
  • DAC Digital Analog Converter
  • FIG. 13 shows a configuration example of the pixel PC.
  • the pixel PC includes a control unit 23C and a drive unit 40C.
  • the control unit 23C functions as a state machine and supplies a control signal to the drive unit 40C, similarly to the control unit 23 according to the above embodiment.
  • the drive unit 40C includes DACs 44R, 44G, and 44B and variable current sources 45R, 45G, and 45B.
  • the DACs 44R, 44G, and 44B convert the luminance data IR, IG, and IB (digital code) into analog voltages, respectively, based on the control signal supplied from the control unit 23C.
  • the variable current sources 45R, 45G, and 45B generate drive currents corresponding to the analog voltages supplied from the DACs 44R, 44G, and 44B, respectively.
  • the DAC 44R generates an analog voltage based on the luminance data IR.
  • the variable current source 45R generates a drive current based on the analog voltage and supplies the drive current to the light emitting element 25R of the light emitting unit 25 via the switch 46R.
  • the light emitting element 25R emits light with light emission luminance corresponding to the driving current.
  • the pixel PC can change the light emission luminance (luminance ⁇ time) by changing the luminance. That is, the pixel P according to the above embodiment changes the light emission luminance (brightness ⁇ time) by changing the time width of light emission, but the pixel PC according to this modification changes the luminance. Thus, the emission luminance (luminance ⁇ time) can be changed.
  • switches 46R, 46G, and 46B are configured to be turned on and off by a control signal supplied from the control unit 23C.
  • red (R), green (G), and blue The light emission luminance can be adjusted while maintaining the balance of each light emission luminance in B).
  • N pixels P (P (0) to P (N ⁇ 1)) arranged in parallel in the vertical direction are connected in a daisy chain, but the present invention is not limited to this.
  • M pixels P arranged in parallel in the horizontal direction may be connected in a daisy chain, or all (K) pixels, such as the display panel 1D shown in FIG. 14 or the display panel 1E shown in FIG.
  • the pixels P may be daisy chained.
  • N pixels P arranged in parallel in the vertical direction are connected in a daisy chain, and the output signal of the last stage of each pixel column is supplied to the first stage of the adjacent column, whereby all the pixels P are obtained.
  • Daisy chain connection In the display panel 1E, M pixels P arranged in parallel in the horizontal direction are daisy chain connected, and the output signal of the last stage of each pixel row is supplied to the first stage of the adjacent row, so that all the pixels P can be obtained.
  • each pixel transmits a data signal and a clock signal to one pixel at the next stage using one signal.
  • symbol is attached
  • FIG. 16 shows a configuration example of the display panel 2.
  • the display panel 2 includes a display driving unit 50 and a display unit 60.
  • the display driving unit 50 controls light emission in each pixel Q (described later) of the display unit 60 based on the image signal Spic. Specifically, as will be described later, the display driving unit 50 controls the light emission of each pixel Q by supplying the data signal QD to each pixel column of the pixel Q of the display unit 60. ing.
  • the display unit 60 has a plurality of pixels Q arranged in a matrix. N pixels Q (Q (0) to Q (N ⁇ 1)) arranged in parallel in the vertical direction are daisy chain connected.
  • the display driver 50 supplies the data signal QD (QD (0)) to the first stage pixel Q (0) of the N pixels Q connected in a daisy chain.
  • the pixel Q (0) generates a data signal QD (QD (1)) based on the data signal QD (0) and supplies it to the pixel Q (1) at the next stage.
  • the pixel Q (1) at the next stage generates a data signal QD (QD (2)) based on the data signal QD (1) and supplies it to the next pixel Q (2).
  • the final-stage pixel Q (N ⁇ 1) receives the data signal QD (QD (N ⁇ 1)) generated by the previous-stage pixel Q (N ⁇ 2).
  • the data signal QD includes a pilot packet PCT11 and a pixel packet PCT12, similarly to the data signal PD (FIG. 2) according to the first embodiment.
  • FIG. 17 shows a configuration example of the pilot packet PCT11
  • FIG. 18 shows a configuration example of the pixel packet PCT12.
  • the pilot packet PCT11 has a predetermined data pattern, like the pilot packet PCT1 according to the first embodiment. Similar to the pixel packet PCT2 according to the first embodiment, the pixel packet PCT12 has luminance data IR, IG, and IB.
  • the data signal QD transmits such pilot packet PCT11 and pixel packet PCT12 to each pixel Q.
  • the data signal QD is a signal representing data (“0” or “1”) by changing the pulse width as will be described below.
  • FIG. 19 shows the waveform of the data signal QD, (A) shows the waveform when data “0” is shown, and (B) shows the waveform when data “1” is shown.
  • the data signal QD is a signal having one pulse PU in each cycle TCK.
  • the width of the pulse PU of the data signal QD is narrower than half of the time corresponding to the cycle TCK when “0” is indicated, and corresponds to the cycle TCK when “1” is indicated. Be wider than half of the time.
  • the data signal QD is configured to represent “0” or “1” by changing the pulse width.
  • the display panel 2 can use the data signal QD as a data signal and also as a clock signal.
  • FIG. 20 shows one configuration example of the pixel Q.
  • the pixel Q includes a buffer 61, a signal generation unit 62, and a control unit 63.
  • the pixel Q (0) generates a data signal QD (1) based on the data signal QD (0) input to the input terminal QDIN, and outputs the generated data signal QD (1) from the output terminal QDOUT. It has become.
  • the buffer 61 performs waveform shaping on the data signal QD (0) and outputs it as the data signal QDA.
  • the signal generator 70 generates data signals PDC, QDB, SB, and SC based on the data signal QDA.
  • FIG. 21 shows a configuration example of the signal generation unit 70.
  • the signal generation unit 70 includes signal generation circuits 80A, 80B, and 80C, flip-flops 71 and 72, and a selector 73.
  • the signal generation circuit 80A generates a data signal SA based on the data signal QDA.
  • the signal generation circuit 80A includes a flip-flop 81A and a delay circuit 82A.
  • the flip-flop 81A is configured by using a D-type flip-flop circuit, and samples a high-level (in this example, power supply voltage VDD) signal based on the rising edge of the data signal QDA, and the result is obtained.
  • the data signal SA is output.
  • the delay circuit 32A delays the data signal SA by a time tdA that is about half the time corresponding to one period TCK of the clock signal CK (0), and outputs the delayed signal as a reset signal. Similar to the clock generation unit 30 (FIGS. 6 and 7) according to the first embodiment, the signal generation circuit 80A has a pulse width corresponding to the delay time tdA of the delay circuit 82A based only on the rising edge of the data signal QDA. Is generated.
  • the signal generation circuit 80B generates the data signal SB based on the data signal QDA.
  • the signal generation circuit 80B includes a flip-flop 81B and a delay circuit 82B.
  • the signal generation circuit 80B generates a data signal SB having a pulse width corresponding to the delay time tdB of the delay circuit 82B based only on the rising edge of the data signal QDA.
  • the delay time tdB of the delay circuit 82B is shorter than the delay time tdA of the delay circuit 82A.
  • the signal generation circuit 80B supplies the data signal SB to the selector 73 and also to the selector 26A of the selector unit 26.
  • the signal generation circuit 80C generates the data signal SC based on the data signal QDA.
  • the signal generation circuit 80C includes a flip-flop 81C and a delay circuit 82C.
  • the signal generation circuit 80C generates a data signal SB having a pulse width corresponding to the delay time tdC of the delay circuit 82C based only on the rising edge of the data signal QDA.
  • the delay time tdC of the delay circuit 82C is longer than the delay time tdA of the delay circuit 82A.
  • the signal generation circuit 80C supplies the data signal SC to the selector 73 and also to the selector 26A of the selector unit 26.
  • the flip-flop 71 is configured using a D-type flip-flop circuit, samples the data signal QDA based on the falling edge of the data signal SA, and outputs the result.
  • the flip-flop 72 is configured using a D-type flip-flop circuit, samples the output signal of the flip-flop 71 based on the rising edge of the data signal SA, and outputs the result as the data signal PDC. Is.
  • the selector 73 selects one of the data signals SB and SC based on the data signal PDC and outputs it as the data signal QDB. Specifically, the selector 73 selects the data signal SB and outputs it as the data signal QDB when the data signal PDC is at a low level, and the data signal SC when the data signal PDC is at a high level. Is selected and output as a data signal QDB.
  • control unit 63 sets the state of the pixel Q (0) based on the data signal PDC and the data signal QDA, and the signals LD and PLT. , CKEN. At that time, the control unit 63 uses the data signal QDA as a clock signal.
  • the input terminal QDIN corresponds to a specific example of “first input terminal” in the present disclosure.
  • the output terminal QDOUT corresponds to a specific example of “first output terminal” in the present disclosure.
  • the signal generation unit 70 corresponds to a specific example of “signal generation unit” in the present disclosure.
  • the control unit 63 and the selector unit 26 correspond to a specific example of “control unit” in the present disclosure.
  • the light emitting unit 25 corresponds to a specific example of “display element” in the present disclosure.
  • FIG. 22 shows an operation example of the signal generation unit 70, where (A) shows the waveform of the data signal QDA, (B) to (D) show the waveforms of the data signals SA to SC, E) shows the waveform of the data signal PDC, and (F) shows the waveform of the data signal QDB.
  • FIG. 23 shows one state of the signal generation unit 70
  • FIG. 24 shows another state of the signal generation unit 70.
  • the data signal QDA is input to the signal generation unit 70 in the order of “0”, “1”, “1”, “0”, “1” (FIG. 22A). That is, the data signal QDA indicates “0” in the period of timing t21 to t23, indicates “1” in the period of timing t23 to t25, indicates “1” in the period of timing t25 to t27, and timings t27 to t29. “0” is indicated during the period of “1”, and “1” is indicated during the period of the timing t29 to t31.
  • the signal generation circuits 80A to 80C generate data signals SA to SC based on the data signal QDA, respectively. Specifically, the signal generation circuit 80A generates a pulse that starts from the rising edge of the data signal QDA and ends at a timing delayed by a time tdA from this edge (FIG. 22B). The signal generation circuit 80B generates a pulse that starts from the rising edge of the data signal QDA and ends at a timing delayed by a time tdB from this edge (FIG. 22C). The signal generation circuit 80C generates a pulse that starts from the rising edge of the data signal QDA and ends at a timing delayed by a time tdC from this edge (FIG. 22D).
  • the flip-flop 71 samples the data signal QDA. Then, the flip-flop 72 samples the output signal of the flip-flop 71 at timing t23, and sets the data signal PDC to a low level based on the sampling result (FIG. 22E). Based on the data signal PDC, the selector 73 selects the data signal SB and outputs it as the data signal QDB in the period from timing t23 to t25 (FIG. 23).
  • the flip-flop 71 samples the data signal QDA. Then, the flip-flop 72 samples the output signal of the flip-flop 71 at the timing t25, and sets the data signal PDC to the high level based on the sampling result (FIG. 22E). Based on the data signal PDC, the selector 73 selects the data signal SC and outputs it as the data signal QDB in the period from timing t25 to t27 (FIG. 24).
  • the flip-flop 71 samples the data signal QDA. Then, the flip-flop 72 samples the output signal of the flip-flop 71 at the timing t27, and sets the data signal PDC to the high level based on the sampling result (FIG. 22E). Based on the data signal PDC, the selector 73 selects the data signal SC and outputs it as the data signal QDB during the period from timing t27 to t29 (FIG. 24).
  • the flip-flop 71 samples the data signal QDA. Then, the flip-flop 72 samples the output signal of the flip-flop 71 at the timing t29, and sets the data signal PDC to the low level based on the sampling result (FIG. 22E). Based on the data signal PDC, the selector 73 selects the data signal SB and outputs it as the data signal QDB in the period from timing t29 to t31 (FIG. 23).
  • the signal generator 70 outputs the data signal QDB corresponding to the input data signal QDA (FIG. 22 (F)).
  • the data signal QDB is delayed by one cycle TCK of the data signal QDA from the data signal QDA because the signal generation unit 70 includes the flip-flops 71 and 72.
  • FIG. 25 shows the reading operation of the luminance data IR, IG, IB in the nth pixel Q (n), and FIG. 25A shows the data signal QD (n) input to the pixel Q (n). , (B) show the data signal QD (n + 1) output from the pixel Q (n), respectively.
  • the pixel Q (n ⁇ 1) preceding the pixel Q (n) supplies the data signal QD (n) including the pilot packet PCT11 and the subsequent pixel packet PCT12 (n) to the pixel Q (n) (FIG. 25A )).
  • the buffer 61 performs waveform shaping on the data signal QD (0) and outputs it as the data signal QDA. Then, the signal generator 70 generates data signals PDC, QDB, SB, and SC based on the data signal QDA. Based on the data pattern of data signal PDC, control unit 63 determines that pixel packet PCT12 (n) is supplied next to pilot packet PCT11.
  • control unit 63 supplies signals LD and PLT to selector unit 26, and selector unit 26 selects data signal QDB and outputs it as data signal QD (n + 1). (FIG. 25 (B)).
  • control unit 63 supplies the signal CKEN to the memory unit 24 in a period in which the data signal PDC indicates the next pixel packet PCT12 (n) of the pilot packet PCT11, and the memory unit 24 supplies the pixel packet PCT12 (n).
  • the luminance data IR, IG, IB included in is read.
  • control unit 63 supplies the signals LD and PLT to the selector unit 26, and the selector unit 26 replaces the pixel packet PCT12 (n) included in the data signal QDB with the pilot packet PCT11.
  • QD (n + 1) is generated (FIG. 25B).
  • the data (“0” or “1”) is represented by changing the pulse width of the data signal QD
  • the data signal QD is used as the data signal and the clock signal is used. Can also be used.
  • the number of signals between the pixels Q can be reduced, active elements such as buffers can be reduced in each pixel Q, and power consumption can be reduced.
  • the number of signals between the pixels Q can be reduced in this way, the number of wirings in the display panel 2 is reduced, so that restrictions on layout of the display panel 2 can be reduced.
  • data (“0” or “1”) is represented by changing the pulse width of the data signal QD, so that the number of signals between pixels can be reduced, and consumption Electric power can be reduced.
  • QD pulse width of the data signal
  • consumption Electric power can be reduced.
  • by reducing the number of signals between pixels in this way it is possible to reduce restrictions when performing display panel layout.
  • Other effects are the same as in the case of the first embodiment.
  • the data signal QD has two pulses having different pulse widths.
  • the present invention is not limited to this, and has different pulse widths. You may make it have three or more pulses. For example, when the data signal is configured to have four pulses having different pulse widths, two bits can be transmitted with one pulse.
  • the LED is used as the display element.
  • the present invention is not limited to this, and an organic EL element may be used as the display element instead.
  • the display panel according to each of the above-described embodiments and the like can be applied to various electronic devices that display images, such as a television device, a notebook personal computer, and a smartphone. Further, for example, the present invention may be applied to a large display installed in a soccer field or a baseball field.
  • the first signal and the second signal are clock signals, A second input terminal; (1) further comprising: a control unit that controls the display element based on the first data signal input to the second input terminal and the first signal or the second signal.
  • the signal generation unit transitions the second signal at a timing corresponding to one of a rising edge and a falling edge of the first signal, and a timing at which the second signal transitions
  • the first data signal is: A first packet having a predetermined data pattern; A second packet disposed next to the first packet and having luminance data; The pixel unit according to (2) or (3), wherein the control unit controls the display element based on the second packet.
  • the control unit generates a second data signal by replacing a data pattern of the second packet included in the first data signal with the predetermined data pattern, and converts the second data signal to the first data signal.
  • the first signal includes a plurality of pulses having different pulse widths
  • the pixel unit according to (1) further including a control unit that controls the display element based on the first signal.
  • the signal generation unit transitions the second signal at a timing corresponding to the timing of one of the rising edge and the falling edge of the first signal, and the second signal transitions The pixel unit according to (6), wherein the second signal is transitioned again at a timing at which a predetermined time corresponding to a pulse width of a pulse starting from the one edge has elapsed from the determined timing.
  • the pulse width of each pulse is the first pulse width or the second pulse width
  • the signal generator is The third signal and the fourth signal are transitioned at a timing corresponding to the timing of the one edge, Transitioning the third signal again at a timing when a first time corresponding to the first pulse width has elapsed from a timing at which the third signal has transitioned, Transitioning the fourth signal again at a timing when a second time corresponding to the second pulse width has elapsed from a timing at which the fourth signal has transitioned,
  • the pulse width of the pulse starting from the one edge is the first pulse width
  • the third signal is selected and output as the second signal
  • the pixel unit according to (7), wherein when the pulse width of the pulse starting from the one edge is the second pulse width, the fourth signal is selected and output as the second signal.
  • the first signal is: A first packet having a predetermined data pattern; A second packet disposed next to the first packet and having luminance data; The pixel unit according to any one of (6) to (8), wherein the control unit controls the display element based on the second packet.
  • the control unit generates a fifth signal by replacing the data pattern of the second packet included in the second signal with the predetermined data pattern, and converts the fifth signal into the first signal.
  • (11) are sequentially connected, each being provided on a first input terminal, a first output terminal, and a signal path from the first input terminal to the first output terminal;
  • a plurality of pixel units each having a signal generation unit that generates and outputs a second signal based on the display element, and a display element;
  • the display panel generates a rising edge and a falling edge of the second signal based on one of a rising edge and a falling edge of the first signal.
  • the display drive unit may further include a display driver that supplies a data signal including a plurality of pulses having different pulse widths to a first input terminal of a first pixel unit among the plurality of pixel units in each set.

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Abstract

本発明の画素ユニット（Ｐ）は、第１の入力端子（ＣＫＩＮ）と、第１の出力端子（ＣＫＯＵＴ）と、前記第１の入力端子（ＣＫＩＮ）から前記第１の出力端子（ＣＫＯＵＴ）への信号経路上に設けられ、第１の信号（ＣＫ）に基づいて第２の信号（ＣＫＡ）を生成して出力する信号生成部（３０）と、表示素子（２５）とを備える。前記信号生成部（３０）は、前記第１の信号（ＣＫ）の立ち上がりエッジ及び立ち下がりエッジのうちの一方に基づいて、前記第２の信号（ＣＫＡ）の立ち上がりエッジ及び立ち下がりエッジを生成する。

Description

画素ユニット、表示パネル、および信号伝送方法
　本開示は、１画素分の表示を行う画素ユニット、そのような画素ユニットを用いて構成される表示パネル、および信号伝送方法に関する。
　近年、画像表示を行う表示パネルの分野では、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ（Electro Luminescence）素子を発光素子として用いた表示パネル（有機ＥＬ表示パネル）が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子であり、光源（バックライト）が必要ない。そのため、有機ＥＬ表示パネルは、光源を必要とする液晶表示パネルと比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速いなどの特徴を有する。
　例えば、特許文献１には、各画素に薄膜トランジスタ（ＴＦＴ）を設け、画素ごとに有機ＥＬ素子の発光を制御する、いわゆるアクティブマトリクス型の表示パネルが開示されている。この表示パネルは、水平方向に延伸する複数のゲート線と、垂直方向に延伸する複数のデータ線を有し、各画素が、ゲート線とデータ線との交点付近に設けられている。そして、ゲート線の信号に基づいて画素がラインごとに選択され、その選択された画素にアナログの画素電圧が書き込まれるようになっている。
特開２０１２－３２８２８号公報
　ところで、表示装置においては、一般に画質が高いことが望まれる。具体的には、例えば、しばしば高精細な表示装置や、大画面の表示装置が望まれる。また、フレームレートの高い表示装置が期待される場合もある。
　したがって、画質を高めることができる表示ユニット、表示パネル、および信号伝送方法を提供することが望ましい。
　本開示の一実施の形態における画素ユニットは、第１の入力端子と、第１の出力端子と、信号生成部と、表示素子とを備えている。信号生成部は、第１の入力端子から第１の出力端子への信号経路上に設けられ、第１の信号に基づいて第２の信号を生成して出力するものである。上記信号生成部は、第１の信号の立ち上がりエッジおよび立ち下がりエッジのうちの一方に基づいて、第２の信号の立ち上がりエッジおよび立ち下がりエッジを生成するものである。
　本開示の一実施の形態における表示パネルは、複数の画素ユニットを備えている。複数の画素ユニットは、順次接続され、それぞれが、第１の入力端子と、第１の出力端子と、第１の入力端子から第１の出力端子への信号経路上に設けられ、第１の信号に基づいて第２の信号を生成して出力する信号生成部と、表示素子とを有するものである。上記信号生成部は、第１の信号の立ち上がりエッジおよび立ち下がりエッジのうちの一方に基づいて、第２の信号の立ち上がりエッジおよび立ち下がりエッジを生成するものである。
　本開示の一実施の形態における信号伝送方法は、順次接続された複数の信号処理ユニットのそれぞれの第１の入力端子から第１の出力端子への信号経路上に設けられ、第１の信号に基づいて第２の信号を生成する信号生成部に対して、第１の信号の立ち上がりエッジおよび立ち下がりエッジのうちの一方のエッジのタイミングに対応するタイミングで第２の信号を遷移させ、第２の信号が遷移したタイミングから、一方のエッジから始まるパルスのパルス幅に応じた所定時間が経過したタイミングで、再度第２の信号を遷移させるものである。
　本開示の一実施の形態における画素ユニット、表示パネル、および信号伝送方法では、第１の入力端子から第１の出力端子への信号経路上に設けられた信号生成部において、第１の信号に基づいて第２の信号が生成される。この第２の信号の立ち上がりエッジおよび立ち下がりエッジは、第１の信号の立ち上がりエッジおよび立ち下がりエッジのうちの一方に基づいて生成される。
　本開示の一実施の形態におけるの画素ユニット、表示パネル、および信号伝送方法によれば、第１の信号の立ち上がりエッジおよび立ち下がりエッジのうちの一方に基づいて、第２の信号の立ち上がりエッジおよび立ち下がりエッジを生成するようにしたので、画質を高めることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の第１の実施の形態に係る表示パネルの一構成例を表すブロック図である。 図１に示したデータ信号の一構成例を表す説明図である。 図２に示した画素パケットの一構成例を表す説明図である。 図２に示したパイロットパケットの一構成例を表す説明図である。 図１に示した画素の一構成例を表すブロック図である。 図５に示したクロック生成部の一構成例を表すブロック図である。 図６に示したクロック生成部の一動作例を表すタイミング波形図である。 図５に示した画素の一動作例を表す説明図である。 図１に示した表示パネルの一動作例を表す説明図である。 変形例に係るクロック生成部の一構成例を表すブロック図である。 図１０に示したクロック生成部の一動作例を表すタイミング波形図である。 他の変形例に係る画素の一構成例を表すブロック図である。 他の変形例に係る画素の一構成例を表すブロック図である。 他の変形例に係る表示パネルの一構成例を表すブロック図である。 他の変形例に係る表示パネルの一構成例を表すブロック図である。 第２の実施の形態に係る表示パネルの一構成例を表すブロック図である。 第２の実施の形態に係るパイロットパケットの一構成例を表す説明図である。 第２の実施の形態に係る画素パケットの一構成例を表す説明図である。 図１６に示したデータ信号の一例を表す波形図である。 図１６に示した画素の一構成例を表すブロック図である。 図２０に示した信号生成部の一構成例を表すブロック図である。 図２１に示した信号生成部の一動作例を表すタイミング波形図である。 図２１に示した信号生成部の一状態を表す説明図である。 図２１に示した信号生成部の他の状態を表す説明図である。 図２０に示した画素の一動作例を表す説明図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
＜１．第１の実施の形態＞
［構成例］
　図１は、第１の実施の形態に係る表示パネル（表示パネル１）の一構成例を表すものである。表示パネル１は、ＬＥＤ（Light Emitting Diode）を表示素子として用いた表示パネルである。なお、本開示の実施の形態に係る信号伝送方法は、本実施の形態により具現化されるので、併せて説明する。表示パネル１は、表示駆動部１０と、表示部２０とを備えている。
　表示駆動部１０は、画像信号Ｓpicに基づいて、表示部２０の各画素Ｐ（後述）における発光を制御するものである。具体的には、後述するように、表示駆動部１０は、表示部２０の画素Ｐの各画素列に対して、データ信号ＰＤおよびクロック信号ＣＫを供給することにより、各画素Ｐの発光を制御するようになっている。
　表示部２０は、マトリックス状に配置された複数の画素Ｐを有している。具体的には、この例では、画素Ｐは、水平方向（横方向）にＭ個、垂直方向（縦方向）にＮ個配置されている。垂直方向に並設されたＮ個の画素Ｐ（Ｐ（０）～Ｐ（Ｎ－１））は、デイジーチェーン接続されている。表示駆動部１０は、デイジーチェーン接続されたＮ個の画素Ｐにおける初段の画素Ｐ（０）に対して、データ信号ＰＤ（ＰＤ（０））およびクロック信号ＣＫ（ＣＫ（０））を供給する。この画素Ｐ（０）は、データ信号ＰＤ（０）およびクロック信号ＣＫ（０）に基づいて、データ信号ＰＤ（ＰＤ（１））およびクロック信号ＣＫ（ＣＫ（１））を生成し、次段の画素Ｐ（１）に供給する。この次段の画素Ｐ（１）は、データ信号ＰＤ（１）およびクロック信号ＣＫ（１）に基づいて、データ信号ＰＤ（ＰＤ（２））およびクロック信号ＣＫ（ＣＫ（２））を生成し、その次の画素Ｐ（２）に供給する。続く画素Ｐ（２）～Ｐ（Ｎ－２）についても同様である。そして最終段の画素Ｐ（Ｎ－１）は、前段の画素Ｐ（Ｎ－２）が生成したデータ信号ＰＤ（ＰＤ（Ｎ－１））およびクロック信号ＣＫ（ＣＫ（Ｎ－１））を受け取るようになっている。このように、画素Ｐは、データ信号ＰＤおよびクロック信号ＣＫについてデイジーチェーン接続されている。
　図２は、表示駆動部１０が生成するデータ信号ＰＤ（０）の一例を表すものである。データ信号ＰＤ（０）は、Ｎ個の画素パケットＰＣＴ２と、１つのパイロットパケットＰＣＴ１とを含んでいる。画素パケットＰＣＴ２のそれぞれ（ＰＣＴ２（０），ＰＣＴ２（１），ＰＣＴ２（２），…）は、画素Ｐ（０），Ｐ（１），Ｐ（２），…の発光輝度を指示するものである。具体的には、例えば、画素パケットＰＣＴ２（０）は、０番目の画素Ｐ（０）の発光輝度を指示する画素パケットであり、画素パケットＰＣＴ２（１）は、１番目の画素Ｐ（１）の発光輝度を指示する画素パケットであり、画素パケットＰＣＴ２（２）は、２番目の画素Ｐ（２）の発光輝度を指示する画素パケットである。パイロットパケットＰＣＴ１は、この一連の画素パケットＰＣＴ２の前に配置されるものであり、後述するように所定のデータパターンを有するものである。
　図３は、画素パケットＰＣＴ２の一構成例を表すものである。この図３では、データ信号ＰＤのうちの画素パケットＰＣＴ２に対応する部分を、クロック信号ＣＫとともに示している。画素パケットＰＣＴ２は、輝度データＩＲ，ＩＧ，ＩＢを有している。輝度データＩＲは、赤色（Ｒ）の発光輝度を示すものであり、輝度データＩＧは、緑色（Ｇ）の発光輝度を示すものであり、輝度データＩＢは、青色（Ｂ）の発光輝度を示すものである。この例では、輝度データＩＲ，ＩＧ，ＩＢのそれぞれは、１２ビットのデータである。すなわち、画素パケットＰＣＴ２は３６ビットのデータを有している。なお、これに限定されるものではなく、例えば、輝度データＩＲ，ＩＧ，ＩＢのそれぞれは、１３ビット以上のデータまたは１１ビット以下のデータであってもよい。輝度データＩＲ，ＩＧ，ＩＢのそれぞれは、全てのビットが“０”にならないように、そして全てのビットが“１”にならないように設定される。この例では、輝度データＩＲ，ＩＧ，ＩＢは、画素パケットＰＣＴ２内において、この順に配置されている。
　図４は、パイロットパケットＰＣＴ１の一構成例を表すものである。この例では、パイロットパケットＰＣＴ１は、画素パケットＰＣＴ２と同様に、３６ビットのデータを有している。パイロットパケットＰＣＴ１は、所定のデータパターンを有するものである。具体的には、この例では、パイロットパケットＰＣＴ１のうちの最初の１２ビットは全て“０”であり、次の１２ビットは全て“１”であり、最後の１２ビットは全て“０”である。すなわち、パイロットパケットＰＣＴ１のうち、画素パケットＰＣＴ２の輝度データＩＲ，ＩＢに対応する部分が全て“０”であり、輝度データＩＧに対応する部分が全て“１”である。
　各画素Ｐは、データ信号ＰＤおよびクロック信号ＣＫを前段の画素Ｐから受け取り、それらに基づいて新たなデータ信号ＰＤおよびクロック信号ＣＫを生成して次段の画素Ｐに対して供給する。その際、各画素Ｐは、データ信号ＰＤのデータパターンに基づいて、受け取ったパケットがパイロットパケットＰＣＴ１および画素パケットＰＣＴ２のどちらであるかを判断する。すなわち、各画素Ｐは、データパターンの最初の１２ビットが全て“０”であり、次の１２ビットが全て“１”であり、最後の１２ビットが全て“０”である場合には、そのパケットはパイロットパケットＰＣＴ１であると判断する。また、各画素Ｐは、パケットのデータパターンがそれ以外の場合には、そのパケットは画素パケットＰＣＴ２であると判断する。そして、各画素Ｐは、パイロットパケットＰＣＴ１の次の画素パケットＰＣＴ２に含まれる輝度データＩＲ，ＩＧ，ＩＢを読み込むとともに、データ信号ＰＤＡのうちのその読み込んだ画素パケットＰＣＴ２に係る部分をパイロットパケットＰＣＴ１に置き換えることにより新たなデータ信号ＰＤを生成する。そして、各画素Ｐは、読み込んだ輝度データＩＲ，ＩＧ，ＩＢに基づいて発光するようになっている。
　図５は、画素Ｐの一構成例を表すものである。画素Ｐは、クロック生成部３０と、フリップフロップ２２，２７と、制御部２３と、メモリ部２４と、駆動部４０と、発光部２５と、セレクタ部２６と、バッファ２８とを有している。なお、以下では、説明の便宜上、デイジーチェーン接続されたＮ個の画素Ｐのうちの初段の画素Ｐ（０）を用いて説明するが、その他の画素Ｐ（１）～Ｐ（Ｎ－１）においても同様である。
　画素Ｐ（０）は、入力端子ＰＤＩＮに入力されたデータ信号ＰＤ（０）、および入力端子ＣＫＩＮに入力されたクロック信号ＣＫ（０）に基づいて、データ信号ＰＤ（１）およびクロック信号ＣＫ（１）を生成する。そして、画素Ｐ（０）は、データ信号ＰＤ（１）を出力端子ＰＤＯＵＴから出力し、クロック信号ＣＫ（１）を出力端子ＣＫＯＵＴから出力するようになっている。
　クロック生成部３０は、クロック信号ＣＫ（０）に基づいてクロック信号ＣＫＡを生成するものである。
　図６は、クロック生成部３０の一構成例を表すものである。クロック生成部３０は、フリップフロップ３１と、遅延回路３２とを有している。フリップフロップ３１は、Ｄ型のフリップフロップ回路を用いて構成されるものであり、クロック信号ＣＫ（０）の立ち上がりエッジに基づいて、高レベル（この例では電源電圧ＶＤＤ）の信号をサンプリングし、その結果をクロック信号ＣＫＡとして出力するものである。遅延回路３２は、クロック信号ＣＫＡを、クロック信号ＣＫ（０）の１周期ＴＣＫに対応する時間の半分程度の時間ｔｄだけ遅延し、その遅延された信号をリセット信号ＳＲとして出力するものである。
　図７は、クロック生成部３０の一動作例を表すものであり、（Ａ）はクロック信号ＣＫ（０）の波形を示し、（Ｂ）はリセット信号ＳＲの波形を示し、（Ｃ）はクロック信号ＣＫＡの波形を示す。まず、タイミングｔ１において、クロック信号ＣＫ（０）が低レベルから高レベルに変化する（図７（Ａ））。フリップフロップ３１は、このクロック信号ＣＫ（０）の立ち上がりタイミングで、データ端子Ｄに入力された信号（高レベル）をサンプリングする。これにより、クロック信号ＣＫＡが、低レベルから高レベルに変化する（図７（Ｃ））。遅延回路３２は、このクロック信号ＣＫＡを時間ｔｄだけ遅延する。これにより、タイミングｔ１から時間ｔｄだけ遅れたタイミングｔ２において、リセット信号ＳＲが低レベルから高レベルに変化する（図７（Ｂ））。フリップフロップ３１は、このリセット信号ＳＲに基づいてリセット動作を行う。これにより、クロック信号ＣＫＡは、高レベルから低レベルに変化する（図７（Ｃ））。
　この構成により、クロック生成部３０は、クロック信号ＣＫ（ＣＫ（０））の立ち上がりに応じて、クロック信号ＣＫＡを低レベルから高レベルに変化させ、このクロック信号ＣＫ（ＣＫ（０））の立ち上がりタイミングから時間ｔｄだけ経過したタイミングでクロック信号ＣＫＡを高レベルから低レベルに変化させる。すなわち、クロック生成部３０は、クロック信号ＣＫ（ＣＫ（０））の立ち上がりのみに基づいて、時間ｔｄに対応したデューティ比を有するクロック信号ＣＫＡを生成するようになっている。
　フリップフロップ２２（図５）は、例えば、Ｄ型のフリップフロップ回路を用いて構成されるものであり、クロック信号ＣＫＡに基づいてデータ信号ＰＤ（０）をサンプリングし、その結果をデータ信号ＰＤＡとして出力するものである。
　制御部２３は、データ信号ＰＤＡおよびクロック信号ＣＫＡに基づいて、画素Ｐ（０）の状態を設定し、信号ＬＤ，ＰＬＴ，ＣＫＥＮを生成するステートマシーンである。信号ＬＤ，ＰＬＴは、データ信号ＰＤＡに含まれる画素パケットＰＣＴ２をパイロットパケットＰＣＴ１に置き換えるための信号である。具体的には、信号ＬＤは、パイロットパケットＰＣＴ１のデータパターンに対応した信号であり、信号ＰＬＴはこの置き換えタイミングを指示する制御信号である。また、信号ＣＫＥＮは、メモリ部２４に輝度データＩＲ，ＩＧ，ＩＢを記憶するタイミングを指示する制御信号である。また、制御部２３は、駆動部４０に対して制御信号を供給する機能をも有している。
　メモリ部２４は、輝度データＩＲ，ＩＧ，ＩＢを記憶するものである。このメモリ部２４は、論理積回路２４Ａと、シフトレジスタ２４Ｂとを有している。論理積回路２４Ａは、信号ＣＫＥＮとクロック信号ＣＫＡとの論理積を求めるものである。シフトレジスタ２４Ｂは、この例では３６ビットのシフトレジスタである。シフトレジスタ２４Ｂのデータ入力端子にはデータ信号ＰＤＡが入力され、クロック入力端子には、論理積回路２４Ａの出力信号が入力される。
　この構成により、メモリ部２４は、信号ＣＫＥＮが“１”である期間において、データ信号ＰＤＡに含まれるデータを記憶する。この信号ＣＫＥＮは、データ信号ＰＤＡが、パイロットパケットＰＣＴ１の次の画素パケットＰＣＴ２を示す期間において“１”になるとともに、その他の期間において“０”になる信号である。これにより、論理積回路２４Ａは、データ信号ＰＤＡが、パイロットパケットＰＣＴ１の次の画素パケットＰＣＴ２を示す期間において、クロック信号をシフトレジスタ２４Ｂに供給する。そして、シフトレジスタ２４Ｂは、その画素パケットＰＣＴ２に係る３６ビット分の輝度データＩＲ，ＩＧ，ＩＢを記憶する。その際、このシフトレジスタ２４Ｂのうちの最終段から１２ビットの部分は輝度データＩＲを記憶し、中央付近の１２ビットの部分は輝度データＩＧを記憶し、初段から１２ビットの部分は輝度データＩＢを記憶するようになっている。
　駆動部４０は、メモリ部２４に記憶された輝度データＩＲ，ＩＧ，ＩＢに基づいて、発光部２５を駆動するものである。駆動部４０は、カウンタ４１と、電流源４２Ｒ，４２Ｇ，４２Ｂと、スイッチ４３Ｒ，４３Ｇ，４３Ｂとを有している。
　カウンタ４１は、制御部２３から供給された制御信号（カウンタ用クロック信号）を基準として、そのクロックパルスをカウントすることにより、メモリ部２４に記憶された輝度データＩＲ，ＩＧ，ＩＢに応じたパルス幅を有するパルス信号をそれぞれ生成するものである。具体的には、カウンタ４１は、例えば、カウント比較回路４１Ｒ，４１Ｇ，４１Ｂ（図示せず）を用いて構成することができる。カウント比較回路４１Ｒは、クロックパルスのカウント値と、輝度データＩＲに対応するカウント値とを比較することにより、輝度データＩＲに応じたパルス幅を有するパルス信号を生成するものである。カウント比較回路４１Ｇ，４１Ｂについても同様である。
　電流源４２Ｒ，４２Ｇ，４２Ｂは、一定の駆動電流をそれぞれ生成するものである。スイッチ４３Ｒ，４３Ｇ，４３Ｂは、カウンタ４１から供給されたパルス信号に基づいて、オンオフするものである。
　発光部２５は、駆動部４０から供給された駆動電流に基づいて発光するものである。発光部２５は、発光素子２５Ｒ，２５Ｇ，２５Ｂを有するものである。発光素子２５Ｒ，２５Ｇ，２５Ｂは、ＬＥＤを用いて構成された発光素子であり、それぞれ、赤色（Ｒ），緑色（Ｇ），青色（Ｂ）の光を射出するものである。
　この構成により、まず、カウンタ４１は、メモリ部２４に記憶された輝度データＩＲ，ＩＧ，ＩＢに応じたパルス幅を有するパルス信号をそれぞれ生成する。そして、スイッチ４３Ｒは、輝度データＩＲに応じたパルス幅を有するパルス信号に基づいてオンオフし、電流源４２Ｒが生成した駆動電流を発光素子２５Ｒに供給する。発光素子２５Ｒは、その駆動電流に基づいて赤色（Ｒ）の光を射出する。同様に、スイッチ４３Ｇは、輝度データＩＧに応じたパルス幅を有するパルス信号に基づいてオンオフし、電流源４２Ｇが生成した駆動電流を発光素子２５Ｇに供給し、発光素子２５Ｇは、その駆動電流に基づいて緑色（Ｇ）の光を射出する。また、スイッチ４３Ｂは、輝度データＩＢに応じたパルス幅を有するパルス信号に基づいてオンオフし、電流源４２Ｂが生成した駆動電流を発光素子２５Ｂに供給し、発光素子２５Ｂは、その駆動電流に基づいて青色（Ｂ）の光を射出する。このようにして、発光素子２５Ｒ，２５Ｇ，２５Ｂは、発光する時間幅に応じた発光輝度（輝度×時間）で発光するようになっている。
　セレクタ部２６は、データ信号ＰＤＡおよび信号ＬＤ，ＰＬＴに基づいて、データ信号ＰＤＢを生成するものである。セレクタ部２６は、セレクタ２６Ａ，２６Ｂを有している。セレクタ２６Ａの第１の入力端子には“０”が入力され、第２の入力端子には“１”が入力され、制御入力端子には信号ＬＤが入力される。このセレクタ２６Ａは、信号ＬＤが“０”であるときには第１の入力端子に入力された“０”を出力し、信号ＬＤが“１”であるときには第２の入力端子に入力された“１”を出力する。セレクタ２６Ｂの第１の入力端子にはデータ信号ＰＤＡが入力され、第２の入力端子にはセレクタ２６Ａの出力信号が入力され、制御入力端子には信号ＰＬＴが入力される。このセレクタ２６Ｂは、信号ＰＬＴが“０”であるときには第１の入力端子に入力されたデータ信号ＰＤＡを出力し、信号ＰＬＴが“１”であるときには、第２の入力端子に入力されたセレクタ２６Ａの出力信号を出力する。セレクタ部２６は、このセレクタ２６Ｂの出力信号を、データ信号ＰＤＢとして、フリップフロップ２７に供給するようになっている。
　この構成により、セレクタ部２６は、信号ＰＬＴが“０”である期間では、データ信号ＰＤＡをデータ信号ＰＤＢとしてそのまま出力し、信号ＰＬＴが“１”である期間では、信号ＬＤに基づく信号（セレクタ２６Ａの出力信号）をデータ信号ＰＤＢとして出力する。この信号ＰＬＴは、データ信号ＰＤＡが、パイロットパケットＰＣＴ１の次の画素パケットＰＣＴ２を示す期間において“１”になるとともに、その他の期間において“０”になる信号である。すなわち、セレクタ部２６は、データ信号ＰＤＡのうちのメモリ部２４が読み込んだ画素パケットＰＣＴ２に係る部分をパイロットパケットＰＣＴ１に置き換えることによりデータ信号ＰＤＢを生成するようになっている。
　フリップフロップ２７は、例えば、Ｄ型のフリップフロップ回路を用いて構成されるものであり、クロック信号ＣＫＡに基づいてデータ信号ＰＤＢをサンプリングし、その結果をデータ信号ＰＤ（１）として出力するものである。
　バッファ２８は、クロック信号ＣＫＡに対して波形整形を行い、クロック信号ＣＫ（１）として出力するものである。
　ここで、入力端子ＣＫＩＮは、本開示における「第１の入力端子」の一具体例に対応する。出力端子ＣＫＯＵＴは、本開示における「第１の出力端子」の一具体例に対応する。入力端子ＰＤＩＮは、本開示における「第２の入力端子」の一具体例に対応する。出力端子ＰＤＯＵＴは、本開示における「第２の出力端子」の一具体例に対応する。クロック生成部３０は、本開示における「信号生成部」の一具体例に対応する。制御部２３およびセレクタ部２６は、本開示における「制御部」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の表示パネル１の動作および作用について説明する。
（全体動作概要）
　まず、図１などを参照して、表示パネル１の全体動作概要を説明する。表示駆動部１０は、画像信号Ｓpicに基づいて、表示部２０の各画素Ｐにおける発光を制御する。具体的には、表示駆動部１０は、表示部２０における画素Ｐの各画素列に対して、データ信号ＰＤおよびクロック信号ＣＫを供給する。各画素Ｐは、データ信号ＰＤおよびクロック信号ＣＫを前段から受け取り、それらに基づいて新たなデータ信号ＰＤおよびクロック信号ＣＫを生成して次段の画素Ｐに対して供給する。その際、各画素Ｐは、データ信号ＰＤのデータパターンに基づいて、受け取ったパケットがパイロットパケットＰＣＴ１および画素パケットＰＣＴ２のどちらであるかを判断する。そして、各画素Ｐは、パイロットパケットＰＣＴ１の次の画素パケットＰＣＴ２に含まれる輝度データＩＲ，ＩＧ，ＩＢを読み込むとともに、その読み込んだ画素パケットＰＣＴ２に係る部分をパイロットパケットＰＣＴ１に置き換えることにより新たなデータ信号ＰＤを生成する。そして、各画素Ｐは、読み込んだ輝度データＩＲ，ＩＧ，ＩＢに基づいて発光する。
（詳細動作）
　次に、画素Ｐにおける輝度データＩＲ，ＩＧ，ＩＢの読込動作について詳細に説明する。
　図８は、ｎ番目の画素Ｐ（ｎ）における輝度データＩＲ，ＩＧ，ＩＢの読込動作を表すものであり、（Ａ），（Ｂ）は画素Ｐ（ｎ）に入力されるクロック信号ＣＫ（ｎ）およびデータ信号ＰＤ（ｎ）をそれぞれ示し、（Ｃ），（Ｄ）は画素Ｐ（ｎ）から出力されるクロック信号ＣＫ（ｎ＋１）およびデータ信号ＰＤ（ｎ＋１）をそれぞれ示す。
　画素Ｐ（ｎ）の前段の画素Ｐ（ｎ－１）は、パイロットパケットＰＣＴ１および続く画素パケットＰＣＴ２（ｎ）を含むデータ信号ＰＤ（ｎ）を、クロック信号ＣＫ（ｎ）とともに画素Ｐ（ｎ）に供給する（図８（Ａ），（Ｂ））。
　画素Ｐ（ｎ）において、クロック生成部３０は、図７に示したように、クロック信号ＣＫ（ｎ）に基づいてクロック信号ＣＫＡを生成する。そして、フリップフロップ２２は、クロック信号ＣＫＡに基づいてデータ信号ＰＤ（ｎ）をサンプリングして、データ信号ＰＤＡを生成する。制御部２３は、データ信号ＰＤＡのデータパターンに基づいて、パイロットパケットＰＣＴ１の次に画素パケットＰＣＴ２（ｎ）が供給されたと判断する。
　制御部２３は、データ信号ＰＤＡがパイロットパケットＰＣＴ１を示す期間では、信号ＬＤ，ＰＬＴをセレクタ部２６に供給し、セレクタ部２６が、データ信号ＰＤＡを選択してデータ信号ＰＤＢとして出力する。そして、フリップフロップ２７は、クロック信号ＣＫＡに基づいてこのデータ信号ＰＤＢをサンプリングすることにより、データ信号ＰＤ（ｎ＋１）を生成する（図８（Ｄ））。
　また、制御部２３は、データ信号ＰＤＡがパイロットパケットＰＣＴ１の次の画素パケットＰＣＴ２（ｎ）を示す期間では、信号ＣＫＥＮをメモリ部２４に供給し、メモリ部２４が、その画素パケットＰＣＴ２（ｎ）に含まれる輝度データＩＲ，ＩＧ，ＩＢを読み込む。また、この期間において、制御部２３は、信号ＬＤ，ＰＬＴをセレクタ部２６に供給し、セレクタ部２６が、データ信号ＰＤＡに含まれる画素パケットＰＣＴ２（ｎ）をパイロットパケットＰＣＴ１に置き換えてデータ信号ＰＤＢとして出力する。そして、フリップフロップ２７は、クロック信号ＣＫＡに基づいてこのデータ信号ＰＤＢをサンプリングすることにより、データ信号ＰＤ（ｎ＋１）を生成する（図８（Ｄ））。
　画素Ｐ（ｎ）は、このようにしてデータ信号ＰＤ（ｎ＋１）を生成し、クロック信号ＣＫ（ｎ＋１）とともに出力する（図８（Ｃ），（Ｄ））。その際、画素Ｐ（ｎ）は、図５に示したように２つのフリップフロップ２２，２７を有しているため、データ信号ＰＤ（ｎ＋１）は、データ信号ＰＤ（ｎ）よりも２クロック分遅延したものとなる。なお、この遅延量は画素Ｐ（ｎ）の構成に基づくものであるため、画素Ｐ（ｎ）を図５の構成とは異なる構成にした場合には、１クロック分または３クロック以上の遅延量になる場合もある。
　そして、画素Ｐ（ｎ）の駆動部４０は、メモリ部２４に記憶された輝度データＩＲ，ＩＧ，ＩＢに基づいて、発光部２５を駆動する。これにより、発光部２５の発光素子２５Ｒ，２５Ｇ，２５Ｂは、輝度データＩＲ，ＩＧ，ＩＢに応じた時間にわたり、それぞれ発光する。
　図９は、表示パネル１の動作を表すものである。表示駆動部１０は、パイロットパケットＰＣＴ１、画素パケットＰＣＴ２（０），ＰＣＴ２（１），ＰＣＴ２（２），ＰＣＴ２（３），ＰＣＴ２（４），…がこの順で配置されたデータ信号ＰＤ（０）を生成する。
　０番目の画素Ｐ（０）は、データ信号ＰＤ（０）を用いて、パイロットパケットＰＣＴ１と、その次の画素パケットＰＣＴ２（０）を受け取る。そして、画素Ｐ（０）はこの画素パケットＰＣＴ２（０）に含まれる輝度データＩＲ，ＩＧ，ＩＢを読み込むとともに、データ信号ＰＤ（０）のうちの画素パケットＰＣＴ２（０）に係る部分をパイロットパケットＰＣＴ１に置き換えることにより、データ信号ＰＤ（１）を生成する。
　同様に、１番目の画素Ｐ（１）は、データ信号ＰＤ（１）を用いて、２つのパイロットパケットＰＣＴ１と、その次の画素パケットＰＣＴ２（１）を受け取る。そして、画素Ｐ（１）は、この画素パケットＰＣＴ２（１）に含まれる輝度データＩＲ，ＩＧ，ＩＢを読み込むとともに、データ信号ＰＤ（１）のうちの画素パケットＰＣＴ２（１）に係る部分をパイロットパケットＰＣＴ１に置き換えることにより、データ信号ＰＤ（２）を生成する。
　同様に、２番目の画素Ｐ（２）は、データ信号ＰＤ（２）を用いて、３つのパイロットパケットＰＣＴ１と、その次の画素パケットＰＣＴ２（２）を受け取る。そして、画素Ｐ（２）は、この画素パケットＰＣＴ２（２）に含まれる輝度データＩＲ，ＩＧ，ＩＢを読み込むとともに、データ信号ＰＤ（２）のうちの画素パケットＰＣＴ２（２）に係る部分をパイロットパケットＰＣＴ１に置き換えることにより、データ信号ＰＤ（３）を生成する。
　３番目以降の画素Ｐについても同様である。
　このように、表示パネル１では、画素Ｐをデイジーチェーン接続している。これにより、各画素Ｐは、データ信号ＰＤおよびクロック信号ＣＫを前段の画素Ｐから受け取り、それらに基づいて新たなデータ信号ＰＤおよびクロック信号ＣＫを生成して次段の画素Ｐに対して供給する。そして、各画素Ｐは、データ信号ＰＤから、その画素Ｐに係る輝度データＩＲ，ＩＧ，ＩＢを読み込み、その輝度データＩＲ，ＩＧ，ＩＢに応じた発光輝度で発光する。このように、表示パネル１では、画素Ｐをデイジーチェーン接続するようにしたので、画質を高めることができる。
　すなわち、例えば、特許文献１に記載された表示パネルでは、駆動部が、ゲート線やデータ線を介して各画素を駆動する。このゲート線やデータ線は、一画素列分の複数の画素、または一画素行分の複数の画素に接続される、いわばグローバルな配線である。よって、例えば、大画面の表示パネルを実現しようとする場合には、これらの配線が長くなるため、配線の抵抗や寄生容量が増加し、各画素を十分に駆動することができなくなるおそれがある。また、例えば、高精細な表示パネルを実現しようとする場合には、各フレーム期間により多くのラインを駆動する必要があることから、１水平期間（１Ｈ）に割り当てられる時間が短くなり、各画素を十分に駆動することができなくなるおそれがある。また、例えば、フレームレートを高めようとする場合にも、１水平期間（１Ｈ）に割り当てられる時間が短くなり、各画素を十分に駆動することができなくなるおそれがある。
　一方、本実施の形態に係る表示パネル１では、画素Ｐをデイジーチェーン接続するようにしている。すなわち、各画素Ｐは、上述したようなグローバルな配線ではなく、画素Ｐ間のローカルな配線を介して、次段の画素Ｐを駆動する。よって、各画素Ｐは、このような短い配線を介して、比較的容易に次段の画素Ｐを駆動することができ、大画面の表示パネルを実現することができる。また、各画素Ｐは、配線が短いため、比較的容易にデータ信号ＰＤの転送速度を高めることができ、高精細な表示パネルやフレームレートの高い表示パネルを実現することができる。
　また、このように画素Ｐをデイジーチェーン接続するようにしたので、表示パネル１の構成をシンプルにすることができる。すなわち、例えば、特許文献１に記載された表示パネルでは、水平方向（横方向）に延伸する複数のゲート線、垂直方向（縦方向）に延伸する複数のデータ線、ゲート線に接続されたいわゆるゲートドライバ、およびデータ線に接続されたいわゆるデータドライバを設けるため、構成が複雑になるおそれがある。一方、本実施の形態に係る表示パネル１では、画素Ｐをデイジーチェーン接続するようにしたので、図１に示したように、垂直方向（縦方向）に延伸する画素Ｐ間の配線と、表示駆動部１０のみを設ければよいため、水平方向（横方向）に延伸する配線や、その配線を駆動するための駆動部を設けなくてすみ、表示パネル１の構成をシンプルにすることができる。
　また、表示パネル１では、クロック信号ＣＫの立ち上がりのみに基づいて、時間ｔｄに対応したデューティ比を有するクロック信号ＣＫＡを生成するようにしたので、伝送によりクロック信号ＣＫの波形が劣化するおそれを低減することができる。すなわち、例えば、各画素Ｐにクロック生成部３０を設けず、バッファ２８のみを設けるようにした場合には、複数のバッファを通過した後に、例えば、クロック信号ＣＫのデューティ比が変化してしまうおそれがある。このような現象は、例えば、バッファ２８を構成するトランジスタに特性ばらつきがある場合などに生じ得る。このようにデューティ比が変化した場合には、例えば正常にクロック伝送ができなくなり、あるいは、画素Ｐのフリップフロップ２２，２７におけるサンプリングタイミングがずれ、正常に動作できなくなるおそれがある。一方、本実施の形態に係る表示パネル１では、クロック信号ＣＫの立ち上がりのみに基づいて、時間ｔｄに対応したデューティ比を有するクロック信号ＣＫＡを生成するようにしたので、伝送によりクロック信号ＣＫのデューティ比が変化するおそれを低減することができる。
　また、表示パネル１では、このようにクロック信号ＣＫのデューティ比をほぼ一定に維持することができるため、デイジーチェーン接続する画素Ｐの数を増やすことができ、例えば高精細な表示パネルを実現することができる。
　また、表示パネル１では、デジタル信号（データ信号ＰＤおよびクロック信号ＣＫ）を用いて各画素Ｐの発光を制御するようにしたので、ノイズの画質への影響を低減することができる。例えば、特許文献１に記載された表示パネルでは、アナログ信号を用いているため、ノイズにより画質が劣化するおそれがある。また、特に、大画面、高精細、またはフレームレートが高い表示パネルでは、ノイズの画質への影響がさらに大きくなるおそれがある。一方、本実施の形態に係る表示パネル１では、デジタル信号を用いるようにしたので、ノイズの画質への影響を低減することができる。
　また、このようにデジタル信号を用いるようにしたので、輻射を低減することができる。すなわち、例えば、アナログ信号を用いた場合には、階調表現や、ノイズに対する耐性などの観点から、信号振幅が大きくなるおそれがあり、この場合には、輻射が増大してしまう。一方、本実施の形態に係る表示パネル１では、デジタル信号を用いるようにしたので、信号振幅を小さくすることができるため、輻射を低減することができる。
　また、表示パネル１では、各画素Ｐが、フリップフロップ２２，２７，３１やバッファ２８を有するようにしたので、データ信号ＰＤおよびクロック信号ＣＫの信号振幅を小さくすることができる。すなわち、例えば、フリップフロップ２２，２７，３１やバッファ２８を設けない場合には、表示駆動部から離れるに従い、信号振幅が減衰するおそれがある。この場合には、表示駆動部は、大きな信号振幅のデータ信号ＰＤを生成する必要がある。一方、表示パネル１では、画素Ｐを通過する度に、データ信号ＰＤおよびクロック信号ＣＫが波形整形されることにより信号振幅が維持される。つまり、信号振幅が減衰するおそれを低減することができるため、データ信号ＰＤおよびクロック信号ＣＫの信号振幅を小さくすることができる。これにより、上述した輻射を低減できるとともに、電源電圧を低くすることができ、消費電力を低減することができる。
　また、表示パネル１では、各画素Ｐにメモリ部２４を設けるようにしたので、例えば静止画を表示する場合には、データ転送を行う必要がないため、消費電力を低減することができる。
　また、表示パネル１では、各画素Ｐに、クロック信号ＣＫに基づいてデータ信号ＰＤをサンプリングするフリップフロップ２２，２７を設けるようにしたので、データ信号ＰＤとクロック信号ＣＫとの間の相対的な位相関係を維持することができる。
　また、表示パネル１では、各画素Ｐが、データ信号ＰＤのうちの読み込んだ画素パケットＰＣＴ２に係る部分をパイロットパケットＰＣＴ１に置き換えるようにしたので、シンプルな構成を実現することができる。すなわち、例えば、各画素Ｐにアドレスを付与し、画素パケットに輝度データＩＲ，ＩＧ，ＩＢを読み込ませる画素Ｐのアドレスを含めるようにした場合には、各画素Ｐにアドレスを記憶するためのメモリを設け、あるいは各画素Ｐにそれぞれアドレスを付与する制御動作が必要になるなど、構成が複雑になるおそれがある一方、表示パネル１では、各画素Ｐが、データ信号ＰＤのうちの読み込んだ画素パケットＰＣＴ２に係る部分をパイロットパケットＰＣＴ１に置き換えるようにしたので、各画素Ｐは、輝度データＩＲ，ＩＧ，ＩＢを読み込むべき画素パケットＰＣＴ２を容易に判断できる。すなわち、各画素Ｐは、例えばアドレスを記憶する必要がないため、シンプルな構成を実現することができる。
［効果］
　以上のように本実施の形態では、各画素が、クロック信号の立ち上がりのみに基づいて、新たなクロック信号を生成するようにしたので、伝送によりクロック信号の波形が劣化するおそれを低減することができる
　また、本実施の形態では、各画素が、データ信号のうちの読み込んだ画素パケットに係る部分をパイロットパケットに置き換えるようにしたので、シンプルな構成を実現することができる。
［変形例１－１］
　上記実施の形態では、クロック信号ＣＫの立ち上がりのみに基づいてクロック信号ＣＫＡを生成したが、これに限定されるものではない。以下に、本変形例に係るクロック生成部３０Ａについて詳細に説明する。
　図１０は、クロック生成部３０Ａの一構成例を表すものである。クロック生成部３０Ａは、フリップフロップ３１Ａを有している。フリップフロップ３１Ａは、Ｄ型のフリップフロップ回路を用いて構成されるものであり、クロック信号ＣＫの立ち下がりエッジに基づいて、高レベル（この例では電源電圧ＶＤＤ）の信号をサンプリングし、その結果をクロック信号ＣＫＢとして出力するとともに、そのクロック信号ＣＫＢの反転信号をクロック信号ＣＫＡとして出力するものである。遅延回路３２Ａは、クロック信号ＣＫＢを、クロック信号ＣＫの１周期ＴＣＫに対応する時間の半分程度の時間ｔｄだけ遅延し、その遅延された信号をリセット信号ＳＲとして出力するものである。
　図１１は、クロック生成部３０Ａの一動作例を表すものであり、（Ａ）はクロック信号ＣＫの波形を示し、（Ｂ）はリセット信号ＳＲの波形を示し、（Ｃ）はクロック信号ＣＫＢの波形を示し、（Ｄ）はクロック信号ＣＫＡの波形を示す。まず、タイミングｔ１１において、クロック信号ＣＫが高レベルから低レベルに変化する（図１１（Ａ））。フリップフロップ３１Ａは、このクロック信号ＣＫの立ち下がりタイミングで、データ端子Ｄに入力された信号（高レベル）をサンプリングする。これにより、クロック信号ＣＫＢが低レベルから高レベルに変化し（図１１（Ｃ））、クロック信号ＣＫＡが高レベルから低レベルに変化する（図１１（Ｄ））。遅延回路３２Ａは、このクロック信号ＣＫＢを時間ｔｄだけ遅延する。これにより、タイミングｔ１１から時間ｔｄだけ遅れたタイミングｔ１２において、リセット信号ＳＲが低レベルから高レベルに変化する（図１１（Ｂ））。フリップフロップ３１Ａは、このリセット信号ＳＲに基づいてリセット動作を行う。これにより、クロック信号ＣＫＢが高レベルから低レベルに変化し（図１１（Ｃ））、クロック信号ＣＫＡが低レベルから高レベルに変化する（図１１（Ｄ））。
　この構成により、クロック生成部３０Ａは、クロック信号ＣＫの立ち下がりに応じて、クロック信号ＣＫＡを高レベルから低レベルに変化させ、このクロック信号ＣＫの立ち下がりタイミングから時間ｔｄだけ経過したタイミングでクロック信号ＣＫＡを低レベルから高レベルに変化させる。すなわち、クロック生成部３０Ａは、クロック信号ＣＫの立ち下がりのみに基づいて、時間ｔｄに対応したデューティ比を有するクロック信号ＣＫＡを生成する。
　なお、クロック生成部は、図６，１０の構成に限定されるものではなく、様々な回路構成を用いることができる。具体的には、例えば、Ｄ型フリップフロップ回路を用いてクロック生成部を構成したが、これに限定されるものではなく、例えば、ＳＲラッチ回路を用いて構成してもよい。
［変形例１－２］
　上記実施の形態では、フリップフロップ２２，２７、制御部２３、およびメモリ部２４は、クロック生成部３０が生成したクロック信号ＣＫＡに基づいて動作するように構成したが、これに限定されるものではない。例えば、図１２に示す画素ＰＢのように、フリップフロップ２２，２７、制御部２３、およびメモリ部２４は、クロック信号ＣＫ（ＣＫ（０））に基づいて動作するように構成してもよい。
［変形例１－３］
　上記実施の形態では、カウンタ４１を用いて駆動部４０を構成したが、これに限定されるものではなく、これに代えて、例えば、ＤＡＣ（Digital Analog Converter）を用いて駆動部を構成してもよい。以下に、本変形例に係る画素ＰＣについて詳細に説明する。
　図１３は、画素ＰＣの一構成例を表すものである。この画素ＰＣは、制御部２３Ｃと、駆動部４０Ｃとを有している。制御部２３Ｃは、上記実施の形態に係る制御部２３と同様に、ステートマシーンとして機能するとともに、駆動部４０Ｃに対して制御信号を供給するものである。駆動部４０Ｃは、ＤＡＣ４４Ｒ，４４Ｇ，４４Ｂと、可変電流源４５Ｒ，４５Ｇ，４５Ｂとを有している。ＤＡＣ４４Ｒ，４４Ｇ，４４Ｂは、制御部２３Ｃから供給された制御信号に基づいて、輝度データＩＲ，ＩＧ，ＩＢ（デジタルコード）をアナログ電圧にそれぞれ変換するものである。可変電流源４５Ｒ，４５Ｇ，４５Ｂは、ＤＡＣ４４Ｒ，４４Ｇ，４４Ｂから供給されたアナログ電圧に応じた駆動電流をそれぞれ生成するものである。
　この構成により、例えば、ＤＡＣ４４Ｒは、輝度データＩＲに基づいてアナログ電圧を生成する。そして、可変電流源４５Ｒは、そのアナログ電圧に基づいて駆動電流を生成して、スイッチ４６Ｒを介して発光部２５の発光素子２５Ｒに供給する。発光素子２５Ｒは、その駆動電流に応じた発光輝度で発光する。これにより、画素ＰＣは、輝度を変化させることにより発光輝度（輝度×時間）を変化させることができる。すなわち、上記実施の形態に係る画素Ｐは、発光する時間幅を変化させることにより発光輝度（輝度×時間）を変化させるようにしたが、本変形例に係る画素ＰＣは、輝度を変化させることにより発光輝度（輝度×時間）を変化させることができる。
　なお、スイッチ４６Ｒ，４６Ｇ，４６Ｂは、制御部２３Ｃから供給される制御信号によりオンオフ制御されるように構成されており、これにより、画素ＰＣでは、赤色（Ｒ），緑色（Ｇ）、青色（Ｂ）の各発光輝度のバランスを維持したまま、発光輝度を調整することができるようになっている。
［変形例１－４］
　上記実施の形態では、垂直方向に並設されたＮ個の画素Ｐ（Ｐ（０）～Ｐ（Ｎ－１））をデイジーチェーン接続したが、これに限定されるものではない。例えば、水平方向に並設されたＭ個の画素Ｐをデイジーチェーン接続してもよいし、図１４に示す表示パネル１Ｄや、図１５に示す表示パネル１Ｅのように、全て（Ｋ個）の画素Ｐをデイジーチェーン接続してもよい。表示パネル１Ｄでは、垂直方向に並設されたＮ個の画素Ｐをデイジーチェーン接続するとともに、各画素列の最終段の出力信号を隣の列の初段に供給することにより、全ての画素Ｐをデイジーチェーン接続している。表示パネル１Ｅでは、水平方向に並設されたＭ個の画素Ｐをデイジーチェーン接続するとともに、各画素行の最終段の出力信号を隣の行の初段に供給することにより、全ての画素Ｐをデイジーチェーン接続している。
［その他の変形例］
　また、これらの変形例のうちの２以上を組み合わせてもよい。
＜２．第２の実施の形態＞
　次に、第２の実施の形態に係る表示パネル２について説明する。本実施の形態は、各画素が、次の段の画素に対して、１つの信号を用いてデータ信号およびクロック信号を伝送するものである。なお、上記第１の実施の形態に係る表示パネル１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　図１６は、表示パネル２の一構成例を表すものである。表示パネル２は、表示駆動部５０と、表示部６０とを備えている。
　表示駆動部５０は、画像信号Ｓpicに基づいて、表示部６０の各画素Ｑ（後述）における発光を制御するものである。具体的には、後述するように、表示駆動部５０は、表示部６０の画素Ｑの各画素列に対して、データ信号ＱＤを供給することにより、各画素Ｑの発光を制御するようになっている。
　表示部６０は、マトリックス状に配置された複数の画素Ｑを有している。垂直方向に並設されたＮ個の画素Ｑ（Ｑ（０）～Ｑ（Ｎ－１））は、デイジーチェーン接続されている。表示駆動部５０は、デイジーチェーン接続されたＮ個の画素Ｑにおける初段の画素Ｑ（０）に対して、データ信号ＱＤ（ＱＤ（０））を供給する。この画素Ｑ（０）は、データ信号ＱＤ（０）に基づいて、データ信号ＱＤ（ＱＤ（１））を生成し、次段の画素Ｑ（１）に供給する。この次段の画素Ｑ（１）は、データ信号ＱＤ（１）に基づいて、データ信号ＱＤ（ＱＤ（２））を生成し、その次の画素Ｑ（２）に供給する。続く画素Ｑ（２）～Ｑ（Ｎ－２）についても同様である。そして最終段の画素Ｑ（Ｎ－１）は、前段の画素Ｑ（Ｎ－２）が生成したデータ信号ＱＤ（ＱＤ（Ｎ－１））を受け取るようになっている。
　データ信号ＱＤは、第１の実施の形態に係るデータ信号ＰＤ（図２）と同様に、パイロットパケットＰＣＴ１１と、画素パケットＰＣＴ１２とを含んでいる。
　図１７は、パイロットパケットＰＣＴ１１の一構成例を表すものであり、図１８は、画素パケットＰＣＴ１２の一構成例を表すものである。パイロットパケットＰＣＴ１１は、第１の実施の形態に係るパイロットパケットＰＣＴ１と同様に、所定のデータパターンを有するものである。画素パケットＰＣＴ１２は、第１の実施の形態に係る画素パケットＰＣＴ２と同様に、輝度データＩＲ，ＩＧ，ＩＢを有するものである。
　データ信号ＱＤは、このようなパイロットパケットＰＣＴ１１および画素パケットＰＣＴ１２を各画素Ｑに伝送する。このデータ信号ＱＤは、以下に示すように、パルス幅を変化させることによりデータ（“０”または“１”）を表す信号である。
　図１９は、データ信号ＱＤの波形を表すものであり、（Ａ）はデータ“０”を表す場合の波形を示し、（Ｂ）はデータ“１”を表す場合の波形を示す。データ信号ＱＤは、各周期ＴＣＫ内に、１つのパルスＰＵを有する信号である。この例では、データ信号ＱＤのパルスＰＵの幅は、“０”を示す場合には、周期ＴＣＫに対応する時間の半分よりも狭くなり、“１”を示す場合には、周期ＴＣＫに対応する時間の半分よりも広くなる。
　このように、データ信号ＱＤでは、パルス幅を変化させることにより“０”または“１”を表すように構成している。これにより、表示パネル２では、データ信号ＱＤを、データ信号として使用するとともに、クロック信号としても使用することができるようになっている。
　図２０は、画素Ｑの一構成例を表すものである。画素Ｑは、バッファ６１と、信号生成部６２と、制御部６３とを有している。なお、以下では、説明の便宜上、デイジーチェーン接続されたＮ個の画素Ｑのうちの初段の画素Ｑ（０）を用いて説明するが、その他の画素Ｑ（１）～Ｑ（Ｎ－１）においても同様である。画素Ｑ（０）は、入力端子ＱＤＩＮに入力されたデータ信号ＱＤ（０）に基づいて、データ信号ＱＤ（１）を生成し、生成したデータ信号ＱＤ（１）を出力端子ＱＤＯＵＴから出力するようになっている。
　バッファ６１は、データ信号ＱＤ（０）に対して波形整形を行い、データ信号ＱＤＡとして出力するものである。
　信号生成部７０は、データ信号ＱＤＡに基づいて、データ信号ＰＤＣ，ＱＤＢ，ＳＢ，ＳＣを生成するものである。
　図２１は、信号生成部７０の一構成例を表すものである。信号生成部７０は、信号生成回路８０Ａ，８０Ｂ，８０Ｃと、フリップフロップ７１，７２と、セレクタ７３とを有している。
　信号生成回路８０Ａは、データ信号ＱＤＡに基づいてデータ信号ＳＡを生成するものである。信号生成回路８０Ａは、フリップフロップ８１Ａと、遅延回路８２Ａとを有している。フリップフロップ８１Ａは、Ｄ型のフリップフロップ回路を用いて構成されるものであり、データ信号ＱＤＡの立ち上がりエッジに基づいて、高レベル（この例では電源電圧ＶＤＤ）の信号をサンプリングし、その結果をデータ信号ＳＡとして出力するものである。遅延回路３２Ａは、データ信号ＳＡを、クロック信号ＣＫ（０）の１周期ＴＣＫに対応する時間の半分程度の時間ｔｄＡだけ遅延し、その遅延された信号をリセット信号として出力するものである。信号生成回路８０Ａは、第１の実施の形態に係るクロック生成部３０（図６，７）と同様に、データ信号ＱＤＡの立ち上がりのみに基づいて、遅延回路８２Ａの遅延時間ｔｄＡに対応したパルス幅を有するデータ信号ＳＡを生成するようになっている。
　同様に、信号生成回路８０Ｂは、データ信号ＱＤＡに基づいてデータ信号ＳＢを生成するものである。信号生成回路８０Ｂは、フリップフロップ８１Ｂと、遅延回路８２Ｂとを有している。信号生成回路８０Ｂは、データ信号ＱＤＡの立ち上がりのみに基づいて、遅延回路８２Ｂの遅延時間ｔｄＢに対応したパルス幅を有するデータ信号ＳＢを生成する。遅延回路８２Ｂの遅延時間ｔｄＢは、遅延回路８２Ａの遅延時間ｔｄＡよりも短いものである。信号生成回路８０Ｂは、このデータ信号ＳＢをセレクタ７３に供給するとともに、セレクタ部２６のセレクタ２６Ａに供給するようになっている。
　同様に、信号生成回路８０Ｃは、データ信号ＱＤＡに基づいてデータ信号ＳＣを生成するものである。信号生成回路８０Ｃは、フリップフロップ８１Ｃと、遅延回路８２Ｃとを有している。信号生成回路８０Ｃは、データ信号ＱＤＡの立ち上がりのみに基づいて、遅延回路８２Ｃの遅延時間ｔｄＣに対応したパルス幅を有するデータ信号ＳＢを生成する。遅延回路８２Ｃの遅延時間ｔｄＣは、遅延回路８２Ａの遅延時間ｔｄＡよりも長いものである。信号生成回路８０Ｃは、このデータ信号ＳＣをセレクタ７３に供給するとともに、セレクタ部２６のセレクタ２６Ａに供給するようになっている。
　フリップフロップ７１は、Ｄ型のフリップフロップ回路を用いて構成されるものであり、データ信号ＳＡの立ち下がりエッジに基づいて、データ信号ＱＤＡをサンプリングし、その結果を出力するものである。フリップフロップ７２は、Ｄ型のフリップフロップ回路を用いて構成されるものであり、データ信号ＳＡの立ち上がりエッジに基づいて、フリップフロップ７１の出力信号をサンプリングし、その結果をデータ信号ＰＤＣとして出力するものである。
　セレクタ７３は、データ信号ＰＤＣに基づいて、データ信号ＳＢ，ＳＣのうちの一方を選択して、データ信号ＱＤＢとして出力するものである。具体的には、セレクタ７３は、データ信号ＰＤＣが低レベルである場合には、データ信号ＳＢを選択してデータ信号ＱＤＢとして出力し、データ信号ＰＤＣが高レベルである場合には、データ信号ＳＣを選択してデータ信号ＱＤＢとして出力するようになっている。
　制御部６３（図２０）は、第１の実施の形態に係る制御部２３と同様に、データ信号ＰＤＣおよびデータ信号ＱＤＡに基づいて、画素Ｑ（０）の状態を設定し、信号ＬＤ，ＰＬＴ，ＣＫＥＮを生成するステートマシーンである。その際、制御部６３は、データ信号ＱＤＡをクロック信号として使用するようになっている。
　ここで、入力端子ＱＤＩＮは、本開示における「第１の入力端子」の一具体例に対応する。出力端子ＱＤＯＵＴは、本開示における「第１の出力端子」の一具体例に対応する。信号生成部７０は、本開示における「信号生成部」の一具体例に対応する。制御部６３およびセレクタ部２６は、本開示における「制御部」の一具体例に対応する。発光部２５は、本開示における「表示素子」の一具体例に対応する。
　図２２は、信号生成部７０の一動作例を表すものであり、（Ａ）はデータ信号ＱＤＡの波形を示し、（Ｂ）～（Ｄ）はデータ信号ＳＡ～ＳＣの波形をそれぞれ示し、（Ｅ）はデータ信号ＰＤＣの波形を示し、（Ｆ）はデータ信号ＱＤＢの波形を示す。図２３は、信号生成部７０の一状態を表すものであり、図２４は、信号生成部７０の他の状態を表すものである。
　この例では、信号生成部７０には、“０”，“１”，“１”，“０”，“１”の順にデータ信号ＱＤＡが入力される（図２２（Ａ））。すなわち、データ信号ＱＤＡは、タイミングｔ２１～ｔ２３の期間において“０”を示し、タイミングｔ２３～ｔ２５の期間において“１”を示し、タイミングｔ２５～ｔ２７の期間において“１”を示し、タイミングｔ２７～ｔ２９の期間において“０”を示し、タイミングｔ２９～ｔ３１の期間において“１”を示す。
　信号生成回路８０Ａ～８０Ｃは、このデータ信号ＱＤＡに基づいて、データ信号ＳＡ～ＳＣをそれぞれ生成する。具体的には、信号生成回路８０Ａは、データ信号ＱＤＡの立ち上がりエッジから始まり、このエッジから時間ｔｄＡだけ遅れたタイミングで終了するパルスを生成する（図２２（Ｂ））。信号生成回路８０Ｂは、データ信号ＱＤＡの立ち上がりエッジから始まり、このエッジから時間ｔｄＢだけ遅れたタイミングで終了するパルスを生成する（図２２（Ｃ））。信号生成回路８０Ｃは、データ信号ＱＤＡの立ち上がりエッジから始まり、このエッジから時間ｔｄＣだけ遅れたタイミングで終了するパルスを生成する（図２２（Ｄ））。
　タイミングｔ２２において、フリップフロップ７１は、データ信号ＱＤＡをサンプリングする。そして、フリップフロップ７２は、タイミングｔ２３においてこのフリップフロップ７１の出力信号をサンプリングして、そのサンプリング結果に基づいて、データ信号ＰＤＣを低レベルにする（図２２（Ｅ））。セレクタ７３は、このデータ信号ＰＤＣに基づいて、タイミングｔ２３～ｔ２５の期間において、データ信号ＳＢを選択してデータ信号ＱＤＢとして出力する（図２３）。
　次に、タイミングｔ２４において、フリップフロップ７１は、データ信号ＱＤＡをサンプリングする。そして、フリップフロップ７２は、タイミングｔ２５においてこのフリップフロップ７１の出力信号をサンプリングして、そのサンプリング結果に基づいて、データ信号ＰＤＣを高レベルにする（図２２（Ｅ））。セレクタ７３は、このデータ信号ＰＤＣに基づいて、タイミングｔ２５～ｔ２７の期間において、データ信号ＳＣを選択してデータ信号ＱＤＢとして出力する（図２４）。
　次に、タイミングｔ２６において、フリップフロップ７１は、データ信号ＱＤＡをサンプリングする。そして、フリップフロップ７２は、タイミングｔ２７においてこのフリップフロップ７１の出力信号をサンプリングして、そのサンプリング結果に基づいて、データ信号ＰＤＣを高レベルにする（図２２（Ｅ））。セレクタ７３は、このデータ信号ＰＤＣに基づいて、タイミングｔ２７～ｔ２９の期間において、データ信号ＳＣを選択してデータ信号ＱＤＢとして出力する（図２４）。
　次に、タイミングｔ２８において、フリップフロップ７１は、データ信号ＱＤＡをサンプリングする。そして、フリップフロップ７２は、タイミングｔ２９においてこのフリップフロップ７１の出力信号をサンプリングして、そのサンプリング結果に基づいて、データ信号ＰＤＣを低レベルにする（図２２（Ｅ））。セレクタ７３は、このデータ信号ＰＤＣに基づいて、タイミングｔ２９～ｔ３１の期間において、データ信号ＳＢを選択してデータ信号ＱＤＢとして出力する（図２３）。
　これにより、信号生成部７０は、入力されたデータ信号ＱＤＡに対応したデータ信号ＱＤＢを出力する（図２２（Ｆ））。その際、データ信号ＱＤＢは、信号生成部７０がフリップフロップ７１，７２を有しているため、データ信号ＱＤＡよりも、データ信号ＱＤＡの１周期ＴＣＫ分だけ遅延したものとなる。
　図２５は、ｎ番目の画素Ｑ（ｎ）における輝度データＩＲ，ＩＧ，ＩＢの読込動作を表すものであり、（Ａ）は画素Ｑ（ｎ）に入力されるデータ信号ＱＤ（ｎ）を示し、（Ｂ）は画素Ｑ（ｎ）から出力されるデータ信号ＱＤ（ｎ＋１）をそれぞれ示す。
　画素Ｑ（ｎ）の前段の画素Ｑ（ｎ－１）は、パイロットパケットＰＣＴ１１および続く画素パケットＰＣＴ１２（ｎ）を含むデータ信号ＱＤ（ｎ）を画素Ｑ（ｎ）に供給する（図２５（Ａ））。
　画素Ｑ（ｎ）において、バッファ６１がデータ信号ＱＤ（０）に対して波形整形を行い、データ信号ＱＤＡとして出力する。そして、信号生成部７０は、データ信号ＱＤＡに基づいて、データ信号ＰＤＣ，ＱＤＢ，ＳＢ，ＳＣを生成する。制御部６３は、データ信号ＰＤＣのデータパターンに基づいて、パイロットパケットＰＣＴ１１の次に画素パケットＰＣＴ１２（ｎ）が供給されたと判断する。
　制御部６３は、データ信号ＰＤＣがパイロットパケットＰＣＴ１１を示す期間では、信号ＬＤ，ＰＬＴをセレクタ部２６に供給し、セレクタ部２６が、データ信号ＱＤＢを選択してデータ信号ＱＤ（ｎ＋１）として出力する（図２５（Ｂ））。
　また、制御部６３は、データ信号ＰＤＣがパイロットパケットＰＣＴ１１の次の画素パケットＰＣＴ１２（ｎ）を示す期間では、信号ＣＫＥＮをメモリ部２４に供給し、メモリ部２４が、その画素パケットＰＣＴ１２（ｎ）に含まれる輝度データＩＲ，ＩＧ，ＩＢを読み込む。また、この期間において、制御部６３は、信号ＬＤ，ＰＬＴをセレクタ部２６に供給し、セレクタ部２６が、データ信号ＱＤＢに含まれる画素パケットＰＣＴ１２（ｎ）をパイロットパケットＰＣＴ１１に置き換えることによりデータ信号ＱＤ（ｎ＋１）を生成する（図２５（Ｂ））。
　このように、表示パネル２では、データ信号ＱＤのパルス幅を変化させることによりデータ（“０”または“１”）を表すようにしたので、データ信号ＱＤをデータ信号として使用するとともに、クロック信号としても使用することができる。これにより、画素Ｑ間の信号数を減らすことができるため、各画素Ｑにおいて、バッファなどの能動素子を減らすことができ、消費電力を低減することができる。また、このように画素Ｑ間の信号数を減らすことができるため、表示パネル２における配線数が少なくなるため、表示パネル２のレイアウトを行う際の制約を少なくすることができる。
　以上のように本実施の形態では、データ信号ＱＤのパルス幅を変化させることによりデータ（“０”または“１”）を表すようにしたので、画素間の信号数を減らすことができ、消費電力を低減することができる。また、このように画素間の信号数を減らすことにより、表示パネルのレイアウトを行う際の制約を少なくすることができる。その他の効果は、上記第１の実施の形態の場合と同様である。
［変形例２－１］
　上記実施の形態では、図１９に示したように、データ信号ＱＤは、互いに異なるパルス幅を有する２つのパルスを有するようにしたが、これに限定されるものではなく、互いに異なるパルス幅を有する３つ以上のパルスを有するようにしてもよい。例えば、データ信号が、互いに異なるパルス幅を有する４つのパルスを有するように構成した場合には、１つのパルスで２ビットを伝送することができる。
［変形例２－２］
　上記実施の形態に係る表示パネル２に、上記第１の実施の形態の各変形例を適用してもよい。
　以上、いくつかの実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記の各実施の形態等では、ＬＥＤを表示素子として用いたが、これに限定されるものではなく、これに代えて、有機ＥＬ素子を表示素子として用いてもよい。
　また、上記の各実施の形態等に係る表示パネルは、テレビジョン装置、ノート型パーソナルコンピュータ、スマートフォンなど、画像を表示する様々な電子機器に適用することができる。また、例えば、サッカー場や野球場などに設置される大型のディスプレイに適用してもよい。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。
（１）第１の入力端子と、
　第１の出力端子と、
　前記第１の入力端子から前記第１の出力端子への信号経路上に設けられ、第１の信号に基づいて第２の信号を生成して出力する信号生成部と、
　表示素子と
　を備え、
　前記信号生成部は、前記第１の信号の立ち上がりエッジおよび立ち下がりエッジのうちの一方に基づいて、前記第２の信号の立ち上がりエッジおよび立ち下がりエッジを生成する
　画素ユニット。
（２）前記第１の信号および前記第２の信号はクロック信号であり、
　第２の入力端子と、
　前記第２の入力端子に入力された第１のデータ信号と、前記第１の信号または前記第２の信号とに基づいて前記表示素子を制御する制御部と
　をさらに備えた
　前記（１）に記載の画素ユニット。
（３）前記信号生成部は、前記第１の信号の立ち上がりエッジおよび立ち下がりエッジのうちの一方のタイミングに対応するタイミングで前記第２の信号を遷移させ、前記第２の信号が遷移したタイミングから所定時間経過したタイミングで、再度前記第２の信号を遷移させる
　前記（２）に記載の画素ユニット。
（４）前記第１のデータ信号は、
　所定のデータパターンを有する第１のパケットと、
　前記第１のパケットの次に配置され、輝度データを有する第２のパケットと
　を含み、
　前記制御部は、前記第２のパケットに基づいて、前記表示素子を制御する
　前記（２）または（３）に記載の画素ユニット。
（５）第２の出力端子をさらに備え、
　前記制御部は、前記第１のデータ信号に含まれる前記第２のパケットのデータパターンを前記所定のデータパターンに置き換えることにより第２のデータ信号を生成し、その第２のデータ信号を前記第２の出力端子に供給する
　前記（４）に記載の画素ユニット。
（６）前記第１の信号は、互いに異なるパルス幅を有する複数のパルスを含み、
　前記第１の信号に基づいて前記表示素子を制御する制御部をさらに備えた
　前記（１）に記載の画素ユニット。
（７）前記信号生成部は、前記第１の信号の立ち上がりエッジおよび立ち下がりエッジのうちの一方のエッジのタイミングに対応するタイミングで前記第２の信号を遷移させ、前記第２の信号が遷移したタイミングから、前記一方のエッジから始まるパルスのパルス幅に応じた所定時間が経過したタイミングで、再度前記第２の信号を遷移させる
　前記（６）に記載の画素ユニット。
（８）各パルスのパルス幅は、第１のパルス幅または第２のパルス幅であり、
　前記信号生成部は、
　前記一方のエッジのタイミングに対応するタイミングで、第３の信号および第４の信号を遷移させ、
　前記第３の信号が遷移したタイミングから前記第１のパルス幅に対応する第１の時間が経過したタイミングで再度前記第３の信号を遷移させ、
　前記第４の信号が遷移したタイミングから前記第２のパルス幅に対応する第２の時間が経過したタイミングで再度前記第４の信号を遷移させ、
　前記一方のエッジから始まるパルスのパルス幅が前記第１のパルス幅である場合には、前記第３の信号を前記第２の信号として選択して出力し、
　前記一方のエッジから始まるパルスのパルス幅が前記第２のパルス幅である場合には、前記第４の信号を前記第２の信号として選択して出力する
　前記（７）に記載の画素ユニット。
（９）前記第１の信号は、
　所定のデータパターンを有する第１のパケットと、
　前記第１のパケットの次に配置され、輝度データを有する第２のパケットと
　を含み、
　前記制御部は、前記第２のパケットに基づいて、前記表示素子を制御する
　前記（６）から（８）のいずれかに記載の画素ユニット。
（１０）前記制御部は、前記第２の信号に含まれる前記第２のパケットのデータパターンを前記所定のデータパターンに置き換えることにより第５の信号を生成し、その第５の信号を前記第１の出力端子に供給する
　前記（９）に記載の画素ユニット。
（１１）順次接続され、それぞれが、第１の入力端子と、第１の出力端子と、前記第１の入力端子から前記第１の出力端子への信号経路上に設けられ、第１の信号に基づいて第２の信号を生成して出力する信号生成部と、表示素子とを有する複数の画素ユニットを備え、
　前記信号生成部は、前記第１の信号の立ち上がりエッジおよび立ち下がりエッジのうちの一方に基づいて、前記第２の信号の立ち上がりエッジおよび立ち下がりエッジを生成する
　表示パネル。
（１２）各セットにおける前記複数の画素ユニットのうちの初段の画素ユニットの第１の入力端子にクロック信号を供給する表示駆動部をさらに備えた
　前記（１１）に記載の表示パネル。
（１３）各セットにおける前記複数の画素ユニットのうちの初段の画素ユニットの第１の入力端子に、互いに異なるパルス幅を有する複数のパルスを含むデータ信号を供給する表示駆動部をさらに備えた
　前記（１１）に記載の表示パネル。
（１４）順次接続された複数の信号処理ユニットのそれぞれの第１の入力端子から第１の出力端子への信号経路上に設けられ、第１の信号に基づいて第２の信号を生成する信号生成部に対して、
　前記第１の信号の立ち上がりエッジおよび立ち下がりエッジのうちの一方のエッジのタイミングに対応するタイミングで前記第２の信号を遷移させ、
　前記第２の信号が遷移したタイミングから、前記一方のエッジから始まるパルスのパルス幅に応じた所定時間が経過したタイミングで、再度前記第２の信号を遷移させる
　信号伝送方法。
　本出願は、日本国特許庁において２０１４年１１月２５日に出願された日本特許出願番号２０１４－２３７８１７号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (14)

  1. 　第１の入力端子と、
    　第１の出力端子と、
    　前記第１の入力端子から前記第１の出力端子への信号経路上に設けられ、第１の信号に基づいて第２の信号を生成して出力する信号生成部と、
    　表示素子と
    　を備え、
    　前記信号生成部は、前記第１の信号の立ち上がりエッジおよび立ち下がりエッジのうちの一方に基づいて、前記第２の信号の立ち上がりエッジおよび立ち下がりエッジを生成する
    　画素ユニット。
  2. 　前記第１の信号および前記第２の信号はクロック信号であり、
    　第２の入力端子と、
    　前記第２の入力端子に入力された第１のデータ信号と、前記第１の信号または前記第２の信号とに基づいて前記表示素子を制御する制御部と
    　をさらに備えた
    　請求項１に記載の画素ユニット。
  3. 　前記信号生成部は、前記第１の信号の立ち上がりエッジおよび立ち下がりエッジのうちの一方のタイミングに対応するタイミングで前記第２の信号を遷移させ、前記第２の信号が遷移したタイミングから所定時間経過したタイミングで、再度前記第２の信号を遷移させる
    　請求項２に記載の画素ユニット。
  4. 　前記第１のデータ信号は、
    　所定のデータパターンを有する第１のパケットと、
    　前記第１のパケットの次に配置され、輝度データを有する第２のパケットと
    　を含み、
    　前記制御部は、前記第２のパケットに基づいて、前記表示素子を制御する
    　請求項２に記載の画素ユニット。
  5. 　第２の出力端子をさらに備え、
    　前記制御部は、前記第１のデータ信号に含まれる前記第２のパケットのデータパターンを前記所定のデータパターンに置き換えることにより第２のデータ信号を生成し、その第２のデータ信号を前記第２の出力端子に供給する
    　請求項４に記載の画素ユニット。
  6. 　前記第１の信号は、互いに異なるパルス幅を有する複数のパルスを含み、
    　前記第１の信号に基づいて前記表示素子を制御する制御部をさらに備えた
    　請求項１に記載の画素ユニット。
  7. 　前記信号生成部は、前記第１の信号の立ち上がりエッジおよび立ち下がりエッジのうちの一方のエッジのタイミングに対応するタイミングで前記第２の信号を遷移させ、前記第２の信号が遷移したタイミングから、前記一方のエッジから始まるパルスのパルス幅に応じた所定時間が経過したタイミングで、再度前記第２の信号を遷移させる
    　請求項６に記載の画素ユニット。
  8. 　各パルスのパルス幅は、第１のパルス幅または第２のパルス幅であり、
    　前記信号生成部は、
    　前記一方のエッジのタイミングに対応するタイミングで、第３の信号および第４の信号を遷移させ、
    　前記第３の信号が遷移したタイミングから前記第１のパルス幅に対応する第１の時間が経過したタイミングで再度前記第３の信号を遷移させ、
    　前記第４の信号が遷移したタイミングから前記第２のパルス幅に対応する第２の時間が経過したタイミングで再度前記第４の信号を遷移させ、
    　前記一方のエッジから始まるパルスのパルス幅が前記第１のパルス幅である場合には、前記第３の信号を前記第２の信号として選択して出力し、
    　前記一方のエッジから始まるパルスのパルス幅が前記第２のパルス幅である場合には、前記第４の信号を前記第２の信号として選択して出力する
    　請求項７に記載の画素ユニット。
  9. 　前記第１の信号は、
    　所定のデータパターンを有する第１のパケットと、
    　前記第１のパケットの次に配置され、輝度データを有する第２のパケットと
    　を含み、
    　前記制御部は、前記第２のパケットに基づいて、前記表示素子を制御する
    　請求項６に記載の画素ユニット。
  10. 　前記制御部は、前記第２の信号に含まれる前記第２のパケットのデータパターンを前記所定のデータパターンに置き換えることにより第５の信号を生成し、その第５の信号を前記第１の出力端子に供給する
    　請求項９に記載の画素ユニット。
  11. ：表示パネル
    　順次接続され、それぞれが、第１の入力端子と、第１の出力端子と、前記第１の入力端子から前記第１の出力端子への信号経路上に設けられ、第１の信号に基づいて第２の信号を生成して出力する信号生成部と、表示素子とを有する複数の画素ユニットを１または複数セット備え、
    　前記信号生成部は、前記第１の信号の立ち上がりエッジおよび立ち下がりエッジのうちの一方に基づいて、前記第２の信号の立ち上がりエッジおよび立ち下がりエッジを生成する
    　表示パネル。
  12. 　各セットにおける前記複数の画素ユニットのうちの初段の画素ユニットの第１の入力端子にクロック信号を供給する表示駆動部をさらに備えた
    　請求項１１に記載の表示パネル。
  13. 　各セットにおける前記複数の画素ユニットのうちの初段の画素ユニットの第１の入力端子に、互いに異なるパルス幅を有する複数のパルスを含むデータ信号を供給する表示駆動部をさらに備えた
    　請求項１１に記載の表示パネル。
  14. 　順次接続された複数の信号処理ユニットのそれぞれの第１の入力端子から第１の出力端子への信号経路上に設けられ、第１の信号に基づいて第２の信号を生成する信号生成部に対して、
    　前記第１の信号の立ち上がりエッジおよび立ち下がりエッジのうちの一方のエッジのタイミングに対応するタイミングで前記第２の信号を遷移させ、
    　前記第２の信号が遷移したタイミングから、前記一方のエッジから始まるパルスのパルス幅に応じた所定時間が経過したタイミングで、再度前記第２の信号を遷移させる
    　信号伝送方法。
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