JP3744924B2 - 表示コントローラ、表示システム及び表示制御方法 - Google Patents

Description

本発明は、表示コントローラ、表示システム及び表示制御方法に関する。

近年、ＥＬ（electroluminescence）素子を用いた表示デバイスが注目されている。特に有機材料の薄膜により形成されたＥＬ素子を有する有機ＥＬパネルは、自発光型であるためバックライトが不要となり広視野角を実現する。また、液晶パネルと比較すると高速応答であるため、簡素な構成でカラー動画表示を容易に実現できるようになる。

このような有機ＥＬパネルは、液晶パネルと同様に単純マトリクス型とアクティブマトリクス型とがある。単純マトリクス型の有機ＥＬパネルを駆動する場合、パルス幅変調（Pulse Width Modulation：以下ＰＷＭと略す）により階調制御を行うことができる。
特開平１１−７３１５９号公報

しかしながら、液晶パネルの製造技術に比べて有機ＥＬパネルの製造技術は成熟しておらず、製造ばらつきが大きい。そのため、いわゆる階調特性がばらつく。従って、液晶パネルの駆動と異なり、ＰＷＭによる階調制御を行っても所望の階調表現を実現できないことが多い。

また有機ＥＬパネルでカラー表示を行う場合、液晶パネルと同様にカラーフィルタを設けることが考えられる。この場合、輝度の低下を招き、有機ＥＬの特徴を生かしきれない。一方、有機材料を選択することで発光色を変えることでカラー表示を実現でき、この場合には有機ＥＬの特徴を生かすことができる。

しかしながら、１画素を構成する色成分であるＲ、Ｇ、Ｂの各色成分の階調特性についてもばらつきが大きいばかりか、有機ＥＬ素子の色成分の輝度に極端な差がある。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、例えば有機ＥＬパネルの階調制御を行う場合に、きめ細かいガンマ補正を可能とし、所望の階調表現を実現できる表示コントローラ、表示システム及び表示制御方法を提供することにある。

また本発明の他の目的は、例えば有機ＥＬパネルの階調制御を行う場合に、各色成分のガンマ補正を可能として、所望の階調表現を実現できる表示コントローラ、表示システム及び表示制御方法を提供することにある。

上記課題を解決するために本発明は、パルス幅変調信号の変化点を特定するための階調クロックを出力する表示コントローラであって、基準タイミングを起点とする所定期間内に、第１〜第Ｎ（Ｎは２以上の整数）の階調パルスを有する階調クロックを生成する階調クロック生成部と、前記第１〜第Ｎの階調パルスの各階調パルスのエッジを設定するための第１〜第Ｎの階調パルス設定レジスタとを含み、前記階調クロック生成部が、前記基準タイミングと前記第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を、前記第１〜第Ｎの階調パルス設定レジスタの設定値に基づいて設定し、前記第１〜第Ｎの階調パルスを有する階調クロックを出力する表示コントローラに関係する。

本発明によれば、パルス幅変調信号の変化点を特定するための階調クロックの各階調パルスのエッジのタイミングを個別に設定できるため、表示パネルの階調特性を補正するガンマ補正を、きめ細かく実施できるようになる。そのため液晶パネルの製造技術に比べて製造技術が成熟しない有機ＥＬパネルのように製造ばらつきが大きく、階調特性がばらついた場合であっても、所望の階調表現を実現できるようになる。

また本発明に係る表示コントローラでは、その期間内に水平同期信号のパルスが出力されるブランキング期間を設定するためのブランキング調整信号を生成するブランキング調整信号生成部を含み、前記所定期間が、前記ブランキング調整信号の変化タイミングを起点とし、次のブランキング調整信号の変化タイミングで終了してもよい。

本発明によれば、ブランキング期間を調整することで、階調クロックを出力できる期間も調整できるようにしたので、表示パネルのサイズ等に応じてチラツキの防止や、輝度の調整が可能になる。しかも、階調クロックを出力できる期間内で、階調クロックの階調パルスを絶対値として設定できるようにしたので、所望の階調表現が容易となる。

また本発明に係る表示コントローラでは、１画素を構成する色成分ごとに、前記階調クロック生成部と、前記第１〜第Ｎの階調パルス設定レジスタとを有し、各色成分の階調クロック生成部が、前記基準タイミングと各色成分の第１の階調パルスとの間隔、及び各色成分の各階調パルスのエッジの間隔を、各色成分の前記第１〜第Ｎの階調パルス設定レジスタの設定値に基づいて設定し、前記第１〜第Ｎの階調パルスを有する階調クロックを出力することができる。

本発明によれば、色成分ごとに輝度の差が大きい場合であっても、各色成分のガンマ補正をきめ細かく実現でき、所望の階調表現を容易に得ることができるようになる。

また本発明に係る表示コントローラでは、前記基準タイミングを起点として前記第１の階調パルス設定レジスタの設定値に対応した期間が経過したときがそのエッジとなるように前記第１の階調パルスを出力し、前記第（ｉ−１）の階調パルスのエッジを起点に前記第ｉの階調パルス設定レジスタの設定値に対応した期間が経過したときがそのエッジとなるように前記第ｉの階調パルスを出力する場合に、前記階調クロック生成部が、第ｐ（１≦ｐ≦Ｎ−１、ｐは整数）の階調パルス設定レジスタの設定値が所定の値のとき、第（ｐ＋１）〜第Ｎの階調パルスの生成を省略することができる。

本発明によれば、より少ない階調で済む場合にも容易に適用できる表示コントローラを提供できる。

また本発明は、複数の走査線と、複数のデータ線と、各エレクトロルミネセンス素子が前記複数の走査線のいずれか１つと前記複数のデータ線のいずれか１つとによって特定される複数のエレクトロルミネセンス素子とを含む表示パネルと、前記複数の走査線を走査する走査ドライバと、階調データを用いてパルス幅変調されたパルス幅変調信号に基づいて前記複数のデータ線を駆動するデータドライバと、上記のいずれか記載の表示コントローラとを含み、前記表示コントローラが、前記データドライバに対して前記階調クロックを供給し、前記データドライバが、前記階調データに対応した前記階調クロックのクロック数分のパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて各データ線を駆動する表示システムに関係する。

本発明によれば、有機ＥＬパネルに対して、きめ細かいガンマ補正を可能とし、所望の階調表現を実現できる表示システムを提供できる。

また本発明は、階調クロックによりその変化点が特定されるパルス幅変調信号に基づく表示制御方法であって、基準タイミングから第１の階調パルスのエッジまでの期間、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉ、Ｎは整数）の階調パルスのエッジから第ｉの階調パルスのエッジまでの期間を設定し、前記基準タイミングを起点とする所定期間内に、第１〜第Ｎの階調パルスを有する階調クロックを生成し、階調データに対応した前記階調クロックのクロック数分のパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて表示パネルのデータ線を駆動する表示制御方法に関係する。

また本発明に係る表示制御方法では、前記所定期間が、その期間内に水平同期信号のパルスが出力されるブランキング期間を設定するためのブランキング調整信号の変化タイミングを起点とし、次のブランキング調整信号の変化タイミングで終了してもよい。

また本発明に係る表示制御方法では、１画素を構成する色成分ごとに、前記基準タイミングと前記第１の階調パルスとの間隔、及び各階調パルスのエッジの間隔を設定して階調クロックを生成し、前記色成分ごとに、階調データに対応した前記階調クロックのクロック数分のパルス幅を有する前記パルス幅変調信号を生成することができる。

また本発明に係る表示制御方法では、前記基準タイミングを基準に前記第１の階調パルスを出力し、前記第（ｉ−１）の階調パルスのエッジを基準に前記第ｉの階調パルスを出力する場合に、第ｐ（１≦ｐ≦Ｎ−１、ｐは整数）の階調パルス設定レジスタの設定値が所定の値のとき、第（ｐ＋１）〜第Ｎの階調パルスの出力を省略することができる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 表示システム
図１に本実施形態の表示システムの構成例のブロック図を示す。

表示システム５００は、有機ＥＬパネル（広義には表示パネル）５１０、データドライバ５２０、走査ドライバ５３０、表示コントローラ５４０を含む。なお表示システム５００にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。また表示システム５００は、ホスト５５０を含むように構成してもよい。

有機ＥＬパネル５１０は単純マトリクス型である。図１では有機ＥＬパネル５１０の電気的な構成を示している。即ち、有機ＥＬパネル５１０は、複数の走査線（狭義には陰極）と、複数のデータ線（狭義には陽極）と、各走査線及び各データ線に接続される有機ＥＬ素子とを含む。

より具体的には、有機ＥＬパネルは、ガラス基板に形成される。このガラス基板には、図１のＸ方向に複数配列されそれぞれＹ方向に伸びるデータ線ＤＬ１〜ＤＬｎ（ｎは２以上の整数）が形成される。また、このガラス基板の上には、データ線と交差するように、図１のＹ方向に複数配列されそれぞれＸ方向に伸びる走査線ＧＬ１〜ＧＬｍ（ｍは２以上の整数）が形成される。１画素がＲ成分、Ｇ成分、Ｂ成分の３つの色成分により構成される場合、Ｒ成分用のデータ線、Ｇ成分用のデータ線、及びＢ成分用のデータ線を１組として、有機ＥＬパネル５１０には、複数組のデータ線が配列される。

そしてデータ線ＤＬｊ（１≦ｊ≦ｎ、ｊは整数）と走査線ＧＬｋ（１≦ｋ≦ｍ、ｋは整数）との交差点に対応する位置に、有機ＥＬ素子が形成される。

図２に、有機ＥＬ素子の構造の説明図を示す。

有機ＥＬ素子は、ガラス基板６００に、データ線として設けられる陽極６０２となる透明電極（例えばＩＴＯ（Indium Thin Oxide））が形成される。陽極６０２の上方には、走査線として設けられる陰極６０４が形成される。そして、陽極６０２と陰極６０４との間に、発光層等を含む有機層が形成される。

有機層は、陽極６０２の上面に形成された正孔輸送層６０６と、正孔輸送層６０６の上面に形成された発光層６０８と、発光層６０８と陰極６０４との間に形成された電子輸送層６１０とを有する。

データ線と走査線との間の電位差を与えると、即ち陽極６０２と陰極６０４との間に電位差を与えると、陽極６０２からの正孔と陰極６０４からの電子とが発光層６０８内で再結合する。このとき発生したエネルギーにより発光層６０８の分子が励起状態となり、基底状態に戻るときに放出されるエネルギーが光となる。この光は、透明電極で形成された陽極６０２とガラス基板６００とを通る。

図１において、データドライバ５２０は、階調データに基づいてデータ線に出力する。このときデータドライバ５２０は、階調データに対応したパルス幅を有するＰＷＭ信号を生成し、該ＰＷＭ信号に基づいて各データ線を駆動する。

走査ドライバ５３０は、複数の走査線を順次選択する。この結果、選択された走査線と交差するデータ線に接続される有機ＥＬ素子に電流が流れて発光する。

表示コントローラ５４０は、中央処理装置（Central Processing Unit：ＣＰＵ）等のホスト５５０により設定された内容に従って、データドライバ５２０及び走査ドライバ５３０を制御する。より具体的には、表示コントローラ５４０は、データドライバ５２０に対して、例えば動作モードの設定を行うと共に、内部で生成した垂直同期信号ＶＤ、水平同期信号ＬＰ、ＰＷＭ信号を生成するための階調クロックＧＣＬＫ（Ｒ成分用の階調クロックＧＣＬＫＲ、Ｇ成分用の階調クロックＧＣＬＫＧ、Ｂ成分用の階調クロックＧＣＬＫＢ）、ドットクロックＤＣＬＫ、ディセーブル信号ＤＩＳ（広義にはブランキング調整信号）、及び階調データＤの供給を行う。垂直同期信号ＶＤにより、垂直走査期間が規定される。水平同期信号ＬＰにより、水平走査期間が規定される。

なお、データドライバ５２０、走査ドライバ５３０及び表示コントローラ５４０の一部又は全部を有機ＥＬパネル５１０上に形成してもよい。

１．１ データ線駆動回路
図３に、図１のデータドライバ５２０の構成例を示す。

データドライバ５２０は、シフトレジスタ５２２、ラインラッチ５２４、ＰＷＭ信号生成回路５２６、駆動回路５２８を含む。

シフトレジスタ５２２は、各フリップフロップが各データ線に対応して設けられ、該各フリップフロップが順次接続された複数のフリップフロップを含む。各フリップフロップには、表示コントローラ５４０からのドットクロックＤＣＬＫが共通に入力される。シフトレジスタ５２２の初段のフリップフロップには、表示コントローラ５４０から例えば４ビット単位で、Ｒ成分の階調データ、Ｇ成分の階調データ、Ｂ成分の階調データ、Ｒ成分の階調データ、・・・の順で、ドットクロックＤＣＬＫに同期して入力される。Ｒ成分の階調データは、Ｒ成分用のデータ線を駆動するためのデータである。Ｇ成分の階調データは、Ｇ成分用のデータ線を駆動するためのデータである。Ｂ成分の階調データは、Ｂ成分用のデータ線を駆動するためのデータである。そして、シフトレジスタ５２２は、ドットクロックＤＣＬＫに同期して、各階調データをシフトしながら取り込む。

ラインラッチ５２４は、シフトレジスタ５２２に取り込まれた一水平走査単位の階調データを、表示コントローラ５４０から供給される水平同期信号ＬＰに同期してラッチする。

ＰＷＭ信号生成回路５２６は、各データ線を駆動するためのＰＷＭ信号を生成する。より具体的には、ＰＷＭ信号生成回路５２６は、当該データ線に対応した階調データに基づいて、その変化点が階調クロックにより特定されるＰＷＭ信号を生成する。このＰＷＭ信号は、該階調データに対応した階調クロックＧＣＬＫのクロック数分のパルス幅を有する。Ｒ成分用のデータ線に対しては、Ｒ成分用の階調クロックＧＣＬＫＲと該データ線に対応して取り込まれたＲ成分用の階調データとを用いてＰＷＭ信号ＰＷＭＲを生成する。Ｇ成分用のデータ線に対しては、Ｇ成分用の階調クロックＧＣＬＫＧと該データ線に対応して取り込まれたＧ成分用の階調データとを用いてＰＷＭ信号ＰＷＭＧを生成する。Ｂ成分用のデータ線に対しては、Ｂ成分用の階調クロックＧＣＬＫＢと該データ線に対応して取り込まれたＢ成分用の階調データとを用いてＰＷＭ信号ＰＷＭＢを生成する。

駆動回路５２８は、ＰＷＭ信号生成回路５２６によって生成された各ＰＷＭ信号に基づいて各データ線を駆動する。駆動回路５２８には、表示コントローラ５４０からのディセーブル信号ＤＩＳが入力される。このディセーブル信号ＤＩＳにより、水平同期信号ＬＰにより規定される水平走査期間内の水平表示期間が特定される。水平表示期間は、ディセーブル信号ＤＩＳの立ち下がりエッジを起点とし、次のディセーブル信号ＤＩＳの立ち上がりエッジを終点とする期間である。ディセーブル信号ＤＩＳがＨレベルの期間内に、水平同期信号ＬＰのパルスが出力される。

駆動回路５２８は、ディセーブル信号ＤＩＳがＨレベルのときデータ線を接地電位に接続し、ディセーブル信号ＤＩＳがＬレベルのとき各ＰＷＭ信号のパルス幅に対応した期間だけ各データ線に所定の電流を供給する。

データドライバ５２０では、ディセーブル信号ＤＩＳがＨレベルのとき、ラインラッチ５２４に次の水平走査期間の階調データをラッチすることで、書き換え途中の階調データによりデータ線を駆動してしまうことを回避できる。

１．２ 走査ドライバ
図４に、図１の走査ドライバ５３０の構成例を示す。

走査ドライバ５３０は、シフトレジスタ５３２、駆動回路５３４を含む。

シフトレジスタ５３２は、各フリップフロップが各走査線に対応して設けられ、各フリップフロップが順次接続された複数のフリップフロップを含む。各フリップフロップには、表示コントローラ５４０からの水平同期信号ＬＰが共通に入力される。そしてシフトレジスタ５３２の初段のフリップフロップには、表示コントローラ５４０からの垂直同期信号ＶＤが入力される。そしてシフトレジスタ５３２は、水平同期信号ＬＰに同期して、垂直同期信号ＶＤのパルスをシフトする。

駆動回路５３４は、シフトレジスタ５３２の各フリップフロップの出力に基づいて各走査線に順次選択パルスを出力していく。駆動回路５３４には、表示コントローラ５４０からのディセーブル信号ＤＩＳが入力される。駆動回路５３４は、ディセーブル信号ＤＩＳがＨレベルのときすべての走査線を接地電位に接続し、ディセーブル信号ＤＩＳがＬレベルのとき選択された走査線のみを接地電位に接続し、他の走査線を所定の電位に接続する。

１．３ ディスチャージ動作
図５に、有機ＥＬ素子の電気的な等価回路図の一例を示す。

有機ＥＬ素子は、抵抗成分Ｒ１とダイオードＤ１とが直列接続され、ダイオードＤ１と並列に接続される寄生容量Ｃ１を含む構成と等価的に考えることができる。寄生容量Ｃ１は、陽極６０２と陰極６０４との間に電位差が与えられたときに接合面で形成された空乏層に相当する容量成分と考えることができる。このように、有機ＥＬ素子は、容量性の負荷と考えることができる。

そのため表示システム５００では、ディセーブル信号ＤＩＳを用いて有機ＥＬパネル５１０の有機ＥＬ素子のディスチャージ動作を行い、前の水平走査期間の影響を無くすことができる。

図６に、ディスチャージ動作を説明するための説明図を示す。但し、図１に示す表示システムと同一部分には同一符号を付す。

ディセーブル信号ＤＩＳがＬレベルのとき、走査ドライバ５３０では、選択された走査線のみを接地電位にし、他の走査線を電位Ｖ−ＧＬに接続する。またデータドライバ５２０では、各ＰＷＭ信号に対応したパルス幅の期間だけ所定の電流をデータ線に供給する。この結果、選択された走査線に接続された有機ＥＬ素子に電流が流れる。

またディセーブル信号ＤＩＳがＨレベルのとき、すべての走査線を接地電位に接続すると共に、すべてデータ線を接地電位に接続することで、各有機ＥＬ素子の両端の電位が等しくなり、有機ＥＬ素子のディスチャージが可能となる。

そして水平走査期間内の水平表示期間の長さを調整することで、有機ＥＬパネルの種類や製造ばらつきに依存するちらつきを防止したり、輝度の調整が可能となる。このようにディセーブル信号ＤＩＳを用いてブランキング期間を調整することができ、ディセーブル信号ＤＩＳをブランキング調整信号ということができる。

２． 表示コントローラ
図７に、本実施形態における表示コントローラ５４０の構成の概要のブロック図を示す。

表示コントローラ５４０は、ホストインタフェース（InterFace：以下Ｉ／Ｆと略す）１０、ドライバＩ／Ｆ２０、フレームメモリ３０、制御部４０、設定レジスタ部５０を含む。

ホストＩ／Ｆ１０は、ホスト５５０とのインタフェース処理を行う。より具体的には、ホストＩ／Ｆ１０は、表示コントローラ５４０とホスト５５０との間のデータや各種制御信号の送受信の制御を行う。

ドライバＩ／Ｆ２０は、データドライバ５２０及び走査ドライバ５３０とのインタフェース処理を行う。より具体的には、ドライバＩ／Ｆ２０は、表示コントローラ５４０とデータドライバ５２０及び走査ドライバ５３０との間のデータや各種制御信号の送受信の制御を行う。ドライバＩ／Ｆ２０は、データドライバ５２０及び走査ドライバ５３０に対する各種表示制御信号を生成するドライバ信号生成部２２を含む。ドライバ信号生成部２２は、設定レジスタ部５０の設定値に基づいて各種表示制御信号を生成する。

フレームメモリ３０は、ホストＩ／Ｆ１０を介してホスト５５０から供給される例えば１フレーム分の（１垂直走査分の）階調データを記憶する。設定レジスタ部５０の設定値は、ホストＩ／Ｆ１０を介してホスト５５０によって設定される。

制御部４０は、ホストＩ／Ｆ１０、ドライバＩ／Ｆ２０、フレームメモリ３０及び設定レジスタ部５０の制御を司る。

このような表示コントローラ５４０では、フレームメモリ３０から一定の読み出し周期で（例えば１／１６０秒ごとに）階調データが読み出され、該階調データがドライバＩ／Ｆ２０を介してデータドライバ５２０に対して出力される。そのため、フレームメモリ３０に対するホスト５５０からの階調データの書き込みタイミングと、該フレームメモリ３０からデータドライバ５２０への階調データの読み出しタイミングとは非同期である。このようなフレームメモリ３０に対するアクセス制御は、制御部４０のメモリコントローラ４２によって行われる。

図８に、ドライバ信号生成部２２の構成例のブロック図を示す。

ここでは、ドライ
バ信号生成部２２が、階調クロックＧＣＬＫ、ドットクロックＤＣＬＫ、垂直同期信号ＶＤ、水平同期信号ＬＰ、及びディセーブル信号ＤＩＳを生成する場合について説明する。

ドライバ信号生成部２２は、ＧＣＬＫ生成部１００（広義には階調クロック生成部）と、表示制御信号生成部１１０とを含む。ＧＣＬＫ生成部１００は、階調クロックＧＣＬＫを生成する。階調クロックＧＣＬＫは、水平表示期間内にＮ（Ｎは２以上の整数）個の第１〜第Ｎの階調パルスを有する。また表示制御信号生成部１１０は、ドットクロックＤＣＬＫ、垂直同期信号ＶＤ、水平同期信号ＬＰ、及びディセーブル信号ＤＩＳを生成する。

本実施形態の設定レジスタ部５０は、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎ、ＤＣＬＫ設定レジスタ１３０、ＶＤ設定レジスタ１４０、ＬＰ設定レジスタ１５０、ＤＩＳ設定レジスタ１６０を含む。

図９に、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎにより設定される階調クロックＧＣＬＫの説明図を示す。図９では、Ｎが１５の場合を示している。

第１の階調パルス設定レジスタ１２０−１は、水平表示期間の起点となる基準タイミングと、第１の階調パルスのエッジ（立ち上がりエッジ又は立ち下がりエッジ）との間隔ｔｗ１を設定するためのレジスタである。第２の階調パルス設定レジスタ１２０−２は、第１の階調パルスのエッジと、第２の階調パルスのエッジとの間隔ｔｗ２を設定するためのレジスタである。即ち、第ｉ（２≦ｉ≦Ｎ、ｉは整数）の階調パル設定レジスタは、第（ｉ−１）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔ｔｗｉを設定するためのレジスタである。

図８において、ＧＣＬＫ生成部１００は、水平表示期間の起点となる基準タイミングと第１の階調パルスのエッジとの間隔、及び第（ｉ−１）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を、第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎの設定値に基づいて設定した階調クロックＧＣＬＫを出力する。

ＤＣＬＫ設定レジスタ１３０は、ドットクロックＤＣＬＫの周波数、出力開始タイミング及び出力終了タイミングを設定するためのレジスタである。ＶＤ設定レジスタ１４０は、垂直同期信号ＶＤの出力タイミングを設定するためのレジスタである。ＬＰ設定レジスタ１５０は、水平同期信号ＬＰの出力タイミングを設定するためのレジスタである。ＤＩＳ設定レジスタ１６０は、ディセーブル信号ＤＩＳの立ち上がりタイミング及び立ち下がりタイミングや、その出力開始タイミングを設定するためのレジスタである。表示制御信号生成部１１０は、ＤＣＬＫ設定レジスタ１３０の設定値に基づいてドットクロックＤＣＬＫを出力する。表示制御信号生成部１１０は、ＶＤ設定レジスタ１４０の設定値に基づいて垂直同期信号ＶＤを出力する、表示制御信号生成部１１０は、ＬＰ設定レジスタ１５０の設定値に基づいて水平同期信号ＬＰを出力する。表示制御信号生成部１１０（広義にはブランキング調整信号生成部）は、ＤＩＳ設定レジスタ１６０の設定値に基づいてディセーブル信号ＤＩＳを出力する。

このようにドライバ信号生成部２２は、ＰＷＭ信号の変化点を特定するための階調クロックＧＣＬＫの各階調パルスのエッジのタイミングを個別に設定できるため、図１０に示すような有機ＥＬパネル５１０の特性曲線１８０を補正するガンマ補正を実現し、例えばガンマ補正曲線１８２のような特性を得るように、きめ細かく制御できるようになる。図１０に示す特性図によれば、離散的な階調データにより特定される輝度（階調）を得るために、輝度が大きくなるほど階調パルスの間隔（階調クロックの刻み幅）を大きくする必要がある。

なお図８では、ＧＣＬＫ生成部１００が、階調クロックＧＣＬＫのみを生成するものと説明したが、これに限定されるものではない。１画素を構成する色成分ごとに、階調クロック生成部と、第１〜第Ｎの階調パルス設定レジスタとを含み、色成分ごとに、基準タイミングと第１の階調パルスとの間隔、及び各階調パルスのエッジの間隔を、第１〜第Ｎの階調パルス設定レジスタの設定値に基づいて設定してもよい。

図１１に、色成分ごとに階調クロックを生成する場合のＧＣＬＫ生成部の構成例を示す。

ＧＣＬＫ生成部２００は、Ｒ成分用階調クロック生成部２１０−Ｒ、Ｇ成分用階調クロック生成部２１０−Ｇ、Ｂ成分用階調クロック生成部２１０−Ｂを含む。Ｒ成分用階調クロック生成部２１０−Ｒの構成は、図８に示すＧＣＬＫ生成部１００と同様に階調クロックを出力する。Ｒ成分用階調クロック生成部２１０−Ｒ、Ｇ成分用階調クロック生成部２１０−Ｇ、Ｂ成分用階調クロック生成部２１０−Ｂの構成は、それぞれ同様である。またドライバ信号生成部２２の表示制御信号生成部１１０は、図８と共通であるため図示を省略する。

設定レジスタ部５０は、Ｒ成分用階調パルス設定レジスタ２２０−Ｒ、Ｇ成分用階調パルス設定レジスタ２２０−Ｇ、Ｂ成分用階調パルス設定レジスタ２２０−Ｂを含む。Ｒ成分用階調パルス設定レジスタ２２０−Ｒは、第１〜第Ｎの階調パルス設定レジスタ２２０−Ｒ−１〜２２０−Ｒ−Ｎを含む。第１〜第Ｎの階調パルス設定レジスタ２２０−Ｒ−１〜２２０−Ｒ−Ｎは、図８に示す第１〜第Ｎの階調パルス設定レジスタ１２０−１〜１２０−Ｎと同様である。Ｒ成分用階調パルス設定レジスタ２２０−Ｒ、Ｇ成分用階調パルス設定レジスタ２２０−Ｇ、Ｂ成分用階調パルス設定レジスタ２２０−Ｂの構成は、それぞれ同様である。

Ｒ成分用階調クロック生成部２１０−Ｒは、Ｒ成分用階調パルス設定レジスタ２２０−Ｒの設定値に基づいて、水平表示期間の起点となる基準タイミングを起点にＮ個の階調パルスを有する階調クロックＧＣＬＫＲを出力する。Ｇ成分用階調クロック生成部２１０−Ｇは、Ｇ成分用階調パルス設定レジスタ２２０−Ｇの設定値に基づいて、水平表示期間の起点となる基準タイミングを起点にＮ個の階調パルスを有する階調クロックＧＣＬＫＧを出力する。Ｂ成分用階調クロック生成部２１０−Ｂは、Ｂ成分用階調パルス設定レジスタ２２０−Ｂの設定値に基づいて、水平表示期間の起点となる基準タイミングを起点にＮ個の階調パルスを有する階調クロックＧＣＬＫＢを出力する。

従って、色成分ごとに、階調パルスの間隔を設定できる階調クロックＧＣＬＫＲ〜ＧＣＬＫＢを生成できるため、階調データの値が同じであってもＰＷＭ信号のパルス幅を異ならせることができる。こうすることで、色成分の輝度に極端な差がある場合であっても、色成分ごとにきめ細かいガンマ補正を行って所望の階調表現を実現できるようになる。

図１２に、図１１に示す階調クロックＧＣＬＫＲ〜ＧＣＬＫＢを用いてＰＷＭ信号を生成する動作例のタイミング図を示す。

表示コントローラ５４０から垂直同期信号ＶＤのパルスが入力されると、一垂直走査期間が開始される。そして垂直同期信号ＶＤがＨレベルの期間に表示コントローラ５４０から水平同期信号ＬＰのパルスが入力されると、一水平走査期間が開始される。また表示コントローラ５４０からのディセーブル信号ＤＩＳがＨレベルからＬレベルに変化するタイミングを基準タイミングとして、水平表示期間が開始される。水平表示期間は、次のディセーブル信号ＤＩＳがＨレベルに変化するタイミングで終了する。

水平表示期間では、表示コントローラ５４０が、ドットクロックＤＣＬＫを出力すると共に、該ドットクロックＤＣＬＫに同期して色成分の階調データを順次出力する。また、図１１に示すＧＣＬＫ生成部２００は、Ｒ成分用階調パルス設定レジスタ２２０−Ｒ、Ｇ成分用階調パルス設定レジスタ２２０−Ｇ、Ｂ成分用階調パルス設定レジスタ２２０−Ｂに基づいて、階調クロックＧＣＬＫＲ、ＧＣＬＫＧ、ＧＣＬＫＢを水平表示期間内に出力する。

表示コントローラ５４０からの階調データをシフトレジスタ５２２に取り込んだデータドライバ５２０は、ディセーブル信号ＤＩＳがＨレベルの期間内に、水平同期信号ＬＰにより一水平走査単位の階調データをラインラッチ５２４にラッチする。従って、データドライバ５２０は、表示コントローラ５４０からの階調データが供給された水平走査期間の次の水平走査期間で、該階調データに対応したＰＷＭ信号ＰＷＭＲ、ＰＷＭＧ、ＰＷＭＢを生成する。図１２では、Ｒ成分の階調データが「２」であるため、ＰＷＭ信号ＰＷＭＲのパルス幅は、ディセーブル信号ＤＩＳの立ち下がりエッジから第２の階調パルスのエッジまでの期間となる。同様に、Ｇ成分の階調データが「２」であるため、ＰＷＭ信号ＰＷＭＧのパルス幅は、ディセーブル信号ＤＩＳの立ち下がりエッジから第２の階調パルスのエッジまでの期間となる。Ｂ成分の階調データが「４」であるため、ＰＷＭ信号ＰＷＭＢのパルス幅は、ディセーブル信号ＤＩＳの立ち下がりエッジから第４の階調パルスのエッジまでの期間となる。このように、色成分ごとに階調クロックの階調パルスの間隔を異ならせることができるため、階調データの値が同じ色成分に対して異なるパルス幅を有するＰＷＭ信号を生成することができる。

またディセーブル信号ＤＩＳによりブランキング期間が調整され水平表示期間を可変とし、該水平表示期間内で階調パルスの間隔を異ならせることができる。これにより、有機ＥＬパネル５１０のサイズや有機ＥＬ素子の種類に応じて、ＰＷＭ信号のパルス幅を絶対値として設定できるため、所望の階調表現が容易となる。

図１２では、各階調パルスの立ち上がりエッジで、基準タイミングと階調パルスとの間隔、又は各階調パルスの間隔が設定されるものとして説明したが、各階調パルスの立ち下がりで設定されるようにしてもよい。

２．１ 詳細な構成例
以下では、Ｎが１５であるものとし、図１１に示すＧＣＬＫ生成部２００の詳細な構成例について説明する。

図１３に、ＧＣＬＫ生成部２００の回路構成のブロック図を示す。なおＧＣＬＫ生成部２００の各部は、共通にシステムクロックＳＹＳＣＬＫ（図示せず）が入力され、各部は該システムクロックＳＹＳＣＬＫに同期して動作する。

ＧＣＬＫ生成部２００は、Ｒ成分用階調クロック生成部２１０−Ｒとして機能するＧＣＬＫカウンタ４００−Ｒ、Ｇ成分用階調クロック生成部２１０−Ｇとして機能するＧＣＬＫカウンタ４００−Ｇ、Ｂ成分用階調クロック生成部２１０−Ｂとして機能するＧＣＬＫカウンタ４００−Ｂを含む。ＧＣＬＫカウンタ４００−Ｒ〜４００−Ｂは、それぞれ同様の構成である。

ＧＣＬＫカウンタ４００−Ｒには、Ｒ成分用階調パルス設定レジスタ２２０−Ｒの第１〜第１５の階調パルス設定レジスタ２２０−Ｒ−１〜２２０−Ｒ−１５のいずれかの設定データＧＲ＜７：０＞が入力される。またＧＣＬＫカウンタ４００−Ｒには、ディセーブル信号ＤＩＳの立ち下がりエッジを示すディセーブルエンド信号ＤＩＳＥＮＤ、ドライバＩ／Ｆ２０のイネーブル信号であるＩＦイネーブル信号ＩＦＥＮＢ、ドットクロックＤＣＬＫの立ち下がりエッジを示すＤＣＬＫエッジ信号ＤＣＬＫ＿ＥＢが入力される。更にＧＣＬＫカウンタ４００−Ｒは、Ｒ成分用の階調クロックＧＣＬＫＲと、次の階調パルス設定レジスタを選択するためのＳＥＬＧＲ＜３：０＞とを出力する。

ＧＣＬＫカウンタ４００−Ｇ、４００−ＢもＧＣＬＫカウンタ４００−Ｒと同様であり、Ｒ成分用の信号に代えてＧ成分用又はＢ成分用の信号が入力又は出力されるため、説明を省略する。

図１４に、ＧＣＬＫカウンタの回路構成のブロック図を示す。

図１４に示すＧＣＬＫカウンタは、図１３に示すＧＣＬＫカウンタ４００−Ｒ、４００−Ｇ、４００−Ｂと同じ構成である。図１４に示す各回路部には、システムクロックＳＹＳＣＬＫが入力され、クリア信号ＸＣＬＲにより内部状態が初期化されるものとする。

ＧＣＬＫカウンタは、パルス幅カウンタＣＮＴ１、階調カウンタＣＮＴ２を含む。パルス幅カウンタＣＮＴ１は、設定データＧ＜７：０＞をデクリメンとすることで、次の階調パルスのエッジまでの間隔をカウントする。即ちパルス幅カウンタＣＮＴ１は、階調パルス設定レジスタの設定データＧ＜７：０＞をデクリメンとして０となったときが次の階調パルスのエッジとなるように階調パルスを出力する。

図１５に、パルス幅カウンタＣＮＴ１の動作の真理値表を示す。

図１５では、ＣＬＫ端子に入力される図示しないシステムクロックＳＹＳＣＬＫに同期して動作することを示す。例えばＬＤ端子に入力されるロード信号がＨレベル（１）のとき、システムクロックＳＹＳＣＬＫの立ち上がりに同期して設定データＧ＜７：０＞がロードされることを示している。また例えばロード信号がＬレベル（０）で、Ｅ端子に入力されるイネーブル信号がＨレベルのとき、カウント値ＧＣＮＴ１＜７：０＞をシステムクロックＳＹＳＣＬＫの立ち上がりに同期してデクリメントすることを示している。

図１４において、階調カウンタＣＮＴ２は、現在の階調パルスを特定するためのカウンタである。即ち階調カウンタＣＮＴ２は、現在の階調パルスを特定するためのパルス番号であるカウント値ＧＣＮＴ２＜３：０＞をカウントアップし、カウント値ＧＣＮＴ２＜３：０＞が１５になったときに階調パルスの出力を停止する。カウント値ＧＣＮＴ２＜３：０＞により、パルス幅カウンタＣＮＴ１によりデクリメンとされるパルス番号の設定データが特定される。

図１６に、階調カウンタＣＮＴ２の動作の真理値表を示す。図１６では、ＣＬＫ端子に入力される図示しないシステムクロックＳＹＳＣＬＫに同期して動作することを示す。例えばＬＤ端子に入力されるロード信号がＨレベル（１）のとき、システムクロックＳＹＳＣＬＫの立ち上がりに同期してロード値ＬＤＶＡＬＵＥ＜３：０＞がロードされることを示している。また例えばロード信号がＬレベルで、Ｅ端子に入力されるイネーブル信号がＨレベルのとき、カウント値ＧＣＮＴ２＜３：０＞をシステムクロックＳＹＳＣＬＫの立ち上がりに同期してインクリメントすることを示している。

このようなパルス幅カウンタＣＮＴ１及び階調カウンタＣＮＴ２は、デコーダＤＥＣによりイネーブル制御及びロード制御が行われる。

デコーダＤＥＣには、パルス幅カウンタＣＮＴ１からのカウント値ＧＣＮＴ１＜７：０＞、階調カウンタＣＮＴ２からのカウント値ＧＣＮＴ２＜３：０＞、イネーブル信号ＥＮＢ、カウント開始信号ＣＮＴＳＴＡＲＴ等が入力される。そして、デコーダＤＥＣは、パルス幅カウンタロード信号ＧＣＮＴ１ＬＤ、パルス幅カウンタイネーブル信号ＧＣＮＴ１＿Ｅ、階調カウンタロード信号ＧＣＮＴ２ＬＤ、プレ階調クロックＰＲＥＧＣＬＫを出力する。パルス幅カウンタロード信号ＧＣＮＴ１ＬＤは、パルス幅カウンタＣＮＴ１のＬＤ端子と、階調カウンタＣＮＴ２のＥ端子とに供給される。パルス幅カウンタイネーブル信号ＧＣＮＴ１＿Ｅは、パルス幅カウンタＣＮＴ１のＥ端子に供給される。階調カウンタロード信号ＧＣＮＴ２ＬＤは、階調カウンタＣＮＴ２のＬＤ端子に供給される。

図１７に、デコーダＤＥＣの動作の真理値表を示す。図１７では、条件の項目が真のとき、信号名の項目に示す各信号がＨレベルになる。

カウント開始信号ＣＮＴＳＴＡＲＴがＨレベル、或いはカウント値ＧＣＮＴ２が１５ではなく、かつカウント値ＧＣＮＴ１が０で、イネーブル信号ＥＮＢがＨレベルのとき、パルス幅カウンタロード信号ＧＣＮＴ１ＬＤがＨレベルになることを示す。このとき、パルス幅カウンタＣＮＴ１がＧ＜７：０＞をロードし、階調カウンタＣＮＴ２がカウント値ＧＣＮＴ２＜３：０＞をカウントアップする。

同様に、カウント値ＧＣＮＴ２が１５ではなく、かつイネーブル信号ＥＮＢがＨレベルのとき、パルス幅カウンタイネーブル信号ＧＣＮＴ１＿ＥがＨレベルになることを示す。このとき、パルス幅カウンタＣＮＴ１が、カウント値ＧＣＮＴ１＜３：０＞をデクリメントする。

またカウント開始信号ＣＮＴＳＴＡＲＴがＨレベル、或いはカウント値ＧＣＮＴ１が０で、かつＧ＜７：０＞が０で、イネーブル信号ＥＮＢがＨレベルのとき、階調カウンタロード信号ＧＣＮＴ２ＬＤがＨレベルになることを示す。このとき、階調カウンタＣＮＴ２がロード値ＬＤＶＡＬＵＥ＜３：０＞をロードする。

更にカウント値ＧＣＮＴ１＜７：０＞が１のとき、プレ階調クロックＰＲＥＧＣＬＫがＨレベルとなる。

このようにデコーダＤＥＣは、イネーブル信号ＥＮＢがＨレベルのときに、パルス幅カウンタロード信号ＧＣＮＴ１ＬＤ、パルス幅カウンタイネーブル信号ＧＣＮＴ１＿Ｅ、階調カウンタロード信号ＧＣＮＴ２ＬＤを更新する。デコーダＤＥＣのイネーブル信号ＥＮＢがＤＣＬＫエッジ信号ＤＣＬＫ＿ＥＢであるため、パルス幅カウンタＣＮＴ１はドットクロックＤＣＬＫ単位でデクリメントされることを意味する。即ち図１４に示すＧＣＬＫカウンタは、ドットクロックＤＣＬＫ単位でそのエッジの位置を調整できる階調クロックＧＣＬＫを出力できる。

図１８に、図１３〜図１７に示す構成のＧＣＬＫ生成部２００の動作例のタイミング図を示す。なお図１８では、各階調パルスの立ち下がりエッジで、基準タイミングと階調パルスとの間隔、又は各階調パルスの間隔が設定されるものとする。

各ＧＣＬＫカウンタでは、ディセーブル信号ＤＩＳの立ち下がりエッジを基準にディセーブルエンド信号ＤＩＳＥＮＤがＨレベルとなることで、カウント開始信号ＣＮＴＳＴＡＲＴがＨレベルとなる。そして、パルス幅カウンタＣＮＴ１には、第１のパルス幅設定レジスタの設定データＧ＜７：０＞がロードされる。パルス幅カウンタＣＮＴ１は、ＤＣＬＫエッジ信号ＤＣＬＫ＿ＥＢ（イネーブル信号ＥＮＢ）がＨレベルのときカウント値ＧＣＮＴ１＜７：０＞をデクリメンとする。カウント値ＧＣＮＴ１＜７：０＞が１のとき、デコーダＤＥＣは、プレ階調クロックＰＲＥＧＣＬＫをＨレベルとする。

そしてカウント値ＧＣＮＴ１＜７：０＞が０となったことを条件として、次の第２の階調パルス設定レジスタの設定値がパルス幅カウンタＣＮＴ１にロードされ、同時に階調カウンタＣＮＴ２はカウント値ＧＣＮＴ２＜３：０＞をインクリメントする。

プレ階調クロックＰＲＥＧＣＬＫは、リタイミング回路によりリタイミングされて、階調クロックＧＣＬＫとして出力される。

なおカウント値ＧＣＮＴ２＜３：０＞はインクリメンタＩＮＣでインクリメントされ、ＳＥＬＧ＜３：０＞として設定レジスタ部３００に供給される。図１３において設定レジスタ部３００は、ＧＣＬＫカウンタ（例えばＧＣＬＫカウンタ４００−Ｒ）からのＳＥＬＧ＜３：０＞（例えばＳＥＬＧＲ＜３：０＞）を受け付けると、該ＳＥＬＧ＜３：０＞により特定される階調パルス設定レジスタをデコーダ（例えばデコーダ３１０−Ｒ）により解析し、該当する階調パルス設定レジスタの設定データをＧ＜７：０＞（例えばＧＲ＜７：０＞）としてＧＣＬＫカウンタ（例えばＧＣＬＫカウンタ４００−Ｒ）に戻す。

ＧＣＬＫカウンタは、以上のような動作を一水平走査期間ごとに行う。

なおＧＣＬＫカウンタでは、設定データＧ＜７：０＞が０のとき、コンパレータＣＭＰの出力がＨレベルとなる。コンパレータＣＭＰの出力がＨレベルのとき、ロード値ＬＤＶＡＬＵＥ＜３：０＞が１５となる。従って階調カウンタＣＮＴ２は、それ以降の階調パルスの出力を停止する。即ち、第ｐ（１≦ｐ≦Ｎ−１、ｐは整数）の階調パルス設定レジスタの設定値が所定の値（例えば０）のとき、第（ｐ＋１）〜第Ｎの階調パルスの生成を省略するということができる。

図１９に、階調パルスの出力が省略される場合の動作例のタイミング図を示す。

図１９では、第５の階調パルス設定レジスタの設定値が０に設定される場合の動作例を示している。即ち、カウント値ＧＣＮＴ２＜３：０＞が４のとき第５の階調パルス設定レジスタの設定値が０であるため、第６〜第１５の階調パルスの出力が省略されている。こうすることで、階調レベルが少なくて済む場合にも容易に適用できる。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の有機ＥＬパネルの駆動に適用されるものに限らず、他のエレクトロクミネッセンス、液晶表示パネル、プラズマディスプレイ装置の駆動に適用可能である。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態の表示システムの構成例のブロック図。 有機ＥＬ素子の構造の説明図。 図１のデータドライバの構成例のブロック図。 図１の走査ドライバの構成例のブロック図。 有機ＥＬ素子の電気的な等価回路図の一例を示す図。 ディスチャージ動作を説明するための説明図。 本実施形態における表示コントローラの構成の概要のブロック図。 ドライバ信号生成部の構成例のブロック図。 第１〜第Ｎの階調パルス設定レジスタにより設定される階調クロックの説明図。 有機ＥＬの階調特性の一例を示す図。 色成分ごとに階調クロックを生成する場合のＧＣＬＫ生成部の構成例のブロック図。 図１１に示す階調クロックを用いてＰＷＭ信号を生成する動作例のタイミング図。 ＧＣＬＫ生成部の回路構成のブロック図。 ＧＣＬＫカウンタの回路構成のブロック図。 図１４のパルス幅カウンタの動作の真理値表を示す図。 図１４の階調カウンタの動作の真理値表を示す図。 図１４のデコーダの動作の真理値表を示す図。 図１３〜図１７に示す構成のＧＣＬＫ生成部の動作例のタイミング図。 階調パルスの出力が省略される場合の動作例のタイミング図。

符号の説明

１０ ホストＩ／Ｆ、２０ ドライバＩ／Ｆ、２２ ドライバ信号生成部、
３０ フレームメモリ、４０ 制御部、４２ メモリコントローラ、
５０ 設定レジスタ部、１００ ＧＣＬＫ生成部（階調クロック生成部）、
１１０ 表示制御信号生成部（ブランキング調整信号生成部）、
１２０−１〜１２０−Ｎ 第１〜第Ｎの階調パルス設定レジスタ、
１３０ ＤＣＬＫ設定レジスタ、１４０ ＶＤ設定レジスタ、
１５０ ＬＰ設定レジスタ、１６０ ＤＩＳ設定レジスタ

Claims (7)

1. パルス幅変調信号の変化点を特定するための階調クロックを出力する表示コントローラであって、
   基準タイミングを起点とする所定期間内に、第１〜第Ｎ（Ｎは２以上の整数）の階調パルスを有する階調クロックを生成する階調クロック生成部と、
   各階調パルス設定レジスタの変更可能な設定値に基づいて前記第１〜第Ｎの階調パルスの各階調パルスのエッジを設定するための第１〜第Ｎの階調パルス設定レジスタとを含み、
   前記階調クロック生成部が、
   前記基準タイミングと前記第１の階調パルスのエッジとの間隔、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉは整数）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔を、前記第１〜第Ｎの階調パルス設定レジスタの設定値に基づいて設定し、前記第１〜第Ｎの階調パルスを有する階調クロックを出力し、
   前記基準タイミングを起点として前記第１の階調パルス設定レジスタの設定値に対応した期間が経過したときがそのエッジとなるように前記第１の階調パルスを出力し、前記第（ｉ−１）の階調パルスのエッジを起点に前記第ｉの階調パルス設定レジスタの設定値に対応した期間が経過したときがそのエッジとなるように前記第ｉの階調パルスを出力する場合に、
   前記階調クロック生成部が、
   第ｐ（１≦ｐ≦Ｎ−１、ｐは整数）の階調パルス設定レジスタの設定値が所定の値のとき、第（ｐ＋１）〜第Ｎの階調パルスの生成を省略することを特徴とする表示コントローラ。
2. 請求項１において、
   水平同期信号により規定される水平走査期間内の水平表示期間の長さを調整するための期間であってその期間内に該水平同期信号のパルスが出力されるブランキング期間を設定するためのブランキング調整信号を生成するブランキング調整信号生成部を含み、
   前記所定期間が、
   前記ブランキング調整信号の変化タイミングを起点とし、次のブランキング調整信号の変化タイミングで終了することを特徴とする表示コントローラ。
3. 請求項１又は２において、
   １画素を構成する色成分ごとに、
   前記階調クロック生成部と、前記第１〜第Ｎの階調パルス設定レジスタとを有し、
   各色成分の階調クロック生成部が、
   前記基準タイミングと各色成分の第１の階調パルスとの間隔、及び各色成分の各階調パルスのエッジの間隔を、各色成分の前記第１〜第Ｎの階調パルス設定レジスタの設定値に基づいて設定し、前記第１〜第Ｎの階調パルスを有する階調クロックを出力することを特徴とする表示コントローラ。
4. 複数の走査線と、
   複数のデータ線と、
   各エレクトロルミネセンス素子が前記複数の走査線のいずれか１つと前記複数のデータ線のいずれか１つとによって特定される複数のエレクトロルミネセンス素子とを含む表示パネルと、
   前記複数の走査線を走査する走査ドライバと、
   階調データを用いてパルス幅変調されたパルス幅変調信号に基づいて前記複数のデータ線を駆動するデータドライバと、
   請求項１乃至３のいずれか記載の表示コントローラとを含み、
   前記表示コントローラが、
   前記データドライバに対して前記階調クロックを供給し、
   前記データドライバが、
   前記階調データに対応した前記階調クロックのクロック数により定まるパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて各データ線を駆動することを特徴とする表示システム。
5. 階調クロックによりその変化点が特定されるパルス幅変調信号に基づく表示制御方法であって、
   第１〜第Ｎの階調パルス設定レジスタの各階調パルス設定レジスタの変更可能な設定値に基づいて、基準タイミングから第１の階調パルスのエッジまでの期間、及び第（ｉ−１）（２≦ｉ≦Ｎ、ｉ、Ｎは整数）の階調パルスのエッジから第ｉの階調パルスのエッジまでの期間を設定し、
   前記基準タイミングを起点とする所定期間内に、第１〜第Ｎの階調パルスを有する階調クロックを生成し、
   階調データに対応した前記階調クロックのクロック数により定まるパルス幅を有する前記パルス幅変調信号を生成し、該パルス幅変調信号に基づいて表示パネルのデータ線を駆動し、
   第１〜第Ｎの階調パルス設定レジスタの設定値に基づいて前記基準タイミングを基準に前記第１の階調パルスを出力し、前記第（ｉ−１）の階調パルスのエッジを基準に前記第ｉの階調パルスを出力する場合に、
   第ｐ（１≦ｐ≦Ｎ−１、ｐは整数）の階調パルス設定レジスタの設定値が所定の値のとき、第（ｐ＋１）〜第Ｎの階調パルスの出力を省略することを特徴とする表示制御方法。
6. 請求項５において、
   前記所定期間が、
   水平同期信号により規定される水平走査期間内の水平表示期間の長さを調整するための期間であってその期間内に該水平同期信号のパルスが出力されるブランキング期間を設定するためのブランキング調整信号の変化タイミングを起点とし、次のブランキング調整信号の変化タイミングで終了することを特徴とする表示制御方法。
7. 請求項５又は６において、
   １画素を構成する色成分ごとに、前記基準タイミングと前記第１の階調パルスとの間隔、及び各階調パルスのエッジの間隔を設定して階調クロックを生成し、
   前記色成分ごとに、階調データに対応した前記階調クロックのクロック数により定まるパルス幅を有する前記パルス幅変調信号を生成することを特徴とする表示制御方法。

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