KR100707621B1 - 단일/차동 변환 회로, 차동/단일 변환 회로 및 바이어스회로 - Google Patents

단일/차동 변환 회로, 차동/단일 변환 회로 및 바이어스회로 Download PDF

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Abstract

본 발명은 단일/차동 변환 회로, 차동/단일 변환 회로 및 바이어스 회로에 관한 것으로, 특히 기준 전류의 균일도를 향상시킬 수 있는 단일/차동 변환 회로, 차동/단일 변환 회로 및 바이어스 회로에 관한 것이다.
본 발명은 단일 전류를 드레인으로 전달받으며, 게이트와 드레인이 전기적으로 접속된 제 1 트랜지스터, 각 게이트가 상기 제 1 트랜지스터의 게이트와 전기적으로 접속되고, 각 소오스가 상기 제 1 트랜지스터의 소오스와 전기적으로 접속된 제 2 내지 4 트랜지스터, 드레인으로 차동 전류 중 제 1 전류를 출력하며, 소오스는 제 2 트랜지스터의 드레인에 접속된 제 5 트랜지스터, 드레인은 상호 접속되어 차동 전류 중 제 2 전류를 출력하며, 소오스는 각각 제 3 및 4 트랜지스터에 접속된 제 6 및 7 트랜지스터, 및 상기 제 5 내지 제 7 트랜지스터와 함께 부궤환 루프를 형성하는 연산 증폭기를 포함하는 단일/차동 변환 회로를 제공한다. 또한, 이에 대응하는 차동/단일 변환 회로를 제공한다.
본 발명은 각 데이터 구동칩에서 사용되는 기준 전류의 오차를 줄임으로써, 화질의 균일도를 향상시킬 수 있고, 간단하게 구현 가능하고, 정확한 전류값을 얻을 수 있다는 장점이 있다.

Description

단일/차동 변환 회로, 차동/단일 변환 회로 및 바이어스 회로{SINGLE TO DIFFERENTIAL CONVERTING CIRCUIT, DIFFERENTIAL TO SINGLE CONVERTING CIRCUIT AND BIAS CIRCUIT}
도 1은 종래기술에 의한 복수의 데이터 구동칩을 이용한 데이터 구동부를 개략적으로 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 의한 발광 표시장치를 나타내는 도면이다.
도 3은 도 2의 발광 표시장치에 채용된 복수개의 데이터 구동칩을 가지는 데이터 구동부를 개략적으로 나타낸 도면이다.
도 4는 도 3의 데이터 구동부에 채용된 데이터 구동칩의 일례를 나타내는 도면이다.
도 5는 도 4의 데이터 구동칩에 채용된 바이어스 회로의 일례를 나타내는 도면이다.
도 6은 도 5의 바이어스 회로에 채용된 단일/차동 변환 회로의 일례를 나타내는 도면이다.
도 7은 도 5의 바이어스 회로에 채용된 차동/단일 변환 회로의 일례를 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 주사구동부 200 : 데이터 구동부
300 : 화상 표시부 400 : 화소
500 : 타이밍 제어부 210 내지 240 : 데이터 구동칩
260 : 쉬프트 레지스터 270 : 데이터 래치
280 : D/A 변환기 290 : 바이어스 회로부
291 : 전류 생성회로 292 : 단일/차동 변환 회로
293 : 모드 선택 회로 294 : 차동/단일 변환회로
295 : 기준 전류와 출력 차동 기준 전류 형성 회로
본 발명은 단일/차동 변환 회로, 차동/단일 변환 회로 및 바이어스 회로에 관한 것으로, 특히 기준 전류의 균일도를 향상시킬 수 있는 단일/차동 변환 회로, 차동/단일 변환 회로 및 바이어스 회로에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 플라즈마 디스플레이 패널(Plasma Display Panel) 및 발광 표시장치(Light Emitting Display) 등이 있다.
평판 표시장치 중 발광 표시장치는 전자와 정공의 재결합으로 형광물질을 발광시키는 자발광소자로서, 재료 및 구조에 따라 무기물의 발광층을 포함하는 무기 발광 표시장치와 유기물의 발광층을 포함하는 유기 발광 표시장치로 대별된다. 유기 발광 표시장치를 특히 유기 전계발광 표시장치(organic electroluminescent display)라 칭하기도 하다. 이러한, 발광 표시장치는 액정 표시장치와 같이 별도의 광원을 필요로 하는 수동형 발광소자에 비하여 음극선관과 같은 빠른 응답속도를 가지는 장점을 갖고 있다.
발광 표시장치의 구동 방식으로는 수동 매트릭스 방식과 능동 매트릭스 방식이 있다. 이 중에서, 수동 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선택하여 구동하는 방식이다. 능동 매트릭스 방식은 능동 소자를 이용하여 발광 소자에 흐르는 전류량을 제어하는 방식이다. 능동 소자로는 박막 트랜지스터(Thin Film Transistor, 이하 TFT라 함)가 주로 사용된다. 능동 매트릭스 방식은 다소 복잡하나 전류 소모량이 적고 발광 시간이 길어진다는 장점이 있다.
발광 표시장치의 기입 방식으로는 전압 기입 방식(voltage programming method)과 전류 기입 방식(current programming method)이 있다. 이 중 전압 기입 방식은 데이터 구동부가 데이터 신호에 대응하는 전압을 출력하는 방식이다. 전압 기입 방식은 액정 표시장치 등에서 사용되는 데이터 구동부를 그대로 사용할 수 있 다는 장점이 있으나, 능동소자로 사용되는 TFT의 문턱전압과 이동도 등의 편차로 인하여 균일한 화면을 표현하기 어려운 단점이 있다. 전류 기입 방식은 데이터 구동부가 데이터 신호에 대응하는 전류를 출력하는 방식이다. 전류 기입 방식은 TFT의 문턱전압과 이동도의 편차를 용이하게 보상하여 균일한 화면을 표현할 수 있다는 장점이 있으므로, 데이터 전류를 출력하는 데이터 구동부의 개발을 필요로 한다.
한편, 표시장치의 크기가 커지고 및 해상도가 높아짐에 따라 사용되는 데이터 선의 수가 증가하고, 이에 따라 데이터 구동부를 하나의 칩으로 구현하는 것보다 복수개의 데이터 구동칩을 이용하여 구현하는 것이 기술적으로 용이한 면이 있게 되었다.
도 1은 종래기술에 의한 복수의 데이터 구동칩을 이용한 데이터 구동부를 개략적으로 나타내는 도면이다.
도 1을 참조하면 데이터 구동부는 제 1 내지 4 데이터 구동칩(10 내지 40)을 포함한다. 각 데이터 구동칩(10 내지 40)은 300 채널의 출력을 가지므로 데이터 구동부는 최대 1200 채널의 출력을 가질 수 있다. 각 데이터 구동칩(10 내지 40)은 기준 전압(Vref) 및 외부 저항(Rext1 내지 Rext4)을 이용하여 기준 전류를 형성한다. 형성된 기준 전류는 데이터 구동칩(10 내지 40) 내부에 위치하는 D/A 변환기(미도시) 등에서 사용되어, 기준 전류가 바뀌면 각 계조에 대응하는 데이터 전류값이 변경되므로 데이터 선에 연결된 화소의 휘도가 바뀌게 된다. 따라서, 기준 전류값이 데이터 구동칩간에 서로 다르면 각 데이터 구동칩(10 내지 40)에 연결된 화소의 휘도에 차이가 발생하므로 화질의 불균일성을 초래하게 된다. 일반적으로 외부 저항값은 제조 공정에 의한 편차, 온도 등의 요인에 의하여 차이가 발생할 수 있으며, 이로 인하여 각 데이터 구동칩(10 내지 40) 간의 기준전류의 차이가 발생하여 화질의 불균일성을 초래할 수 있다는 문제점이 있다.
따라서, 본 발명의 목적은 각 데이터 구동칩에서 사용되는 기준 전류의 오차를 줄임으로써, 화질의 균일도를 향상시킬 수 있는 데이터 구동칩에 사용될 수 있는 단일/차동 변환 회로, 차동/단일 변환 회로 및 바이어스 회로를 제공하는 것이다.
또한, 본 발명의 목적은 간단하게 구현 가능하고, 정확한 전류값을 얻을 수 있는 단일/차동 변환 회로, 차동/단일 변환 회로 및 바이어스 회로를 제공하는 것이다.
상기 목적을 달성하기 위한 기술적 수단으로써, 본 발명의 제 1 측면은 단일 전류를 드레인으로 전달받으며, 게이트와 드레인이 전기적으로 접속된 제 1 트랜지스터, 각 게이트가 상기 제 1 트랜지스터의 게이트와 전기적으로 접속되고, 각 소오스가 상기 제 1 트랜지스터의 소오스와 전기적으로 접속된 제 2 내지 4 트랜지스 터, 드레인으로 차동 전류 중 제 1 전류를 출력하며, 소오스는 제 2 트랜지스터의 드레인에 접속된 제 5 트랜지스터, 드레인은 상호 접속되어 차동 전류 중 제 2 전류를 출력하며, 소오스는 각각 제 3 및 4 트랜지스터에 접속된 제 6 및 7 트랜지스터, 및 상기 제 5 내지 제 7 트랜지스터와 함께 부궤환 루프를 형성하는 연산 증폭기를 포함하는 단일/차동 변환 회로를 제공한다. 바람직하게, 상기 차동 증폭기의 양의 입력단은 상기 제 1 트랜지스터의 드레인에 접속되고, 상기 차동 증폭기의 음의 입력단은 상기 제 2 내지 4 트랜지스터 중 어느 하나의 드레인에 접속되고, 상기 차동 증폭기의 출력단은 상기 제 5 내지 7 트랜지스터의 게이트에 접속된다.
본 발명의 제 2 측면은 차동 전류 중 제 1 전류를 드레인으로 전달받으며, 게이트와 드레인이 전기적으로 접속된 제 1 트랜지스터, 제 1 노드에 접속되어 차동 전류 중 제 2 전류를 전달하는 제 1 배선, 게이트가 상기 제 1 트랜지스터의 게이트와 전기적으로 접속되고, 소오스가 상기 제 1 트랜지스터의 소오스와 전기적으로 접속된 제 2 트랜지스터, 드레인이 상기 제 1 노드에 접속되며 소오스가 제 2 트랜지스터의 드레인에 접속된 제 3 트랜지스터, 상기 제 3 트랜지스터와 함께 부궤환 루프를 형성하는 연산 증폭기, 및 상기 제 1 노드에 접속되어 단일 전류를 출력하는 제 2 배선을 포함하는 차동/단일 변환 회로를 제공한다. 바람직하게, 상기 차동 증폭기의 양의 입력단은 상기 제 1 트랜지스터의 드레인에 접속되고, 상기 차동 증폭기의 음의 입력단은 상기 제 2 트랜지스터의 드레인에 접속되고, 상기 차동 증폭기의 출력단은 상기 제 3 트랜지스터의 게이트에 접속된다.
본 발명의 제 3 측면은 기준 전압과 저항에 대응하는 단일 전류를 생성하여 출력하는 전류 생성 회로, 상기 전류 생성 회로에서 출력되는 단일 전류를 차동 전류로 변환하여 출력하는 단일/차동 변환 회로, 모드 제어 신호에 따라 상기 단일/차동 변환 회로에 출력되는 차동 전류 및 입력 차동 기준 전류 중 한 차동 전류를 출력하는 모드 선택 회로, 상기 모드 선택 회로에서 출력되는 차동 전류를 단일 전류로 변환하여 출력하는 차동/단일 변환 회로, 및 상기 차동/단일 변환 회로에서 출력되는 단일 전류에 대응하는 기준 전류를 출력하고, 상기 차동/단일 변환 회로에서 출력되는 단일 전류를 차동 전류로 변환한 출력 차동 기준 전류를 출력하는 기준 전류 및 출력 차동 기준 전류 형성 회로를 포함하는 바이어스 회로를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 첨부된 도 2 내지 도 7을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 일 실시예에 의한 발광 표시장치를 나타내는 도면이다.
도 2를 참조하면, 발광 표시장치는 주사 구동부(100), 데이터 구동부(200), 화상 표시부(300) 및 타이밍 제어부(500)를 구비한다.
주사 구동부(100)는 주사선들(S1 내지 Sn)을 구동한다. 이러한, 주사 구동부(100)는 주사 구동부 제어신호들(SCS)에 응답하여 주사신호를 생성하고, 생성된 주사신호를 주사선들(S1 내지 Sn)로 순차적으로 공급한다.
데이터 구동부(200)는 데이터선들(D1 내지 Dm)을 구동한다. 이러한, 데이터 구동부(200)는 데이터 구동부 제어신호들(DCS) 및 비디오 데이터(Data)에 응답하여 데이터 전류들을 생성하고, 생성된 데이터 전류들을 데이터선들(D1 내지 Dm)로 공급한다. 데이터 구동부(200)은 복수개의 데이터 구동칩(미도시)를 구비하고 있으며, 복수의 데이터 구동칩 중 적어도 하나의 구동칩은 기준 전압 및 외부 저항을 이용하여 차동 기준 전류(differential reference current)를 형성하고, 나머지 데이터 구동칩은 다른 데이터 구동칩으로부터 전달받은 차동 기준 전류를 이용한다.
화상 표시부(300)는 주사선들(S1 내지 Sn) 및 데이터선들(D1 내지 Dm)에 의해 정의된 복수의 화소들(400)을 포함한다. 또한, 화상 표시부(300)는 외부로부터 제 1 전원전압(VDD) 및 제 2 전원전압(VSS)을 인가받는다. 여기서, 제 1 전원전압(VDD) 및 제 2 전원전압(VSS)은 각각의 화소들(400)로 전달된다. 화소들(400) 각각은 자신에게 공급되는 데이터 신호에 대응하는 화상을 표시한다.
타이밍 제어부(500)는 주사 구동부 제어신호(SCS)를 주사 구동부(100)에 공급하며, 데이터 구동부 제어신호(DCS) 및 비디오 데이터(Data)를 데이터 구동부에 공급한다.
도 3은 도 2의 발광 표시장치에 채용된 복수개의 데이터 구동칩을 가지는 데이터 구동부를 개략적으로 나타낸 도면이다.
도 3을 참조하면, 데이터 구동부(200)는 제 1 내지 4 데이터 구동칩(210 내지 240)을 포함한다.
제 1 데이터 구동칩(210)은 기준 전압(Vref) 및 외부 저항(Rext)를 이용하여 차동 기준 전류(Iref1, Iref2)를 형성하여 이를 제 2 데이터 구동칩(220)에 전달한다. 이와 같이 기준 전압(Vref) 및 외부 저항(Rext)를 이용하여 차동 기준 전류(Iref1, Iref2)를 형성하는 데이터 구동칩을 마스터 데이터 구동칩이라 한다. 차동 기준 전류(Iref1, Iref2)와 기준 전압(Vref) 및 외부 저항(Rext)과의 관계는 수학식 1과 같이 표현될 수 있다.
(Iref2 - Iref1) ∝ (Vref / Rext)
즉, 차동 기준 전류(Iref1, Iref2)의 차는 기준 전압(Vref)를 외부 저항(Rext)로 나눈 값에 비례하는 관계를 가진다. 차동 기준 전류는 일례로 수학식 2와 같은 값을 가질 수 있다.
Iref1 = (Vref / Rext)
Iref2 = 2 × (Vref / Rext)
제 2 데이터 구동칩(220)은 입력되는 차동 기준 전류(Iref1, Iref2)를 이용하여 차동 기준 전류(Iref1, Iref2)를 형성하여 이를 제 3 데이터 구동칩(230)에 전달한다. 같은 방식으로, 제 3 데이터 구동칩(230)은 입력되는 차동 기준 전류(Iref1, Iref2)를 이용하여 차동 기준 전류(Iref1, Iref2)를 형성하여 이를 제 4 데이터 구동칩(240)에 전달한다. 이와 같이 입력되는 차동 기준 전류를 이용하여 출력되는 차동 기준 전류를 형성하는 데이터 구동칩을 슬레이브 데이터 구동칩이라 한다.
각 데이터 구동칩(210 내지 240)은 300 채널의 출력을 가지므로 데이터 구동부는 최대 1200의 채널 출력을 가질 수 있다. 각 데이터 구동칩(210 내지 240)은 차동 기준 전류(Vref1, Vref2)에 대응하는 전류 또는 차동 기준 전류(Vref1, Vref2)의 차이에 대응하는 기준 전류를 D/A 변환기(미도시)로 공급한다. D/A 변환기에 있어서, 각 계조에 대응하는 전류값은 상기 공급되는 기준 전류에 의하여 결정된다.
이와 같이 마스터 데이터 구동칩(210)만이 기준 전압(Vref)과 외부 저항(Rext)을 이용하여 상기 기준 전류 및 차동 기준 전류(Vref1, Vref2)를 형성하고, 슬레이브 데이터 구동칩(220 내지 240)들은 마스터 데이터 구동칩(210) 또는 타 슬레이브 데이터 구동칩(220 내지 240)으로부터 전달되는 차동 기준 전류(Vref1, Vref2)를 이용하여 상기 기준 전류 및 차동 기준 전류(Vref1, Vref2)를 형성함으로써, 각 데이터 구동칩(210 내지 240)에서 사용되는 기준 전류의 동일성을 유지할 수 있으므로, 결과적으로 화질의 균일도를 높일 수 있다. 또한, 데이터 구동칩(210 내지 240) 사이에 전달되는 전류로서 차동 기준 전류(Vref1, Vref2)를 이용함으로써, 동상 성분 제거비(common mode rejection ratio, 이하 CMRR이라 함)를 높일 수 있다는 장점이 있다.
도 4는 도 3의 데이터 구동부에 채용된 데이터 구동칩의 일례를 나타내는 도면이다.
도 4를 참조하면, 데이터 구동칩은 쉬프트 레지스터(260), 데이터 래치(270), D/A 변환기(280) 및 바이어스 회로(290)을 포함한다.
쉬프트 레지스터(260)는 수평 클락신호(HCLK) 및 수평 동기신호(HSYNC)에 대응하여 데이터 래치(270)을 제어하는 기능을 수행한다. 수평 클락신호(HCLK) 및 수평 동기신호(HSYNC)는 도 2의 데이터 구동부 제어신호(DCS)의 일종이다.
데이터 래치(270)는 비디오 데이터(Data)를 순차적으로 입력받아 병렬적으로 D/A 변환기(280)로 출력한다. 데이터 래치(270)는 쉬프트 레지스터(260)에서 출력되는 제어신호에 의하여 제어된다.
D/A 변환기(280)는 상기 데이터 래치(270)에서 병력적으로 출력되는 신호를 아날로그 전류로 변환하여 출력한다. 각 계조에 대응하는 전류는 바이어스 회로(290)로부터 전달되는 기준 전류(Iref)에 의하여 결정된다.
바이어스 회로(290)는 마스터 데이터 구동칩과 슬레이브 데이터 구동칩 모두에 사용될 수 있는 바이어스 회로(290)이다. 바이어스 회로(290)가 마스터 모드로 동작되는 경우에는, 즉 제 1 모드 즉 마스터 모드에 해당하는 모드 제어 신호(Ctrl)가 인가되는 경우에는 바이어스 회로(290)는 기준 전압(Vref)과 외부 저항(Rext)을 이용하여 기준 전류(Iref)를 형성하여 D/A 변환기(280)로 전달하고, 또한 기준 전압(Vref)과 외부 저항(Rext)을 이용하여 출력 차동 기준 전류(Iref1(out), Iref2(out))를 형성하여 데이터 구동칩의 외부로 출력한다. 바이어스 회로(290)가 슬레이브 모드로 동작되는 경우에는, 즉 제 2 모드 즉 슬레이브 모드에 해당하는 모드 제어 신호(Ctrl)가 인가되는 경우에는 바이어스 회로(290)는 입력 차동 기준 전류(Iref1(in), Iref2(in))을 이용하여 기준 전류(Iref)를 형성하여 D/A 변환기(280)로 전달하고, 또한 입력 차동 기준 전류(Iref1(in), Iref2(in))를 이용하여 출력 차동 기준 전류(Iref1(out), Iref2(out))를 형성하여 데이터 구동칩의 외부로 출력한다.
도 5는 도 4의 데이터 구동칩에 채용된 바이어스 회로의 일례를 나타내는 도면이다.
도 5를 참조하면, 바이어스 회로(290)는 전류 생성 회로(291), 단일/차동 변환 회로(292), 모드 선택 회로(293), 차동/단일 변환 회로(294) 및 기준전류 및 출력 차동 기준 전류 형성 회로(295)를 포함한다.
전류 생성 회로(291)는 기준 전압(Vref) 및 외부 저항(Rext)를 이용하여 제 1 전류(I1)를 생성하는 회로이다. 제 1 전류는 일례로 수학식 3과 같은 값을 가진다.
I1 = (Vref / Rext)
단일/차동 변환 회로(292)는 제 1 전류를 차동 전류(I2, I3)로 변환하는 회로이다. 단일/차동 변환 회로(292)에서 출력되는 차동 전류는 일례로 수학식 4와 같은 값을 가진다.
I2 = - I1
I3 = - 2 × I1
모드 선택 회로(293)는 모드 제어 신호(Ctrl)에 따라 단일/차동 변환 회로(292)에서 출력되는 차동 전류(I2, I3)와 입력 차동 기준 전류(Iref1(in), Iref2(in)) 중 어느 한 차동 전류를 출력한다. 마스터 모드에 해당하는 모드 제어 신호(Ctrl)가 입력되는 경우에는 모드 선택 회로(293)는 단일/차동 변환 회로(292)에서 출력되는 차동 전류(I2, I3)를 출력하고, 슬레이브 모드에 해당하는 모드 제어 신호(Ctrl)가 입력되는 경우에는 모든 선택 회로(293)는 입력 차동 기준 전류(Iref1(in), Iref2(in))를 출력한다. 모드 선택 회로(293)에서 출력되는 차동 전류(I4, I5)는 일례로 수학식 5와 같은 값을 가진다.
I4 = I2, I5 = I3 (마스터 모드인 경우)
I4 = Iref1(in), I5 = Iref2(in) (슬레이브 모드인 경우)
차동/단일 변환 회로(294)는 모드 선택 회로(293)에서 출력되는 차동 전류(I4, I5)를 단일 전류(I6)로 변환하는 회로이다. 차동/단일 변환 회로(294)에서 출력되는 단일 전류(I6)는 일례로 수학식 6과 같은 값을 가진다.
I6 = I5 - I4
기준 전류 및 출력 차동 기준 전류 형성 회로(295)는 차동/단일 변환 회로에서 출력되는 단일 전류(I6)로부터 기준 전류(Iref) 및 출력 차동 기준 전류(Iref1(out), Iref2(out))를 형성하는 회로이다. 기준 전류(Iref) 및 출력 차동 기준 전류(Iref1(out), Iref2(out))는 일례로 수학식 7과 같은 값을 가진다.
Iref = - I6
Iref1(out) = I6
Iref2(out) = 2 × I6
이와 같은 방식으로 동작함으로써, 바이어스 회로(290)는 마스터 모드인 경 우에는 전류 생성 회로(291)에서 제 1 전류(I1)를 생성하고, 단일/차동 변환 회로(292) 및 차동/단일 변환회로(294)에서 제 1 전류를 차동 전류(I2, I3)로 변환한 후 이를 다시 단일 전류(I6)로 변환하고, 기준 전류 및 출력 차동 기준 전류 형성 회로(295)에서 상기 단일 전류(I6)를 이용하여 기준 전류(Iref) 및 출력 차동 기준 전류(Iref1(out), Iref2(out)) 형성한다. 또한, 바이어스 회로(290)는 슬레이브 모드인 경우에는 모드 선택 회로(293)에서 입력 차동 기준 전류(Iref1(in), Iref2(in))를 입력받아, 차동/단일 변환 회로(294)에서 이를 단일 전류(I6)로 변환하고, 기준 전류 및 출력 차동 기준 전류 형성 회로(295)에서 상기 단일 전류(I6)를 이용하여 기준 전류(Iref) 및 출력 차동 기준 전류(Iref1(out), Iref2(out)) 형성한다.
도 6은 도 5의 바이어스 회로에 채용된 단일/차동 변환 회로의 일례를 나타내는 도면이다.
도 6을 참조하면, 단일/차동 변환 회로(292)는 제 1 내지 7 트랜지스터(M1 내지 M7), 연산 증폭기(AMP) 및 캐패시터(C)를 포함한다.
제 1 트랜지스터(M1)의 소오스에는 아날로그 제 2 전원전압(AVss)이 인가되고, 드레인과 게이트는 전기적으로 연결되며, 드레인으로는 제 1 전류가 전달된다.
제 2 내지 4 트랜지스터(M2, M3, M4)의 각 소오스에는 아날로그 제 2 전원전압(AVss)이 인가되고, 각 게이트는 제 1 트랜지스터(M1)의 게이트에 전기적으로 접속된다. 제 2 내지 4 트랜지스터(M2, M3, M4) 각각은 제 1 트랜지스터(M1)와 함께 전류 미러를 형성한다. 따라서, 만일 제 2 내지 4 트랜지스터(M2, M3, M4)의 각 채널의 길이 대 너비의 비가 제 1 트랜지스터(M1)의 채널의 길이 대 너비의 비와 동일하다면, 제 2 내지 4 트랜지스터(M2, M3, M4)에 흐르는 전류는 제 1 트랜지스터(M1)에 흐르는 전류와 근사적으로 동일할 것이다.
연산 증폭기(AMP)의 양의 입력단(+)는 제 1 트랜지스터(M1)의 드레인에 접속되고, 음의 입력단(-)은 제 2 트랜지스터(M2)의 드레인에 접속되며, 출력단은 제 5 내지 7 트랜지스터(M5, M6, M7)의 게이트에 접속된다. 연산 증폭기(AMP) 및 제 5 내지 7 트랜지스터(M5, M6, M7)는 부궤환 루프를 형성하여 제 2 내지 4 트랜지스터(M2, M3, M4)의 드레인 전압을 제 1 트랜지스터(M1)의 드레인 전압과 일치시키는 기능을 수행한다. 가령, 제 2 트랜지스터(M2)의 드레인 전압이 제 1 트랜지스터(M1)의 드레인 전압보다 커지는 경우에는 연산 증폭기(AMP)의 출력단의 전압이 낮아지고, 이로 인하여 게이트가 연산 증폭기(AMP)의 출력단에 각각 연결된 제 5 내지 7 트랜지스터(M5 내지 M7)의 전류 구동 능력이 떨어지므로 제 2 트랜지스터(M2)의 드레인 전압이 작아지게 되는 방식으로 부궤환이 이루어진다. 트랜지스터에 흐르는 전류는 게이트 소스간 전압뿐만 아니라 드레인 소스간 전압에도 영향을 받으므로, 이와 같이 제 2 내지 4 트랜지스터(M2, M3, M4)의 드레인 전압을 제 1 트랜지스터(M1)의 드레인 전압과 일치시키면, 제 2 내지 4 트랜지스터(M2, M3, M4)에 흐르는 전류를 제 1 트랜지스터(M1)에 흐르는 전류와 거의 동일하게 할 수 있다.
캐패시터(C)는 연산 증폭기(AMP)의 출력단과 음의 입력단에 접속하여, 연산 증폭기(AMP)의 출력의 고주파 잡음을 제거하는 기능을 수행한다.
제 5 내지 7 트랜지스터(M5, M6, M7)의 각 소오스는 제 2 내지 4 트랜지스터(M2, M3, M4)의 각 드레인에 접속된다. 제 5 트랜지스터(M5)의 드레인은 제 2 전류(I2)를 출력하고, 제 6 및 7 트랜지스터(M6, M7)의 드레인은 상호 접속되어 제 3 전류(I3)를 출력한다. 제 2 및 3 전류의 값은 상기 수학식 3과 같다.
바람직하게 제 1 내지 4 트랜지스터(M1 내지 M4)의 채널의 길이는 동일하고, 제 1 내지 4 트랜지스터(M1 내지 M4)의 채널의 너비 또한 동일하다. 또한, 제 5 내지 7 트랜지스터(M5 내지 M7)의 채널의 길이는 동일하고, 제 5 내지 7 트랜지스터(M5 내지 M7)의 채널의 너비 또한 동일하다.
도면에 표현된 단일/차동 변환 회로는 이와 같이 동작함으로써, 간단하게 단일 전류(I1)를 차동 전류(I2, I3)로 변환할 수 있다. 또한, 제 2 내지 4 트랜지스터(M2, M3, M4)와 직렬 연결된 제 5 내지 7 트랜지스터(M5, M6, M7) 및 연산 증폭기(AMP)를 이용하여 제 2 내지 4 트랜지스터(M2, M3, M4)의 드레인 전압을 제 1 트랜지스터(M1)의 드레인 전압과 일치시킴으로써, 보다 정확한 전류값을 얻을 수 있다.
도 7은 도 5의 바이어스 회로에 채용된 차동/단일 변환 회로의 일례를 나타내는 도면이다.
도 7을 참조하면, 차동/단일 변환 회로(294)는 제 1 내지 3 트랜지스터(M1, M2, M3), 연산 증폭기(AMP) 및 캐패시터(C)를 포함한다.
제 1 트랜지스터(M1)의 소오스에는 아날로그 제 1 전원전압(AVdd)이 인가되 고, 드레인과 게이트는 전기적으로 연결되며, 드레인으로는 제 4 전류가 전달된다.
제 1 노드(N1)와 접속된 제 1 배선(L1)으로 제 5 전류가 전달된다.
제 2 트랜지스터(M2)의 소오스에는 아날로그 제 1 전원전압(AVdd)이 인가되고, 게이트는 제 1 트랜지스터(M1)의 게이트에 전기적으로 접속된다. 제 2 트랜지스터(M2)는 제 1 트랜지스터(M1)와 함께 전류 미러를 형성한다. 따라서, 만일 제 2 트랜지스터(M2)의 채널의 길이 대 너비의 비가 제 1 트랜지스터(M1)의 채널의 길이 대 너비의 비와 동일하다면, 제 2 트랜지스터(M2)에 흐르는 전류는 제 1 트랜지스터(M1)에 흐르는 전류와 근사적으로 동일할 것이다.
연산 증폭기(AMP)의 양의 입력단(+)는 제 1 트랜지스터(M1)의 드레인에 접속되고, 음의 입력단(-)은 제 2 트랜지스터(M2)의 드레인에 접속되며, 출력단은 제 3 트랜지스터(M3)의 게이트에 접속된다. 연산 증폭기(AMP) 및 제 3 트랜지스터(M3)는 부궤환 루프를 형성하여 제 2 트랜지스터(M2)의 드레인 전압을 제 1 트랜지스터(M1)의 드레인 전압과 일치시키는 기능을 수행한다. 가령, 제 2 트랜지스터(M2)의 드레인 전압이 제 1 트랜지스터(M1)의 드레인 전압보다 커지는 경우에는 연산 증폭기(AMP)의 출력단의 전압이 낮아지고, 이로 인하여 게이트가 연산 증폭기(AMP)의 출력단에 연결된 제 3 트랜지스터(M3)의 전류 구동 능력이 떨어지므로 제 2 트랜지스터(M2)의 드레인 전압이 작아지게 되는 방식으로 부궤환이 이루어진다. 트랜지스터에 흐르는 전류는 게이트 소스간 전압뿐만 아니라 드레인 소스간 전압에도 영향을 받으므로, 이와 같이 제 2 트랜지스터(M2)의 드레인 전압을 제 1 트랜지스터(M1)의 드레인 전압과 일치시키면, 제 2 트랜지스터(M2)에 흐르는 전류를 제 1 트 랜지스터(M1)에 흐르는 전류와 거의 동일하게 할 수 있다.
캐패시터(C)는 연산 증폭기(AMP)의 출력단과 음의 입력단에 접속하여, 연산 증폭기(AMP)의 출력의 고주파 잡음을 제거하는 기능을 수행한다.
제 3 트랜지스터(M3)의 소오스는 제 2 트랜지스터(M2)의 드레인에 접속된다. 제 3 트랜지스터(M3)의 드레인은 제 1 노드(N1)에 접속되어 제 1 노드(N1)로 제 2 전류(I4)와 동일한 전류를 전달한다.
제 2 배선(L2)은 제 1 노드(N1)와 접속되며, 제 6 전류(I6)를 출력한다. 제 6 전류(I6)의 값은 상기 수학식 6과 같이 제 5 전류(I5)에 제 4 전류(I4)를 뺀 전류값을 가진다.
바람직하게 제 1 및 2 트랜지스터(M1, M2)의 채널의 길이는 동일하고, 제 1 및 2 트랜지스터(M1, M2)의 채널의 너비 또한 동일하다.
도면에 표현된 차동/단일 변환 회로(294)는 이와 같이 동작함으로써, 간단하게 차동 전류(I4, I5)를 단일 전류(I6)로 변환할 수 있다. 또한, 제 2 트랜지스터(M2)와 직렬 연결된 제 3 트랜지스터(M3) 및 연산 증폭기(AMP)를 이용하여 제 2 트랜지스터(M2)의 드레인 전압을 제 1 트랜지스터(M1)의 드레인 전압과 일치시킴으로써, 보다 정확한 전류값을 얻을 수 있다.
상기 발명의 상세한 설명과 도면은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 따라서, 이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 보호 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여 져야만 할 것이다.
상술한 바와 같이, 본 발명의 실시예에 따른 단일/차동 변환회로, 차동/단일 변환 회로 및 바이어스 회로를 이용하는 경우에는 각 데이터 구동칩에서 사용되는 기준 전류의 오차를 줄임으로써, 화상표시부의 화질의 균일도를 향상시킬 수 있다는 장점이 있다.
또한, 본 발명의 실시 예에 의한 단일/차동 변환회로, 차동/단일 변환 회로 및 바이어스 회로를 이용하는 경우에는 각 데이터 구동칩 사이에 전달되는 전류로 차동 기준 전류를 이용함으로써, CMRR을 높일 수 있다는 장점이 있다.
또한, 본 발명의 실시예에 의한 단일/차동 변환회로, 차동/단일 변환 회로 및 바이어스 회로는 간단하게 단일 전류를 차동 전류로 변환하고, 차동 전류를 단일 전류로 변환할 수 있다는 장점이 있다.
또한, 본 발명의 실시예에 의한 단일/차동 변환회로, 차동/단일 변환 회로 및 바이어스 회로는 미러 구조를 형성하는 트랜지스터들의 드레인 전압을 일치시킴으로써 정확한 전류값을 얻을 수 있다는 장점이 있다.

Claims (17)

  1. 단일 전류를 드레인으로 전달받으며, 게이트와 드레인이 전기적으로 접속된 제 1 트랜지스터;
    각 게이트가 상기 제 1 트랜지스터의 게이트와 전기적으로 접속되고, 각 소오스가 상기 제 1 트랜지스터의 소오스와 전기적으로 접속된 제 2 내지 4 트랜지스터;
    드레인으로 차동 전류 중 제 1 전류를 출력하며, 소오스는 제 2 트랜지스터의 드레인에 접속된 제 5 트랜지스터;
    드레인은 상호 접속되어 차동 전류 중 제 2 전류를 출력하며, 소오스는 각각 제 3 및 4 트랜지스터에 접속된 제 6 및 7 트랜지스터; 및
    상기 제 5 내지 제 7 트랜지스터와 함께 부궤환 루프를 형성하는 연산 증폭기를 포함하는 단일/차동 변환 회로.
  2. 제 1 항에 있어서,
    상기 차동 증폭기의 양의 입력단은 상기 제 1 트랜지스터의 드레인에 접속되고, 상기 차동 증폭기의 음의 입력단은 상기 제 2 내지 4 트랜지스터 중 어느 하나의 드레인에 접속되고, 상기 차동 증폭기의 출력단은 상기 제 5 내지 7 트랜지스터의 게이트에 접속된 단일/차동 변환 회로.
  3. 제 2 항에 있어서,
    상기 차동 증폭기의 음의 입력단 및 상기 차동 증폭기의 출력단에 접속된 캐패시터를 추가적으로 포함하는 단일/차동 변환 회로.
  4. 제 1 항에 있어서,
    상기 제 1 내지 4 트랜지스터의 채널의 길이가 동일하고, 상기 제 1 내지 4 트랜지스터의 채널의 너비가 동일한 단일/차동 변환 회로.
  5. 제 1 항에 있어서,
    상기 제 5 내지 7 트랜지스터의 채널의 길이가 동일하고, 상기 제 5 내지 7 트랜지스터의 채널의 너비가 동일한 단일/차동 변환 회로.
  6. 차동 전류 중 제 1 전류를 드레인으로 전달받으며, 게이트와 드레인이 전기적으로 접속된 제 1 트랜지스터;
    제 1 노드에 접속되어 차동 전류 중 제 2 전류를 전달하는 제 1 배선;
    게이트가 상기 제 1 트랜지스터의 게이트와 전기적으로 접속되고, 소오스가 상기 제 1 트랜지스터의 소오스와 전기적으로 접속된 제 2 트랜지스터;
    드레인이 상기 제 1 노드에 접속되며 소오스가 제 2 트랜지스터의 드레인에 접속된 제 3 트랜지스터;
    상기 제 3 트랜지스터와 함께 부궤환 루프를 형성하는 연산 증폭기; 및
    상기 제 1 노드에 접속되어 단일 전류를 출력하는 제 2 배선을 포함하는 차동/단일 변환 회로.
  7. 제 6 항에 있어서,
    상기 차동 증폭기의 양의 입력단은 상기 제 1 트랜지스터의 드레인에 접속되고, 상기 차동 증폭기의 음의 입력단은 상기 제 2 트랜지스터의 드레인에 접속되고, 상기 차동 증폭기의 출력단은 상기 제 3 트랜지스터의 게이트에 접속된 차동/단일 변환 회로.
  8. 제 7 항에 있어서,
    상기 차동 증폭기의 음의 입력단 및 상기 차동 증폭기의 출력단에 접속된 캐패시터를 추가적으로 포함하는 차동/단일 변환 회로.
  9. 제 6 항에 있어서,
    상기 제 1 및 2 트랜지스터의 채널의 길이가 동일하고, 상기 제 1 및 2 트랜지스터의 채널의 너비가 동일한 차동/단일 변환 회로.
  10. 기준 전압과 저항에 대응하는 단일 전류를 생성하여 출력하는 전류 생성 회 로;
    상기 전류 생성 회로에서 출력되는 단일 전류를 차동 전류로 변환하여 출력하는 단일/차동 변환 회로;
    모드 제어 신호에 따라 상기 단일/차동 변환 회로에 출력되는 차동 전류 및 입력 차동 기준 전류 중 한 차동 전류를 출력하는 모드 선택 회로;
    상기 모드 선택 회로에서 출력되는 차동 전류를 단일 전류로 변환하여 출력하는 차동/단일 변환 회로; 및
    상기 차동/단일 변환 회로에서 출력되는 단일 전류에 대응하는 기준 전류를 출력하고, 상기 차동/단일 변환 회로에서 출력되는 단일 전류를 차동 전류로 변환한 출력 차동 기준 전류를 출력하는 기준 전류 및 출력 차동 기준 전류 형성 회로를 포함하는 바이어스 회로
  11. 제 10 항에 있어서,
    상기 전류 생성 회로에서 출력되는 단일 전류의 값은 기준 전압의 값을 상기 저항의 값으로 나눈 값에 해당하는 바이어스 회로.
  12. 제 10 항에 있어서,
    상기 단일/차동 변환 회로에서 출력되는 차동 전류 중 제 1 전류의 크기는 상기 전류 생성회로에서 출력되는 단일 전류의 크기와 동일하며, 상기 단일/차동 변환 회로에서 출력되는 차동 전류 중 제 2 전류의 크기는 상기 전류 생성회로에서 출력되는 단일 전류의 크기의 배와 동일한 바이어스 회로.
  13. 제 10 항에 있어서,
    상기 단일/차동 변환 회로는 제 1 내지 5 항 중 어느 항 항에 의한 단일/차동 변환 회로인 바이어스 회로.
  14. 제 10 항에 있어서,
    상기 차동/단일 변환 회로에서 출력되는 단일 전류의 크기는 상기 모드 선택 회로에서 출력되는 차동 전류의 차의 크기와 동일한 바이어스 회로.
  15. 제 10 항에 있어서,
    상기 차동/단일 변환 회로는 제 6 내지 9 항 중 어느 항 항에 의한 차동/단일 변환 회로인 바이어스 회로.
  16. 제 10 항에 있어서,
    상기 기준 전류 및 출력 차동 기준 전류 형성 회로에서 출력되는 단일 전류의 크기는 상기 차동/단일 변환 회로에서 출력되는 단일 전류의 크기와 동일한 바이어스 회로.
  17. 제 10 항에 있어서, 상기 기준 전류 및 출력 차동 기준 전류 형성 회로에서 출력되는 출력 차동 기준 전류 중 제 1 전류의 크기는 상기 차동/단일 변환 회로에서 출력되는 단일 전류의 크기와 동일하며, 상기 기준 전류 및 출력 차동 기준 전류 형성 회로에서 출력되는 차동 전류 중 제 2 전류의 크기는 상기 차동/단일 변환 회로에서 출력되는 단일 전류의 크기의 배와 동일한 바이어스 회로.
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